JPH0846202A - 半導体素子の製造方法 - Google Patents

半導体素子の製造方法

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JPH0846202A
JPH0846202A JP7206731A JP20673195A JPH0846202A JP H0846202 A JPH0846202 A JP H0846202A JP 7206731 A JP7206731 A JP 7206731A JP 20673195 A JP20673195 A JP 20673195A JP H0846202 A JPH0846202 A JP H0846202A
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semiconductor layer
gate
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Yon Han I
イ・ヨン・ハン
Hong Sun Kim
ホン・ソン・キム
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LG Semicon Co Ltd
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Abstract

(57)【要約】 【課題】 チャンネル領域以外の不純物拡散領域を酸化
膜で保護することにより接合漏れを減少させ、バルクシ
リコンとの接合キャパシタンスを減少させることのでき
るトランジスタの製造方法を提供すること。 【解決手段】 本発明のＭＯＳトランジスタの製造方法
は、半導体基板上にゲート絶縁膜を形成する工程と、ゲ
ート絶縁膜上にゲートを形成する工程と、ゲートの両側
に側壁スペーサを形成する工程と、ゲートの両側の基板
をエッチングしてリセス部を形成する工程と、基板のリ
セス部の底面にのみ絶縁膜を形成する工程と、絶縁膜の
上部のリセス部を半導体層で満たす工程と、半導体層と
接するようにゲートの両側の半導体基板内に不純物領域
を形成する工程とを含む。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体素子に係り、特に
高降伏電圧及び高速特性を有するＭＯＳトランジスタの
製造方法に関する。
【０００２】
【従来の技術】一般的なＭＯＳＦＥＴは図１に示すよう
に、半導体基板１１上に絶縁物質のゲート絶縁膜１２を
介して形成されたゲート電極１３と、ゲート電極の両端
の基板部位に形成された不純物拡散領域であるソース領
域１４とドレイン領域１５からなる。
【０００３】前記ＭＯＳＦＥＴはソース／ドレイン領域
１４，１５とバルクシリコン、即ち基板１１との接合キ
ャパシタンスが大きいので、高速動作を要する半導体素
子には不適である。尚、前記ＭＯＳＦＥＴを高集積半導
体素子に適用すると、絶縁特性が悪くなりかつラッチア
ップが生じる問題点があった。さらに、前記ＭＯＳＦＥ
Ｔは基板に不純物をイオン注入法等により注入して基板
内にソース／ドレイン領域を形成するが、このようなＭ
ＯＳＦＥＴは複雑な絶縁構造をソース／ドレイン領域の
周囲に形成しなければ、高電圧下における動作が不可能
である。よって、高電圧の集積回路には適用することが
できない。
【０００４】一方、消費電力が少なく、ラッチアップ現
象及びソフトエラー現象が無く、高速動作を実現するこ
とができ、集積化にも有利な素子としては、ＳＯＩ構造
のＭＯＳＦＥＴが上げられる。前記ＳＯＩ構造を有する
ＭＯＳＦＥＴは図２に示すように、基板２１上に絶縁層
２２を形成し、この絶縁層２２上に半導体層として多結
晶シリコン層２３を形成し、その上にゲート絶縁膜２４
及びゲート電極２５を順次形成し、ゲート電極２６の両
端のシリコン層２３内にソース／ドレイン領域２６，２
７を形成した構造を有する。上記構造のＭＯＳＦＥＴは
高い降伏電圧を得ることができるので、高電圧集積回路
に用いられる。
【０００５】
【発明が解決しようとする課題】しかし、前記ＳＯＩ構
造を有する半導体層の下部の絶縁膜を非常に厚く形成す
ると、ドレイン電界が絶縁膜を通って半導体層の電界分
布に影響を逆に及ぼすので、短チャンネル効果を増加さ
せる。一方、絶縁膜を薄く形成すると、短チャンネル効
果は抑制できるが、絶縁膜の厚さの減少による寄生容量
の増加で高速動作の特性が得られないという問題点があ
った。
【０００６】本発明の目的は、チャンネル領域以外の不
純物拡散領域を酸化膜で保護することにより接合漏れを
減少させ、バルクシリコンとの接合キャパシタンスを減
少させることのできるトランジスタの製造方法を提供す
ることにある。
【０００７】
【課題を解決するための手段】上記目的を達成するため
の本発明のＭＯＳトランジスタの製造方法は、半導体基
板上にゲート絶縁膜を形成する工程と、ゲート絶縁膜上
にゲートを形成する工程と、ゲートの両側に側壁スペー
サを形成する工程と、ゲートの両側の基板をエッチング
してリセス部を形成する工程と、基板のリセス部の底面
にのみ絶縁膜を形成する工程と、絶縁膜の上部のリセス
部を半導体層で満たす工程と、ゲートの両側の半導体基
板内に前記半導体層の端部と接するように不純物領域を
形成する工程とを含む。
【０００８】
【実施の形態】図３は本発明の実施の形態によるＭＯＳ
ＦＥＴの断面構造を示す。本発明の実施の形態によるＭ
ＯＳＦＥＴにおいて、半導体基板３１は平坦な部分と平
坦な部分の両側のリセス部分とに分けられる。半導体基
板３１の平坦な部分上にはゲート酸化膜３３とゲート３
４が形成され、半導体基板３１のリセス部分にはドープ
されたポリシリコン膜からなる半導体層４０が満たされ
ている。半導体基板３１内には半導体層４０の底面に酸
化膜からなる絶縁膜３９を形成するとともに、前記半導
体層４０の側面と接する高濃度の不純物領域４１を形成
する。前記半導体層４０と不純物領域４１はＭＯＳＦＥ
Ｔのソース／ドレイン領域として働く。尚、本発明のＭ
ＯＳＦＥＴはゲート３４の両側の不純物領域４１と半導
体層４０上に形成された側壁スペーサ３６と、ゲート３
４の上部にキャップ絶縁膜３５及び活性領域限定用のフ
ィールド酸化膜３２をさらに含む。
【０００９】図３を参照すると、ソース／ドレイン領域
として用いられる半導体層４０が絶縁膜３９により保護
されて、絶縁特性及びラッチアップ特性を向上させるこ
とができるのみではなく、接合キャパシタンスを減少さ
せることができる。
【００１０】本発明のＭＯＳＦＥＴは、ソース／ドレイ
ン領域として用いられる不純物領域４１の底面が酸化膜
からなる絶縁膜３９により囲まれる構造を有するので、
従来のようにフィールド酸化膜の下部に形成される素子
間の絶縁のためのフィールドイオン注入領域を必要とし
ない。
【００１１】一方、本発明をＭＯＳＦＥＴとキャパシタ
ンスからなる高集積半導体メモリ素子に適用し、キャパ
シタンスのストレージノードにおいてデータの状態を判
別するための最小限のキャパシタンスＣS を確保するこ
とができる。さらに詳しく説明すると、半導体メモリ素
子が高集積化されるにしたがってキャパシタの占める面
積が減少し、これによりキャパシタの容量も減少するこ
とになる。ビットラインに載せられるデータの状態（０
又は１）を確実に判別するためには、キャパシタのスト
レージノードのキャパシタンスＣS に対するビットライ
ンのキャパシタンスＣB の比（ＣB／ＣS）は小さければ
小さいほど良い。
【００１２】しかし、従来の高集積メモリ素子の場合に
は、前記のように高集積化によるキャパシタの面積減少
でデータの状態を判別するための最小限のキャパシタン
スＣS 確保が難しくなり、このような最小限のキャパシ
タンスＣS を確保するための努力がいろんな方面で続け
られてきた。
【００１３】しかし、キャパシタのストレージノードの
キャパシタンスＣS を増大させることは制限されたキャ
パシタの面積内では限界が生ずるので、キャパシタのス
トレージノードのキャパシタンスＣS を増大させる代わ
りに、ビットラインのキャパシタンスＣB を減少させる
方法が考えられる。
【００１４】ビットラインのキャパシタンスＣB をなす
要素は、ビットラインとビットラインとのカップリング
キャパシタンス、ビットラインとキャパシタのプレート
電極とのキャパシタンス、ビットラインと金属配線との
キャパシタンス、そしてビットライン接合キャパシタン
スがある。ここで、ビットライン接合キャパシタンスが
ビットラインキャパシタンスの約５０％を占めるので、
ビットライン接合キャパシタンスを減少させると、全体
ビットラインキャパシタンスＣB を減少させることがで
き、これによりＣB／ＣSの値を減少させることができ
る。
【００１５】ソース／ドレイン領域とシリコン基板との
接合キャパシタが非常に小さい本発明のＭＯＳＦＥＴを
半導体メモリ素子に適用する場合、ドレインに接続され
るビットライン接合キャパシタンスを減少させることが
できるので、上述したようなＣB／ＣSの減少効果が得ら
れる。従って、前記ＣB／ＣSの値の減少効果により、本
発明のＭＯＳＦＥＴをメモリセルに適用するとき高集積
化に有利である。
【００１６】前記構造を有する本発明の実施の形態によ
るＭＯＳＦＥＴの製造方法を図４，５に基づいて説明す
る。図４，５は本発明の実施の形態によるＭＯＳＦＥＴ
の製造工程図である。
【００１７】図４（ａ）のように、半導体基板３１に活
性領域を区画するフィールド酸化膜３２を形成し、半導
体基板の活性領域上にゲート絶縁膜３３、ゲート３４及
びゲートキャップ酸化膜３５を順次形成する。基板の全
面に絶縁膜を形成しこれをエッチバックして、ゲート側
面の半導体基板上に側壁スペーサ３６を形成する。ここ
で、フィールド酸化膜３２は素子分離のためのもので、
本発明の場合には図４（ａ）に示すように、トレンチを
用いたボックス（ｂｏｘ）構造のフィールド酸化膜を形
成するのが好ましい。
【００１８】基板３１中の露出部分３１−１を側壁スペ
ーサ３６とフィールド酸化膜３２をマスクとして等方性
エッチングする。等方性エッチングの結果、図４（ｂ）
のように側壁スペーサ３６の下部の基板までアンダーカ
ットされてリセス部３７が形成される。
【００１９】次に図４（ｃ）のように基板の全面にわた
り酸化防止膜として窒化膜３８を形成し、図４（ｄ）の
ように前記窒化膜３８をＲＩＥ法で異方性エッチングす
る。これにより、基板の内、側壁スペーサ３６の下部の
リセス部３７にのみ窒化膜３８が残ることになる。
【００２０】図５（ｅ）のように、酸化工程を施して図
４（ｄ）の工程で形成された基板のリセス部３７に絶縁
膜として酸化膜３９を形成する。酸化工程時に、側壁ス
ペーサ３６の下部の窒化膜３８が酸化防止膜として働き
リセス部３７の底面にのみ酸化膜３９が形成される。酸
化工程による酸化膜の形成後、図５（ｆ）のように側壁
スペーサの下部に残っている窒化膜３８を除去する。
【００２１】図５（ｇ）のように、基板の全面にポリシ
リコン膜４０を形成し、図５（ｈ）のようにポリシリコ
ン膜４０をエッチバックしてリセス部３７にポリシリコ
ン膜４０を埋め込む。ポリシリコン膜４０をドープされ
たポリシリコン膜であり、ドープされていないポリシリ
コン膜を塗布した後ポリシリコン膜に不純物をドープし
て形成したり、或いはドープされたポリシリコン膜を直
接形成することもできる。
【００２２】次に、熱処理によるドライブイン工程を行
うと、側壁スペーサ３６の下部のポリシリコン膜４０の
不純物が基板にオートドーピングされて、図５（ｉ）の
ように側壁スペーサ３６の下部にソース／ドレイン領域
のための不純物領域４１，４２が形成される。この際、
酸化膜３９は絶縁構造のみではなく、拡散防止膜として
の役割を果たす。
【００２３】
【発明の効果】以上説明した本発明のＭＯＳＦＥＴによ
れば、次の効果が得られる。 １．本発明のＭＯＳＦＥＴはソース／ドレイン領域とし
て用いられる半導体層が酸化膜により保護されるので、
素子の絶縁特性が向上して高集積に有利である。尚、ソ
ース／ドレイン領域の接合漏れを極少化させることがで
きるので、高降伏電圧を必要とする素子に有利に用いら
れる。しかも、ソース／ドレインを囲む酸化膜によって
素子のラッチアップ特性を改善するとともに、ソフトエ
ラーに対する耐性も改善することができる。
【００２４】２．本発明のＭＯＳＦＥＴはソース／ドレ
イン領域の底面を囲む酸化膜が形成されているので、素
子間の絶縁のためにフィールド酸化膜の下部にフィール
ドイオン注入領域を形成するための別のフィールドイオ
ン注入工程を行わなくてもよいので、素子の製造工程が
単純になる。
【００２５】３．本発明のＭＯＳＦＥＴは従来のＭＯＳ
ＦＥＴよりソース／ドレイン領域とバルク基板との接合
キャパシタンスを減少させることができるので、高速動
作を必要とする素子に適用可能である。尚、ドープされ
たポリシリコン膜を用いたオートドーピングにより薄い
接合のソース／ドレイン領域の形成が可能なので、素子
のパンチスルー特性の改善にも寄与することができる。
【００２６】４．前記の改善された特性により、本発明
のＭＯＳＦＥＴは高電圧素子に用いられる従来のＳＯＩ
構造を有するＭＯＳＦＥＴの代わりに用いることができ
る。その際図２のＳＯＩ構造のＭＯＳＦＥＴは絶縁膜が
半導体層の下部にわたって形成される構造であるのに対
して、本発明のＭＯＳＦＥＴは酸化膜からなる絶縁膜が
ソース／ドレイン領域の下部にのみ形成される構造であ
るので、一般的なＳＯＩ構造で発生する浮体効果（Ｆｌ
ｏａｔｉｎｇ ｂｏｄｙ ｅｆｆｅｃｔ）を改善するこ
とができる。
【００２７】５．接合キャパシタンスの非常に小さい本
発明のＭＯＳＦＥＴ構造をＭＯＳＦＥＴとキャパシタか
らなる半導体メモリ素子とに適用する場合、ドレイン領
域に形成されるビットラインのキャパシタンスＣB を減
少させてＣB／ＣSの値を低減することができるので、メ
モリセルの面積も減少させることができる。従って、接
合キャパシタンスの非常に小さい本発明のＭＯＳＦＥＴ
を高集積半導体メモリ素子に適用することができる。
【図面の簡単な説明】
【図１】 一般的なＭＯＳＦＥＴの断面図である。
【図２】 従来のＳＯＩ構造を有するＭＯＳＦＥＴの断
面図である。
【図３】 本発明の実施の形態によるＭＯＳＦＥＴの断
面図である。
【図４】 本発明の実施の形態によるＭＯＳＦＥＴの製
造工程図である。
【図５】 本発明の実施の形態によるＭＯＳＦＥＴの製
造工程図である。
【符号の説明】
３１…半導体基板、３２…フィールド酸化膜、３３…ゲ
ート酸化膜、３４…ゲート、３５…キャップ絶縁膜、３
６…側壁スペーサ、３９…絶縁膜、４０…半導体層、４
１…不純物領域。

Claims (9)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板上にゲート絶縁膜を形成する
    工程と、 ゲート絶縁膜上にゲートを形成する工程と、 ゲートの両側に側壁スペーサを形成する工程と、 ゲートの両側の基板をエッチングしてリセス部を形成す
    る工程と、 基板のリセス部の底面にのみ絶縁膜を形成する工程と、 絶縁膜の上部のリセス部を半導体層で満たす工程と、 ゲートの両側の半導体基板内に前記半導体層の端部と接
    するように不純物領域を形成する工程と、を含むことを
    特徴とする半導体素子の製造方法。
  2. 【請求項２】 基板を等方性エッチングしてリセス部を
    形成することを特徴とする請求項１記載の半導体素子の
    製造方法。
  3. 【請求項３】 リセス部を半導体層で満たす方法は、基
    板の全面にわたって半導体層を形成し、半導体基板の上
    部表面までエッチバックすることを特徴とする請求項１
    記載の半導体素子の製造方法。
  4. 【請求項４】 半導体層として、ドープされたポリシリ
    コン膜が用いられることを特徴とする請求項１記載の半
    導体素子の製造方法。
  5. 【請求項５】 ドープされたポリシリコン膜はドープさ
    れていないポリシリコン膜を形成した後、そのドープさ
    れていないポリシリコン膜に不純物をイオン注入して形
    成することを特徴とする請求項５記載の半導体素子の製
    造方法。
  6. 【請求項６】 不純物領域は熱処理工程により半導体層
    の不純物がゲートの下部の半導体基板にオートドーピン
    グされて形成されることを特徴とする請求項１記載の半
    導体素子の製造方法。
  7. 【請求項７】 不純物領域の形成時、絶縁膜は拡散防止
    膜として使用されることを特徴とする請求項６記載の半
    導体素子の製造方法。
  8. 【請求項８】 絶縁膜を形成する方法は、リセス部を含
    んだ全表面上に窒化膜を形成する工程と、 窒化膜を異方性エッチングして側壁スペーサの下部のリ
    セス部にのみ窒化膜を残す工程と、 窒化膜が除去されたリセス部の底面に絶縁膜を形成する
    工程と、 残っている窒化膜を除去する工程と、からなることを特
    徴とする請求項１記載の半導体素子の製造方法。
  9. 【請求項９】 絶縁膜は酸化膜であることを特徴とする
    請求項８記載の半導体素子の製造方法。
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