JPH088431A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
- Publication number
- JPH088431A JPH088431A JP13439194A JP13439194A JPH088431A JP H088431 A JPH088431 A JP H088431A JP 13439194 A JP13439194 A JP 13439194A JP 13439194 A JP13439194 A JP 13439194A JP H088431 A JPH088431 A JP H088431A
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- Japan
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Abstract
(57)【要約】
【目的】 接合容量及びコンタクト抵抗の増大を伴わな
いチャネルコンタクトを可能としキンクのない安定した
電流電流特性を有するSOI-MOS FET を提供する。 【構成】 絶縁物上のシリコン膜に形成されたFET であ
って，トランジスタ領域1がゲート幅方向に並んだ第１
領域1Aと第２領域1Bとこれらの両領域を接続するくびれ
領域1Cとからなり，該第１領域には一導電型ソース領
域，反対導電型チャネル領域，一導電型ドレイン領域が
形成され，該チャネル領域の上には該くびれ領域1Cまで
延在するゲート電極 2が形成され, 該第２領域1Bには反
対導電型の拡散層からなるチャネルコンタクト領域が形
成され，該くびれ領域1Cは, ゲート長方向の幅が該第１
領域1Aの幅より小さく, 且つゲート長以上の幅を有する
半導体装置。
いチャネルコンタクトを可能としキンクのない安定した
電流電流特性を有するSOI-MOS FET を提供する。 【構成】 絶縁物上のシリコン膜に形成されたFET であ
って，トランジスタ領域1がゲート幅方向に並んだ第１
領域1Aと第２領域1Bとこれらの両領域を接続するくびれ
領域1Cとからなり，該第１領域には一導電型ソース領
域，反対導電型チャネル領域，一導電型ドレイン領域が
形成され，該チャネル領域の上には該くびれ領域1Cまで
延在するゲート電極 2が形成され, 該第２領域1Bには反
対導電型の拡散層からなるチャネルコンタクト領域が形
成され，該くびれ領域1Cは, ゲート長方向の幅が該第１
領域1Aの幅より小さく, 且つゲート長以上の幅を有する
半導体装置。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置及びその製造
方法に係り, 特に薄膜SOI(Silicon On Insu-lator)型の
半導体装置に関する。
方法に係り, 特に薄膜SOI(Silicon On Insu-lator)型の
半導体装置に関する。
【０００２】
【従来の技術】薄膜SOI-MOS FET は短チャネル効果の抑
制等に優れているため，バルクのMOSFET より短チャネ
ルが形成でき寄生容量の小さい高速デバイスとして期待
されている。しかし，SOI 構造であるため，チャネル領
域が電気的に浮遊状態となり,電流電圧特性にキンクが
現れる等動作が不安定である。
制等に優れているため，バルクのMOSFET より短チャネ
ルが形成でき寄生容量の小さい高速デバイスとして期待
されている。しかし，SOI 構造であるため，チャネル領
域が電気的に浮遊状態となり,電流電圧特性にキンクが
現れる等動作が不安定である。
【０００３】この問題を解決するために, チャネル領域
(ここでは，シリコン膜のソースとドレインに挟まれた
領域) にコンタクト領域を設け, これを定電圧に固定し
ておくことが知られている。従来, チャネル領域にコン
タクト領域を設ける方法としてトランジスタ領域 (フィ
ールド絶縁膜に囲まれた素子形成領域) を単純にゲート
電極方向 (ゲート幅方向) に延ばしてチャネル領域を引
き出していた。
(ここでは，シリコン膜のソースとドレインに挟まれた
領域) にコンタクト領域を設け, これを定電圧に固定し
ておくことが知られている。従来, チャネル領域にコン
タクト領域を設ける方法としてトランジスタ領域 (フィ
ールド絶縁膜に囲まれた素子形成領域) を単純にゲート
電極方向 (ゲート幅方向) に延ばしてチャネル領域を引
き出していた。
【０００４】従来のチャネルコンタクトは，図１に示さ
れる本発明のくびれのあるトランジスタ領域に対して，
くびれのないトランジスタ領域内に設けられていた。
れる本発明のくびれのあるトランジスタ領域に対して，
くびれのないトランジスタ領域内に設けられていた。
【０００５】
【発明が解決しようとする課題】しかし，この構造で
は，ソース・ドレイン領域とチャネルコンタクト領域と
の導電型が異なるため，トランジスタ内に大きな p+ n
+ 接合容量ができてしまい，トランジスタの高速動作を
妨げる。
は，ソース・ドレイン領域とチャネルコンタクト領域と
の導電型が異なるため，トランジスタ内に大きな p+ n
+ 接合容量ができてしまい，トランジスタの高速動作を
妨げる。
【０００６】また，従来はチャネルコンタクト領域のシ
リサイド化を行っていなかったので, 引き出し部分の抵
抗が大きく, コンタクトから離れたところのチャネル電
位を十分に固定できないという問題があった。
リサイド化を行っていなかったので, 引き出し部分の抵
抗が大きく, コンタクトから離れたところのチャネル電
位を十分に固定できないという問題があった。
【０００７】本発明は接合容量及びコンタクト抵抗の増
大を伴わないチャネルコンタクトを可能とし，キンクの
ない安定した特性を有するSOI-MOS FET の提供を目的と
する。
大を伴わないチャネルコンタクトを可能とし，キンクの
ない安定した特性を有するSOI-MOS FET の提供を目的と
する。
【０００８】
【課題を解決するための手段】上記課題の解決は， １）絶縁物上のシリコン膜に形成されたFET であって，
トランジスタ領域 1がゲート幅方向に並んだ第１領域1A
と第２領域1Bとこれらの両領域を接続するくびれ領域1C
とからなり，該第１領域には一導電型ソース領域，反対
導電型チャネル領域，一導電型ドレイン領域が形成さ
れ，該チャネル領域の上には該くびれ領域1Cまで延在す
るゲート電極 2が形成され, 該第２領域1Bには反対導電
型の拡散層からなるチャネルコンタクト領域が形成さ
れ，該くびれ領域1Cは, ゲート長方向の幅が該第１領域
1Aの幅より小さく, 且つゲート長以上の幅を有する半導
体装置，あるいは ２）前記１記載の半導体装置の製造に際し，前記くびれ
領域1C及び前記ゲート電極 2の一部を覆うマスク 6を形
成し，前記第１領域1Aと前記第２領域1Bの表面をエッチ
ングする工程を有する半導体装置の製造方法により達成
される。
トランジスタ領域 1がゲート幅方向に並んだ第１領域1A
と第２領域1Bとこれらの両領域を接続するくびれ領域1C
とからなり，該第１領域には一導電型ソース領域，反対
導電型チャネル領域，一導電型ドレイン領域が形成さ
れ，該チャネル領域の上には該くびれ領域1Cまで延在す
るゲート電極 2が形成され, 該第２領域1Bには反対導電
型の拡散層からなるチャネルコンタクト領域が形成さ
れ，該くびれ領域1Cは, ゲート長方向の幅が該第１領域
1Aの幅より小さく, 且つゲート長以上の幅を有する半導
体装置，あるいは ２）前記１記載の半導体装置の製造に際し，前記くびれ
領域1C及び前記ゲート電極 2の一部を覆うマスク 6を形
成し，前記第１領域1Aと前記第２領域1Bの表面をエッチ
ングする工程を有する半導体装置の製造方法により達成
される。
【０００９】
【作用】本発明では, トランジスタ領域形成時に, ソー
ス・ドレイン領域とチャネルコンタクト領域との間にく
びれを持たせ, 且つソース・ドレイン領域形成時のマス
クとチャネルコンタクト領域形成時のマスクとをくびれ
領域の範囲内で離すようにした。
ス・ドレイン領域とチャネルコンタクト領域との間にく
びれを持たせ, 且つソース・ドレイン領域形成時のマス
クとチャネルコンタクト領域形成時のマスクとをくびれ
領域の範囲内で離すようにした。
【００１０】このようにすることにより，ソース・ドレ
イン領域とチャネルコンタクト領域との界面に形成され
る p+ n+ 接合はくびれ領域に形成されるためその面積
が小さくなり，且つ, くびれ領域の p+ n+ 接合間には
ソース・ドレイン及びチャネルコンタクト用の不純物が
注入されないで低濃度領域であるため容量値を小さくで
きる。
イン領域とチャネルコンタクト領域との界面に形成され
る p+ n+ 接合はくびれ領域に形成されるためその面積
が小さくなり，且つ, くびれ領域の p+ n+ 接合間には
ソース・ドレイン及びチャネルコンタクト用の不純物が
注入されないで低濃度領域であるため容量値を小さくで
きる。
【００１１】また，くびれ領域の一部をマスクする工程
を付加することにより, ソース・ドレイン・ゲート・チ
ャネルコンタクト領域を一括してシリサイド化すること
ができ, 引き出し部の抵抗を下げることができる。
を付加することにより, ソース・ドレイン・ゲート・チ
ャネルコンタクト領域を一括してシリサイド化すること
ができ, 引き出し部の抵抗を下げることができる。
【００１２】
【実施例】図１は本発明の実施例の説明図である。図
は，LDD (Lightly Doped Drain) 構造を持つ本発明によ
るSOI MOS FET の平面図である。
は，LDD (Lightly Doped Drain) 構造を持つ本発明によ
るSOI MOS FET の平面図である。
【００１３】図において， 1はトランジスタ領域（内
側）とフィールト領域（外側）の境界線, 1Aは第１領域
でソース, チャネル, ドレイン領域, 1Bは第２領域でチ
ャネルコンタクト領域, 1Cはくびれ領域, 2はゲート電
極, 3はコンタクトホール, 4はソース・ドレイン形成
用マスク (内側が開口部), 5はチャネルコンタクト形
成用マスク (内側が開口部), 6 は側壁エッチングカバ
ー用マスク (外側が開口部) である。
側）とフィールト領域（外側）の境界線, 1Aは第１領域
でソース, チャネル, ドレイン領域, 1Bは第２領域でチ
ャネルコンタクト領域, 1Cはくびれ領域, 2はゲート電
極, 3はコンタクトホール, 4はソース・ドレイン形成
用マスク (内側が開口部), 5はチャネルコンタクト形
成用マスク (内側が開口部), 6 は側壁エッチングカバ
ー用マスク (外側が開口部) である。
【００１４】以下にその構造をプロセスとともに順に説
明する。 くびれ領域を有するフィールド領域を通常の選択酸
化(LOCOS) 法, またはメサエッチによりSOI 基板上に形
成する。
明する。 くびれ領域を有するフィールド領域を通常の選択酸
化(LOCOS) 法, またはメサエッチによりSOI 基板上に形
成する。
【００１５】フィールド領域に囲まれた領域がトランジ
スタ領域 1となる。トランジスタ領域 1はソース, チャ
ネル, ドレイン領域1Aとチャネルコンタクト領域1Bとく
びれ領域1Cとからなる。 トランジスタ領域 1にチャネル不純物イオンを打ち
込む。 ゲート電極 2を形成する。ゲート電極 2はくびれ領
域1Cまで延びるようにする。 通常のリソグラフィ工程とエッチングにより, レジ
スト膜からなるソース・ドレイン領域を開口したマスク
4を形成し, チャネルと逆導電型イオンを注入してソー
ス・ドレイン領域1Aに低濃度層(LDD部) を形成する。
スタ領域 1となる。トランジスタ領域 1はソース, チャ
ネル, ドレイン領域1Aとチャネルコンタクト領域1Bとく
びれ領域1Cとからなる。 トランジスタ領域 1にチャネル不純物イオンを打ち
込む。 ゲート電極 2を形成する。ゲート電極 2はくびれ領
域1Cまで延びるようにする。 通常のリソグラフィ工程とエッチングにより, レジ
スト膜からなるソース・ドレイン領域を開口したマスク
4を形成し, チャネルと逆導電型イオンを注入してソー
ス・ドレイン領域1Aに低濃度層(LDD部) を形成する。
【００１６】同様にリソグラフィ工程とエッチングによ
り, レジスト膜からなるチャネルコンタクト領域を開口
したマスク 5を形成し，チャネルと同導電型イオンを注
入してチャネルコンタクト領域1Bを形成する。
り, レジスト膜からなるチャネルコンタクト領域を開口
したマスク 5を形成し，チャネルと同導電型イオンを注
入してチャネルコンタクト領域1Bを形成する。
【００１７】このとき，両方のマスクの開口部はくびれ
領域1Cにかかり，且つ合わせ余裕以上に離れている。ま
た, ゲート電極 2の端は当然ソース・ドレイン形成用マ
スク4の外側になければならない。 基板上に側壁形成用の絶縁膜を成長し，くびれ領域
1C上に側壁エッチングカバー用マスク 6を形成する。こ
のマスクは, 基板をシリサイド化したときに, ソースと
ドレインがチャネルコンタクト領域を介して短絡するの
を防ぐために必要なものである。 側壁形成用の絶縁膜を異方性エッチングしてゲート
電極側面に側壁を形成する。このとき，側壁エッチング
カバー用マスク 6の下側には絶縁膜が残る。
領域1Cにかかり，且つ合わせ余裕以上に離れている。ま
た, ゲート電極 2の端は当然ソース・ドレイン形成用マ
スク4の外側になければならない。 基板上に側壁形成用の絶縁膜を成長し，くびれ領域
1C上に側壁エッチングカバー用マスク 6を形成する。こ
のマスクは, 基板をシリサイド化したときに, ソースと
ドレインがチャネルコンタクト領域を介して短絡するの
を防ぐために必要なものである。 側壁形成用の絶縁膜を異方性エッチングしてゲート
電極側面に側壁を形成する。このとき，側壁エッチング
カバー用マスク 6の下側には絶縁膜が残る。
【００１８】ここで，再びソース・ドレイン形成用マス
ク 4とチャネルコンタクト形成用マスク 5を用いてそれ
ぞれソース・ドレイン領域1Aとチャネルコンタクト領域
1Bに高濃度層を形成し，次いで, 露出したシリコン表面
及びゲート電極 (ポリシリコン膜からなる) 上ににタン
グステン膜等を成長し, 加熱してシリサイド化を行う。
その後基板上に層間絶縁膜を成長し，これにコンタクト
ホール 3を開ける。 この後は, 通常のプロセスを用いて, 各電極部のコ
ンタクトをとり，配線を行う。
ク 4とチャネルコンタクト形成用マスク 5を用いてそれ
ぞれソース・ドレイン領域1Aとチャネルコンタクト領域
1Bに高濃度層を形成し，次いで, 露出したシリコン表面
及びゲート電極 (ポリシリコン膜からなる) 上ににタン
グステン膜等を成長し, 加熱してシリサイド化を行う。
その後基板上に層間絶縁膜を成長し，これにコンタクト
ホール 3を開ける。 この後は, 通常のプロセスを用いて, 各電極部のコ
ンタクトをとり，配線を行う。
【００１９】
【発明の効果】本発明によれば, 接合容量及びコンタク
ト抵抗の増大を伴わないチャネルコンタクトを形成で
き，キンクのない安定した電流電圧特性を有する高速 S
OI-MOSFET が得られる。
ト抵抗の増大を伴わないチャネルコンタクトを形成で
き，キンクのない安定した電流電圧特性を有する高速 S
OI-MOSFET が得られる。
【図１】 本発明の実施例の説明図
1 トランジスタ領域（内側）とフィールト領域（外
側）の境界線 1A 第１領域でソース, チャネル, ドレイン領域 1B 第２領域でチャネルコンタクト領域 1C くびれ領域 2 ゲート電極 3 コンタクトホール 4 ソース・ドレイン形成用マスク (内側が開口部) 5 チャネルコンタクト形成用マスク (内側が開口部) 6 側壁エッチングカバー用マスク (外側が開口部)
側）の境界線 1A 第１領域でソース, チャネル, ドレイン領域 1B 第２領域でチャネルコンタクト領域 1C くびれ領域 2 ゲート電極 3 コンタクトホール 4 ソース・ドレイン形成用マスク (内側が開口部) 5 チャネルコンタクト形成用マスク (内側が開口部) 6 側壁エッチングカバー用マスク (外側が開口部)
Claims (2)
- 【請求項１】 絶縁物上のシリコン膜に形成されたFET
であって，フィールド絶縁膜で囲まれたトランジスタ領
域(1) がゲート幅方向に並んだ第１領域(1A)と第２領域
(1B)とこれらの両領域を接続するくびれ領域(1C)とから
なり，該第１領域には一導電型ソース領域，反対導電型
チャネル領域，一導電型ドレイン領域が形成され，該チ
ャネル領域の上には該くびれ領域(1C)まで延在するゲー
ト電極(2) が形成され,該第２領域(1B)には反対導電型
の拡散層からなるチャネルコンタクト領域が形成され，
該くびれ領域(1C)は, ゲート長方向の幅が該第１領域(1
A)の幅より小さく, 且つゲート長以上の幅を有すること
を特徴とする半導体装置。 - 【請求項２】 請求項１記載の半導体装置の製造に際
し，前記くびれ領域(1C)及び前記ゲート電極(2) の一部
を覆うマスク(6) を形成し，前記第１領域(1A)と前記第
２領域(1B)の表面をエッチングする工程を有することを
特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13439194A JPH088431A (ja) | 1994-06-16 | 1994-06-16 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13439194A JPH088431A (ja) | 1994-06-16 | 1994-06-16 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH088431A true JPH088431A (ja) | 1996-01-12 |
Family
ID=15127311
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13439194A Withdrawn JPH088431A (ja) | 1994-06-16 | 1994-06-16 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH088431A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002231956A (ja) * | 2001-02-01 | 2002-08-16 | Matsushita Electric Ind Co Ltd | 半導体装置及びその製造方法 |
| KR100418643B1 (ko) * | 2000-04-04 | 2004-02-11 | 샤프 가부시키가이샤 | Ｓｏｉ 구조의 반도체장치 |
| US7781836B2 (en) | 2004-12-01 | 2010-08-24 | Oki Semiconductor Co., Ltd. | SOI semiconductor device and method of manufacturing thereof |
-
1994
- 1994-06-16 JP JP13439194A patent/JPH088431A/ja not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100418643B1 (ko) * | 2000-04-04 | 2004-02-11 | 샤프 가부시키가이샤 | Ｓｏｉ 구조의 반도체장치 |
| US6693326B2 (en) | 2000-04-04 | 2004-02-17 | Sharp Kabushiki Kaisha | Semiconductor device of SOI structure |
| JP2002231956A (ja) * | 2001-02-01 | 2002-08-16 | Matsushita Electric Ind Co Ltd | 半導体装置及びその製造方法 |
| US7781836B2 (en) | 2004-12-01 | 2010-08-24 | Oki Semiconductor Co., Ltd. | SOI semiconductor device and method of manufacturing thereof |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20010904 |