JPH06310672A - 半導体記憶装置および半導体記憶装置の製造方法 - Google Patents
半導体記憶装置および半導体記憶装置の製造方法Info
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- JPH06310672A JPH06310672A JP5099777A JP9977793A JPH06310672A JP H06310672 A JPH06310672 A JP H06310672A JP 5099777 A JP5099777 A JP 5099777A JP 9977793 A JP9977793 A JP 9977793A JP H06310672 A JPH06310672 A JP H06310672A
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Abstract
(57)【要約】
【目的】基板上の専有面積を小さくした上で、記憶容量
を大きくすることができるスタックト・キャパシタ型Ｄ
ＲＡＭセルを提供することを目的とする。 【構成】このＤＲＡＭセルは、基板１１、拡散層１２，
１３、層間絶縁膜１４、ポリシリコン膜によるゲート
（ワード線）１５，２０、ポリシリコン膜３２，３３に
よる下部キャパシタ電極１６、誘電率の大きな薄膜１
７、ポリシリコン膜による上部キャパシタ電極１８、フ
ィールド酸化膜１９、絶縁膜２１、ビット線２２から構
成される。ポリシリコン膜３２を厚く形成してポリシリ
コン膜１６の外周縁部（Ａ部分）の面積を増加させれば
薄膜１７の表面積が大きくなる。また、ポリシリコン膜
３２を厚く形成するとポリシリコン膜１６の中央の窪み
が深くなり薄膜１７の表面積が大きくなる。これによ
り、記憶容量を高めることができる。
を大きくすることができるスタックト・キャパシタ型Ｄ
ＲＡＭセルを提供することを目的とする。 【構成】このＤＲＡＭセルは、基板１１、拡散層１２，
１３、層間絶縁膜１４、ポリシリコン膜によるゲート
（ワード線）１５，２０、ポリシリコン膜３２，３３に
よる下部キャパシタ電極１６、誘電率の大きな薄膜１
７、ポリシリコン膜による上部キャパシタ電極１８、フ
ィールド酸化膜１９、絶縁膜２１、ビット線２２から構
成される。ポリシリコン膜３２を厚く形成してポリシリ
コン膜１６の外周縁部（Ａ部分）の面積を増加させれば
薄膜１７の表面積が大きくなる。また、ポリシリコン膜
３２を厚く形成するとポリシリコン膜１６の中央の窪み
が深くなり薄膜１７の表面積が大きくなる。これによ
り、記憶容量を高めることができる。
Description
【０００１】
【産業上の利用分野】本発明は半導体記憶装置および半
導体記憶装置の製造方法に係り、詳しくは、スタックト
（積層形）・キャパシタ型ＤＲＡＭセル及びその製造方
法に関するものである。
導体記憶装置の製造方法に係り、詳しくは、スタックト
（積層形）・キャパシタ型ＤＲＡＭセル及びその製造方
法に関するものである。
【０００２】
【従来の技術】ＤＲＡＭには、１つのメモリセルを構成
するＭＯＳトランジスタの数によって、４素子セル、３
素子セル、１素子セルなどの方式がある。この中で、１
素子セルは、電荷を記憶するＭＯＳキャパシタと、その
電荷を転送するＭＯＳトランジスタとをそれぞれ１つず
つしか使わず、基板上の占有面積を極めて小さくするこ
とができる。そのため、今日の４Ｋビット以上のＤＲＡ
Ｍは、ほとんど１素子セル方式を採用している。
するＭＯＳトランジスタの数によって、４素子セル、３
素子セル、１素子セルなどの方式がある。この中で、１
素子セルは、電荷を記憶するＭＯＳキャパシタと、その
電荷を転送するＭＯＳトランジスタとをそれぞれ１つず
つしか使わず、基板上の占有面積を極めて小さくするこ
とができる。そのため、今日の４Ｋビット以上のＤＲＡ
Ｍは、ほとんど１素子セル方式を採用している。
【０００３】この１素子セルでは、より小さな面積で大
きな記憶容量を得るために３次元的なキャパシタ構造を
とる方法が種々提案されており、その一つに、スタック
ト・キャパシタがある。
きな記憶容量を得るために３次元的なキャパシタ構造を
とる方法が種々提案されており、その一つに、スタック
ト・キャパシタがある。
【０００４】スタックト・キャパシタは、基板よりも上
に多層のポリシリコン層を形成して積層構造をとる方式
であり、具体的には、誘電率の大きな薄膜（シリコン酸
化膜やシリコン窒化膜など）を挟む２層のポリシリコン
によるキャパシタ電極を設けている。このスタックト・
キャパシタでは、キャパシタ電極の表面積を大きくして
記憶容量を高めるために、下部キャパシタ電極を形成す
るポリシリコン膜を薄くする方法と、厚くする方法とが
考えられている。
に多層のポリシリコン層を形成して積層構造をとる方式
であり、具体的には、誘電率の大きな薄膜（シリコン酸
化膜やシリコン窒化膜など）を挟む２層のポリシリコン
によるキャパシタ電極を設けている。このスタックト・
キャパシタでは、キャパシタ電極の表面積を大きくして
記憶容量を高めるために、下部キャパシタ電極を形成す
るポリシリコン膜を薄くする方法と、厚くする方法とが
考えられている。
【０００５】図９は、下部キャパシタ電極を形成するポ
リシリコン膜を薄くする方法によるスタックト・キャパ
シタ型ＤＲＡＭセルの断面図である。この例では、ＮＭ
ＯＳトランジスタを用いている。そのため、ｐ形基板１
１には、ＮＭＯＳトランジスタのソースまたはドレイン
領域であるｎ+ 形拡散層１２，１３が形成されている。
各拡散層１２，１３の間には層間絶縁膜１４を介して１
層目のポリシリコン膜による埋め込みゲート（すなわ
ち、ワード線）１５が形成されている。拡散層１２は、
下部キャパシタ電極を形成する２層目のポリシリコン膜
１６とコンタクトしている。ポリシリコン膜１６の上に
は、誘電率の大きな薄膜１７を挟んで、上部キャパシタ
電極を形成する３層目のポリシリコン膜１８が形成され
ている。尚、１９は素子分離領域のフィールド酸化膜、
２０はワード線１５と隣合うワード線（ワード線１５と
同様に１層目のポリシリコン膜によって形成される）、
２１は絶縁膜、２２はビット線である。
リシリコン膜を薄くする方法によるスタックト・キャパ
シタ型ＤＲＡＭセルの断面図である。この例では、ＮＭ
ＯＳトランジスタを用いている。そのため、ｐ形基板１
１には、ＮＭＯＳトランジスタのソースまたはドレイン
領域であるｎ+ 形拡散層１２，１３が形成されている。
各拡散層１２，１３の間には層間絶縁膜１４を介して１
層目のポリシリコン膜による埋め込みゲート（すなわ
ち、ワード線）１５が形成されている。拡散層１２は、
下部キャパシタ電極を形成する２層目のポリシリコン膜
１６とコンタクトしている。ポリシリコン膜１６の上に
は、誘電率の大きな薄膜１７を挟んで、上部キャパシタ
電極を形成する３層目のポリシリコン膜１８が形成され
ている。尚、１９は素子分離領域のフィールド酸化膜、
２０はワード線１５と隣合うワード線（ワード線１５と
同様に１層目のポリシリコン膜によって形成される）、
２１は絶縁膜、２２はビット線である。
【０００６】ここで、ポリシリコン膜（下部キャパシタ
電極）１６と拡散層１２とのコンタクト部（記憶ノード
コンタクト）Ｄの形状は、ワード線１５，２０および層
間絶縁膜１４によって、段差のある方形のすり鉢状を成
している。そのため、ポリシリコン膜１６を層間絶縁膜
１４に沿って薄く形成することにより、上部キャパシタ
電極（ポリシリコン膜１８）と下部キャパシタ電極１６
の対向する面積（すなわち、薄膜１７の表面積）を大き
くして記憶容量を高めることができる。つまり、下部キ
ャパシタ電極を形成するポリシリコン膜を薄くする方法
では、記憶ノードコンタクトＤの窪みを利用して薄膜１
７の表面積を大きくしている。
電極）１６と拡散層１２とのコンタクト部（記憶ノード
コンタクト）Ｄの形状は、ワード線１５，２０および層
間絶縁膜１４によって、段差のある方形のすり鉢状を成
している。そのため、ポリシリコン膜１６を層間絶縁膜
１４に沿って薄く形成することにより、上部キャパシタ
電極（ポリシリコン膜１８）と下部キャパシタ電極１６
の対向する面積（すなわち、薄膜１７の表面積）を大き
くして記憶容量を高めることができる。つまり、下部キ
ャパシタ電極を形成するポリシリコン膜を薄くする方法
では、記憶ノードコンタクトＤの窪みを利用して薄膜１
７の表面積を大きくしている。
【０００７】図１０は、下部キャパシタ電極を形成する
ポリシリコン膜を厚くする方法によるスタックト・キャ
パシタ型ＤＲＡＭセルの断面図である。尚、図１０で
は、図９に示したＤＲＡＭセルと同じ部分については符
号を等しくしてある。
ポリシリコン膜を厚くする方法によるスタックト・キャ
パシタ型ＤＲＡＭセルの断面図である。尚、図１０で
は、図９に示したＤＲＡＭセルと同じ部分については符
号を等しくしてある。
【０００８】図１０においては、ポリシリコン膜１６が
厚く形成されているため、ポリシリコン膜１６の外周縁
部（Ａ部分）の高さが大きくなっている。そのため、こ
の外周縁部（Ａ部）の面積を増加させれば（すなわち、
ポリシリコン膜１６を厚く形成すれば）、薄膜１７の表
面積を大きくして記憶容量を高めることができる。
厚く形成されているため、ポリシリコン膜１６の外周縁
部（Ａ部分）の高さが大きくなっている。そのため、こ
の外周縁部（Ａ部）の面積を増加させれば（すなわち、
ポリシリコン膜１６を厚く形成すれば）、薄膜１７の表
面積を大きくして記憶容量を高めることができる。
【０００９】
【発明が解決しようとする課題】ところで、図９に示す
ＤＲＡＭセルにおいて、薄膜１７の表面積を大きくする
ためには、記憶ノードコンタクトＤの径を大きくした方
がよい。しかしながら、記憶ノードコンタクトＤの径を
大きくすると、各ワード線１５，２０と下部キャパシタ
電極１６との間の層間絶縁膜１４（図９に示すＢ部分）
が薄くなり、耐圧を確保するのが難しくなる。
ＤＲＡＭセルにおいて、薄膜１７の表面積を大きくする
ためには、記憶ノードコンタクトＤの径を大きくした方
がよい。しかしながら、記憶ノードコンタクトＤの径を
大きくすると、各ワード線１５，２０と下部キャパシタ
電極１６との間の層間絶縁膜１４（図９に示すＢ部分）
が薄くなり、耐圧を確保するのが難しくなる。
【００１０】一方、図１０に示すＤＲＡＭセルでは、記
憶ノードコンタクトＤの径が薄膜１７の表面積に関係し
ない。そのため、薄膜１７の表面積を大きくした上で、
各ワード線１５，２０と下部キャパシタ電極１６との間
の層間絶縁膜１４（図１０に示すＢ部分）を十分に厚く
することができ、耐圧の確保が容易である。
憶ノードコンタクトＤの径が薄膜１７の表面積に関係し
ない。そのため、薄膜１７の表面積を大きくした上で、
各ワード線１５，２０と下部キャパシタ電極１６との間
の層間絶縁膜１４（図１０に示すＢ部分）を十分に厚く
することができ、耐圧の確保が容易である。
【００１１】また、図９に示すＤＲＡＭセルでは、薄膜
１７の形状が記憶ノードコンタクトＤの形状に沿ったも
のになる。そのため、ポリシリコン膜１６をどれだけ薄
く形成したとしても、記憶ノードコンタクトＤの形状が
一定なら、薄膜１７の表面積の増大には限界があった。
１７の形状が記憶ノードコンタクトＤの形状に沿ったも
のになる。そのため、ポリシリコン膜１６をどれだけ薄
く形成したとしても、記憶ノードコンタクトＤの形状が
一定なら、薄膜１７の表面積の増大には限界があった。
【００１２】一方、図１０に示すＤＲＡＭセルでは、ポ
リシリコン膜１６を厚く形成しさえすれば、薄膜１７の
表面積をどれだけでも大きくすることができる（実際に
は、ポリシリコン膜１６を厚くするとビット線２２の段
差が大きくなり、ビット線２２とノード１３とのコンタ
クト部で断線が起きやすくなるため、ポリシリコン膜１
６の厚さには限界がある）。
リシリコン膜１６を厚く形成しさえすれば、薄膜１７の
表面積をどれだけでも大きくすることができる（実際に
は、ポリシリコン膜１６を厚くするとビット線２２の段
差が大きくなり、ビット線２２とノード１３とのコンタ
クト部で断線が起きやすくなるため、ポリシリコン膜１
６の厚さには限界がある）。
【００１３】そのため、昨今では、図９に示すＤＲＡＭ
セルに代わって、図１０に示すＤＲＡＭセルが広く用い
られるようになってきた。しかしながら、近年、ＤＲＡ
Ｍセルのさらなる小型化が求められており、図１０に示
すＤＲＡＭセル（下部キャパシタ電極１６を厚くする方
法）でも、十分な記憶容量を得ることが難しくなってき
た。そこで、基板上の専有面積を増大させることなく薄
膜１７の表面積をより大きくして、ＤＲＡＭセルの記憶
容量をさらに高めることが要求されている。
セルに代わって、図１０に示すＤＲＡＭセルが広く用い
られるようになってきた。しかしながら、近年、ＤＲＡ
Ｍセルのさらなる小型化が求められており、図１０に示
すＤＲＡＭセル（下部キャパシタ電極１６を厚くする方
法）でも、十分な記憶容量を得ることが難しくなってき
た。そこで、基板上の専有面積を増大させることなく薄
膜１７の表面積をより大きくして、ＤＲＡＭセルの記憶
容量をさらに高めることが要求されている。
【００１４】本発明は上記要求を満足するためになされ
たものであって、その目的は、基板上の専有面積を小さ
くした上で、記憶容量を大きくすることができるスタッ
クト・キャパシタ型ＤＲＡＭセルを提供することにあ
る。
たものであって、その目的は、基板上の専有面積を小さ
くした上で、記憶容量を大きくすることができるスタッ
クト・キャパシタ型ＤＲＡＭセルを提供することにあ
る。
【００１５】
【課題を解決するための手段】請求項１記載の発明は、
トランジスタとスタックト・キャパシタとによって構成
されたダイナミック型メモリセルを有する半導体記憶装
置において、トランジスタ上で、メモリセルの記憶ノー
ドコンタクトを囲むようにして所定の膜厚で形成された
第１のポリシリコン膜と、第１のポリシリコン膜の表面
に所定の膜厚で形成され、記憶ノードコンタクトホール
とコンタクトする第２のポリシリコン膜とを備え、第１
および第２のポリシリコン膜によって下部キャパシタ電
極を形成したことをその要旨とする。
トランジスタとスタックト・キャパシタとによって構成
されたダイナミック型メモリセルを有する半導体記憶装
置において、トランジスタ上で、メモリセルの記憶ノー
ドコンタクトを囲むようにして所定の膜厚で形成された
第１のポリシリコン膜と、第１のポリシリコン膜の表面
に所定の膜厚で形成され、記憶ノードコンタクトホール
とコンタクトする第２のポリシリコン膜とを備え、第１
および第２のポリシリコン膜によって下部キャパシタ電
極を形成したことをその要旨とする。
【００１６】また、請求項２記載の発明は、トランジス
タとスタックト・キャパシタとによって構成されたダイ
ナミック型メモリセルを有する半導体記憶装置の製造方
法に関するものである。その製造方法は以下の第１〜第
９の工程を備えている。
タとスタックト・キャパシタとによって構成されたダイ
ナミック型メモリセルを有する半導体記憶装置の製造方
法に関するものである。その製造方法は以下の第１〜第
９の工程を備えている。
【００１７】第１の工程では、シリコン単結晶基板上に
トランジスタを形成する。第２の工程では、トランジス
タの表面に絶縁膜を形成する。第３の工程では、絶縁膜
の上に第１のポリシリコン膜を形成する。
トランジスタを形成する。第２の工程では、トランジス
タの表面に絶縁膜を形成する。第３の工程では、絶縁膜
の上に第１のポリシリコン膜を形成する。
【００１８】第４の工程では、メモリセルの記憶ノード
コンタクトに対応する部分の第１のポリシリコン膜を除
去して、前記絶縁膜を記憶ノードコンタクトホールより
も大きく露出させる。
コンタクトに対応する部分の第１のポリシリコン膜を除
去して、前記絶縁膜を記憶ノードコンタクトホールより
も大きく露出させる。
【００１９】第５の工程では、露出した前記絶縁膜およ
び第１のポリシリコン膜の上に、前記絶縁膜とはエッチ
ング選択比が異なる膜を形成する。第６の工程では、前
記絶縁膜とはエッチング選択比が異なる膜を全面エッチ
バック法によってエッチングし、第４の工程で除去され
た第１のポリシリコン膜の記憶ノードコンタクトに対応
する部分の内側壁に、前記絶縁膜とはエッチング選択比
が異なる膜によるサイドウオールスペーサを形成する。
び第１のポリシリコン膜の上に、前記絶縁膜とはエッチ
ング選択比が異なる膜を形成する。第６の工程では、前
記絶縁膜とはエッチング選択比が異なる膜を全面エッチ
バック法によってエッチングし、第４の工程で除去され
た第１のポリシリコン膜の記憶ノードコンタクトに対応
する部分の内側壁に、前記絶縁膜とはエッチング選択比
が異なる膜によるサイドウオールスペーサを形成する。
【００２０】第７の工程では、セルフアライン・コンタ
クト法により、前記サイドウオールスペーサをマスクと
して前記絶縁膜をエッチングし、記憶ノードコンタクト
ホールを形成する。
クト法により、前記サイドウオールスペーサをマスクと
して前記絶縁膜をエッチングし、記憶ノードコンタクト
ホールを形成する。
【００２１】第８の工程では、前記絶縁膜をエッチング
・ストッパーとして、前記サイドウオールスペーサをエ
ッチング除去する。第９の工程では、前記サイドウオー
ルスペーサがエッチング除去された前記絶縁膜および第
１のポリシリコン膜の上と、記憶ノードコンタクトホー
ル内とに、第２のポリシリコン膜を形成する。
・ストッパーとして、前記サイドウオールスペーサをエ
ッチング除去する。第９の工程では、前記サイドウオー
ルスペーサがエッチング除去された前記絶縁膜および第
１のポリシリコン膜の上と、記憶ノードコンタクトホー
ル内とに、第２のポリシリコン膜を形成する。
【００２２】
【作用】従って、本発明によれば、第１のポリシリコン
膜を厚く形成すると共に、第２のポリシリコン膜を薄く
形成することにより、下部キャパシタ電極の形状は、外
周縁部が高く、記憶ノードコンタクトに対応する中央部
が窪んだものになる。
膜を厚く形成すると共に、第２のポリシリコン膜を薄く
形成することにより、下部キャパシタ電極の形状は、外
周縁部が高く、記憶ノードコンタクトに対応する中央部
が窪んだものになる。
【００２３】その結果、基板上の専有面積を大きくする
ことなく下部キャパシタ電極の表面積を大きくすること
が可能になり、キャパシタの記憶容量を高めることがで
きる。
ことなく下部キャパシタ電極の表面積を大きくすること
が可能になり、キャパシタの記憶容量を高めることがで
きる。
【００２４】
【実施例】以下、本発明を具体化した一実施例を図面に
従って説明する。尚、本実施例において、図９および図
１０に示した従来例と同じ部分については符号を等しく
してその詳細な説明を省略する。
従って説明する。尚、本実施例において、図９および図
１０に示した従来例と同じ部分については符号を等しく
してその詳細な説明を省略する。
【００２５】図１は、本実施例のスタックト・キャパシ
タ型ＤＲＡＭセルの下部キャパシタ電極の構造を示す断
面図である。尚、図１は、ＤＲＡＭセルの製造工程にお
いて、下部キャパシタ電極の形成が終了した時点の断面
図であるため、下部キャパシタ電極より上の部分につい
ては図示されていない。
タ型ＤＲＡＭセルの下部キャパシタ電極の構造を示す断
面図である。尚、図１は、ＤＲＡＭセルの製造工程にお
いて、下部キャパシタ電極の形成が終了した時点の断面
図であるため、下部キャパシタ電極より上の部分につい
ては図示されていない。
【００２６】図１において、ｐ形基板１１、ｎ+ 形拡散
層１２，１３、層間絶縁膜１４、１層目のポリシリコン
膜によるゲート（ワード線）１５，２０、フィールド酸
化膜１９については、図１０に示した従来例と同じ構造
である。図１と図１０の相違点は、層間絶縁膜１４の
上にシリコン窒化膜３１が形成されている点と、下部
キャパシタ電極を形成するポリシリコン膜１６が２層の
ポリシリコン膜３２，３３によって形成されている点、
だけでる。
層１２，１３、層間絶縁膜１４、１層目のポリシリコン
膜によるゲート（ワード線）１５，２０、フィールド酸
化膜１９については、図１０に示した従来例と同じ構造
である。図１と図１０の相違点は、層間絶縁膜１４の
上にシリコン窒化膜３１が形成されている点と、下部
キャパシタ電極を形成するポリシリコン膜１６が２層の
ポリシリコン膜３２，３３によって形成されている点、
だけでる。
【００２７】ポリシリコン膜３２は厚いドーナツ状を成
しており、その中心孔Ｃが、ポリシリコン膜（下部キャ
パシタ電極）１６と拡散層１２とのコンタクト部（記憶
ノードコンタクト）Ｄに合致するように配置されてい
る。ポリシリコン膜３３はポリシリコン膜３２の表面を
被う薄膜であって、記憶ノードコンタクトホール３４に
よって拡散層１２とコンタクトしている。
しており、その中心孔Ｃが、ポリシリコン膜（下部キャ
パシタ電極）１６と拡散層１２とのコンタクト部（記憶
ノードコンタクト）Ｄに合致するように配置されてい
る。ポリシリコン膜３３はポリシリコン膜３２の表面を
被う薄膜であって、記憶ノードコンタクトホール３４に
よって拡散層１２とコンタクトしている。
【００２８】次に、本実施例のスタックト・キャパシタ
型ＤＲＡＭセルの製造工程を、図２〜図８に従い順を追
って説明する。 工程１（図２参照）；ｐ形基板１１上に、ｎ+ 形拡散層
１２，１３とフィールド酸化膜１９とワード線１５，２
０とを形成する。尚、これらの形成工程は公知であるた
めここでは説明を省略する。
型ＤＲＡＭセルの製造工程を、図２〜図８に従い順を追
って説明する。 工程１（図２参照）；ｐ形基板１１上に、ｎ+ 形拡散層
１２，１３とフィールド酸化膜１９とワード線１５，２
０とを形成する。尚、これらの形成工程は公知であるた
めここでは説明を省略する。
【００２９】そして、減圧ＣＶＤ法（８１０°Ｃ）によ
り、シリコン酸化膜の層間絶縁膜１４を適宜な厚さ（例
えば３０００Å）だけ形成する。 工程２（図３参照）；減圧ＣＶＤ法（７７０°Ｃ）によ
り、層間絶縁膜１４の表面にシリコン窒化膜３１を適宜
な厚さ（例えば５００Å）だけ形成する。
り、シリコン酸化膜の層間絶縁膜１４を適宜な厚さ（例
えば３０００Å）だけ形成する。 工程２（図３参照）；減圧ＣＶＤ法（７７０°Ｃ）によ
り、層間絶縁膜１４の表面にシリコン窒化膜３１を適宜
な厚さ（例えば５００Å）だけ形成する。
【００３０】工程３（図４参照）；減圧ＣＶＤ法（６２
０°Ｃ）により、シリコン窒化膜３１の表面にポリシリ
コン膜３２を適宜な厚さ（例えば６０００Å）だけ形成
する。このポリシリコン膜３２の形成時には、原料ガス
にホスフィンを添加してポリシリコン膜３２中に高濃度
の燐をドーピングし、ポリシリコン膜３２を低抵抗化す
る。
０°Ｃ）により、シリコン窒化膜３１の表面にポリシリ
コン膜３２を適宜な厚さ（例えば６０００Å）だけ形成
する。このポリシリコン膜３２の形成時には、原料ガス
にホスフィンを添加してポリシリコン膜３２中に高濃度
の燐をドーピングし、ポリシリコン膜３２を低抵抗化す
る。
【００３１】そして、適宜なエッチング法により、記憶
ノードコンタクトＤに対応する部分のポリシリコン膜３
２を除去して中心孔Ｃを形成し、シリコン窒化膜３１を
露出させる。このとき、ポリシリコン膜３２の中心孔Ｃ
の径が、記憶ノードコンタクトホール３４より大きくな
るようにする。
ノードコンタクトＤに対応する部分のポリシリコン膜３
２を除去して中心孔Ｃを形成し、シリコン窒化膜３１を
露出させる。このとき、ポリシリコン膜３２の中心孔Ｃ
の径が、記憶ノードコンタクトホール３４より大きくな
るようにする。
【００３２】工程４（図５参照）；常圧ＣＶＤ法（４２
０°Ｃ）により、ポリシリコン膜３２の表面およびその
中心孔Ｃ内にシリコン酸化膜を適宜な厚さ（例えば３０
００Å）だけ形成する。
０°Ｃ）により、ポリシリコン膜３２の表面およびその
中心孔Ｃ内にシリコン酸化膜を適宜な厚さ（例えば３０
００Å）だけ形成する。
【００３３】そして、全面エッチバック法により、ポリ
シリコン膜３２の中心孔Ｃの内壁にサイドウオールスペ
ーサ３５だけが残るように、形成したシリコン酸化膜を
除去する。
シリコン膜３２の中心孔Ｃの内壁にサイドウオールスペ
ーサ３５だけが残るように、形成したシリコン酸化膜を
除去する。
【００３４】工程５（図６参照）；セルフアライン・コ
ンタクト法により、サイドウオールスペーサ３５および
ポリシリコン膜３２をマスクとして、記憶ノードコンタ
クトホール３４を開口する。
ンタクト法により、サイドウオールスペーサ３５および
ポリシリコン膜３２をマスクとして、記憶ノードコンタ
クトホール３４を開口する。
【００３５】工程６（図７参照）；シリコン酸化膜とシ
リコン窒化膜のエッチング選択比が高いエッチング方法
（例えば、フッ酸によるウェットエッチング等）によ
り、シリコン窒化膜３１を残してサイドウオールスペー
サ３５だけを除去する。すなわち、シリコン窒化膜３１
は、サイドウオールスペーサ３５のエッチング除去時に
おけるエッチング・ストッパーとして機能する。
リコン窒化膜のエッチング選択比が高いエッチング方法
（例えば、フッ酸によるウェットエッチング等）によ
り、シリコン窒化膜３１を残してサイドウオールスペー
サ３５だけを除去する。すなわち、シリコン窒化膜３１
は、サイドウオールスペーサ３５のエッチング除去時に
おけるエッチング・ストッパーとして機能する。
【００３６】工程７（図１参照）；減圧ＣＶＤ法（６２
０°Ｃ）により、ポリシリコン膜３２の表面にポリシリ
コン膜３３を適宜な厚さ（例えば５００Å）だけ形成す
る。このポリシリコン膜３３の形成時には、ポリシリコ
ン膜３２の形成時と同様に、原料ガスにホスフィンを添
加してポリシリコン膜３３中に高濃度の燐をドーピング
し、ポリシリコン膜３３を低抵抗化する。
０°Ｃ）により、ポリシリコン膜３２の表面にポリシリ
コン膜３３を適宜な厚さ（例えば５００Å）だけ形成す
る。このポリシリコン膜３３の形成時には、ポリシリコ
ン膜３２の形成時と同様に、原料ガスにホスフィンを添
加してポリシリコン膜３３中に高濃度の燐をドーピング
し、ポリシリコン膜３３を低抵抗化する。
【００３７】そして、適宜なエッチング法により、ポリ
シリコン膜１６（すなわち、各ポリシリコン膜３２，３
３）を同時にエッチングして、ポリシリコン膜１６の外
周縁部（Ａ部分）を所望の形状（図１０に示した従来の
ＤＲＡＭセルと同じ形状）にする。
シリコン膜１６（すなわち、各ポリシリコン膜３２，３
３）を同時にエッチングして、ポリシリコン膜１６の外
周縁部（Ａ部分）を所望の形状（図１０に示した従来の
ＤＲＡＭセルと同じ形状）にする。
【００３８】工程８（図８参照）；減圧ＣＶＤ法によっ
てポリシリコン膜１６の表面に窒化シリコン薄膜を形成
し、その窒化シリコン薄膜を酸化させて誘電率の大きな
薄膜１７を形成する。そして、減圧ＣＶＤ法により、薄
膜１７の上に上部キャパシタ電極を形成する３層目のポ
リシリコン膜１８を形成する。続いて、ポリシリコン膜
１８の上に絶縁膜２１を形成した後、絶縁膜２１の上に
ビット線２２を形成する。これで、本実施例のスタック
ト・キャパシタ型ＤＲＡＭセルが完成する。尚、薄膜１
７、ポリシリコン膜１８、絶縁膜２１、ビット線２２の
形成工程は公知であるためここでは詳細な説明を省略す
る。
てポリシリコン膜１６の表面に窒化シリコン薄膜を形成
し、その窒化シリコン薄膜を酸化させて誘電率の大きな
薄膜１７を形成する。そして、減圧ＣＶＤ法により、薄
膜１７の上に上部キャパシタ電極を形成する３層目のポ
リシリコン膜１８を形成する。続いて、ポリシリコン膜
１８の上に絶縁膜２１を形成した後、絶縁膜２１の上に
ビット線２２を形成する。これで、本実施例のスタック
ト・キャパシタ型ＤＲＡＭセルが完成する。尚、薄膜１
７、ポリシリコン膜１８、絶縁膜２１、ビット線２２の
形成工程は公知であるためここでは詳細な説明を省略す
る。
【００３９】このように本実施例においては、両ポリシ
リコン膜３２，３３によって下部キャパシタ電極を形成
するポリシリコン膜１６を形成している。ポリシリコン
膜３２は、中心孔Ｃが記憶ノードコンタクトＤに合致し
た厚いドーナツ状を成している。一方、薄膜のポリシリ
コン膜３３は、ポリシリコン膜３２の表面を被い、記憶
ノードコンタクトホール３４によって拡散層１２とコン
タクトしている。
リコン膜３２，３３によって下部キャパシタ電極を形成
するポリシリコン膜１６を形成している。ポリシリコン
膜３２は、中心孔Ｃが記憶ノードコンタクトＤに合致し
た厚いドーナツ状を成している。一方、薄膜のポリシリ
コン膜３３は、ポリシリコン膜３２の表面を被い、記憶
ノードコンタクトホール３４によって拡散層１２とコン
タクトしている。
【００４０】そのため、ポリシリコン膜３２を厚く形成
してポリシリコン膜１６の外周縁部（Ａ部分）の面積を
増加させれば、図１０に示すＤＲＡＭセルと同様に、薄
膜１７の表面積が大きくなり、記憶容量を高めることが
できる。
してポリシリコン膜１６の外周縁部（Ａ部分）の面積を
増加させれば、図１０に示すＤＲＡＭセルと同様に、薄
膜１７の表面積が大きくなり、記憶容量を高めることが
できる。
【００４１】また、ポリシリコン膜３２を厚く形成する
ことにより、記憶ノードコンタクトＤに対応するポリシ
リコン膜１６の中央には深い窪みが形成される。このポ
リシリコン膜１６の中央の窪みにより、薄膜１７の表面
積が大きくなるため、記憶容量を高めることができる。
ことにより、記憶ノードコンタクトＤに対応するポリシ
リコン膜１６の中央には深い窪みが形成される。このポ
リシリコン膜１６の中央の窪みにより、薄膜１７の表面
積が大きくなるため、記憶容量を高めることができる。
【００４２】すなわち、本実施例は、図９に示したＤＲ
ＡＭセル（下部キャパシタ電極１６を薄くする方法）に
おける記憶ノードコンタクトＤの窪みによる薄膜１７の
表面積の増大効果と、図１０に示したＤＲＡＭセル（下
部キャパシタ電極１６を厚くする方法）における下部キ
ャパシタ電極１６の外周縁部（Ａ部分）による薄膜１７
の表面積の増大効果とを併せ持ったものであるといえ
る。
ＡＭセル（下部キャパシタ電極１６を薄くする方法）に
おける記憶ノードコンタクトＤの窪みによる薄膜１７の
表面積の増大効果と、図１０に示したＤＲＡＭセル（下
部キャパシタ電極１６を厚くする方法）における下部キ
ャパシタ電極１６の外周縁部（Ａ部分）による薄膜１７
の表面積の増大効果とを併せ持ったものであるといえ
る。
【００４３】従って、本実施例では、基板上の占有面積
が図１０に示したＤＲＡＭセルと同じであれば、薄膜１
７の表面積が図１０に示したＤＲＡＭセルよりも大きく
なり、ＤＲＡＭセルの記憶容量をさらに高めることがで
きる。
が図１０に示したＤＲＡＭセルと同じであれば、薄膜１
７の表面積が図１０に示したＤＲＡＭセルよりも大きく
なり、ＤＲＡＭセルの記憶容量をさらに高めることがで
きる。
【００４４】加えて、本実施例では、セルフアライン・
コンタクト法により、サイドウオールスペーサ３５およ
びポリシリコン膜３２をマスクとして、記憶ノードコン
タクトホール３４を開口している。そのため、記憶ノー
ドコンタクトホール３４の位置を最適にすることができ
る。また、サイドウオールスペーサ３５の形状を適宜に
調整することにより、各ワード線１５，２０と下部キャ
パシタ電極１６との間の層間絶縁膜１４（図８に示すＢ
部分）を所望の厚さにすることができ、十分な耐圧を確
保することが可能になる。
コンタクト法により、サイドウオールスペーサ３５およ
びポリシリコン膜３２をマスクとして、記憶ノードコン
タクトホール３４を開口している。そのため、記憶ノー
ドコンタクトホール３４の位置を最適にすることができ
る。また、サイドウオールスペーサ３５の形状を適宜に
調整することにより、各ワード線１５，２０と下部キャ
パシタ電極１６との間の層間絶縁膜１４（図８に示すＢ
部分）を所望の厚さにすることができ、十分な耐圧を確
保することが可能になる。
【００４５】尚、本発明は上記実施例に限定されるもの
ではなく、以下のように実施してもよい。 １）上記工程１，２，３，７，８における減圧ＣＶＤ法
を、常圧ＣＶＤ法に置き換える。また、上記工程４にお
ける常圧ＣＶＤ法を、減圧ＣＶＤ法に置き換える。
ではなく、以下のように実施してもよい。 １）上記工程１，２，３，７，８における減圧ＣＶＤ法
を、常圧ＣＶＤ法に置き換える。また、上記工程４にお
ける常圧ＣＶＤ法を、減圧ＣＶＤ法に置き換える。
【００４６】２）ポリシリコン膜３２，３３を低抵抗化
するにあたって、ＣＶＤ法による形成時に燐をドーピン
グするのではなく、ＣＶＤ法による形成後に燐のイオン
注入を行う。この場合は、燐のイオン注入（注入条件の
例としては、加速電圧２０ＫｅＶ，注入量１．０×１０
15ｃｍ-2）を行った後、熱処理（例えば、９００°Ｃの
窒素雰囲気中で１５分間）により活性化させる。
するにあたって、ＣＶＤ法による形成時に燐をドーピン
グするのではなく、ＣＶＤ法による形成後に燐のイオン
注入を行う。この場合は、燐のイオン注入（注入条件の
例としては、加速電圧２０ＫｅＶ，注入量１．０×１０
15ｃｍ-2）を行った後、熱処理（例えば、９００°Ｃの
窒素雰囲気中で１５分間）により活性化させる。
【００４７】３）シリコン窒化膜３１をシリコン酸化膜
に置き換えると共に、サイドウオールスペーサ３５をシ
リコン酸化膜ではなくシリコン窒化膜によって形成す
る。そして、上記工程６におけるサイドウオールスペー
サ３５の除去時には、シリコン酸化膜とシリコン窒化膜
のエッチング選択比が高いエッチング方法により、サイ
ドウオールスペーサ３５だけを除去する。
に置き換えると共に、サイドウオールスペーサ３５をシ
リコン酸化膜ではなくシリコン窒化膜によって形成す
る。そして、上記工程６におけるサイドウオールスペー
サ３５の除去時には、シリコン酸化膜とシリコン窒化膜
のエッチング選択比が高いエッチング方法により、サイ
ドウオールスペーサ３５だけを除去する。
【００４８】４）シリコン窒化膜３１を適宜な絶縁膜に
置き換え、サイドウオールスペーサ３５を当該絶縁膜と
エッチング選択比が異なる適宜な材質で形成する。この
場合も、上記工程６におけるサイドウオールスペーサ３
５の除去時には、当該絶縁膜は残してサイドウオールス
ペーサ３５だけを除去する。
置き換え、サイドウオールスペーサ３５を当該絶縁膜と
エッチング選択比が異なる適宜な材質で形成する。この
場合も、上記工程６におけるサイドウオールスペーサ３
５の除去時には、当該絶縁膜は残してサイドウオールス
ペーサ３５だけを除去する。
【００４９】５）層間絶縁膜１４をシリコン窒化膜やア
ルミナなどのシリコン酸化膜以外の絶縁膜に置き換え
る。 ６）ポリシリコン膜３３を、ＨＳＧ（Hemispherical Gr
ain ）ポリシリコン膜にする。この場合は、ポリシリコ
ン膜３３の表面に凹凸が形成されるため薄膜１７の表面
積をさらに大きくすることができ、本発明がより有効と
なる。尚、ＨＳＧポリシリコン膜の形成方法について
は、日本電気（株）マイクロエレクトロニクス研究所の
論文（笠井，坂尾 他；信学技法 VoL.90,SDM90-202,P.
47,1990 年）に詳しい。
ルミナなどのシリコン酸化膜以外の絶縁膜に置き換え
る。 ６）ポリシリコン膜３３を、ＨＳＧ（Hemispherical Gr
ain ）ポリシリコン膜にする。この場合は、ポリシリコ
ン膜３３の表面に凹凸が形成されるため薄膜１７の表面
積をさらに大きくすることができ、本発明がより有効と
なる。尚、ＨＳＧポリシリコン膜の形成方法について
は、日本電気（株）マイクロエレクトロニクス研究所の
論文（笠井，坂尾 他；信学技法 VoL.90,SDM90-202,P.
47,1990 年）に詳しい。
【００５０】７）ポリシリコン膜３３の表面に酸化膜を
形成し、その酸化膜上に、適宜な面積比のＨＳＧポリシ
リコン膜を形成する。そして、ＨＳＧポリシリコン膜を
マスクとして、ポリシリコン膜３３の表面の酸化膜をエ
ッチングする。続いて、残った酸化膜をマスクとして、
ポリシリコン膜３３，３２を選択的にエッチングし、ポ
リシリコン膜３３，３２に針状の残滓を形成する。この
場合は、ポリシリコン膜３３，３２に凹凸が形成される
ため薄膜１７の表面積をさらに大きくすることができ、
本発明がより有効となる。尚、このポリシリコン膜に針
状の残滓を形成する方法は、R & D Center,Semiconduct
or Business,Sam Sung Electronicsの論文（J.H.Ahn,Y.
W.Park 他 ;1992 Symposium on VLSI Technology Dige
st of Technical Papers,P.12,1992年）に詳しい。
形成し、その酸化膜上に、適宜な面積比のＨＳＧポリシ
リコン膜を形成する。そして、ＨＳＧポリシリコン膜を
マスクとして、ポリシリコン膜３３の表面の酸化膜をエ
ッチングする。続いて、残った酸化膜をマスクとして、
ポリシリコン膜３３，３２を選択的にエッチングし、ポ
リシリコン膜３３，３２に針状の残滓を形成する。この
場合は、ポリシリコン膜３３，３２に凹凸が形成される
ため薄膜１７の表面積をさらに大きくすることができ、
本発明がより有効となる。尚、このポリシリコン膜に針
状の残滓を形成する方法は、R & D Center,Semiconduct
or Business,Sam Sung Electronicsの論文（J.H.Ahn,Y.
W.Park 他 ;1992 Symposium on VLSI Technology Dige
st of Technical Papers,P.12,1992年）に詳しい。
【００５１】８）特開平４−３０２４６８号公報に開示
されているように、ポリシリコン膜３２の上面に凹凸を
形成する。この場合も、ポリシリコン膜３３の表面に凹
凸が形成されるため薄膜１７の表面積をさらに大きくす
ることができ、本発明がより有効となる。
されているように、ポリシリコン膜３２の上面に凹凸を
形成する。この場合も、ポリシリコン膜３３の表面に凹
凸が形成されるため薄膜１７の表面積をさらに大きくす
ることができ、本発明がより有効となる。
【００５２】
【発明の効果】以上詳述したように本発明によれば、基
板上の専有面積を小さくした上で、記憶容量を大きくす
ることができるスタックト・キャパシタ型ＤＲＡＭセル
を提供することができるという優れた効果がある。
板上の専有面積を小さくした上で、記憶容量を大きくす
ることができるスタックト・キャパシタ型ＤＲＡＭセル
を提供することができるという優れた効果がある。
【図１】本発明を具体化した一実施例のスタックト・キ
ャパシタ型ＤＲＡＭセルの下部キャパシタ電極の構造を
示す断面図である。
ャパシタ型ＤＲＡＭセルの下部キャパシタ電極の構造を
示す断面図である。
【図２】一実施例のスタックト・キャパシタ型ＤＲＡＭ
セルの製造工程を説明するための断面図である。
セルの製造工程を説明するための断面図である。
【図３】一実施例のスタックト・キャパシタ型ＤＲＡＭ
セルの製造工程を説明するための断面図である。
セルの製造工程を説明するための断面図である。
【図４】一実施例のスタックト・キャパシタ型ＤＲＡＭ
セルの製造工程を説明するための断面図である。
セルの製造工程を説明するための断面図である。
【図５】一実施例のスタックト・キャパシタ型ＤＲＡＭ
セルの製造工程を説明するための断面図である。
セルの製造工程を説明するための断面図である。
【図６】一実施例のスタックト・キャパシタ型ＤＲＡＭ
セルの製造工程を説明するための断面図である。
セルの製造工程を説明するための断面図である。
【図７】一実施例のスタックト・キャパシタ型ＤＲＡＭ
セルの製造工程を説明するための断面図である。
セルの製造工程を説明するための断面図である。
【図８】一実施例のスタックト・キャパシタ型ＤＲＡＭ
セルの断面図である。
セルの断面図である。
【図９】従来例のスタックト・キャパシタ型ＤＲＡＭセ
ルの断面図である。
ルの断面図である。
【図１０】別の従来例のスタックト・キャパシタ型ＤＲ
ＡＭセルの断面図である。
ＡＭセルの断面図である。
１１ ｐ形基板１１ １２，１３ ＮＭＯＳトランジスタのソースまたはドレ
イン領域であるｎ+ 形拡散層 １４ シリコン酸化膜による層間絶縁膜 １５ ＮＭＯＳトランジスタの埋め込みゲート（ワード
線） １６ 下部キャパシタ電極を形成する２層目のポリシリ
コン膜１６ ３１ 絶縁膜としてのシリコン窒化膜３１ ３２ ポリシリコン膜１６を形成する第１のポリシリコ
ン膜 ３３ ポリシリコン膜１６を形成する第２のポリシリコ
ン膜 ３４ 記憶ノードコンタクトホール ３５ シリコン酸化膜によるサイドウオールスペーサ Ｄ 記憶ノードコンタクト
イン領域であるｎ+ 形拡散層 １４ シリコン酸化膜による層間絶縁膜 １５ ＮＭＯＳトランジスタの埋め込みゲート（ワード
線） １６ 下部キャパシタ電極を形成する２層目のポリシリ
コン膜１６ ３１ 絶縁膜としてのシリコン窒化膜３１ ３２ ポリシリコン膜１６を形成する第１のポリシリコ
ン膜 ３３ ポリシリコン膜１６を形成する第２のポリシリコ
ン膜 ３４ 記憶ノードコンタクトホール ３５ シリコン酸化膜によるサイドウオールスペーサ Ｄ 記憶ノードコンタクト
───────────────────────────────────────────────────── フロントページの続き (72)発明者 米田 清 大阪府守口市京阪本通２丁目18番地 三洋 電機株式会社内
Claims (2)
- 【請求項１】 トランジスタとスタックト・キャパシタ
とによって構成されたダイナミック型メモリセルを有す
る半導体記憶装置において、 トランジスタ上で、メモリセルの記憶ノードコンタクト
を囲むようにして所定の膜厚で形成された第１のポリシ
リコン膜と、 第１のポリシリコン膜の表面に所定の膜厚で形成され、
記憶ノードコンタクトホールとコンタクトする第２のポ
リシリコン膜とを備え、第１および第２のポリシリコン
膜によって下部キャパシタ電極を形成したことを特徴と
する半導体記憶装置。 - 【請求項２】 トランジスタとスタックト・キャパシタ
とによって構成されたダイナミック型メモリセルを有す
る半導体記憶装置の製造方法において、 シリコン単結晶基板上にトランジスタを形成する第１の
工程と、 そのトランジスタの表面に絶縁膜を形成する第２の工程
と、 その絶縁膜の上に第１のポリシリコン膜を形成する第３
の工程と、 メモリセルの記憶ノードコンタクトに対応する部分の第
１のポリシリコン膜を除去して、前記絶縁膜を記憶ノー
ドコンタクトホールよりも大きく露出させる第４の工程
と、 露出した前記絶縁膜および第１のポリシリコン膜の上
に、前記絶縁膜とはエッチング選択比が異なる膜を形成
する第５の工程と、 前記絶縁膜とはエッチング選択比が異なる膜を全面エッ
チバック法によってエッチングし、第４の工程で除去さ
れた第１のポリシリコン膜の記憶ノードコンタクトに対
応する部分の内側壁に、前記絶縁膜とはエッチング選択
比が異なる膜によるサイドウオールスペーサを形成する
第６の工程と、 セルフアライン・コンタクト法により、前記サイドウオ
ールスペーサをマスクとして前記絶縁膜をエッチング
し、記憶ノードコンタクトホールを形成する第７の工程
と、 前記絶縁膜をエッチング・ストッパーとして、前記サイ
ドウオールスペーサをエッチング除去する第８の工程
と、 前記サイドウオールスペーサがエッチング除去された前
記絶縁膜および第１のポリシリコン膜の上と、記憶ノー
ドコンタクトホール内とに、第２のポリシリコン膜を形
成する第９の工程とを備えたことをことを特徴とする半
導体記憶装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09977793A JP3172321B2 (ja) | 1993-04-26 | 1993-04-26 | 半導体記憶装置の製造方法 |
| US08/227,509 US5444653A (en) | 1993-04-26 | 1994-04-13 | Semiconductor memory device with stack type memory cell |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09977793A JP3172321B2 (ja) | 1993-04-26 | 1993-04-26 | 半導体記憶装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06310672A true JPH06310672A (ja) | 1994-11-04 |
| JP3172321B2 JP3172321B2 (ja) | 2001-06-04 |
Family
ID=14256385
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP09977793A Expired - Fee Related JP3172321B2 (ja) | 1993-04-26 | 1993-04-26 | 半導体記憶装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5444653A (ja) |
| JP (1) | JP3172321B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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