JP2985825B2 - 半導体装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】本発明は、外部から水素の侵
入を防止する窒化膜を備えた半導体装置に関し、特にゲ
ート酸化膜の破壊寿命を向上させた半導体装置に関する
ものである。
入を防止する窒化膜を備えた半導体装置に関し、特にゲ
ート酸化膜の破壊寿命を向上させた半導体装置に関する
ものである。
【０００２】
【従来の技術】従来の技術について図を用いて説明す
る。図３はゲート電極３上に窒化膜８を備えた従来の半
導体装置を示す断面図である。図３において、Ｓｉ基板
である半導体基板１には、ソース領域４とドレイン領域
５とが互いに離隔して形成されている。そして、このソ
ース領域４とドレイン領域５との間における半導体基板
１の主表面上には、酸化シリコン膜によってゲート絶縁
膜２が形成され、ゲート絶縁膜２上にはゲート電極３が
形成されている。
る。図３はゲート電極３上に窒化膜８を備えた従来の半
導体装置を示す断面図である。図３において、Ｓｉ基板
である半導体基板１には、ソース領域４とドレイン領域
５とが互いに離隔して形成されている。そして、このソ
ース領域４とドレイン領域５との間における半導体基板
１の主表面上には、酸化シリコン膜によってゲート絶縁
膜２が形成され、ゲート絶縁膜２上にはゲート電極３が
形成されている。
【０００３】また、ゲート電極３の両側には側壁膜６が
形成され、その結果半導体基板１における拡散層はＬＤ
Ｄ構造となっている。さらに、ゲート電極３は薄い酸化
膜１２によって覆われている。この酸化膜１２およびゲ
ート電極３からはみ出た半導体基板１は、窒化膜８によ
って覆われている。窒化膜８の上には層間絶縁膜１３が
形成され、層間絶縁膜１３の上にはプラズマ窒化膜１４
が形成されている。
形成され、その結果半導体基板１における拡散層はＬＤ
Ｄ構造となっている。さらに、ゲート電極３は薄い酸化
膜１２によって覆われている。この酸化膜１２およびゲ
ート電極３からはみ出た半導体基板１は、窒化膜８によ
って覆われている。窒化膜８の上には層間絶縁膜１３が
形成され、層間絶縁膜１３の上にはプラズマ窒化膜１４
が形成されている。
【０００４】このように従来は、ゲート電極３の直上に
窒化膜８を形成することによって外部から水素の侵入を
防止し、ホットキャリア耐性の低下を抑制していた。
窒化膜８を形成することによって外部から水素の侵入を
防止し、ホットキャリア耐性の低下を抑制していた。
【０００５】
【発明が解決しようとする課題】しかしながら、このよ
うにゲート電極３の直上に窒化膜８を形成すると、種々
の問題点が生じる。すなわち、窒化膜８の上層に形成す
る層間絶縁膜やプラズマ窒化膜等を形成するプロセス時
の熱履歴によって窒化膜の応力が激しく変化し、その結
果この応力がゲート酸化膜に作用してゲート酸化膜の信
頼性寿命が低下するという問題点がある。本発明は、こ
のような課題を解決するためのものであり、熱履歴等に
よって窒化膜に応力が発生しても、ゲート酸化膜の破壊
を防止することができる半導体装置を提供することを目
的とする。
うにゲート電極３の直上に窒化膜８を形成すると、種々
の問題点が生じる。すなわち、窒化膜８の上層に形成す
る層間絶縁膜やプラズマ窒化膜等を形成するプロセス時
の熱履歴によって窒化膜の応力が激しく変化し、その結
果この応力がゲート酸化膜に作用してゲート酸化膜の信
頼性寿命が低下するという問題点がある。本発明は、こ
のような課題を解決するためのものであり、熱履歴等に
よって窒化膜に応力が発生しても、ゲート酸化膜の破壊
を防止することができる半導体装置を提供することを目
的とする。
【０００６】
【課題を解決するための手段】このような目的を達成す
るために、本発明に係る半導体装置は、下地絶縁膜上に
所定の厚さの窒化膜を形成し、上記下地絶縁膜の厚さは
上記窒化膜の厚さの２０倍以上にしたものである。この
ように構成することにより、本発明は拡散中の熱履歴に
よって生じた応力がゲート酸化膜に作用しないため、ゲ
ート酸化膜の寿命が低下することがない。
るために、本発明に係る半導体装置は、下地絶縁膜上に
所定の厚さの窒化膜を形成し、上記下地絶縁膜の厚さは
上記窒化膜の厚さの２０倍以上にしたものである。この
ように構成することにより、本発明は拡散中の熱履歴に
よって生じた応力がゲート酸化膜に作用しないため、ゲ
ート酸化膜の寿命が低下することがない。
【０００７】
【発明の実施の形態】次に、本発明の一つの実施の形態
の製造工程について詳細に説明する。図１は本発明の一
つの実施の形態およびその製造工程を示す説明図であ
る。
の製造工程について詳細に説明する。図１は本発明の一
つの実施の形態およびその製造工程を示す説明図であ
る。
【０００８】まず、図１（ａ）において、Ｓｉ基板であ
る半導体基板１上に熱酸化によってゲート酸化膜２（膜
厚は３〜１５ｎｍ程度）を形成する。そして、このゲー
ト酸化膜２上にゲート電極３の材料となる伝導物（例え
ばポリシリコン等）を基板全面に亘ってスパッタまたは
ＣＶＤよって成膜し、リソグラフィー技術およびドライ
エッチング技術等を用いてゲート電極３を形成する。
る半導体基板１上に熱酸化によってゲート酸化膜２（膜
厚は３〜１５ｎｍ程度）を形成する。そして、このゲー
ト酸化膜２上にゲート電極３の材料となる伝導物（例え
ばポリシリコン等）を基板全面に亘ってスパッタまたは
ＣＶＤよって成膜し、リソグラフィー技術およびドライ
エッチング技術等を用いてゲート電極３を形成する。
【０００９】さらに、ＬＤＤ構造のＭＯＳＴｒを作成す
るため、拡散領域となるソース領域４およびドレイン領
域５に対してＮＭＯＳであればＮ型のリン等を低加速電
圧でイオン注入して浅い拡散層を形成する。同様にＰＭ
ＯＳであればＰ型のボロン等を低加速電圧でイオン注入
して浅い拡散層を形成する。
るため、拡散領域となるソース領域４およびドレイン領
域５に対してＮＭＯＳであればＮ型のリン等を低加速電
圧でイオン注入して浅い拡散層を形成する。同様にＰＭ
ＯＳであればＰ型のボロン等を低加速電圧でイオン注入
して浅い拡散層を形成する。
【００１０】その後、半導体基板１の全面に亘って酸化
膜をＣＶＤ法によって形成し、全面をエッチバックして
側壁膜６（膜厚は１００ｎｍ程度）を形成する。そし
て、ソース領域４およびドレイン領域５に対してＮＭＯ
ＳであればＮ型のヒ素等をイオン注入し、低抵抗の深い
拡散層を形成する。同様にＰＭＯＳであればＰ型のＢＦ
2 等をイオン注入し、低抵抗の深い拡散層を形成する。
さらに、ゲート電極３等を含む半導体基板１の全面に亘
って第１の下地絶縁膜７（膜厚は５００ｎｍ程度）をＣ
ＶＤ法によって形成する。
膜をＣＶＤ法によって形成し、全面をエッチバックして
側壁膜６（膜厚は１００ｎｍ程度）を形成する。そし
て、ソース領域４およびドレイン領域５に対してＮＭＯ
ＳであればＮ型のヒ素等をイオン注入し、低抵抗の深い
拡散層を形成する。同様にＰＭＯＳであればＰ型のＢＦ
2 等をイオン注入し、低抵抗の深い拡散層を形成する。
さらに、ゲート電極３等を含む半導体基板１の全面に亘
って第１の下地絶縁膜７（膜厚は５００ｎｍ程度）をＣ
ＶＤ法によって形成する。
【００１１】図１（ｂ）において、下地絶縁膜７上には
ＬＰ−ＣＶＤ法によって窒化膜８（膜厚は２０ｎｍ程
度）を形成する。窒化膜８上にはＣＶＤ法によって第２
の下地絶縁膜９（膜厚は５００ｎｍ程度）を形成する。
その後、ＳＯＧ（Ｓｐｉｎ Ｏｆ Ｇｌａｓｓ）を用い
たエッチバック法またはＣＭＰを施して第２の下地絶縁
膜７の表面を平坦化する。そして、基板の全面に亘って
レジスト１０を塗布し、コンタクト開口のためのパター
ニングを施す。なお、窒化膜８の膜厚は下地絶縁膜９か
らの水分侵入を防止するため５ｎｍ以上に保つことが望
ましい。
ＬＰ−ＣＶＤ法によって窒化膜８（膜厚は２０ｎｍ程
度）を形成する。窒化膜８上にはＣＶＤ法によって第２
の下地絶縁膜９（膜厚は５００ｎｍ程度）を形成する。
その後、ＳＯＧ（Ｓｐｉｎ Ｏｆ Ｇｌａｓｓ）を用い
たエッチバック法またはＣＭＰを施して第２の下地絶縁
膜７の表面を平坦化する。そして、基板の全面に亘って
レジスト１０を塗布し、コンタクト開口のためのパター
ニングを施す。なお、窒化膜８の膜厚は下地絶縁膜９か
らの水分侵入を防止するため５ｎｍ以上に保つことが望
ましい。
【００１２】図１（ｃ）において、下地絶縁膜９等に半
導体基板１に達するコンタクトホールを開口した後、配
線層１１の材料を基板全面に亘ってスパッタする。そし
て、リソグラフィー技術およびドライエッチング技術等
によって所望の配線パターンを形成する。以上の結果、
本発明に係る半導体装置の一つの実施の形態が作成され
た。
導体基板１に達するコンタクトホールを開口した後、配
線層１１の材料を基板全面に亘ってスパッタする。そし
て、リソグラフィー技術およびドライエッチング技術等
によって所望の配線パターンを形成する。以上の結果、
本発明に係る半導体装置の一つの実施の形態が作成され
た。
【００１３】次に、図１に係る半導体装置のゲート酸化
膜の寿命について、実験結果に基づいて説明する。図２
は図１に係るゲート酸化膜２の破壊寿命を示すグラフで
ある。図２において、横軸はゲート電極３−窒化膜８間
の距離（ｎｍ）を示し、縦軸は１ｃｍ2 当たりのゲート
酸化膜２に注入された総注入電荷量を示す。すなわち、
この総注入電荷量はゲート酸化膜２が破壊されるまで注
入された電荷の総量を示し、ゲート酸化膜２の破壊寿命
に相当するものである。
膜の寿命について、実験結果に基づいて説明する。図２
は図１に係るゲート酸化膜２の破壊寿命を示すグラフで
ある。図２において、横軸はゲート電極３−窒化膜８間
の距離（ｎｍ）を示し、縦軸は１ｃｍ2 当たりのゲート
酸化膜２に注入された総注入電荷量を示す。すなわち、
この総注入電荷量はゲート酸化膜２が破壊されるまで注
入された電荷の総量を示し、ゲート酸化膜２の破壊寿命
に相当するものである。
【００１４】図２から明らかなように、窒化膜８の膜厚
が５ｎｍの場合は、ゲート電極３の位置と窒化膜８の位
置とを約１００ｎｍ以上離すことによって窒化膜８が無
いときと同等の破壊寿命となっている。また、ゲート電
極３と窒化膜８との離隔距離を大きくするにつれてさら
に総注入電荷量を大きくできることが図２よりわかる。
すなわち、ゲート電極３と窒化膜８とは１００ｎｍ／５
ｎｍ＝２０（倍）以上離す必要がある。
が５ｎｍの場合は、ゲート電極３の位置と窒化膜８の位
置とを約１００ｎｍ以上離すことによって窒化膜８が無
いときと同等の破壊寿命となっている。また、ゲート電
極３と窒化膜８との離隔距離を大きくするにつれてさら
に総注入電荷量を大きくできることが図２よりわかる。
すなわち、ゲート電極３と窒化膜８とは１００ｎｍ／５
ｎｍ＝２０（倍）以上離す必要がある。
【００１５】ところが、ゲート電極３と窒化膜８の離隔
距離を約１００ｎｍ以下にすると窒化膜８の応力がゲー
ト酸化膜２に対して及ぼす影響が大きくなり、総注入電
荷量は低下している。すなわち、ゲート電極３と窒化膜
８とを近づけすぎるとゲート酸化膜２の寿命は低下す
る。同様の理由で、窒化膜厚が２０ｎｍの場合は、ゲー
ト電極３と窒化膜８との離隔距離を約５００ｎｍ以上に
保つ必要があり、窒化膜８とゲート電極３とは５００ｎ
ｍ／２０ｎｍ＝２５（倍）以上離す必要がある。
距離を約１００ｎｍ以下にすると窒化膜８の応力がゲー
ト酸化膜２に対して及ぼす影響が大きくなり、総注入電
荷量は低下している。すなわち、ゲート電極３と窒化膜
８とを近づけすぎるとゲート酸化膜２の寿命は低下す
る。同様の理由で、窒化膜厚が２０ｎｍの場合は、ゲー
ト電極３と窒化膜８との離隔距離を約５００ｎｍ以上に
保つ必要があり、窒化膜８とゲート電極３とは５００ｎ
ｍ／２０ｎｍ＝２５（倍）以上離す必要がある。
【００１６】ところで、水素の侵入を防ぐため、窒化膜
８の膜厚はただ厚くすればよいと言うわけではない。窒
化膜８の膜厚はＭＯＳトランジスタの特性や信頼性に対
して大きく影響するものである。すなわち、窒化膜８の
膜厚が２０ｎｍを越えると窒化膜８は水素の拡散に対す
るバリアとなる一方、ゲート酸化膜２−半導体基板１の
界面に存在する界面準位密度が高くなってトランジスタ
の特性が不安定になる。例えば、図示してはいないがゲ
ート電極３と窒化膜８との離隔距離を１５０ｎｍ、窒化
膜８の膜厚が５０ｎｍとなるとトランジスタ特性のう
ち、特にしきい値電圧Ｖｔのばらつきが窒化膜８が無い
場合と比較して約２倍になることが実験によってわかっ
ている。
８の膜厚はただ厚くすればよいと言うわけではない。窒
化膜８の膜厚はＭＯＳトランジスタの特性や信頼性に対
して大きく影響するものである。すなわち、窒化膜８の
膜厚が２０ｎｍを越えると窒化膜８は水素の拡散に対す
るバリアとなる一方、ゲート酸化膜２−半導体基板１の
界面に存在する界面準位密度が高くなってトランジスタ
の特性が不安定になる。例えば、図示してはいないがゲ
ート電極３と窒化膜８との離隔距離を１５０ｎｍ、窒化
膜８の膜厚が５０ｎｍとなるとトランジスタ特性のう
ち、特にしきい値電圧Ｖｔのばらつきが窒化膜８が無い
場合と比較して約２倍になることが実験によってわかっ
ている。
【００１７】一方、窒化膜８の膜厚が５ｎｍ未満になる
と窒化膜８の水分に対するバリア性が低下し、多層配線
化すると配線層間膜から水分がゲート酸化膜まで拡散し
てスロートラップ（ＢＴ時の特性変動）やホットキャリ
ア等のトランジスタの特性が変動してしまう。したがっ
て、窒化膜８の膜厚は５ｎｍ以上かつ２０ｎｍ以下にす
ることが望ましいといえる。さらに、ゲート電極３と窒
化膜８との離隔距離を窒化膜８の膜厚の２０倍以上にす
ることが望ましいといえる。
と窒化膜８の水分に対するバリア性が低下し、多層配線
化すると配線層間膜から水分がゲート酸化膜まで拡散し
てスロートラップ（ＢＴ時の特性変動）やホットキャリ
ア等のトランジスタの特性が変動してしまう。したがっ
て、窒化膜８の膜厚は５ｎｍ以上かつ２０ｎｍ以下にす
ることが望ましいといえる。さらに、ゲート電極３と窒
化膜８との離隔距離を窒化膜８の膜厚の２０倍以上にす
ることが望ましいといえる。
【００１８】
【発明の効果】このように本発明は、ゲート電極と窒化
膜との間に形成した下地絶縁膜の膜厚を窒化膜の膜厚の
２０倍以上にしている。そのため、熱履歴等によって窒
化膜に応力が発生しても、下地絶縁膜によってゲート酸
化膜に作用する応力は緩和され、その結果ゲート酸化膜
の破壊寿命の向上を図ることができる。
膜との間に形成した下地絶縁膜の膜厚を窒化膜の膜厚の
２０倍以上にしている。そのため、熱履歴等によって窒
化膜に応力が発生しても、下地絶縁膜によってゲート酸
化膜に作用する応力は緩和され、その結果ゲート酸化膜
の破壊寿命の向上を図ることができる。
【図１】 本発明の一つの実施の形態を示す断面図であ
る。
る。
【図２】 図１に係る半導体装置のゲート電極−窒化膜
間の距離とゲート酸化膜の破壊電荷量との関係を示すグ
ラフである。
間の距離とゲート酸化膜の破壊電荷量との関係を示すグ
ラフである。
【図３】 従来例を示す断面図である。
１…半導体基板、２…ゲート酸化膜、３…ゲート電極、
４…ソース側拡散層領域（ソース領域）、５…ドレイン
側拡散層領域（ドレイン領域）、６…側壁膜、７，９…
下地絶縁膜、８…窒化膜、１０…レジスト、１１…配線
層。
４…ソース側拡散層領域（ソース領域）、５…ドレイン
側拡散層領域（ドレイン領域）、６…側壁膜、７，９…
下地絶縁膜、８…窒化膜、１０…レジスト、１１…配線
層。
Claims (2)
- 【請求項１】 半導体基板と、この半導体基板の主表面
に互いに離隔して形成されたソースおよびドレインと、
前記ソースおよびドレインの間における前記半導体基板
に形成されたゲートと、このゲートおよびゲートからは
み出ている半導体基板を覆うように形成された下地絶縁
膜とを備えた半導体装置において、 前記下地絶縁膜上に所定の厚さの窒化膜を形成し、前記
下地絶縁膜の厚さは前記窒化膜の厚さの２０倍以上にす
ることを特徴とする半導体装置。 - 【請求項２】 請求項１において、 前記窒化膜の厚さを５ｎｍ以上かつ２０ｎｍ以下にする
ことを特徴とする半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9064589A JP2985825B2 (ja) | 1997-03-18 | 1997-03-18 | 半導体装置 |
| US09/040,750 US5994764A (en) | 1997-03-18 | 1998-03-18 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9064589A JP2985825B2 (ja) | 1997-03-18 | 1997-03-18 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10261634A JPH10261634A (ja) | 1998-09-29 |
| JP2985825B2 true JP2985825B2 (ja) | 1999-12-06 |
Family
ID=13262601
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9064589A Expired - Fee Related JP2985825B2 (ja) | 1997-03-18 | 1997-03-18 | 半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5994764A (ja) |
| JP (1) | JP2985825B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100688023B1 (ko) | 2005-12-28 | 2007-02-27 | 동부일렉트로닉스 주식회사 | 반도체 소자의 제조 방법 |
| US20150206794A1 (en) * | 2014-01-17 | 2015-07-23 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method for Removing Micro Scratches In Chemical Mechanical Polishing Processes |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR920001716A (ko) * | 1990-06-05 | 1992-01-30 | 김광호 | 디램셀의 적층형 캐패시터의 구조 및 제조방법 |
| JPH04186675A (ja) * | 1990-11-16 | 1992-07-03 | Matsushita Electron Corp | 半導体装置 |
| JP3172321B2 (ja) * | 1993-04-26 | 2001-06-04 | 三洋電機株式会社 | 半導体記憶装置の製造方法 |
| JPH08316430A (ja) * | 1995-05-15 | 1996-11-29 | Mitsubishi Electric Corp | 半導体メモリとその製造方法、スタックドキャパシタ |
-
1997
- 1997-03-18 JP JP9064589A patent/JP2985825B2/ja not_active Expired - Fee Related
-
1998
- 1998-03-18 US US09/040,750 patent/US5994764A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5994764A (en) | 1999-11-30 |
| JPH10261634A (ja) | 1998-09-29 |
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