JP3214615B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JP3214615B2 JP3214615B2 JP28627098A JP28627098A JP3214615B2 JP 3214615 B2 JP3214615 B2 JP 3214615B2 JP 28627098 A JP28627098 A JP 28627098A JP 28627098 A JP28627098 A JP 28627098A JP 3214615 B2 JP3214615 B2 JP 3214615B2
- Authority
- JP
- Japan
- Prior art keywords
- impurity concentration
- film
- polysilicon
- lower electrode
- capacitor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Semiconductor Memories (AREA)
Description
【０００１】
【発明の属する技術分野】本発明はダイナミック型の半
導体記憶装置に関し、特にスタックト型のキャパシタを
情報記憶手段としてもつ半導体記憶装置に関するもので
ある。
導体記憶装置に関し、特にスタックト型のキャパシタを
情報記憶手段としてもつ半導体記憶装置に関するもので
ある。
【０００２】
【従来の技術】ダイナミック型の半導体記憶装置におけ
る情報記憶用のキャパシタとしては、製作工程の容易性
からスタックト型のものが主として用いられている。そ
して、近年のメモリセルの微細化に伴う容量不足を補う
ために単純スタックト型から円筒型やフィン型のキャパ
シタが主流となりつつある。
る情報記憶用のキャパシタとしては、製作工程の容易性
からスタックト型のものが主として用いられている。そ
して、近年のメモリセルの微細化に伴う容量不足を補う
ために単純スタックト型から円筒型やフィン型のキャパ
シタが主流となりつつある。
【０００３】図７は、従来の円筒型キャパシタを有する
メモリセルの製造工程を示す工程順の断面図である。従
来の円筒型キャパシタ形成技術では、図７（ａ）に示す
ように、ｐ型のシリコン基板２０１上にフィールド酸化
膜２０２を形成し、ゲート酸化膜２０３とゲート電極２
０４とソース・ドレイン領域２０５を有するＭＯＳトラ
ンジスタを形成した後、全面を層間絶縁膜２０７によっ
て被覆し、その上にコア除去の際のストッパーとなるシ
リコン窒化膜２０８を１０ｎｍの膜厚に堆積する。そし
て、キャパシタ形成部にコンタクト孔を開口し、コンタ
クト孔内を含む全面に、リンが２×１０20／ｃｍ3 程度
ドープされた高不純物濃度ポリシリコン膜２１０を形成
する。
メモリセルの製造工程を示す工程順の断面図である。従
来の円筒型キャパシタ形成技術では、図７（ａ）に示す
ように、ｐ型のシリコン基板２０１上にフィールド酸化
膜２０２を形成し、ゲート酸化膜２０３とゲート電極２
０４とソース・ドレイン領域２０５を有するＭＯＳトラ
ンジスタを形成した後、全面を層間絶縁膜２０７によっ
て被覆し、その上にコア除去の際のストッパーとなるシ
リコン窒化膜２０８を１０ｎｍの膜厚に堆積する。そし
て、キャパシタ形成部にコンタクト孔を開口し、コンタ
クト孔内を含む全面に、リンが２×１０20／ｃｍ3 程度
ドープされた高不純物濃度ポリシリコン膜２１０を形成
する。
【０００４】次に、図７（ｂ）に示すように、コンタク
ト孔上に酸化シリコンからなるコア酸化膜２１１を形成
した後、全面にリンを２×１０20／ｃｍ3 程度の濃度に
含む高不純物濃度ポリシリコン膜２１２を形成する。次
に、図７（ｃ）に示されるように、全面エッチバックを
行うことによりコア酸化膜２１１上およびシリコン窒化
膜２０８上のポリシリコン膜２１０、２１２を除去し
て、ポリシリコンプラグ２１３と円筒型下部電極本体２
１４ｂとを有する下部電極を形成する。
ト孔上に酸化シリコンからなるコア酸化膜２１１を形成
した後、全面にリンを２×１０20／ｃｍ3 程度の濃度に
含む高不純物濃度ポリシリコン膜２１２を形成する。次
に、図７（ｃ）に示されるように、全面エッチバックを
行うことによりコア酸化膜２１１上およびシリコン窒化
膜２０８上のポリシリコン膜２１０、２１２を除去し
て、ポリシリコンプラグ２１３と円筒型下部電極本体２
１４ｂとを有する下部電極を形成する。
【０００５】その後、図７（ｄ）に示されるように、コ
ア酸化膜２１１をフッ酸系ウエットエッチング液により
除去し、シリコン窒化膜等の絶縁膜と高不純物濃度ポリ
シリコン膜を堆積し、これらをフォトリソグラフィ法お
よびドライエッチング法によりパターニングして、容量
絶縁膜２１５とプレート電極である上部電極２１６とを
形成する。
ア酸化膜２１１をフッ酸系ウエットエッチング液により
除去し、シリコン窒化膜等の絶縁膜と高不純物濃度ポリ
シリコン膜を堆積し、これらをフォトリソグラフィ法お
よびドライエッチング法によりパターニングして、容量
絶縁膜２１５とプレート電極である上部電極２１６とを
形成する。
【０００６】
【発明が解決しようとする課題】近年の半導体記憶装置
の微細化・高密度化の潮流に従って、ソース・ドレイン
領域の浅接合化と縮小化が進められている。而して、上
述した従来のスタックト型キャパシタを有するメモリセ
ルでは、ポリシリコンプラグ部が高不純物濃度のポリシ
リコン膜によって形成されていたため、ポリシリコンプ
ラグ部からのリンがコンタクト部を介してリンがしみだ
しフィールド酸化膜やＬＤＤ（lightly doped drain ）
部に到達する。
の微細化・高密度化の潮流に従って、ソース・ドレイン
領域の浅接合化と縮小化が進められている。而して、上
述した従来のスタックト型キャパシタを有するメモリセ
ルでは、ポリシリコンプラグ部が高不純物濃度のポリシ
リコン膜によって形成されていたため、ポリシリコンプ
ラグ部からのリンがコンタクト部を介してリンがしみだ
しフィールド酸化膜やＬＤＤ（lightly doped drain ）
部に到達する。
【０００７】フィールド酸化膜の周囲にはチャネルスト
ッパとなる高不純物濃度のｐ型拡散層が形成されている
ため、ここにしみ出してきたリンが到達すると高不純物
濃度領域同士のｐｎ接合が形成されることになり、リー
ク電流の増大を招くことになる。また、ＬＤＤ領域の不
純物濃度を高くして耐圧やホットキャリア耐性を劣化さ
せる。これを避けるべく容量下部電極のポリシリコン膜
の不純物濃度を低下させると、コンタクト抵抗が増大す
る上にキャパシタ特性が劣化して必要な容量が得られな
いことになる。本発明に課題は、上述した従来技術の問
題点を解決することであって、その目的は、容量特性を
劣化させることなくポリシリコンプラグ部のリンのソー
ス・ドレイン領域へのしみだしを抑制しうるようにする
ことである。
ッパとなる高不純物濃度のｐ型拡散層が形成されている
ため、ここにしみ出してきたリンが到達すると高不純物
濃度領域同士のｐｎ接合が形成されることになり、リー
ク電流の増大を招くことになる。また、ＬＤＤ領域の不
純物濃度を高くして耐圧やホットキャリア耐性を劣化さ
せる。これを避けるべく容量下部電極のポリシリコン膜
の不純物濃度を低下させると、コンタクト抵抗が増大す
る上にキャパシタ特性が劣化して必要な容量が得られな
いことになる。本発明に課題は、上述した従来技術の問
題点を解決することであって、その目的は、容量特性を
劣化させることなくポリシリコンプラグ部のリンのソー
ス・ドレイン領域へのしみだしを抑制しうるようにする
ことである。
【０００８】
【課題を解決するための手段】上記の課題を解決するた
め、本発明によれば、ソース・ドレイン領域を有するＭ
ＯＳトランジスタと、前記ＭＯＳトランジスタ上を覆い
前記ソース・ドレイン領域の一方の表面を露出させるコ
ンタクトホールが開口された層間絶縁膜と、前記コンタ
クトホール内に埋設された導電性プラグと、前記層間絶
縁膜上に延在し下面が前記導電性プラグに接触している
下部電極本体と、該下部電極本体上を覆う容量絶縁膜
と、該容量絶縁膜を挟んで前記下部電極本体に対向して
形成された上部電極とを備えるキャパシタと、を具備
し、前記導電性プラグは、少なくとも前記ソース・ドレ
イン領域の一方と接触する、膜厚がコンタクト径の半分
以下で５ｎｍ以上５０ｎｍ以下、不純物濃度が１×１０
18 ／ｃｍ 3 以上５×１０ 19 ／ｃｍ 3 以下である低不純物
濃度のポリシリコン膜と、コンタクトホールの残りの部
分を満たす高不純物濃度のポリシリコン膜とによって構
成されていることを特徴とする半導体記憶装置、が提供
される。
め、本発明によれば、ソース・ドレイン領域を有するＭ
ＯＳトランジスタと、前記ＭＯＳトランジスタ上を覆い
前記ソース・ドレイン領域の一方の表面を露出させるコ
ンタクトホールが開口された層間絶縁膜と、前記コンタ
クトホール内に埋設された導電性プラグと、前記層間絶
縁膜上に延在し下面が前記導電性プラグに接触している
下部電極本体と、該下部電極本体上を覆う容量絶縁膜
と、該容量絶縁膜を挟んで前記下部電極本体に対向して
形成された上部電極とを備えるキャパシタと、を具備
し、前記導電性プラグは、少なくとも前記ソース・ドレ
イン領域の一方と接触する、膜厚がコンタクト径の半分
以下で５ｎｍ以上５０ｎｍ以下、不純物濃度が１×１０
18 ／ｃｍ 3 以上５×１０ 19 ／ｃｍ 3 以下である低不純物
濃度のポリシリコン膜と、コンタクトホールの残りの部
分を満たす高不純物濃度のポリシリコン膜とによって構
成されていることを特徴とする半導体記憶装置、が提供
される。
【０００９】
【発明の実施の形態】図１（ａ）は、本発明の第１の実
施の形態を説明するための断面図である。本発明の第１
の実施の形態の半導体記憶装置では、図１（ａ）に示さ
れるように、フィールド酸化膜２を有するシリコン基板
１上に、ゲート酸化膜３、ゲート電極４、ソース・ドレ
イン領域５を有するＭＯＳトランジスタが形成されてお
り、その上は層間絶縁膜７により被覆されている。ＭＯ
Ｓトランジスタのソース・ドレイン領域５の一方はビッ
ト線６に接続され、他方は層間絶縁膜７の開口に埋め込
まれたポリシリコンプラグ１３を介してプレーン下部電
極本体１４ａ、容量絶縁膜１５、上部電極１６を有する
キャパシタに接続されている。
施の形態を説明するための断面図である。本発明の第１
の実施の形態の半導体記憶装置では、図１（ａ）に示さ
れるように、フィールド酸化膜２を有するシリコン基板
１上に、ゲート酸化膜３、ゲート電極４、ソース・ドレ
イン領域５を有するＭＯＳトランジスタが形成されてお
り、その上は層間絶縁膜７により被覆されている。ＭＯ
Ｓトランジスタのソース・ドレイン領域５の一方はビッ
ト線６に接続され、他方は層間絶縁膜７の開口に埋め込
まれたポリシリコンプラグ１３を介してプレーン下部電
極本体１４ａ、容量絶縁膜１５、上部電極１６を有する
キャパシタに接続されている。
【００１０】フィールド酸化膜２は、ＬＯＣＯＳ法、改
良ＬＯＣＯＳ法やトレンチ法によって形成される。ゲー
ト電極４はポリシリコン膜若しくはポリサイド膜によっ
て形成され、ソース・ドレイン領域５はＳＤ（single d
rain）構造もしくはＬＤＤ構造に形成される。ポリシリ
コンプラグ１３は、本発明に従って、低不純物濃度ポリ
シリコン膜１３ａと高不純物濃度ポリシリコン膜１３ｂ
とを有している。低不純物濃度ポリシリコン膜１３ａの
好ましい不純物濃度は、１×１０18／ｃｍ3 以上５×１
０19／ｃｍ3 以下であり、より好ましくは５×１０18／
ｃｍ3 以上３×１０19／ｃｍ3以下である。
良ＬＯＣＯＳ法やトレンチ法によって形成される。ゲー
ト電極４はポリシリコン膜若しくはポリサイド膜によっ
て形成され、ソース・ドレイン領域５はＳＤ（single d
rain）構造もしくはＬＤＤ構造に形成される。ポリシリ
コンプラグ１３は、本発明に従って、低不純物濃度ポリ
シリコン膜１３ａと高不純物濃度ポリシリコン膜１３ｂ
とを有している。低不純物濃度ポリシリコン膜１３ａの
好ましい不純物濃度は、１×１０18／ｃｍ3 以上５×１
０19／ｃｍ3 以下であり、より好ましくは５×１０18／
ｃｍ3 以上３×１０19／ｃｍ3以下である。
【００１１】また、低不純物濃度のポリシリコン膜１３
ａの好ましい膜厚は、５ｎｍ以上５０ｎｍ以下であり、
より好ましくは１０ｎｍ以上３０ｎｍ以下である。不純
物濃度が上記の範囲以上となるとあるいは膜厚が上記の
範囲以下になると本願発明の効果が期待できなくなるか
らであり、不純物濃度が上記の範囲以下となるとあるい
は膜厚が上記の範囲以上になるとキャパシタの容量特性
が低下したりコンタクト抵抗の増大が顕著になるからで
ある。
ａの好ましい膜厚は、５ｎｍ以上５０ｎｍ以下であり、
より好ましくは１０ｎｍ以上３０ｎｍ以下である。不純
物濃度が上記の範囲以上となるとあるいは膜厚が上記の
範囲以下になると本願発明の効果が期待できなくなるか
らであり、不純物濃度が上記の範囲以下となるとあるい
は膜厚が上記の範囲以上になるとキャパシタの容量特性
が低下したりコンタクト抵抗の増大が顕著になるからで
ある。
【００１２】高不純物濃度ポリシリコン膜１３ｂの不純
物濃度は、５×１０19／ｃｍ3 以上、より好ましくは１
×１０20／ｃｍ3 以上である。本実施の形態においては
プレーン下部電極本体１４ａと上部電極１６は、高不純
物濃度ポリシリコン膜によって形成されている。ここ
で、高不純物濃度ポリシリコン膜１３ｂとプレーン下部
電極本体１４ａとは一体のポリシリコン膜として形成す
ることができる。また、容量絶縁膜はシリコン酸化膜ま
たはシリコン窒化膜若しくはＯ／Ｎ／Ｏなどの酸化膜と
窒化膜の複合膜によって構成することができる。
物濃度は、５×１０19／ｃｍ3 以上、より好ましくは１
×１０20／ｃｍ3 以上である。本実施の形態においては
プレーン下部電極本体１４ａと上部電極１６は、高不純
物濃度ポリシリコン膜によって形成されている。ここ
で、高不純物濃度ポリシリコン膜１３ｂとプレーン下部
電極本体１４ａとは一体のポリシリコン膜として形成す
ることができる。また、容量絶縁膜はシリコン酸化膜ま
たはシリコン窒化膜若しくはＯ／Ｎ／Ｏなどの酸化膜と
窒化膜の複合膜によって構成することができる。
【００１３】図１（ｂ）、図１（ｃ）は、本発明の第
２、第３の実施の形態を示す断面図である。第２、第３
の実施の形態の図１（ａ）に示した第１の実施の形態と
相違する点は、第１の実施の形態では、プレーン型であ
ったキャパシタの下部電極本体が、ポリシリコンからな
る円筒型下部電極本体１４ｂ〔第２の実施の形態：図１
（ｂ）〕または多重円筒型下部電極本体１４ｃ〔第３の
実施の形態：図１（ｃ）〕になされている点であって、
それ以外の点は第１の実施の形態とかわるところはな
い。第２、第３の実施の形態においては、ポリシリコン
プラグ１３の高不純物濃度ポリシリコン膜１３ｂと、円
筒型下部電極本体１４ｂ（または多重円筒型下部電極本
体１４ｃ）の平坦部とが一体のポリシリコン膜によって
形成されていてもよい。
２、第３の実施の形態を示す断面図である。第２、第３
の実施の形態の図１（ａ）に示した第１の実施の形態と
相違する点は、第１の実施の形態では、プレーン型であ
ったキャパシタの下部電極本体が、ポリシリコンからな
る円筒型下部電極本体１４ｂ〔第２の実施の形態：図１
（ｂ）〕または多重円筒型下部電極本体１４ｃ〔第３の
実施の形態：図１（ｃ）〕になされている点であって、
それ以外の点は第１の実施の形態とかわるところはな
い。第２、第３の実施の形態においては、ポリシリコン
プラグ１３の高不純物濃度ポリシリコン膜１３ｂと、円
筒型下部電極本体１４ｂ（または多重円筒型下部電極本
体１４ｃ）の平坦部とが一体のポリシリコン膜によって
形成されていてもよい。
【００１４】図２（ａ）は、本発明の第４の実施の形態
を示す断面図である。第４の実施の形態の図１（ａ）に
示した第１の実施の形態と相違する点は、第１の実施の
形態でプレーン型であったキャパシタの下部電極本体
が、ポリシリコンからなるフィン型下部電極本体１４ｄ
になされている点であって、それ以外の点は第１の実施
の形態と同様である。第４の実施の形態においては、ポ
リシリコンプラグ１３の高不純物濃度ポリシリコン膜１
３ｂと、フィン型下部電極本体１４ｄの平坦部とが一体
のポリシリコン膜によって形成されていてもよい。
を示す断面図である。第４の実施の形態の図１（ａ）に
示した第１の実施の形態と相違する点は、第１の実施の
形態でプレーン型であったキャパシタの下部電極本体
が、ポリシリコンからなるフィン型下部電極本体１４ｄ
になされている点であって、それ以外の点は第１の実施
の形態と同様である。第４の実施の形態においては、ポ
リシリコンプラグ１３の高不純物濃度ポリシリコン膜１
３ｂと、フィン型下部電極本体１４ｄの平坦部とが一体
のポリシリコン膜によって形成されていてもよい。
【００１５】図２（ｂ）は、本発明の第５の実施の形態
を示す断面図である。図２（ｂ）において、図１（ａ）
に示した第１の実施の形態と同等の部分には同一の参照
番号が付せられているので重複する説明は省略する。本
実施の形態においては、ポリシリコンプラグ１３に連な
るキャパシタ本体が、タングステン（Ｗ）などからなる
メタル型下部電極本体１４ｄと、Ｔａ2 Ｏ5 膜などから
なる高誘電率容量絶縁膜１５ａと、ＴｉＮ膜などからな
る上部電極１６ａによって構成されている。図１
（ｂ）、（ｃ）、図２（ａ）に示した第２〜第４の実施
の形態のキャパシタ本体を、本実施の形態のようにＭＩ
Ｍ構造のキャパシタとすることも可能である。
を示す断面図である。図２（ｂ）において、図１（ａ）
に示した第１の実施の形態と同等の部分には同一の参照
番号が付せられているので重複する説明は省略する。本
実施の形態においては、ポリシリコンプラグ１３に連な
るキャパシタ本体が、タングステン（Ｗ）などからなる
メタル型下部電極本体１４ｄと、Ｔａ2 Ｏ5 膜などから
なる高誘電率容量絶縁膜１５ａと、ＴｉＮ膜などからな
る上部電極１６ａによって構成されている。図１
（ｂ）、（ｃ）、図２（ａ）に示した第２〜第４の実施
の形態のキャパシタ本体を、本実施の形態のようにＭＩ
Ｍ構造のキャパシタとすることも可能である。
【００１６】図２（ｃ）は、本発明の第６の実施の形態
を示す断面図である。図２（ｃ）において、図１（ａ）
に示した第１の実施の形態と同等の部分には同一の参照
番号が付せられているので重複する説明は省略する。本
実施の形態においては、層間絶縁膜が第１層間絶縁膜７
（１）、第２層間絶縁膜７（２）の２層になされ、ポリ
シリコンプラグが第１ポリシリコンプラグ１３（１）と
第２ポリシリコンプラグ１３（２）の２段構成になされ
ている。そして、第１ポリシリコンプラグ１３（１）
は、低不純物濃度ポリシリコン膜１３（１）ａと高不純
物濃度ポリシリコン膜１３（１）ｂの２層膜によって形
成され、第２ポリシリコンプラグ１３（２）は高不純物
濃度ポリシリコン膜によって形成されている。ここで、
低不純物濃度ポリシリコン膜１３（１）ａの不純物濃度
の範囲と膜厚は第１の実施の形態の低不純物濃度ポリシ
リコン膜１３ａと同様であり、高不純物濃度ポリシリコ
ン膜１３（１）ｂとポリシリコンプラグ１３（２）の不
純物濃度の範囲は第１の実施の形態の高不純物濃度ポリ
シリコン膜１３ｂと同様である。
を示す断面図である。図２（ｃ）において、図１（ａ）
に示した第１の実施の形態と同等の部分には同一の参照
番号が付せられているので重複する説明は省略する。本
実施の形態においては、層間絶縁膜が第１層間絶縁膜７
（１）、第２層間絶縁膜７（２）の２層になされ、ポリ
シリコンプラグが第１ポリシリコンプラグ１３（１）と
第２ポリシリコンプラグ１３（２）の２段構成になされ
ている。そして、第１ポリシリコンプラグ１３（１）
は、低不純物濃度ポリシリコン膜１３（１）ａと高不純
物濃度ポリシリコン膜１３（１）ｂの２層膜によって形
成され、第２ポリシリコンプラグ１３（２）は高不純物
濃度ポリシリコン膜によって形成されている。ここで、
低不純物濃度ポリシリコン膜１３（１）ａの不純物濃度
の範囲と膜厚は第１の実施の形態の低不純物濃度ポリシ
リコン膜１３ａと同様であり、高不純物濃度ポリシリコ
ン膜１３（１）ｂとポリシリコンプラグ１３（２）の不
純物濃度の範囲は第１の実施の形態の高不純物濃度ポリ
シリコン膜１３ｂと同様である。
【００１７】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。 ［第１の実施例］図３（ａ）〜（ｄ）、図４（ｅ）〜
（ｇ）は、本発明の第１の実施例のメモリセル部の製造
工程を説明するための工程順の断面図である。なお、実
施例を示す各図においてビット線の図示は省略されてい
るが、ソース・ドレイン領域のキャパシタが接続されな
い側はビット線に接続されているものと理解されたい。
第１の実施例の半導体記憶装置を製作するには、まず、
図３（ａ）のに示すように、ｐ型のシリコン基板１０１
上にＳＴＩ（shallow trench isolation）法によりフィ
ールド酸化膜１０２を形成し、熱酸化法によりゲート酸
化膜１０３を形成した後、ＬＰＣＶＤ法によりポリシリ
コンを堆積しこれをパターニングしてゲート電極を形成
する。
て説明する。 ［第１の実施例］図３（ａ）〜（ｄ）、図４（ｅ）〜
（ｇ）は、本発明の第１の実施例のメモリセル部の製造
工程を説明するための工程順の断面図である。なお、実
施例を示す各図においてビット線の図示は省略されてい
るが、ソース・ドレイン領域のキャパシタが接続されな
い側はビット線に接続されているものと理解されたい。
第１の実施例の半導体記憶装置を製作するには、まず、
図３（ａ）のに示すように、ｐ型のシリコン基板１０１
上にＳＴＩ（shallow trench isolation）法によりフィ
ールド酸化膜１０２を形成し、熱酸化法によりゲート酸
化膜１０３を形成した後、ＬＰＣＶＤ法によりポリシリ
コンを堆積しこれをパターニングしてゲート電極を形成
する。
【００１８】その後、イオン注入によりまたはイオン注
入とサイドウォールの形成などによりシングルドレイン
構造またはＬＤＤ構造のソース・ドレイン領域１０５を
形成する。次いで、これらの表面にＣＶＤ法によりシリ
コン酸化膜からなる層間絶縁膜１０７を被着し平坦化し
た後、更にコア除去の際のストッパーとなるシリコン窒
化膜１０８をＣＶＤ法により１０ｎｍの厚さに形成す
る。そして、容量形成部にリソグラフィ技術とドライエ
ッチング技術により０．２５μｍ径のコンタクト孔を開
口する。
入とサイドウォールの形成などによりシングルドレイン
構造またはＬＤＤ構造のソース・ドレイン領域１０５を
形成する。次いで、これらの表面にＣＶＤ法によりシリ
コン酸化膜からなる層間絶縁膜１０７を被着し平坦化し
た後、更にコア除去の際のストッパーとなるシリコン窒
化膜１０８をＣＶＤ法により１０ｎｍの厚さに形成す
る。そして、容量形成部にリソグラフィ技術とドライエ
ッチング技術により０．２５μｍ径のコンタクト孔を開
口する。
【００１９】次に、図３（ｂ）に示すように、コンタク
ト孔内を含む全面に１×１０19／ｃｍ3 の濃度にリンを
含むポリシリコンを３０ｎｍの膜厚に堆積して低不純物
濃度ポリシリコン膜１０９を形成し、次いでリンを２×
１０20／ｃｍ3 の濃度に含むポリシリコンを１５０ｎｍ
の膜厚に堆積して高不純物濃度ポリシリコン膜１１０を
形成する。
ト孔内を含む全面に１×１０19／ｃｍ3 の濃度にリンを
含むポリシリコンを３０ｎｍの膜厚に堆積して低不純物
濃度ポリシリコン膜１０９を形成し、次いでリンを２×
１０20／ｃｍ3 の濃度に含むポリシリコンを１５０ｎｍ
の膜厚に堆積して高不純物濃度ポリシリコン膜１１０を
形成する。
【００２０】次に、図３（ｃ）に示すように、全面に酸
化シリコン膜を８００ｎｍの厚さに形成しフォトリソグ
ラフィ技術およびドライエッチング技術によりパターニ
ングしてコア酸化膜１１１を形成する。次に、図３
（ｄ）に示すように、リンを２×１０20／ｃｍ3 の濃度
に含むポリシリコンを２００ｎｍの膜厚に堆積して高不
純物濃度ポリシリコン膜１１２を形成する。続いて、異
方性のあるドライエッチング法により全面エッチバック
を行い、ポリシリコンプラグ１１３と円筒型下部電極本
体１１４とを有する下部電極を形成する。ここで、ポリ
シリコンプラグ１１３のポリシリコン膜は円筒型下部電
極本体１１４の平坦部のポリシリコン膜と一体的な膜と
して形成されている。
化シリコン膜を８００ｎｍの厚さに形成しフォトリソグ
ラフィ技術およびドライエッチング技術によりパターニ
ングしてコア酸化膜１１１を形成する。次に、図３
（ｄ）に示すように、リンを２×１０20／ｃｍ3 の濃度
に含むポリシリコンを２００ｎｍの膜厚に堆積して高不
純物濃度ポリシリコン膜１１２を形成する。続いて、異
方性のあるドライエッチング法により全面エッチバック
を行い、ポリシリコンプラグ１１３と円筒型下部電極本
体１１４とを有する下部電極を形成する。ここで、ポリ
シリコンプラグ１１３のポリシリコン膜は円筒型下部電
極本体１１４の平坦部のポリシリコン膜と一体的な膜と
して形成されている。
【００２１】その後、コア酸化膜をフッ酸系ウェットエ
ッチング液により除去し〔図４（ｆ）〕、下部電極の表
面にＣＶＤ法により窒化シリコン膜を膜厚７ｎｍに堆積
して容量絶縁膜１１５を形成し、更にＬＰＣＶＤ法によ
り高不純物濃度のポリシリコン膜を１００ｎｍの膜厚に
堆積し、これをパターニングしてプレート電極となる上
部電極１１６を形成する〔図４（ｇ）〕。
ッチング液により除去し〔図４（ｆ）〕、下部電極の表
面にＣＶＤ法により窒化シリコン膜を膜厚７ｎｍに堆積
して容量絶縁膜１１５を形成し、更にＬＰＣＶＤ法によ
り高不純物濃度のポリシリコン膜を１００ｎｍの膜厚に
堆積し、これをパターニングしてプレート電極となる上
部電極１１６を形成する〔図４（ｇ）〕。
【００２２】このように形成されたメモリセルにおいて
は、ポリシリコンプラグのシリンダ部の不純物濃度が高
くコンタクト部の不純物濃度が低くなっているため、コ
ンタクト抵抗の増大を招くことなくリンのしみだしを抑
制することができる。したがって、キャパシタの特性を
悪化させることなく、リーク電流の増大とホットキャリ
ア耐性の劣化を防止することができる。
は、ポリシリコンプラグのシリンダ部の不純物濃度が高
くコンタクト部の不純物濃度が低くなっているため、コ
ンタクト抵抗の増大を招くことなくリンのしみだしを抑
制することができる。したがって、キャパシタの特性を
悪化させることなく、リーク電流の増大とホットキャリ
ア耐性の劣化を防止することができる。
【００２３】［第２の実施例］図５（ａ）〜（ｄ）、図
６（ｅ）〜（ｇ）は、本発明の第２の実施例の製造工程
を示す工程順の断面図である。本実施例において、図３
（ｂ）に示される段階までは第１の実施例の場合と同じ
である。図５（ａ）に示されるように、低不純物濃度ポ
リシリコン膜１０９と高不純物濃度ポリシリコン膜１１
０とを堆積した後、図５（ｂ）に示すように、エッチバ
ックによりコンタクト孔を埋め込むポリシリコンプラグ
１１３を形成する。
６（ｅ）〜（ｇ）は、本発明の第２の実施例の製造工程
を示す工程順の断面図である。本実施例において、図３
（ｂ）に示される段階までは第１の実施例の場合と同じ
である。図５（ａ）に示されるように、低不純物濃度ポ
リシリコン膜１０９と高不純物濃度ポリシリコン膜１１
０とを堆積した後、図５（ｂ）に示すように、エッチバ
ックによりコンタクト孔を埋め込むポリシリコンプラグ
１１３を形成する。
【００２４】次に、図５（ｃ）に示すように、ＣＶＤ法
により全面に膜厚８００ｎｍのシリコン酸化膜１１１ａ
を堆積し、フォトリソグラフィ技術およびドライエッチ
ング技術により容量形成部に開口を設ける。次いで、図
５（ｄ）に示すように、全面に２×１０20／ｃｍ3 の濃
度にリンを含む高不純物濃度ポリシリコン膜１１２を１
５０ｎｍの厚さに堆積する。
により全面に膜厚８００ｎｍのシリコン酸化膜１１１ａ
を堆積し、フォトリソグラフィ技術およびドライエッチ
ング技術により容量形成部に開口を設ける。次いで、図
５（ｄ）に示すように、全面に２×１０20／ｃｍ3 の濃
度にリンを含む高不純物濃度ポリシリコン膜１１２を１
５０ｎｍの厚さに堆積する。
【００２５】続いて、図６（ｅ）に示すように、ＣＶＤ
法によりシリコン酸化膜１１７を堆積し、エッチバック
して開口部内にのみにシリコン酸化膜１１７を埋め込
む。続いて、図６（ｆ）に示すように、ポリシリコン膜
１１２のエッチングを行い、円筒型下部電極本体１１４
を形成する。次に、図６（ｇ）に示すように、フッ酸系
ウェットエッチング液を用いてシリコン酸化膜をエッチ
ング除去する。その後、図示されていないが、第１の実
施例の場合と同様に、容量絶縁膜を堆積しプレート電極
を形成して本実施例のメモリセルの製作が完了する。
法によりシリコン酸化膜１１７を堆積し、エッチバック
して開口部内にのみにシリコン酸化膜１１７を埋め込
む。続いて、図６（ｆ）に示すように、ポリシリコン膜
１１２のエッチングを行い、円筒型下部電極本体１１４
を形成する。次に、図６（ｇ）に示すように、フッ酸系
ウェットエッチング液を用いてシリコン酸化膜をエッチ
ング除去する。その後、図示されていないが、第１の実
施例の場合と同様に、容量絶縁膜を堆積しプレート電極
を形成して本実施例のメモリセルの製作が完了する。
【００２６】
【発明の効果】以上説明したように、本発明の半導体記
憶装置は、容量下部電極本体とソース・ドレイン領域と
を接続する導電性プラグを、ソース・ドレイン領域と接
触する薄い低不純物濃度ポリシリコン膜とシリンダ部と
なる高不純物濃度ポリシリコン膜とによって形成するよ
うにしたものであるので、コンタクト抵抗を増大させる
ことなく不純物のソース・ドレイン領域へのしみだしを
抑制することができる。したがって、本発明によれば、
容量特性を犠牲にすることなくリーク電流の低減を図る
ことが可能になり、優れた品質の半導体記憶装置を提供
することが可能になる。
憶装置は、容量下部電極本体とソース・ドレイン領域と
を接続する導電性プラグを、ソース・ドレイン領域と接
触する薄い低不純物濃度ポリシリコン膜とシリンダ部と
なる高不純物濃度ポリシリコン膜とによって形成するよ
うにしたものであるので、コンタクト抵抗を増大させる
ことなく不純物のソース・ドレイン領域へのしみだしを
抑制することができる。したがって、本発明によれば、
容量特性を犠牲にすることなくリーク電流の低減を図る
ことが可能になり、優れた品質の半導体記憶装置を提供
することが可能になる。
【図１】 本発明の第１〜第３の実施の形態を説明する
ための断面図。
ための断面図。
【図２】 本発明の第４〜第６の実施の形態を説明する
ための断面図。
ための断面図。
【図３】 本発明の第１の実施例の製造工程を説明する
ための工程順断面図の一部。
ための工程順断面図の一部。
【図４】 本発明の第１の実施例の製造工程を説明する
ための、図３の工程に続く工程での工程順断面図。
ための、図３の工程に続く工程での工程順断面図。
【図５】 本発明の第２の実施例の製造工程を説明する
ための工程順断面図の一部。
ための工程順断面図の一部。
【図６】 本発明の第２の実施例の製造工程を説明する
ための、図５の工程に続く工程での工程順断面図。
ための、図５の工程に続く工程での工程順断面図。
【図７】 従来例の製造工程を説明するための工程順断
面図。
面図。
１、１０１、２０１ シリコン基板 ２、１０２、２０２ フィールド酸化膜 ３、１０３、２０３ ゲート酸化膜 ４、１０４、２０４ ゲート電極 ５、１０５、２０５ ソース・ドレイン領域 ６ ビット線 ７、１０７、２０７ 層間絶縁膜 ７（１） 第１層間絶縁膜 ７（２） 第２層間絶縁膜 １３、１１３、２１３ ポリシリコンプラグ １３（１） 第１ポリシリコンプラグ １３（２） 第２ポリシリコンプラグ １３ａ、１３（１）ａ 低不純物濃度ポリシリコン膜 １３ｂ、１３（１）ｂ 高不純物濃度ポリシリコン膜 １４ａ プレーン下部電極本体 １４ｂ、１１４、２１４ 円筒型下部電極本体 １４ｃ 多重円筒型下部電極本体 １４ｄ フィン型下部電極本体 １４ｅ メタル下部電極本体 １５、１１５、２１５ 容量絶縁膜 １５ａ 高誘電率容量絶縁膜 １６、１６ａ、１１６、２１６ 上部電極 １０８、２０８ シリコン窒化膜 １０９ 低不純物濃度ポリシリコン膜 １１０、１１２、２１０、２１２ 高不純物濃度ポリシ
リコン膜 １１１、２１１ コア酸化膜 １１１ａ、１１７ シリコン酸化膜
リコン膜 １１１、２１１ コア酸化膜 １１１ａ、１１７ シリコン酸化膜
Claims (5)
- 【請求項１】 ソース・ドレイン領域を有するＭＯＳト
ランジスタと、 前記ＭＯＳトランジスタ上を覆い前記ソース・ドレイン
領域の一方の表面を露出させるコンタクトホールが開口
された層間絶縁膜と、 前記コンタクトホール内に埋設された導電性プラグと、 前記層間絶縁膜上に延在し下面が前記導電性プラグに接
触している下部電極本体と、該下部電極本体上を覆う容
量絶縁膜と、該容量絶縁膜を挟んで前記下部電極本体に
対向して形成された上部電極とを備えるキャパシタと、 を具備する半導体記憶装置において、 前記導電性プラグは、少なくとも前記ソース・ドレイン
領域の一方と接触する、膜厚がコンタクト径の半分以下
で５ｎｍ以上５０ｎｍ以下、不純物濃度が１×１０ 18 ／
ｃｍ 3 以上５×１０ 19 ／ｃｍ 3 以下である低不純物濃度
のポリシリコン膜と、コンタクトホールの残りの部分を
ほぼ満たす高不純物濃度のポリシリコン膜とによって構
成されていることを特徴とする半導体記憶装置。 - 【請求項２】 前記低不純物濃度のポリシリコン膜が前
記ソース・ドレイン領域の表面および前記コンタクトホ
ールの少なくとも一部の内壁面を覆って形成されている
ことを特徴とする請求項１記載の半導体記憶装置。 - 【請求項３】 前記キャパシタの下部電極本体がポリシ
リコンにより形成されていることを特徴とする請求項１
記載の半導体記憶装置。 - 【請求項４】 前記導電性プラグの高不純物濃度のポリ
シリコン膜が前記下部電極本体の少なくとも一部と一体
的に形成されていることを特徴とする請求項５記載の半
導体記憶装置。 - 【請求項５】 前記キャパシタが、単純スタック型、円
筒型、多重円筒型若しくはフィン型の中の何れかの形状
を有していることを特徴とする請求項１記載の半導体記
憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28627098A JP3214615B2 (ja) | 1998-10-08 | 1998-10-08 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28627098A JP3214615B2 (ja) | 1998-10-08 | 1998-10-08 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000114486A JP2000114486A (ja) | 2000-04-21 |
| JP3214615B2 true JP3214615B2 (ja) | 2001-10-02 |
Family
ID=17702199
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28627098A Expired - Fee Related JP3214615B2 (ja) | 1998-10-08 | 1998-10-08 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3214615B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6277688B1 (en) * | 2000-06-30 | 2001-08-21 | Vanguard International Semiconductor Corporation | Method of manufacturing a DRAM capacitor with increased electrode surface area |
| JP4908748B2 (ja) * | 2003-09-22 | 2012-04-04 | 三星電子株式会社 | 半導体素子を製造するためのエッチング方法 |
-
1998
- 1998-10-08 JP JP28627098A patent/JP3214615B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2000114486A (ja) | 2000-04-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5976945A (en) | Method for fabricating a DRAM cell structure on an SOI wafer incorporating a two dimensional trench capacitor | |
| KR19980063505A (ko) | 트렌치 캐패시터 및 그의 형성 방법과, 디램 저장 셀 형성 방법 | |
| JP3172321B2 (ja) | 半導体記憶装置の製造方法 | |
| KR950003915B1 (ko) | 반도체집적회로장치 및 그 제조방법 | |
| JP2006049413A (ja) | 半導体装置及びその製造方法 | |
| JPH0982912A (ja) | 半導体記憶装置及びその製造方法 | |
| JP3222944B2 (ja) | Ｄｒａｍセルのキャパシタの製造方法 | |
| JP2002026143A (ja) | トレンチ側壁に酸化物層を形成する方法 | |
| US20140030865A1 (en) | Method of manufacturing semiconductor device having cylindrical lower capacitor electrode | |
| JP2000077622A (ja) | 半導体記憶装置及びその製造方法 | |
| KR0151197B1 (ko) | 반도체 메모리장치 및 그 제조방법 | |
| US6159808A (en) | Method of forming self-aligned DRAM cell | |
| US7094659B2 (en) | Method of forming deep trench capacitors | |
| JP2593524B2 (ja) | 半導体装置の製造方法 | |
| US20060084224A1 (en) | Semiconductor device and method of fabricating the same | |
| US20050164446A1 (en) | Method for manufacturing single-sided buried strap in semiconductor devices | |
| US7858470B2 (en) | Memory device and fabrication thereof | |
| US6150217A (en) | Method of fabricating a DRAM capacitor | |
| JPH1065122A (ja) | 半導体装置およびその製造方法 | |
| US7332390B2 (en) | Semiconductor memory device and fabrication thereof | |
| US7122855B2 (en) | Semiconductor memory device and method of manufacturing the same | |
| JP3214615B2 (ja) | 半導体記憶装置 | |
| US5989954A (en) | Method for forming a cylinder capacitor in the dram process | |
| JP3120462B2 (ja) | 半導体集積回路装置及びその製造方法 | |
| US20050221616A1 (en) | 3-stage method for forming deep trench structure and deep trench capacitor |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |