JPH0423467A - 半導体記憶装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、半導体装置の製造方法に係り、特にビット線
か半導体基板に埋め込まれている積層型キャパシタ・セ
ル構造を有する半導体記憶装置の製造方法に関する。

（従来の技術） ダイナミック型ランダムアクセスメモリ（ＤＲＡＭ）は
高集積化の一途を辿り、それに伴ってキャパシタ面積が
減少して、メモリ内容の誤読み出しや、放射線によるデ
ータ破壊等が大きな問題になっている。

このような問題を解決するため、キャパシタに様々な構
造を持たせる提案がなされている。その一つが積層型キ
ャパシタ・セル構造である。

この積層型キャパシタ・セル構造は、素子分離された半
導体基板上に、ＭＯＳ）ランジスタを形成し、その上を
絶縁膜で覆い、これにコンタクト孔を開け、このコンタ
ク！・孔を通して上記ＭＯＳトランジスタのソースまた
はドレイン拡散層の一方にコンタクトするストレージノ
ード電極を形成し、さらに、キャパシタゲート絶縁膜を
介してセルプレー１・電極を形成したメモリセル構造で
ある。

このような積層型キャパシタ・セルでは、平面的にはメ
モリセルの占有面積を増大することなく、ストレージノ
ード電極の表面積を大きくしてキャパシタの実質的な面
積を補償することができる。

しかし、メモリの高集積化をさらに進める場合、従来の
積層型キャパシタ・セルおよびその製造方法には、以下
に述べるような問題がある。

即ち、ストレージノード電極の表面積を大きくし、十分
なキャパシタ容量を得るためには、ストレージノード電
極の実効的な段差を大きくしなければならない。このよ
うな大きな段差は、ビット線コンタクト孔のアスペクト
比を増大せしめ、ビット線がコンタクト孔部で薄くなっ
たり、段切れしたりして不良の原因となる。

この問題を解決すべく、半導体基板に溝（トレンチ）を
形成し、溝内にビット線を埋め込むようにした積層型キ
ャパシタ・セル構造が提案（本願出願人の出願に係る特
願平２−４２４３１号）されている。

このようにビット線が半導体基板に埋め込まれている積
層型キャパシタ・セルによれば、ビット線は半導体基板
中に形成されているので、ストレジノード電極の実効的
な段差が大きくなっても、前述したような問題は生じな
い。

ここで、上記提案に係る積層型キャパシタ・セルの平面
パターンを第３図に示し、そのＡ−Ａ線、Ｂ−Ｂ線、Ｃ
−Ｃ線に沿う断面構造を第４゛図（ａ）、（ｂ）、（ｃ
）に示し、以下、その製造方法について説明する。

まず、例えばＰ型のシリコン基板１０１の表面に素子分
離用のフィールド酸化膜１０２を選択的に形成する。

次に、基板表面に選択的に溝１０３を形成した後、熱酸
化を行い、溝の内面に例えば５００人程鹿の酸化膜１０
４を形成する。

次に、フォトレジストをマスクとして溝内面の酸化膜］
０４をエツチングし、ビット線コンタクト用の窓１０５
を形成する。

次に、基板上の全面に導電体膜（例えばリンドープト・
ポリシリコン膜）を堆積し、溝１０３が埋まるようにエ
ッチバックしてビット線１０６を形成する。

次に、ビット線１０６と基板１０］との酸化し１・の差
を利用して熱酸化を行うことにより、ビット線１０６の
露出した上面に酸化膜］０７を形成してビット線１０６
を分離する。この時、満１０３の側面にビット線コンタ
クト（側壁コンタクト）が形成される。

次に、フィールド酸化膜１０２と溝１０３とで囲まれた
素子領域上に熱酸化を行うことにより、例えば１００人
程以下ゲート酸化膜１０８を形成し、続いて、導電体膜
（例えばリンドープト・ポリシリコン膜）を２０００人
程度堆積し、これをパターニングしてトランスファゲー
ト用トランジスタのゲート電極１０９を形成する。その
後、基板１０１に例えばヒ素イオンを例えばＩ　Ｘ　１
０１００ｍ−２程度打ち込むことにより、上記トランジ
スタのソース、ドレイン用のＮ°型型数散層形成する。

次に、ＣＶＤ　（気相成長）法により絶縁膜（例えばＳ
ｉＯ２膜）１１０を堆積し、続いて、フォトレジストを
マスクとして例えばＲＩＥ（反応性イオンエツチング）
法により所定の場所に選択的にストレージノード・コン
タクト用の窓１１１を形成する。

次に、導電体膜（例えばリンドープト・ポリシリコン膜
）を堆積し、これをパターニングしてストレージノード
１１２を形成する。この時、ストレージノード・コンタ
クトが形成される。

次に、キャパシタゲート絶縁膜として、例えばＳｉＮｘ
／５ｉｎ２の複合膜１１３を例えば５ｉｎ２膜換算で５
０人程度形成し、続いて、セルプレート電極１１４とし
て導電体膜（例えばリンドープト・ポリシリコン膜）を
堆積する。

しかし、上記したような製造方法は、以下に述べるよう
な問題が生じる。

前記したように溝１０３に埋め込まれたビット線１０６
の上面に形成されるビット線分離用の酸化膜１０７は、
例えば１０００人程度以上の厚さを持たせる必要がある
。この酸化膜１０７を熱酸化によって形成する場合、ビ
ット線の露出部以外の領域も同時に酸化されてしまう。

即ち、後にトランスファゲート用トランジスタのゲート
絶縁膜となる薄い酸化膜１０８の形成予定領域が同時に
酸化されてしまい、この薄い酸化膜１０８の形成予定領
域に、第５図中に示すように、厚い酸化膜１１５が形成
されてしまい、しかも、この厚い酸化膜］］５を選択的
に除去するのは困難である。

そこで、ビット線分離用の酸化膜１０７を薄く形成する
と、後の酸化膜エツチング時のオーバーエツチングによ
り、ビット線分離用の酸化膜１０７がなくなってしまう
。換言すれば、ビット線１０６の分離が困難であり、ト
ランスファゲート用トランジスタの薄い（１００人程以
下ゲート酸化膜１０８の形成が極めて困難になり、メモ
リの一層の高集積化が困難である。

（発明が解決しようとする課題） 上記したように現在提案されているビット線が半導体基
板に埋め込まれている積層型キャパシタ・セルを有する
半導体記憶装置の製造方法は、ビット線の分離が困難で
あり、トランスファゲート用トランジスタのゲート酸化
膜の形成が極めて困難になり、メモリの一層の高集積化
が困難であるという問題がある。

本発明は、上記問題点を解決すべくなされたちので、そ
の目的は、ビット線が半導体基板に埋め込まれている積
層型キャパシタ・セルを有する半導体記憶装置を製造す
る際、ビット線の分離が容易になり、トランスファゲー
ト用トランジスタのゲート酸化膜の形成が容易になり、
メモリの一層の高集積化が容易になる半導体記憶装置の
製造方法を提供することにある。

［発明の構成］ （課題を解決するための手段） 本発明の半導体記憶装置の製造方法は、ビット線が半導
体基板に埋め込まれている積層型キャパシタ・セルを有
する半導体記憶装置の製造に際して、半導体基板表面を
選択的にエツチングして溝を形成する工程と、上記溝の
側面および底面に絶縁性の第１の層を形成する工程と、
上記第１の層」二および前記半導体基板上に耐酸化性の
第２の層を形成する工程と、前記溝の側面に形成された
第１の層および第２の層の一部を除去し、コンタクト孔
を開ける工程と、前記溝内に導電性の第３の層を形成し
、溝内にのみ残置させる工程と、上記第３の層上に絶縁
性の第４の層を形成する］二程と、上記第４の層をマス
クとして前記第２の層を選択的に除去する工程と、前記
半導体基板の露出面に絶縁性の第５の層を形成する工程
とを具備することを特徴とする。

（作用） このような製造方法によれば、ビット線が半導体基板に
埋め込まれている積層型キャパシタ・セルを有する半導
体記憶装置を製造する際、ビット線分離のための第４の
層を形成する時に、ビット線の露出部以外の全ての領域
（後にトランスファゲート用トランジスタのゲート酸化
膜の形成予定領域を含む）か耐酸化性の第２の層により
覆われているので、選択的にビット線を酸化して第４の
層を形成し、しかも、その膜厚を自由に設定することか
可能になる。換言すれば、この時に、上記ゲート酸化膜
の形成予定領域が同時に酸化されて厚い膜が形成される
ことはないので、例えば１００人程堆積薄いゲート絶縁
膜を制御性よく形成することが容易になり、メモリの一
層の高集積化が容易になる。また、上記第４の層をマス
クとして第２の層を選択的に除去することか可能である
。

（実施例） 以下、図面を参照して本発明の実施例を詳細に説明する
。

本発明の一実施例に係るＤＲＡＭは、ビット線か半導体
基板に埋め込まれている積層型キャパシタ・セル構造の
メモリセルを有しており、この積層型キャパシタ・セル
の平面パターンは、第３図を参照して前述した従来例の
キャパシタ・セルの平面パターンと同じである。

次に、上記第３図の積層型キャパシタ・セルの製造方法
の第１実施例について、第３図中のＤ−Ｄ線に沿う断面
構造を製造工程順に示す第１図（ａ）、（ｂ）、（Ｃ）
を参照しなから説明する。

まず、例えばＰ型のシリコン基板１の表面に素子分離用
のフィール）・酸化膜２を選択的に形成する。

次に、基板表面を選択的にエツチングして溝３を形成し
た後、溝３の内面（側面および底面）に絶縁性の第１の
層を形成するために、熱酸化を行って例えば５００〜２
０００人程度の酸化膜堆積形成する。

次に、基板上の全面に、第２の層として耐酸化性膜（例
えばシリコン窒化膜）１１を５００人程崩形成する。

次に、フォトレジストをマスクとして溝内面のシリコン
窒化膜１１および酸化膜４をエツチングし、ビット線コ
ンタクト用の窓５を形成する。

このビット線コンタクト用の窓５を形成する際、シリコ
ン窒化膜１１および酸化膜４を同時にエツチングしても
よいし、まず、シリコン窒化膜１］をエツチングし、前
記フォトレジスト ］２ 後に、シリコン窒化膜１１をマスクとして酸化膜４を選
択的にエツチングしてもよい。

次に、基板上の全面に第３の層として導電体膜（例えば
リンドープト・ポリシリコン膜）を堆積し、溝内にのみ
残置させる、つまり、溝３が埋まるように例えばＲＩＥ
法によりエッチバックしてビット線６を形成する。

次に、熱酸化を行うことにより、ビット線６の露出して
いる上面に第４の層として酸化膜７を形成し、ビット線
６を分離する。この時、ビット線６の露出部以外の全て
の領域（後にトランスファゲート用トランジスタのゲー
ト絶縁膜となる酸化膜８の形成予定領域を含む）は前記
シリコン窒化膜１］．により覆われているので、上記ゲ
ート酸化膜８の形成予定領域が同時に酸化されることは
な０。

次に、ビット線上面に形成されている前記酸化膜７をマ
スクとして前記シリコン窒化膜１１を除去する。このシ
リコン窒化膜１１の除去に際しては、リン酸を用いる、
あるいは、半導体基板表面に予めパッド酸化膜を形成し
ておき、前記酸化膜７とシリコン窒化膜１１とに対する
選択比の高いガスを用いてドライエツチングし、このエ
ツチング時に半導体基板１かエツチングされるのを防ぐ
方法なとがある。上記パッド酸化膜の膜厚は、第４の層
である酸化膜７の膜厚よりも十分に薄く設定できるので
、パッド酸化膜を除去する際に、例えばＨＦ緩衝液など
の液体を用いて全面をエツチングしても、酸化膜７は、
ビット線を分離するに十分な膜厚を維持できる。

以下、ゲート酸化膜７を形成する工程より後の工程は、
第４図（ａ）、（ｂ）、（Ｃ）を参照して前述した従来
例のキャパシタ・セル構造の製造工程と同様に行う。即
ち、半導体基板表面の露出面に絶縁性の第５の層として
例えば１００人程堆積薄いゲート酸化膜８を形成する。

続いて、導電体膜（例えばリンドープト・ポリシリコン
膜）を２０００人程度堆積し、これをパターニングして
トランスファゲート用トランジスタのゲート電極を形成
する。その後、基板に例えばヒ素イオンを例えばｌＸｌ
０１５ｃｍ−２程度打ち込むことにより、上記トランジ
スタのソース、ドレイン用のＮ＋型抵拡散層形成する。

次に、ＣＶＤ法により絶縁膜を堆積し、続いて、フォト
レジスＩ・をマスクとしてＲＩＥ法により所定の場所に
選択的にスＩ・レジノード・コンタクト用の窓を形成す
る。次に、導電体膜（例えばリンドープト・ポリシリコ
ン膜）を堆積し、これをパターニングしてストレージノ
ードを形成゛する。次に、キャパシタゲート絶縁膜とし
て、例えばＳｉＮｘ／ＳｉＯ，の複合膜を例えばＳｉｎ
、膜換算で５０λ程度形成し、続いて、セルプレート電
極として導電体膜（例えばリントブト・ポリシリコン膜
）を堆積する。

上記第１実施例の製造方法によれば、積層型キャパシタ
・セルを製造する際、ビット線分離のための第４の層（
酸化膜７）を形成する時に、ビット線６の露出部以外の
全ての領域（後にトランスファゲート用トランジスタの
ゲート酸化膜８の形成予定領域を含む）が第２の層（シ
リコン窒化膜１１）により覆われているので、選択的に
ビット線６を酸化して第４の層（酸化膜７）を形成し、
しかも、その膜厚を自由に設定することが可能になる。

換言すれば、この時に、上記ゲート酸化膜８の形成予定
領域が同時に酸化されて厚い膜が形成されることはない
ので、例えば１００００λ程薄いゲート酸化膜８を制御
性よく形成することが容易になり、メモリの一層の高集
積化が容易になる。また、上記第４の層（酸化膜７）を
マスクとして第２の層（シリコン窒化膜１１）を選択的
に除去することか可能である。

次に、前記第３図の積層型キャパシタ・セルの製造方法
の第２実施例について、第３図中のＤ−Ｄ線に沿う断面
構造を第２図を参照しながら説明する。

この第２実施例の製造方法では、基板上の全面にシリコ
ン窒化膜］１を形成するまでの工程は前記第１実施例の
製造方法と同じであるが、このシリコン窒化膜１］の表
面を熱酸化して酸化膜１２を形成する、つまり、シリコ
ン窒化膜］１および酸化膜１２が重ねられた複合膜を形
成し、次いて、フ第１・レジストをマスクとして溝内面
の酸化膜］２／シリコン窒化膜１１／酸化膜４をエツチ
ングし、ビット線コンタクト用の窓５を形成する点が異
なり、この後の工程は前記第１実施例の製造方法と同じ
である。

この第２実施例の製造方法によれば、ビット線６の材料
であるリンドープト・ポリシリコン膜をエツチングして
溝内に残置させる時、エツチングのストッパーとして前
記酸化膜１２を使用することが可能になる。

［発明の効果］ 上述したように本発明の半導体記憶装置の製造方法によ
れば、ビット線が半導体基板に埋め込まれている積層型
キャパシタ・セルを有する半導体記憶装置を製造する際
、ビット線分離のための絶縁膜を形成する時に、後にト
ランスフアゲ−Ｉ・用トランジスタのゲート絶縁膜の形
成予定領域が耐酸化性膜により覆われているので、選択
的にビット線を酸化してビット線分離用絶縁膜を形成し
、しかも、その膜厚を自由に設定することが可能になる
。換言すれば、この時に、上記ゲート酸化膜の形成予定
領域が同時に酸化されて厚い膜が形成されることはない
ので、例えば１００００λ程薄いゲート酸化膜を制御性
よく形成することが容易になり、メモリの一層の高集積
化が容易になる。

また、上記ビット線分離用絶縁膜をマスクとして耐酸化
性膜を選択的に除去することが可能である。

【図面の簡単な説明】

第１図（ａ）乃至（’ｃ）は本発明の第１実施例に係る
積層型キャパシタ・セルのキャパシタ部の断面構造を製
造工程順に示す断面図、第２図は本発明の第２実施例に
係る積層型キャパシタ・セルのキャイくシタ部の断面構
造を示す断面図、第３図は現在提案されている積層型キ
ャパシタ・セルのキャパシタ部の平面パターンの一例を
示す図、第４図（ａ）乃至（Ｃ）は第３図中のＡ−Ａ線
およびＢ−Ｂ線およびＣ−Ｃ線に沿う断面構造を示す断
面図、第５図は現在提案されている積層型キャパシタ・
セルを有する半導体記憶装置の製造方法に係る途中の工
程における断面構造を示す図てある。 １・・・シリコン基板、２・・・フィールド酸化膜、３
・・・溝、４・・・第１の層（酸化膜）、５・・・ビッ
ト線コンタクト用の窓、６・・・ビット線、７・・・第
４の層（酸化膜）、８・・・ゲート酸化膜、１１・・・
第２の層（耐酸化性膜、例えばシリコン窒化膜）、１２
・・・酸化膜。

Claims (4)

【特許請求の範囲】
1. （１）ビット線が半導体基板に埋め込まれている積層型
   キャパシタ・セル構造を有する半導体記憶装置の製造に
   際して、 半導体基板表面を選択的にエッチングして溝を形成する
   工程と、 上記溝の側面および底面に絶縁性の第１の層を形成する
   工程と、 上記第１の層上および前記半導体基板上に耐酸化性の第
   ２の層を形成する工程と、 前記溝の側面に形成された第１の層および第２の層の一
   部を除去し、コンタクト孔を開ける工程と、 前記半導体基板上に導電性の第３の層を形成し、溝内に
   のみ残置させてビット線を形成する工程と、上記ビット
   線上に絶縁性の第４の層を形成する工程と、 上記第４の層をマスクとして前記第２の層を選択的に除
   去する工程と、 前記半導体基板の露出面にゲート絶縁膜を形成する工程
   と を具備することを特徴とする半導体記憶装置の製造方法
   。
2. （２）前記第２の層は、シリコン窒化膜であることを特
   徴とする請求項１記載の半導体記憶装置の製造方法。
3. （３）前記第２の層は、シリコン窒化膜および酸化膜が
   重ねられた複合膜であることを特徴とする請求項１記載
   の半導体記憶装置の製造方法。
4. （４）前記ビット線を熱酸化することにより前記第４の
   層を形成することを特徴とする請求項１乃至３のいずれ
   か１項記載の半導体記憶装置の製造方法。