JPS6358958A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPS6358958A JPS6358958A JP61204511A JP20451186A JPS6358958A JP S6358958 A JPS6358958 A JP S6358958A JP 61204511 A JP61204511 A JP 61204511A JP 20451186 A JP20451186 A JP 20451186A JP S6358958 A JPS6358958 A JP S6358958A
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- 239000003990 capacitor Substances 0.000 claims abstract description 71
- 238000004518 low pressure chemical vapour deposition Methods 0.000 claims description 4
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- 238000009792 diffusion process Methods 0.000 abstract description 21
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- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract description 6
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
- H10B12/318—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor the storage electrode having multiple segments
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は半導体記憶装置に関し、特にＭＯＳダイナミ
ックＲＡＭのメモリセル構造に関するものである。
ックＲＡＭのメモリセル構造に関するものである。
［従来の技術］
第２図は、従来の典型的なＭＯＳダイナミックＲＡＭの
メモリセルの構造を示す断面図である。
メモリセルの構造を示す断面図である。
初めにこのメモリセルの構成について説明する。
図において、ｐ形シリコン基板１表面に素子間を分離す
るための素子分離用酸化膜２が形成されている。また、
ｐ形シリコン基板１表面に一方のソース・ドレインとな
るｎ形不純物拡散ＪＷ３ａが形成されており、このｎ形
不純物拡散層３ａと間隔を隔ててｐ形シリコン基板１表
面に他方のソース・ドレインとなりかつストレージノー
ドとなるｎ形不純物拡散層３ｂが形成されている。ｎ形
不純物拡散層３ａと３ｂ間のｐ形シリコン基板１表面、
ｎ形不純物拡散層３ａ表面およびｎ形不純物拡散層３ｂ
表面に、たとえばシリコン酸化膜からなるゲート絶縁膜
４が形成されており、このゲート絶縁膜４表面に、たと
えば多結晶シリコン膜からなるゲート電極（ワード線）
５が形成されている。
るための素子分離用酸化膜２が形成されている。また、
ｐ形シリコン基板１表面に一方のソース・ドレインとな
るｎ形不純物拡散ＪＷ３ａが形成されており、このｎ形
不純物拡散層３ａと間隔を隔ててｐ形シリコン基板１表
面に他方のソース・ドレインとなりかつストレージノー
ドとなるｎ形不純物拡散層３ｂが形成されている。ｎ形
不純物拡散層３ａと３ｂ間のｐ形シリコン基板１表面、
ｎ形不純物拡散層３ａ表面およびｎ形不純物拡散層３ｂ
表面に、たとえばシリコン酸化膜からなるゲート絶縁膜
４が形成されており、このゲート絶縁膜４表面に、たと
えば多結晶シリコン膜からなるゲート電極（ワード線）
５が形成されている。
ｐ形シリコン基板１とｎ形不純物拡散層３ａとｎ形不純
物拡散層３ｂとゲート絶縁膜４とゲート電極５とはトラ
ンジスタ１００を構成する。また、ｎ形不純物拡散層３
ｂ表面および素子分離用酸化膜２表面に、たとえばシリ
コン酸化膜からなるキャパシタ絶縁膜６が形成されてお
り、このキャパシタ絶縁膜６表面に、たとえば多結晶シ
リコン膜からなるキャパシタ電極（セルプレート）７が
形成されている。ｎ形不純物拡散層３ｂとキャパシタ絶
縁膜６とキャパシタ電極７とはキャパシタ２００を構成
する。ｎ形不純物拡散ｊＷｔ３ａ表面、ゲート絶縁膜４
表面、ゲート電極５表面、ｎ形不純・ 物拡散層３ｂ表
面、キャパシタ絶縁膜６表面およびキャパシタ電極７表
面に、たとえばＰＳＧ膜からなる層間絶縁膜８が形成さ
れており、ｎ形不純物拡散層３ａ表面および居間絶縁膜
８表面にビット線９が形成されている。
物拡散層３ｂとゲート絶縁膜４とゲート電極５とはトラ
ンジスタ１００を構成する。また、ｎ形不純物拡散層３
ｂ表面および素子分離用酸化膜２表面に、たとえばシリ
コン酸化膜からなるキャパシタ絶縁膜６が形成されてお
り、このキャパシタ絶縁膜６表面に、たとえば多結晶シ
リコン膜からなるキャパシタ電極（セルプレート）７が
形成されている。ｎ形不純物拡散層３ｂとキャパシタ絶
縁膜６とキャパシタ電極７とはキャパシタ２００を構成
する。ｎ形不純物拡散ｊＷｔ３ａ表面、ゲート絶縁膜４
表面、ゲート電極５表面、ｎ形不純・ 物拡散層３ｂ表
面、キャパシタ絶縁膜６表面およびキャパシタ電極７表
面に、たとえばＰＳＧ膜からなる層間絶縁膜８が形成さ
れており、ｎ形不純物拡散層３ａ表面および居間絶縁膜
８表面にビット線９が形成されている。
次にこのメモリセルの動作について説明する。
ｎ形不純物拡散層３ｂに蓄積された電荷は、ゲートｆｆ
電極（ワード線）５に一定値以上の電位を与えたときに
ｎ形不純物拡散層３ａと３ｂ間に形成されるトランジス
タ１００のチャンネルを通してビット線９に引き抜かれ
る。このとき、ビット線９の電位はキャパシタ電極（セ
ルプレート）７の電位より高くしておく。また逆に、ｎ
形不純物拡散層３ｂに電荷が蓄積されていない場合、ゲ
ート電極（ワード線）５に一定値以上の電位を与えたと
き、トランジスタ１００のチャンネルを通してビット線
９からｎ形不純物拡散層３ｂに電荷が送り込まれる。
電極（ワード線）５に一定値以上の電位を与えたときに
ｎ形不純物拡散層３ａと３ｂ間に形成されるトランジス
タ１００のチャンネルを通してビット線９に引き抜かれ
る。このとき、ビット線９の電位はキャパシタ電極（セ
ルプレート）７の電位より高くしておく。また逆に、ｎ
形不純物拡散層３ｂに電荷が蓄積されていない場合、ゲ
ート電極（ワード線）５に一定値以上の電位を与えたと
き、トランジスタ１００のチャンネルを通してビット線
９からｎ形不純物拡散層３ｂに電荷が送り込まれる。
［発明が解決しようとする問題点コ
従来のＭＯＳダイナミックＲＡＭのメモリセルは以上の
ように構成されているので、高集積化の進行に伴いキャ
パシタ面積を縮小することが必要で、このため、メモリ
動作に十分なキャパシタの静電容量を確保し得なくなる
という問題点があった。
ように構成されているので、高集積化の進行に伴いキャ
パシタ面積を縮小することが必要で、このため、メモリ
動作に十分なキャパシタの静電容量を確保し得なくなる
という問題点があった。
この発明は上記のような問題点を解消するためになされ
たもので、メモリセル面積を縮小することができるとと
もに、大きな静電容量を確保できるキャパシタを有する
ＭＯＳダイナミックＲＡ Ｍを得ることを目的とする。
たもので、メモリセル面積を縮小することができるとと
もに、大きな静電容量を確保できるキャパシタを有する
ＭＯＳダイナミックＲＡ Ｍを得ることを目的とする。
［問題点を解決するための手段］
この発明に係る半導体記憶装置は、１トランジスタψ１
キャパシタ型のＭＯＳダイナミックＲＡＭにおいて、キ
ャパシタを、キャパシタ電極とキャパシタ絶縁膜とを交
互に繰返し重ねた多層構造にし、かつこの多層構造キャ
パシタをトランジスタ上に形成したものである。
キャパシタ型のＭＯＳダイナミックＲＡＭにおいて、キ
ャパシタを、キャパシタ電極とキャパシタ絶縁膜とを交
互に繰返し重ねた多層構造にし、かつこの多層構造キャ
パシタをトランジスタ上に形成したものである。
［作用］
この発明においては、メモリセルのキャパシタを多層構
造にし、かっこの多層構造キャパシタをトランジスタ上
に形成するので、メモリセル面積を縮小することができ
るとともに、大きな静電容量のキャパシタを得ることが
できる。
造にし、かっこの多層構造キャパシタをトランジスタ上
に形成するので、メモリセル面積を縮小することができ
るとともに、大きな静電容量のキャパシタを得ることが
できる。
［実施例］
以下、この発明の実施例を図について説明する。
なお、この実施例の説明において、従来の技術の説明と
重複する部分については適宜その説明を省略する。
重複する部分については適宜その説明を省略する。
第１図は、この発明の実施例であるＭＯＳダイナミック
ＲＡＭのメモリセルの構造を示す断面図である。
ＲＡＭのメモリセルの構造を示す断面図である。
この実施例の構成が第２図のメモリセルの構成と異なる
点は以下の点である。すなわち、ｎ形不純物拡散層３ｂ
に接続され、たとえば多結晶シリコン膜からなるストレ
ージノード側キャパシタ電極１０と、たとえばシリコン
酸化膜からなるキャパシタ絶縁膜６０と、たとえば多結
晶シリコン膜からなるセルプレート側キャパシタ電極７
０とから構成される多層構造キャパシタ２０１がトラン
ジスタ１００上に、たとえばＰＳＧ膜からなる層間絶縁
膜８０を介して形成されている。この多層構造キャパシ
タ２０１は上記層間絶縁膜８０で覆われており、ｎ形不
純物拡散層３ａ表面および層間絶縁膜８０表面にビット
線９０が形成されている。そして、このような多層構造
キャパシタ２０１は、ストレージノード側キャパシタ電
極１０゜キャパシタ絶縁膜６０．セルプレート側キャパ
シタ電極７０の各層を、たとえば減圧化学気相成長法に
より順次繰返し重ねて形成することによって作られる。
点は以下の点である。すなわち、ｎ形不純物拡散層３ｂ
に接続され、たとえば多結晶シリコン膜からなるストレ
ージノード側キャパシタ電極１０と、たとえばシリコン
酸化膜からなるキャパシタ絶縁膜６０と、たとえば多結
晶シリコン膜からなるセルプレート側キャパシタ電極７
０とから構成される多層構造キャパシタ２０１がトラン
ジスタ１００上に、たとえばＰＳＧ膜からなる層間絶縁
膜８０を介して形成されている。この多層構造キャパシ
タ２０１は上記層間絶縁膜８０で覆われており、ｎ形不
純物拡散層３ａ表面および層間絶縁膜８０表面にビット
線９０が形成されている。そして、このような多層構造
キャパシタ２０１は、ストレージノード側キャパシタ電
極１０゜キャパシタ絶縁膜６０．セルプレート側キャパ
シタ電極７０の各層を、たとえば減圧化学気相成長法に
より順次繰返し重ねて形成することによって作られる。
次にこのメモリセルの動作、作用について説明する。
メモリ動作は従来の場合と同じであるが、キャパシタを
多層構造としているため、原理的には多層構造キャパシ
タ２０１の層の数を増やすことにより任意の静電容量を
得ることができ、大きな静電容量を確保できるキャパシ
タを得ることができる。さらに、この多層構造キャパシ
タ２０１をトランジスタ１００上に形成するので、メモ
リセル面積を縮小することができ、ＭＯＳダイナミック
ＲＡＭの高集積化の進行に寄与することができる。
多層構造としているため、原理的には多層構造キャパシ
タ２０１の層の数を増やすことにより任意の静電容量を
得ることができ、大きな静電容量を確保できるキャパシ
タを得ることができる。さらに、この多層構造キャパシ
タ２０１をトランジスタ１００上に形成するので、メモ
リセル面積を縮小することができ、ＭＯＳダイナミック
ＲＡＭの高集積化の進行に寄与することができる。
なお、上記実施例では、ｐ形シリコン基板を用いるＭＯ
ＳダイナミックＲＡＭのメモリセルについて示したが、
ｎ形シリコン基板を用いてＭＯＳダイナミックＲＡＭの
メモリセルを構成してもよい。
ＳダイナミックＲＡＭのメモリセルについて示したが、
ｎ形シリコン基板を用いてＭＯＳダイナミックＲＡＭの
メモリセルを構成してもよい。
また、上記実施例では、ゲート絶縁膜がシリコン酸化膜
からなる場合について示したが、ゲート絶縁膜として他
の絶縁膜を用いてもよい。
からなる場合について示したが、ゲート絶縁膜として他
の絶縁膜を用いてもよい。
また、上記実施例では、ストレージノード側キャパシタ
電極およびセルプレート側キャパシタ電極が多結晶シリ
コン膜からなる場合について示したが、キャパシタ電極
として他の導電膜を用いてもよい。
電極およびセルプレート側キャパシタ電極が多結晶シリ
コン膜からなる場合について示したが、キャパシタ電極
として他の導電膜を用いてもよい。
また、上記実施例では、キャパシタ絶縁膜がシリコン酸
化膜からなる場合について示したが、キャパシタ絶縁膜
として他の高信頼性・高誘電率絶縁膜を用いてもよい。
化膜からなる場合について示したが、キャパシタ絶縁膜
として他の高信頼性・高誘電率絶縁膜を用いてもよい。
また、上記実施例では、層間絶縁膜がＰＳＧ膜からなる
場合について示したが、層間絶縁膜として他の絶縁膜を
用いてもよい。
場合について示したが、層間絶縁膜として他の絶縁膜を
用いてもよい。
また、上記実施例では、ストレージノード側キャパシタ
電極、キャパシタ絶縁膜およびセルプレート側キャパシ
タ電極を減圧化学気相成長法で形成する場合について示
したが、ストレージノード側キャパシタ電極およびセル
プレート側キャパシタ電極を減圧化学気相成長法で形成
し、これらのキャパシタ電極を熱酸化することによって
キャパシタ絶縁膜を形成するようにしてもよい。
電極、キャパシタ絶縁膜およびセルプレート側キャパシ
タ電極を減圧化学気相成長法で形成する場合について示
したが、ストレージノード側キャパシタ電極およびセル
プレート側キャパシタ電極を減圧化学気相成長法で形成
し、これらのキャパシタ電極を熱酸化することによって
キャパシタ絶縁膜を形成するようにしてもよい。
［発明の効果］
以上のようにこの発明によれば、１トランジスタ・１キ
ャパシタ型のＭＯＳダイナミックＲＡＭにおいて、キャ
パシタを、キャパシタ電極とキャパシタ絶縁膜とを交互
に繰返し重ねた多層構造にし、かつこの多層構造キャパ
シタをトランジスタ上に形成したので、メモリセル面積
を縮小することができるとともに、大きな静電容量を確
保できるキャパシタを有するＭＯＳダイナミックＲＡＭ
を得ることができる。
ャパシタ型のＭＯＳダイナミックＲＡＭにおいて、キャ
パシタを、キャパシタ電極とキャパシタ絶縁膜とを交互
に繰返し重ねた多層構造にし、かつこの多層構造キャパ
シタをトランジスタ上に形成したので、メモリセル面積
を縮小することができるとともに、大きな静電容量を確
保できるキャパシタを有するＭＯＳダイナミックＲＡＭ
を得ることができる。
第１図は、この発明の実施例であるＭＯＳダイナミック
ＲＡ Ｍのメモリセルの構造を示す断面図である。 第２図は、従来の典型的なＭＯＳダイナミックＲＡＭの
メモリセルの構造を示す断面図である。 図において、１はｐ形シリコン基板、２は素子分離用酸
化膜、３ａ、３ｂはｎ形不純物拡散層、４はゲート絶縁
膜、５はゲート電極（ワード線）、１００はトランジス
タ、１０はストレージノード側キャパシタ電極、６０は
キャパシタ絶縁膜、７０はセルプレート側キャパシタ電
極、２０１は多層構造キャパシタ、８０は層間絶縁膜、
９０はビット線である。 なお、各図中同一符号は同一または相当部分を示す。
ＲＡ Ｍのメモリセルの構造を示す断面図である。 第２図は、従来の典型的なＭＯＳダイナミックＲＡＭの
メモリセルの構造を示す断面図である。 図において、１はｐ形シリコン基板、２は素子分離用酸
化膜、３ａ、３ｂはｎ形不純物拡散層、４はゲート絶縁
膜、５はゲート電極（ワード線）、１００はトランジス
タ、１０はストレージノード側キャパシタ電極、６０は
キャパシタ絶縁膜、７０はセルプレート側キャパシタ電
極、２０１は多層構造キャパシタ、８０は層間絶縁膜、
９０はビット線である。 なお、各図中同一符号は同一または相当部分を示す。
Claims (2)
- （１）１トランジスタ・１キャパシタ型のＭＯＳダイナ
ミックＲＡＭにおいて、 キャパシタを、キャパシタ電極とキャパシタ絶縁膜とを
交互に繰返し重ねた多層構造にし、かつ該多層構造キャ
パシタをトランジスタ上に形成したことを特徴とする半
導体記憶装置。 - （２）前記多層構造キャパシタの前記キャパシタ電極お
よび前記キャパシタ絶縁膜は減圧化学気相成長法により
形成される特許請求の範囲第１項記載の半導体記憶装置
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61204511A JPS6358958A (ja) | 1986-08-29 | 1986-08-29 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61204511A JPS6358958A (ja) | 1986-08-29 | 1986-08-29 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6358958A true JPS6358958A (ja) | 1988-03-14 |
Family
ID=16491736
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61204511A Pending JPS6358958A (ja) | 1986-08-29 | 1986-08-29 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6358958A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0265272A (ja) * | 1988-08-31 | 1990-03-05 | Mitsubishi Electric Corp | 赤外線検知器 |
| JPH0338061A (ja) * | 1989-07-05 | 1991-02-19 | Fujitsu Ltd | 半導体記憶装置 |
| US5049957A (en) * | 1989-05-26 | 1991-09-17 | Kabushiki Kaisha Toshiba | MOS type dynamic random access memory |
| US5374576A (en) * | 1988-12-21 | 1994-12-20 | Hitachi, Ltd. | Method of fabricating stacked capacitor cell memory devices |
| JPH07245381A (ja) * | 1990-02-23 | 1995-09-19 | Goldstar Electron Co Ltd | コンデンサの製造方法およびその構造 |
| US5508765A (en) * | 1990-07-25 | 1996-04-16 | Mitsubishi Denki Kabushiki Kaisha | Matrix-addressed type display device |
| US6878586B2 (en) | 1988-01-08 | 2005-04-12 | Renesas Technology Corp. | Semiconductor memory device |
| US7384502B2 (en) | 2002-12-24 | 2008-06-10 | Nippon Paper Industries Co., Ltd. | Process for impregnating, refining, and bleaching wood chips having low bleachability to prepare mechanical pulps having high brightness |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58213461A (ja) * | 1982-06-07 | 1983-12-12 | Nec Corp | 半導体装置 |
| JPS59188963A (ja) * | 1983-04-12 | 1984-10-26 | Nec Corp | 半導体装置 |
-
1986
- 1986-08-29 JP JP61204511A patent/JPS6358958A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58213461A (ja) * | 1982-06-07 | 1983-12-12 | Nec Corp | 半導体装置 |
| JPS59188963A (ja) * | 1983-04-12 | 1984-10-26 | Nec Corp | 半導体装置 |
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| JPH0338061A (ja) * | 1989-07-05 | 1991-02-19 | Fujitsu Ltd | 半導体記憶装置 |
| US5126810A (en) * | 1989-07-05 | 1992-06-30 | Fujitsu Limited | Semiconductor memory device having stacked capacitor |
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