JPH06209089A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH06209089A JPH06209089A JP50A JP224793A JPH06209089A JP H06209089 A JPH06209089 A JP H06209089A JP 50 A JP50 A JP 50A JP 224793 A JP224793 A JP 224793A JP H06209089 A JPH06209089 A JP H06209089A
- Authority
- JP
- Japan
- Prior art keywords
- groove
- substrate
- capacitors
- film
- diffusion layers
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【目的】 リソグラフィーで決まるワード線ピッチより
も高集積化しても、トランジスタの短チャネル効果がな
く、かつ十分なキャパシタ面積を確保できるＮＡＮＤ型
ＤＲＡＭ構造を有する半導体記憶装置を提供すること。 【構成】 ＭＯＳトランジスタを直列に接続し、各トラ
ンジスタにキャパシタを接続したＮＡＮＤ型メモリセル
を有する半導体記憶装置において、Ｓｉ基板１のメモリ
セル形成領域に複数の溝６が設けられ、溝６の側面にＭ
ＯＳトランジスタのゲート８が形成され、溝底部及び該
溝に隣接する基板表面にＭＯＳトランジスタのソース・
ドレイン拡散層１０が形成され、溝底部の拡散層１０に
接続してキャパシタの第１のストレージノード電極１２
が形成され、基板表面の拡散層１０に接続してキャパシ
タの第２のストレージノード電極１５が形成され、これ
らの電極１２，１５を覆うようにキャパシタのプレート
電極１６が埋込み形成されている。
も高集積化しても、トランジスタの短チャネル効果がな
く、かつ十分なキャパシタ面積を確保できるＮＡＮＤ型
ＤＲＡＭ構造を有する半導体記憶装置を提供すること。 【構成】 ＭＯＳトランジスタを直列に接続し、各トラ
ンジスタにキャパシタを接続したＮＡＮＤ型メモリセル
を有する半導体記憶装置において、Ｓｉ基板１のメモリ
セル形成領域に複数の溝６が設けられ、溝６の側面にＭ
ＯＳトランジスタのゲート８が形成され、溝底部及び該
溝に隣接する基板表面にＭＯＳトランジスタのソース・
ドレイン拡散層１０が形成され、溝底部の拡散層１０に
接続してキャパシタの第１のストレージノード電極１２
が形成され、基板表面の拡散層１０に接続してキャパシ
タの第２のストレージノード電極１５が形成され、これ
らの電極１２，１５を覆うようにキャパシタのプレート
電極１６が埋込み形成されている。
Description
【０００１】
【産業上の利用分野】本発明は、ＭＯＳトランジスタと
キャパシタによりメモリセルを構成したダイナミック型
半導体記憶装置に係わり、特にＭＯＳトランジスタを直
列に接続してＮＡＮＤ型のメモリセルを構成した半導体
記憶装置に関する。
キャパシタによりメモリセルを構成したダイナミック型
半導体記憶装置に係わり、特にＭＯＳトランジスタを直
列に接続してＮＡＮＤ型のメモリセルを構成した半導体
記憶装置に関する。
【０００２】
【従来の技術】素子の微細化により高集積化，大容量を
はかってきたＭＯＳ型ＤＲＡＭも、近年、微細加工技術
（特にリソグラフィー）の困難さのため、その高集積化
があやぶまれてきている。
はかってきたＭＯＳ型ＤＲＡＭも、近年、微細加工技術
（特にリソグラフィー）の困難さのため、その高集積化
があやぶまれてきている。
【０００３】一方、素子の微細化を必要とせずに高集積
化を実現しようとする試みとして、ＭＯＳトランジスタ
を直列に接続したＮＡＮＤ型（カスケード型）ＤＲＡＭ
が提案されている（特開平２−１０４５７６号公報）。
その構造を、図１１に示す。図１１において、（ａ）は
回路図、（ｂ）は平面図、（ｃ）は断面図である。ま
た、５０は基板、５１は素子分離領域、５２はセル領
域、５３は拡散領域、５４はストレージノードコンタ
ク、５５はビット線コンタクト、５６はＭＯＳトランジ
スタ、５７は絶縁膜、５８はストレージノード電極、５
９はプレート電極、６０は層間絶縁膜、ＱはＭＯＳトラ
ンジスタ、Ｃはキャパシタ、ＢＬはビット線、ＷＬはワ
ード線を示している。
化を実現しようとする試みとして、ＭＯＳトランジスタ
を直列に接続したＮＡＮＤ型（カスケード型）ＤＲＡＭ
が提案されている（特開平２−１０４５７６号公報）。
その構造を、図１１に示す。図１１において、（ａ）は
回路図、（ｂ）は平面図、（ｃ）は断面図である。ま
た、５０は基板、５１は素子分離領域、５２はセル領
域、５３は拡散領域、５４はストレージノードコンタ
ク、５５はビット線コンタクト、５６はＭＯＳトランジ
スタ、５７は絶縁膜、５８はストレージノード電極、５
９はプレート電極、６０は層間絶縁膜、ＱはＭＯＳトラ
ンジスタ、Ｃはキャパシタ、ＢＬはビット線、ＷＬはワ
ード線を示している。
【０００４】このＤＲＡＭ構造においては、ビット線コ
ンタクト５５の片側に４つのメモリセルが接続されてお
り、各々のセルデータはそれぞれのワード線ＷＬのＯＮ
／ＯＦＦのタイミングにより、順番に読み書きされる。
この構成により、ビット線コンタクト５５の数は通常Ｄ
ＲＡＭの１／４にすることができ、それにより、新たな
微細加工技術なしにメモリセル面積を縮小することがで
きるのである。
ンタクト５５の片側に４つのメモリセルが接続されてお
り、各々のセルデータはそれぞれのワード線ＷＬのＯＮ
／ＯＦＦのタイミングにより、順番に読み書きされる。
この構成により、ビット線コンタクト５５の数は通常Ｄ
ＲＡＭの１／４にすることができ、それにより、新たな
微細加工技術なしにメモリセル面積を縮小することがで
きるのである。
【０００５】しかしながら、この種のＤＲＡＭ構造にあ
っては次のような問題があった。即ち、ワード線ＷＬの
ピッチはリソグラフィーにより律速されるため、それ以
上の微細化は困難であるし、何らかの方法で微細な加工
ができたとしても、トランジスタの短チャネル効果を引
き起こす虞れがある。また、ワード線ＷＬのピッチが縮
小されると、キャパシタ領域の面積も小さくなり、十分
なキャパシタンスを得ることが困難となる。
っては次のような問題があった。即ち、ワード線ＷＬの
ピッチはリソグラフィーにより律速されるため、それ以
上の微細化は困難であるし、何らかの方法で微細な加工
ができたとしても、トランジスタの短チャネル効果を引
き起こす虞れがある。また、ワード線ＷＬのピッチが縮
小されると、キャパシタ領域の面積も小さくなり、十分
なキャパシタンスを得ることが困難となる。
【０００６】
【発明が解決しようとする課題】このように従来、ＮＡ
ＮＤ型ＤＲＡＭ構造を用いても、トランジスタの短チャ
ネル効果，キャパシタ面積の縮小，リソグラフィーの限
界等のため、その高集積化も困難となってきている。
ＮＤ型ＤＲＡＭ構造を用いても、トランジスタの短チャ
ネル効果，キャパシタ面積の縮小，リソグラフィーの限
界等のため、その高集積化も困難となってきている。
【０００７】本発明は、上記事情を考慮してなされたも
ので、その目的とするところは、リソグラフィーで決ま
るワード線ピッチよりもさらに高集積化しても、トラン
ジスタの短チャネル効果がなく、かつ十分なキャパシタ
面積を確保できるＮＡＮＤ型ＤＲＡＭ構造を有する半導
体記憶装置を提供することにある。
ので、その目的とするところは、リソグラフィーで決ま
るワード線ピッチよりもさらに高集積化しても、トラン
ジスタの短チャネル効果がなく、かつ十分なキャパシタ
面積を確保できるＮＡＮＤ型ＤＲＡＭ構造を有する半導
体記憶装置を提供することにある。
【０００８】
【課題を解決するための手段】本発明の骨子は、トラン
スファーゲートとして、ゲート電極が半導体基板に設け
られた溝の側面に形成され、ソース・ドレイン拡散層の
一方を基板表面、他方を溝の底部に持つ縦型構造ＭＯＳ
トランジスタを用いることにある。
スファーゲートとして、ゲート電極が半導体基板に設け
られた溝の側面に形成され、ソース・ドレイン拡散層の
一方を基板表面、他方を溝の底部に持つ縦型構造ＭＯＳ
トランジスタを用いることにある。
【０００９】即ち本発明は、スイッチング用のＭＯＳト
ランジスタを直列に接続し、各トランジスタにキャパシ
タを接続したＮＡＮＤ型メモリセルを有する半導体記憶
装置において、半導体基板のメモリセル形成領域に複数
の溝が設けられ、これらの溝の側面にＭＯＳトランジス
タのゲートがそれぞれ形成され、溝底部及び該溝に隣接
する基板表面にＭＯＳトランジスタのソース・ドレイン
となる拡散層がそれぞれ形成され、溝底部の拡散層に接
続してキャパシタの第１の下部電極がそれぞれ形成さ
れ、基板表面の拡散層に接続してキャパシタの第２の下
部電極がそれぞれ形成され、これらの下部電極を覆うよ
うにキャパシタの共通電極（プレート電極）が埋込み形
成されていることを特徴とする。また、本発明の望まし
い実施態様としては、次のものがあげられる。
ランジスタを直列に接続し、各トランジスタにキャパシ
タを接続したＮＡＮＤ型メモリセルを有する半導体記憶
装置において、半導体基板のメモリセル形成領域に複数
の溝が設けられ、これらの溝の側面にＭＯＳトランジス
タのゲートがそれぞれ形成され、溝底部及び該溝に隣接
する基板表面にＭＯＳトランジスタのソース・ドレイン
となる拡散層がそれぞれ形成され、溝底部の拡散層に接
続してキャパシタの第１の下部電極がそれぞれ形成さ
れ、基板表面の拡散層に接続してキャパシタの第２の下
部電極がそれぞれ形成され、これらの下部電極を覆うよ
うにキャパシタの共通電極（プレート電極）が埋込み形
成されていることを特徴とする。また、本発明の望まし
い実施態様としては、次のものがあげられる。
【００１０】(1) 縦型構造ＭＯＳトランジスタのチャネ
ル領域は、半導体基板に形成された溝の対向する側面の
みに形成され、１つの溝に該溝と直交する方向に２つの
ＭＯＳトランジスタが形成されていること。
ル領域は、半導体基板に形成された溝の対向する側面の
みに形成され、１つの溝に該溝と直交する方向に２つの
ＭＯＳトランジスタが形成されていること。
【００１１】(2) キャパシタの第１及び第２の下部電極
は、それぞれ有底筒状に形成され、その底部が縦型構造
ＭＯＳトランジスタの拡散層にダイレクトコンタクトし
ていること。 (3) 素子分離をトレンチの埋込み絶縁膜分離とするこ
と。 (4) ワード線と平行に走る素子分離をトランジスタ分離
とし、ビット線と平行に走る素子分離を絶縁膜分離とす
ること。
は、それぞれ有底筒状に形成され、その底部が縦型構造
ＭＯＳトランジスタの拡散層にダイレクトコンタクトし
ていること。 (3) 素子分離をトレンチの埋込み絶縁膜分離とするこ
と。 (4) ワード線と平行に走る素子分離をトランジスタ分離
とし、ビット線と平行に走る素子分離を絶縁膜分離とす
ること。
【００１２】
【作用】本発明によれば、トランスファーゲートとなる
ＭＯＳトランジスタが縦型構造となるため、そのチャネ
ル長は溝の深さにより短チャネル効果がないように自由
に設定することができ、しかもチャネル長を長くしても
セルサイズを増大させることはない。さらに、溝の対向
する側面のみにゲートを形成することにより、１つの溝
に２つのＭＯＳトランジスタをすることができ、これに
より集積度の向上をはかることも可能である。また、メ
モリセルのキャパシタは、半導体基板の上部と半導体基
板に設けた溝内部の上下２種類の領域に交互に形成でき
るため、キャパシタ同士が互いに邪魔することはなく、
これによりキャパシタ領域を大きくすることができる。
ＭＯＳトランジスタが縦型構造となるため、そのチャネ
ル長は溝の深さにより短チャネル効果がないように自由
に設定することができ、しかもチャネル長を長くしても
セルサイズを増大させることはない。さらに、溝の対向
する側面のみにゲートを形成することにより、１つの溝
に２つのＭＯＳトランジスタをすることができ、これに
より集積度の向上をはかることも可能である。また、メ
モリセルのキャパシタは、半導体基板の上部と半導体基
板に設けた溝内部の上下２種類の領域に交互に形成でき
るため、キャパシタ同士が互いに邪魔することはなく、
これによりキャパシタ領域を大きくすることができる。
【００１３】従って、ＮＡＮＤ型ＤＲＡＭ構造を有する
半導体記憶装置において、リソグラフィーで決まるワー
ド線ピッチより高集積化しても、トランジスタの短チャ
ネル効果がなく、かつ十分なキャパシタ面積を確保する
ことが可能となる。
半導体記憶装置において、リソグラフィーで決まるワー
ド線ピッチより高集積化しても、トランジスタの短チャ
ネル効果がなく、かつ十分なキャパシタ面積を確保する
ことが可能となる。
【００１４】
【実施例】以下、本発明の詳細を図示の実施例によって
説明する。
説明する。
【００１５】図１は本発明の一実施例に係わるＮＡＮＤ
型ＤＲＡＭのメモリセル部構成を示す回路図、図２は同
装置の平面パターンを示す図、図３は図２の矢視Ａ−
Ａ′断面図、図４は図２の矢視Ｂ−Ｂ′断面図、図５は
図２の矢視Ｃ−Ｃ′断面図である。
型ＤＲＡＭのメモリセル部構成を示す回路図、図２は同
装置の平面パターンを示す図、図３は図２の矢視Ａ−
Ａ′断面図、図４は図２の矢視Ｂ−Ｂ′断面図、図５は
図２の矢視Ｃ−Ｃ′断面図である。
【００１６】図１及び図２に示すように本装置の回路構
成及び平面パターンは、前記図１１に示した従来装置と
基本的に同様であるが、トランスファーゲートを縦型Ｍ
ＯＳトランジスタで形成している点が従来装置とは異な
っている。
成及び平面パターンは、前記図１１に示した従来装置と
基本的に同様であるが、トランスファーゲートを縦型Ｍ
ＯＳトランジスタで形成している点が従来装置とは異な
っている。
【００１７】図３で、４本のワード線ＷＬ（ＷＬ１，Ｗ
Ｌ２，ＷＬ３，ＷＬ４）はＳｉ基板１に設けた第２の溝
６の側面に形成されており、１つの溝６に２本のワード
線ＷＬが形成されている。素子分離には、第１の溝２に
絶縁膜３を埋め込んだトレンチ分離を用いている。ま
た、キャパシタは溝６の内部に形成されたものと、基板
１の上部に形成されたものそれぞれ２つが交互に並んで
いる。
Ｌ２，ＷＬ３，ＷＬ４）はＳｉ基板１に設けた第２の溝
６の側面に形成されており、１つの溝６に２本のワード
線ＷＬが形成されている。素子分離には、第１の溝２に
絶縁膜３を埋め込んだトレンチ分離を用いている。ま
た、キャパシタは溝６の内部に形成されたものと、基板
１の上部に形成されたものそれぞれ２つが交互に並んで
いる。
【００１８】より具体的には、図３に示すようにＳｉ基
板１には、素子分離用の第１の溝２とトランジスタ形成
用の第２の溝６が形成されている。第１の溝２内には素
子分離用絶縁膜３が埋込み形成されている。第２の溝６
の側面には、ゲート酸化膜７を介してワード線ＷＬとな
るゲート電極８が形成されて、ゲート電極８の表面は酸
化膜９で被覆されている。
板１には、素子分離用の第１の溝２とトランジスタ形成
用の第２の溝６が形成されている。第１の溝２内には素
子分離用絶縁膜３が埋込み形成されている。第２の溝６
の側面には、ゲート酸化膜７を介してワード線ＷＬとな
るゲート電極８が形成されて、ゲート電極８の表面は酸
化膜９で被覆されている。
【００１９】第２の溝６の底部と隣接する溝６間の基板
１の上面には、ソース・ドレイン領域となる拡散層１０
がそれぞれ形成されている。基板１上には低ストレスの
ＳｉＮ膜１１が形成され、このＳｉＮ膜１１のキャパシ
タ形成領域にはコンタクトホール（ストレージノードコ
ンタクト）が形成されている。キャパシタ形成領域にお
いて、第２の溝６内の該コンタクトホール内には第１の
ストレージノード電極１２が形成され、基板１上には第
２のストレージノード電極１５が形成されている。な
お、これらの電極１２，１５は溝の内面に沿わせて形成
することにより有底筒状に形成され、その底部が拡散層
１０に直接接続されている。
１の上面には、ソース・ドレイン領域となる拡散層１０
がそれぞれ形成されている。基板１上には低ストレスの
ＳｉＮ膜１１が形成され、このＳｉＮ膜１１のキャパシ
タ形成領域にはコンタクトホール（ストレージノードコ
ンタクト）が形成されている。キャパシタ形成領域にお
いて、第２の溝６内の該コンタクトホール内には第１の
ストレージノード電極１２が形成され、基板１上には第
２のストレージノード電極１５が形成されている。な
お、これらの電極１２，１５は溝の内面に沿わせて形成
することにより有底筒状に形成され、その底部が拡散層
１０に直接接続されている。
【００２０】各ストレージノード電極１２，１５の表面
にはキャパシタ絶縁膜１５′が形成され、さらにこれら
の上にプレート電極１６となるポリシリコン膜が埋込み
形成されている。これにより、溝６の底部と基板１上に
交互にメモリセルのキャパシタが形成されている。
にはキャパシタ絶縁膜１５′が形成され、さらにこれら
の上にプレート電極１６となるポリシリコン膜が埋込み
形成されている。これにより、溝６の底部と基板１上に
交互にメモリセルのキャパシタが形成されている。
【００２１】プレート電極１６上には層間ＳｉＯ2 膜１
７が形成され、このＳｉＯ2 膜１７にはビット線コンタ
クト１８が形成されている。コンタクト１８内に露出し
たプレート電極１６の表面には、酸化膜１９が形成され
ている。そして、ＳｉＯ2 膜１７上及びコンタクト１８
内にはポリシリコン膜２１が設けられ、さらにこの上に
タングステンシリサイド膜２２が設けられ、これら２
１，２２からビット線ＢＬが形成されている。
７が形成され、このＳｉＯ2 膜１７にはビット線コンタ
クト１８が形成されている。コンタクト１８内に露出し
たプレート電極１６の表面には、酸化膜１９が形成され
ている。そして、ＳｉＯ2 膜１７上及びコンタクト１８
内にはポリシリコン膜２１が設けられ、さらにこの上に
タングステンシリサイド膜２２が設けられ、これら２
１，２２からビット線ＢＬが形成されている。
【００２２】なお、図４に示すように第２の溝６は素子
分離領域においては、第１の溝２内の素子分離用絶縁膜
３にも形成されるが、この部分には前記ＳｉＮ膜１１が
埋込み形成されている。また、図５に示すように第１の
溝２内においては、素子分離用絶縁膜３に設けられた第
２の溝６の側面にゲート電極８が形成されている。つま
り、ゲート電極８はワード線方向に連続して形成されて
いる。このような構造のメモリセルを実現するための製
造工程を、図６〜図９を用いて説明する。
分離領域においては、第１の溝２内の素子分離用絶縁膜
３にも形成されるが、この部分には前記ＳｉＮ膜１１が
埋込み形成されている。また、図５に示すように第１の
溝２内においては、素子分離用絶縁膜３に設けられた第
２の溝６の側面にゲート電極８が形成されている。つま
り、ゲート電極８はワード線方向に連続して形成されて
いる。このような構造のメモリセルを実現するための製
造工程を、図６〜図９を用いて説明する。
【００２３】まず、図６（ａ）に示すように、Ｓｉ基板
１の表面を３０ｎｍ酸化し、その上に図示しないＳｉＮ
膜１００ｎｍ，ＣＶＤ膜３００ｎｍを堆積する。リソグ
ラフィー後、これらの膜をマスクとして、基板１に約
１．２μｍの第１の溝２を形成する。これにより、基板
１は８ビットのメモリセルに相当する島領域になる。そ
の後、溝２内にトレンチ分離として絶縁膜３を埋め込
む。この際の埋め込みは、通常のエッチバック技術を用
いてもよいし、ポリッシング技術を用いてもよい。その
後、マスクのＳｉＮ膜及びＣＶＤ膜は除去する。
１の表面を３０ｎｍ酸化し、その上に図示しないＳｉＮ
膜１００ｎｍ，ＣＶＤ膜３００ｎｍを堆積する。リソグ
ラフィー後、これらの膜をマスクとして、基板１に約
１．２μｍの第１の溝２を形成する。これにより、基板
１は８ビットのメモリセルに相当する島領域になる。そ
の後、溝２内にトレンチ分離として絶縁膜３を埋め込
む。この際の埋め込みは、通常のエッチバック技術を用
いてもよいし、ポリッシング技術を用いてもよい。その
後、マスクのＳｉＮ膜及びＣＶＤ膜は除去する。
【００２４】次いで、図６（ｂ）に示すように、基板１
を３０ｎｍ酸化して酸化膜４を形成し、さらにＳｉＮ膜
５を５０ｎｍ堆積したのち、リソグラフィーを用い、Ｗ
Ｌ形成のための第２の溝６を深さ０．８μｍ程度で形成
する。このエッチングでは、Ｓｉ基板１だけでなく、先
に埋め込んだ素子分離のための絶縁膜３も同じにエッチ
ングされるが、第２の溝６の深さはどこでも０．８μｍ
で一定となるようにする。続いて、第２の溝６の表面の
ダメージ除去を行った後、例えば１０ｎｍのゲート酸化
膜７を形成する。さらに、リンドープのポリシリコンを
７０ｎｍ堆積した後、異方性エッチングにより、第２の
溝６の側面にのみゲート電極８を残す。これが、ワード
線ＷＬとなる。その後、後酸化を行って例えば２０ｎｍ
程度の酸化膜９を形成し、ソース・ドレイン拡散層（ｎ
型層）１０を形成するための燐のイオン注入を４０ｋｅ
Ｖ，３×１０13ｃｍ-2で行う。
を３０ｎｍ酸化して酸化膜４を形成し、さらにＳｉＮ膜
５を５０ｎｍ堆積したのち、リソグラフィーを用い、Ｗ
Ｌ形成のための第２の溝６を深さ０．８μｍ程度で形成
する。このエッチングでは、Ｓｉ基板１だけでなく、先
に埋め込んだ素子分離のための絶縁膜３も同じにエッチ
ングされるが、第２の溝６の深さはどこでも０．８μｍ
で一定となるようにする。続いて、第２の溝６の表面の
ダメージ除去を行った後、例えば１０ｎｍのゲート酸化
膜７を形成する。さらに、リンドープのポリシリコンを
７０ｎｍ堆積した後、異方性エッチングにより、第２の
溝６の側面にのみゲート電極８を残す。これが、ワード
線ＷＬとなる。その後、後酸化を行って例えば２０ｎｍ
程度の酸化膜９を形成し、ソース・ドレイン拡散層（ｎ
型層）１０を形成するための燐のイオン注入を４０ｋｅ
Ｖ，３×１０13ｃｍ-2で行う。
【００２５】次いで、図７（ａ）に示すように、第２の
溝６の埋め込みのため、例えば低ストレス型のＳｉＮ膜
１１を５００ｎｍ堆積したのち、ポリッシングによりＳ
ｉ表面上２００〜３００ｎｍまでエッチバックする。そ
の後リソグラフィにより、第２の溝６の底部への第１の
ストレージノードコンタクト２４を高選択ＲＩＥにより
開孔する。その後、第１のストレージノード電極１２と
なる、ｎ+ ポリシリコン膜１２を第１のストレージノー
ドコンタクト内部のみに形成する。
溝６の埋め込みのため、例えば低ストレス型のＳｉＮ膜
１１を５００ｎｍ堆積したのち、ポリッシングによりＳ
ｉ表面上２００〜３００ｎｍまでエッチバックする。そ
の後リソグラフィにより、第２の溝６の底部への第１の
ストレージノードコンタクト２４を高選択ＲＩＥにより
開孔する。その後、第１のストレージノード電極１２と
なる、ｎ+ ポリシリコン膜１２を第１のストレージノー
ドコンタクト内部のみに形成する。
【００２６】次いで、図７（ｂ）に示すように、例えば
ＳｉＯ2 ＣＶＤ膜１３を５００ｎｍ程度堆積した後、ポ
リッシングにより２００ｎｍほどエッチバックし、平坦
化する。その後、ＳｉＯ2 膜１３，ＳｉＮ膜１１に対
し、第２のストレージノードコンタクト１４をＳｉ表面
へ開孔し、同様に第２のストレージノード電極１５を形
成する。
ＳｉＯ2 ＣＶＤ膜１３を５００ｎｍ程度堆積した後、ポ
リッシングにより２００ｎｍほどエッチバックし、平坦
化する。その後、ＳｉＯ2 膜１３，ＳｉＮ膜１１に対
し、第２のストレージノードコンタクト１４をＳｉ表面
へ開孔し、同様に第２のストレージノード電極１５を形
成する。
【００２７】次いで、図８に示すように、ＮＨ4 Ｆエッ
チングにより、ＳｉＯ2 ＣＶＤ膜１３を除去し、第１及
び第２のストレージノード電極表面を露出させた後、例
えばＳｉＮとＳｉＯ2 の２層からなるキャパシタ絶縁膜
１５′を、酸化膜換算でＴeff ＝５ｎｍになるように形
成する。続いて、上部電極１６を例えばリンドープポリ
シリコンの２００ｎｍで形成する。その後、層間膜のＳ
ｉＯ2 ＣＶＤ膜１７を例えば５００ｎｍ堆積し、ポリッ
シングにより平坦化後、ビット線コンタクト１８を開孔
する。
チングにより、ＳｉＯ2 ＣＶＤ膜１３を除去し、第１及
び第２のストレージノード電極表面を露出させた後、例
えばＳｉＮとＳｉＯ2 の２層からなるキャパシタ絶縁膜
１５′を、酸化膜換算でＴeff ＝５ｎｍになるように形
成する。続いて、上部電極１６を例えばリンドープポリ
シリコンの２００ｎｍで形成する。その後、層間膜のＳ
ｉＯ2 ＣＶＤ膜１７を例えば５００ｎｍ堆積し、ポリッ
シングにより平坦化後、ビット線コンタクト１８を開孔
する。
【００２８】次いで、図９に示すように、ビット線コン
タクト１８の内壁を１０ｎｍ酸化して酸化膜１９を形成
した後、ＳｉＮ膜２０を５０ｎｍ側壁残しすることによ
り、後述するビット線ＢＬとプレート電極（上部電極）
１６を絶縁する。その後は周知の方法により、ビット線
ＢＬとなるポリシリコン膜２１及びタングステンシリサ
イド膜２２の形成及び多層工程を行うことにより、図１
〜図５に示すメモリセル構造が得られる。
タクト１８の内壁を１０ｎｍ酸化して酸化膜１９を形成
した後、ＳｉＮ膜２０を５０ｎｍ側壁残しすることによ
り、後述するビット線ＢＬとプレート電極（上部電極）
１６を絶縁する。その後は周知の方法により、ビット線
ＢＬとなるポリシリコン膜２１及びタングステンシリサ
イド膜２２の形成及び多層工程を行うことにより、図１
〜図５に示すメモリセル構造が得られる。
【００２９】このように本実施例によれば、メモリセル
領域に形成した第２の溝６の側面にゲート電極８を形成
し、さらに、溝６の底部及び基板１の上面にソース・ド
レインとなる拡散層１０を形成することにより、ＮＡＮ
Ｄ型のメモリセルを構成する各ＭＯＳトランジスタが縦
型構造となる。このため、短チャネル効果がないように
チャネル長（溝６の深さ）を長くしてもセルサイズを増
大させることはない。しかも、１つの溝６に該溝と直交
する方向に２つのＭＯＳトランジスタを形成できるた
め、集積度が格段に向上する。さらに、メモリセルのキ
ャパシタは、Ｓｉ基板１の上部とＳｉ基板１に設けた第
２の溝６内の上下２種類の領域に交互に形成できるた
め、キャパシタ同士が互いに邪魔することはなく、これ
によりキャパシタ領域を大きくすることができる。
領域に形成した第２の溝６の側面にゲート電極８を形成
し、さらに、溝６の底部及び基板１の上面にソース・ド
レインとなる拡散層１０を形成することにより、ＮＡＮ
Ｄ型のメモリセルを構成する各ＭＯＳトランジスタが縦
型構造となる。このため、短チャネル効果がないように
チャネル長（溝６の深さ）を長くしてもセルサイズを増
大させることはない。しかも、１つの溝６に該溝と直交
する方向に２つのＭＯＳトランジスタを形成できるた
め、集積度が格段に向上する。さらに、メモリセルのキ
ャパシタは、Ｓｉ基板１の上部とＳｉ基板１に設けた第
２の溝６内の上下２種類の領域に交互に形成できるた
め、キャパシタ同士が互いに邪魔することはなく、これ
によりキャパシタ領域を大きくすることができる。
【００３０】従って、ＮＡＮＤ型ＤＲＡＭ構造を有する
半導体記憶装置において、リソグラフィーで決まるワー
ド線ピッチより高集積化しても、トランジスタの短チャ
ネル効果を招くことなく、十分なキャパシタ面積を確保
することができ、素子の信頼性向上及びメモリ容量増大
をはかることができる。
半導体記憶装置において、リソグラフィーで決まるワー
ド線ピッチより高集積化しても、トランジスタの短チャ
ネル効果を招くことなく、十分なキャパシタ面積を確保
することができ、素子の信頼性向上及びメモリ容量増大
をはかることができる。
【００３１】なお、本発明は上述した実施例に限定され
るものではない。実施例では、キャパシタ絶縁膜１５′
としてＳｉＮとＳｉＯ2 の積層膜の例を説明したが、こ
こにおける絶縁膜はそれに限らず、タンタル酸化膜のよ
うな高誘電体膜であっても、一向にかまわない。また、
その際、ここに用いたキャパシタ電極材料も絶縁膜の種
類に応じて変わることは言うまでもない。
るものではない。実施例では、キャパシタ絶縁膜１５′
としてＳｉＮとＳｉＯ2 の積層膜の例を説明したが、こ
こにおける絶縁膜はそれに限らず、タンタル酸化膜のよ
うな高誘電体膜であっても、一向にかまわない。また、
その際、ここに用いたキャパシタ電極材料も絶縁膜の種
類に応じて変わることは言うまでもない。
【００３２】また、実施例では、素子分離として全て絶
縁膜埋め込みのトレンチ分離を用いたが、図１０に示す
ように、トランジスタ分離と絶縁膜分離の併用構造とし
てもよい。即ち、ＷＬに平行に走る素子分離はトレンチ
内トランジスタ分離用溝３０の側面にゲート酸化膜を介
してトランジスタ分離用電極３１を形成し、埋め込みの
トランジスタ分離とし一定電位を与えることにより分離
する。そして、ＢＬに平行に走る素子分離に関しては、
実施例と同様に絶縁膜３の埋め込み分離とすればよい。
縁膜埋め込みのトレンチ分離を用いたが、図１０に示す
ように、トランジスタ分離と絶縁膜分離の併用構造とし
てもよい。即ち、ＷＬに平行に走る素子分離はトレンチ
内トランジスタ分離用溝３０の側面にゲート酸化膜を介
してトランジスタ分離用電極３１を形成し、埋め込みの
トランジスタ分離とし一定電位を与えることにより分離
する。そして、ＢＬに平行に走る素子分離に関しては、
実施例と同様に絶縁膜３の埋め込み分離とすればよい。
【００３３】また、メモリセル以外の周辺回路部の素子
分離についても、メモリセルと同時にトレンチ分離を形
成してもよいし、予めＬＯＣＯＳ等の他の素子分離を利
用してもよい。その他、本発明の要旨を逸脱しない範囲
で、種々変形して実施することができる。
分離についても、メモリセルと同時にトレンチ分離を形
成してもよいし、予めＬＯＣＯＳ等の他の素子分離を利
用してもよい。その他、本発明の要旨を逸脱しない範囲
で、種々変形して実施することができる。
【００３４】
【発明の効果】以上述べたように本発明によれば、トラ
ンスファーゲートとして、ゲート電極が半導体基板に設
けられた溝の側面に形成され、ソース・ドレイン拡散層
の一方を基板表面、他方を溝の底部に持つ縦型構造ＭＯ
Ｓトランジスタを用いることにより、チャネル長は溝の
深さにより決まり、短チャネル効果がないように自由に
設定できる。しかも、それによりセルサイズを増大させ
ない。また、メモリセルのキャパシタは、半導体基板の
上部と溝内部の上下２種類の領域に別れて、交互に形成
できるため、互いに邪魔することなくメモリセル領域を
大きくとることができる。
ンスファーゲートとして、ゲート電極が半導体基板に設
けられた溝の側面に形成され、ソース・ドレイン拡散層
の一方を基板表面、他方を溝の底部に持つ縦型構造ＭＯ
Ｓトランジスタを用いることにより、チャネル長は溝の
深さにより決まり、短チャネル効果がないように自由に
設定できる。しかも、それによりセルサイズを増大させ
ない。また、メモリセルのキャパシタは、半導体基板の
上部と溝内部の上下２種類の領域に別れて、交互に形成
できるため、互いに邪魔することなくメモリセル領域を
大きくとることができる。
【００３５】従って本発明によれば、リソグラフィーで
決まるワード線ピッチよりもさらに高集積化しても、ト
ランジスタの短チャネル効果がなく、かつ十分なキャパ
シタ面積を確保できるＮＡＮＤ型ＤＲＡＭ構造を有する
半導体記憶装置を実現することが可能となる。
決まるワード線ピッチよりもさらに高集積化しても、ト
ランジスタの短チャネル効果がなく、かつ十分なキャパ
シタ面積を確保できるＮＡＮＤ型ＤＲＡＭ構造を有する
半導体記憶装置を実現することが可能となる。
【図１】本発明の一実施例に係わる半導体記憶装置の回
路構成を示す図。
路構成を示す図。
【図２】実施例における半導体記憶装置の平面パターン
を示す図。
を示す図。
【図３】図２の矢視Ａ−Ａ′断面図。
【図４】図２の矢視Ｂ−Ｂ′断面図。
【図５】図２の矢視Ｃ−Ｃ′断面図。
【図６】実施例における半導体記憶装置の製造工程を示
す断面図。
す断面図。
【図７】実施例における半導体記憶装置の製造工程を示
す断面図。
す断面図。
【図８】実施例における半導体記憶装置の製造工程を示
す断面図。
す断面図。
【図９】実施例における半導体記憶装置の製造工程を示
す断面図。
す断面図。
【図１０】本発明の変形例を示す断面図。
【図１１】従来のＮＡＮＤ型ＤＲＡＭの素子構造を示す
断面図。
断面図。
【符号の説明】 １…ｐ型Ｓｉ基板 ２…第１のＳｉ溝 ３…素子分離用絶縁膜 ４…酸化膜 ５…ＳｉＮ膜 ６…第２のＳｉ溝 ７…ゲート酸化膜 ８…ゲート電極（ＷＬ） ９…酸化膜 １０…ｎ型拡散領域 １１…低ストレスＳｉＮ膜 １２…第１のストレージノード電極 １３…ＣＶＤ−ＳｉＯ2 膜 １４…第２のストレージノードコンタクト １５…第２のストレージノード電極 １５′…キャパシタ絶縁膜（ＳｉＮ／ＳｉＯ2 ） １６…プレート電極 １７…層間ＳｉＯ2 膜 １８…ＢＬコンタクト孔 １９…酸化膜 ２０…ＳｉＮ膜 ２１…ＢＬポリシリコン ２２…ＢＬタングステンシリサイド ２４…第１のストレージノードコンタクト ３０…トレンチ内トランジスタ分離用溝 ３１…トランジスタ分離用電極
Claims (3)
- 【請求項１】スイッチング用のＭＯＳトランジスタを直
列に接続し、各トランジスタにキャパシタを接続したＮ
ＡＮＤ型メモリセルを有する半導体記憶装置において、 半導体基板のメモリセル形成領域に複数の溝が設けら
れ、これらの溝の側面にＭＯＳトランジスタのゲートが
それぞれ形成され、溝底部及び該溝に隣接する基板表面
にＭＯＳトランジスタのソース・ドレインとなる拡散層
がそれぞれ形成され、 前記溝底部の拡散層に接続してキャパシタの第１の下部
電極がそれぞれ形成され、前記基板表面の拡散層に接続
してキャパシタの第２の下部電極がそれぞれ形成され、
これらの下部電極を覆うようにキャパシタの共通電極が
埋込み形成されていることを特徴とする半導体記憶装
置。 - 【請求項２】前記ＭＯＳトランジスタのチャネル領域
は、前記基板に設けられた溝の対向する２つの側面に形
成されていることを特徴とする請求項１記載の半導体記
憶装置。 - 【請求項３】前記キャパシタの第１及び第２の下部電極
はそれぞれ有底筒状に形成され、その底部が前記拡散層
に直接接続されていることを特徴とする請求項１記載の
半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP50A JPH06209089A (ja) | 1993-01-11 | 1993-01-11 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP50A JPH06209089A (ja) | 1993-01-11 | 1993-01-11 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06209089A true JPH06209089A (ja) | 1994-07-26 |
Family
ID=11524031
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP50A Pending JPH06209089A (ja) | 1993-01-11 | 1993-01-11 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06209089A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7842999B2 (en) | 2007-05-17 | 2010-11-30 | Elpida Memory, Inc. | Semiconductor memory device and method of manufacturing the same |
| US7872301B2 (en) | 2007-05-17 | 2011-01-18 | Elpida Memory, Inc. | Semiconductor device and method of manufacturing the same |
| US7910986B2 (en) | 2007-05-31 | 2011-03-22 | Elpida Memory, Inc. | Semiconductor memory device and data processing system |
-
1993
- 1993-01-11 JP JP50A patent/JPH06209089A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7842999B2 (en) | 2007-05-17 | 2010-11-30 | Elpida Memory, Inc. | Semiconductor memory device and method of manufacturing the same |
| US7872301B2 (en) | 2007-05-17 | 2011-01-18 | Elpida Memory, Inc. | Semiconductor device and method of manufacturing the same |
| US7910986B2 (en) | 2007-05-31 | 2011-03-22 | Elpida Memory, Inc. | Semiconductor memory device and data processing system |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2608363B2 (ja) | 半導体メモリ装置及びその製造方法 | |
| US6266268B1 (en) | Method for forming gate segments for an integrated circuit | |
| KR100375428B1 (ko) | 반도체기억장치 및 그 제조방법 | |
| US5364811A (en) | Method of manufacturing a semiconductor memory device with multiple device forming regions | |
| US6939763B2 (en) | DRAM cell arrangement with vertical MOS transistors, and method for its fabrication | |
| US5612559A (en) | Semiconductor device having pillar shaped transistor and a method for manufacturing the same | |
| JP3241106B2 (ja) | ダイナミック型半導体記憶装置及びその製造方法 | |
| JP2906807B2 (ja) | 半導体メモリセルとその製造方法 | |
| US6362043B2 (en) | Method for coupling to semiconductor device in an integrated circuit having edge-defined, sub-lithographic conductors | |
| US20020053694A1 (en) | Method of forming a memory cell with self-aligned contacts | |
| US5571742A (en) | Method of fabricating stacked capacitor of DRAM cell | |
| JP4290921B2 (ja) | 半導体集積回路装置 | |
| JPH1079478A (ja) | ダイナミックｒａｍ装置及びその製造方法 | |
| JPH07202017A (ja) | 半導体集積回路装置及びその製造方法 | |
| US7078774B2 (en) | Semiconductor memory device having a shallow trench isolation structure | |
| US6352890B1 (en) | Method of forming a memory cell with self-aligned contacts | |
| US6181014B1 (en) | Integrated circuit memory devices having highly integrated SOI memory cells therein | |
| JPH09162370A (ja) | 半導体集積回路装置およびその製造方法 | |
| JPH1079492A (ja) | 半導体装置及びその製造方法 | |
| JPH06209089A (ja) | 半導体記憶装置 | |
| JPH05291528A (ja) | 半導体記憶装置およびその製造方法 | |
| JPH0982904A (ja) | ダイナミック型メモリ及びその製造方法 | |
| JPH0982664A (ja) | 半導体装置の製造方法 | |
| JP3177038B2 (ja) | 半導体記憶装置及びその製造方法 | |
| JP2827377B2 (ja) | 半導体集積回路 |