JPH11251540A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

Info

Publication number
JPH11251540A
JPH11251540A JP10045719A JP4571998A JPH11251540A JP H11251540 A JPH11251540 A JP H11251540A JP 10045719 A JP10045719 A JP 10045719A JP 4571998 A JP4571998 A JP 4571998A JP H11251540 A JPH11251540 A JP H11251540A
Authority
JP
Japan
Prior art keywords
film
groove
capacitor
forming
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP10045719A
Other languages
English (en)
Inventor
Masashi Takahashi
正志 高橋
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Oki Electric Industry Co Ltd
Original Assignee
Oki Electric Industry Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Oki Electric Industry Co Ltd filed Critical Oki Electric Industry Co Ltd
Priority to JP10045719A priority Critical patent/JPH11251540A/ja
Priority to US09/216,883 priority patent/US6448132B2/en
Publication of JPH11251540A publication Critical patent/JPH11251540A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
    • H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
    • H01L28/91—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions made by depositing layers, e.g. by depositing alternating conductive and insulating layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5283—Cross-sectional geometry
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/64—Impedance arrangements
    • H01L23/642—Capacitive arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76804—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics by forming tapered via holes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Geometry (AREA)
  • Semiconductor Memories (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

(57)【要約】 （修正有） 【課題】 メモリセル部と周辺回路部との段差をフォト
リソグラフィが困難になるほど大きくしなくても、十分
な容量のキャパシタが作成できるようにする。 【解決手段】 層間絶縁膜１０、プラグ１４およびシリ
コン窒化膜１６からなる下地１８の主面１８ａ上にキャ
パシタ構造が形成される。キャパシタ構造は、ストレー
ジ電極２０、キャパシタ絶縁膜２２およびセルプレート
電極２４からなる。ストレージ電極は、底部２０ｂの下
面がプラグの表面に接触し、壁部２０ａが主面に対して
垂直に設けられている。壁部は円筒面を構成し、その下
端が底部に接続している。ストレージ電極にはキャパシ
タ絶縁膜２２、セルプレート電極２４が形成される。そ
して、セルコンタクト孔の開口の面積をフォトリソグラ
フィの解像限界で制限されるキャパシタパタンの占有面
積に比べて大きくすることで、開口部２６の面積を通常
より大きくしてある。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、半導体装置、特
に、キャパシタを具えた円筒型のメモリセルの製造方法
に関する。
【０００２】
【従来の技術】図２１および図２２を参照して、従来の
半導体装置の製造方法について説明する。図２１および
図２２は、従来の製造工程を示す断面図である。
【０００３】先ず、層間絶縁膜１０の上にシリコン窒化
膜１６を形成する。これらシリコン窒化膜１６および層
間絶縁膜１０を貫くセルコンタクト孔１２を形成し、こ
のセルコンタクト孔１２内にポリシリコンを埋め込んで
プラグ１４を形成する。プラグ１４を形成した層間絶縁
膜１０およびシリコン窒化膜１６を下地１８とし、その
主面１８ａ上にシリコン酸化膜２８を形成する。シリコ
ン酸化膜２８の上面にレジスト膜３２を形成し、フォト
リソグラフィによりこのレジスト膜３２をパターニング
して円形状の開口のキャパシタパタン３４を形成する
（図２１（Ａ））。
【０００４】次に、キャパシタパタン３４を形成したレ
ジスト膜３２をマスクとし、シリコン酸化膜２８に異方
性エッチングにより溝３８を形成する（図２１
（Ｂ））。そして、レジスト膜３２の除去後、残存した
シリコン酸化膜２８ａの上に、所定の導電性をもたせる
ために不純物を拡散させたポリシリコン膜４０を成膜す
る（図２１（Ｃ））。また、ポリシリコン膜４０の上に
シリコン酸化膜４２を堆積させる（図２１（Ｄ））。こ
のシリコン酸化膜４２の上部を、全面エッチバックある
いはＣＭＰ（Chemical mechanical polishing ）法によ
り除去して、ポリシリコン膜４０の表面を露出させる。
この結果、溝３８の内側部分にシリコン酸化膜４２ａが
残存する（図２２（Ａ））。
【０００５】次に、残存したシリコン酸化膜４２ａをマ
スクにして、ポリシリコン膜４０の全面エッチバックを
行う。このエッチバックにより、シリコン酸化膜２８ａ
の上面に堆積しているポリシリコン膜４０の部分が除去
される。ポリシリコン膜４０は、溝３８の溝壁面および
溝底面のみに残存する。この残存したポリシリコン膜４
０がストレージ電極２０となる（図２２（Ｂ））。続い
て、シリコン窒化膜１６をストッパとして、シリコン酸
化膜２８ａおよび４２ａを、例えばフッ化水素水（Ｈ
Ｆ）により選択的に除去する。そして、ストレージ電極
２０の表面にキャパシタ絶縁膜２２を形成する。さら
に、キャパシタ絶縁膜２２の表面に、不純物を拡散した
ポリシリコン膜を成膜してセルプレート電極２４を形成
する（図２２（Ｃ））。このようにして、円筒型のメモ
リセルが形成される。
【０００６】
【発明が解決しようとする課題】しかしながら、上述し
た従来の製造方法により形成したメモリセルでは、微細
化が進むとキャパシタ面積が減少し、十分な容量が得ら
れなくなる。容量を増加させるにはキャパシタの高さ
（図２２（Ｃ）に示す高さｈ）をより高くする必要があ
るが、メモリセル部と周辺回路部との段差が大きくな
り、フォトリソグラフィが困難になる。このため、高歩
留りのメモリセルが製造できなくなるという問題があっ
た。
【０００７】従って、従来より、メモリセル部と周辺回
路部との段差をフォトリソグラフィが困難になるほど大
きくしなくても、十分な容量のキャパシタを作成できる
半導体装置の製造方法の出現が望まれていた。
【０００８】
【課題を解決するための手段】そこで、この発明の半導
体装置によれば、下地の主面上に絶縁体膜およびレジス
ト膜を形成し、このレジスト膜にフォトリソグラフィに
よりキャパシタパタンを形成し、このキャパシタパタン
が形成されたレジスト膜をマスクにして絶縁体膜のエッ
チングを行って溝を形成し、この溝の溝壁面部および溝
底面部に導電体膜を成膜して得た下部電極を有したキャ
パシタを具える半導体装置において、溝の開口の面積を
キャパシタパタンの占有面積に比べて大きくすることに
より、溝壁面部に導電体膜を成膜して得た下部電極の壁
部で画成される開口部の面積を通常より大きくしてある
ことを特徴とする。
【０００９】従って、下部電極となる導電体膜を堆積さ
せる溝の開口の面積が、フォトリソグラフィの解像度で
規定されるキャパシタパタンの面積に比べて大きくな
る。よって、下部電極の開口部の面積を通常より大きく
できる。
【００１０】この発明の半導体装置において、好ましく
は、開口部の面積を、上述のフォトリソグラフィの解像
限界で規定される面積に比べて大きくしてあると良い。
【００１１】また、この発明の半導体装置によれば、下
地の主面上に絶縁体膜およびレジスト膜を形成し、この
レジスト膜にフォトリソグラフィによりキャパシタパタ
ンを形成し、このキャパシタパタンが形成されたレジス
ト膜をマスクにして絶縁体膜のエッチングを行って溝を
形成し、この溝の溝壁面部および溝底面部に導電体膜を
成膜して得た下部電極を有したキャパシタを具える半導
体装置において、下地の主面側から絶縁体膜の上面側に
わたる範囲内の少なくとも一部の位置で、溝の開口の面
積をキャパシタパタンの占有面積に比べて大きくするこ
とにより、溝壁面部に導電体膜を成膜して得た下部電極
の壁部で画成される開口部の面積を通常より大きくして
あることを特徴とする。
【００１２】従って、下部電極となる導電体膜を堆積さ
せる溝の開口の少なくとも一部の面積が、フォトリソグ
ラフィの解像度で規定されるキャパシタパタンの面積に
比べて大きくなる。よって、下部電極の開口部の面積を
通常より大きくできる。
【００１３】また、この発明の半導体装置において、好
ましくは、開口部の面積が下地から離間するに従い大き
くなるように、壁部を主面に対して傾斜させてあると良
い。
【００１４】このように構成してあるので、下部電極と
なる導電体膜を堆積させる溝の開口の面積が、フォトリ
ソグラフィの解像度で規定されるキャパシタパタンの面
積に比べて大きくなる。よって、下部電極の開口部の面
積を通常より大きくできる。
【００１５】また、この発明の半導体装置において、好
ましくは、下地に近い側の開口部の面積が、当該下地か
ら離間するに従い大きくなるように、当該下地に近い側
の壁部を主面に対して傾斜させてあると良い。
【００１６】また、この発明の半導体装置において、好
ましくは、下部電極の上端側の開口部の面積が、下地か
ら離間するに従い大きくなるように、下部電極の上端側
の壁部を主面に対して傾斜させてあると良い。
【００１７】また、この発明の半導体装置において、好
ましくは、溝底面部に導電体膜を成膜して得た下部電極
の底部の下面と主面との間に、キャパシタ絶縁膜が形成
されていると良い。
【００１８】このように構成すると、キャパシタ面積を
さらに大きくすることができる。
【００１９】次に、この発明の半導体装置の製造方法に
よれば、下部電極、キャパシタ絶縁膜および上部電極で
構成されたキャパシタを具える半導体装置を作成するに
当たり、下地の主面上に第１絶縁体膜、第２絶縁体膜お
よびレジスト膜を順次に形成する工程と、フォトリソグ
ラフィによってレジスト膜にキャパシタパタンを形成す
る工程と、キャパシタパタンを形成したレジスト膜をマ
スクにして、第２および第１絶縁体膜を異方性エッチン
グにより下地の主面が露出するまで順次にパターニング
することにより、第１絶縁体膜に初期溝を形成する工程
と、残存した第２絶縁体膜をマスクにして、残存した第
１絶縁体膜を等方性エッチングによりパターニングする
ことにより、初期溝の溝壁面部を削って後退させ、第１
絶縁体膜に溝を形成する工程と、溝の溝壁面部および溝
底面部に導電体膜を成膜する工程と、導電体膜をパター
ニングして下部電極を形成する工程と、下部電極の上に
キャパシタ絶縁膜および上部電極を順次に形成する工程
とを含むことを特徴とする。
【００２０】微細なパタン形成のためにフォトリソグラ
フィに用いる露光機は、その波長に従いｇ線ステッパ、
ｉ線ステッパ、ＫｒＦステッパという具合に解像度が上
がる。また、開口数やマスクやレジストを改良した超解
像技術を用いると、より微細なパタン形成が可能とな
る。一般に、量産向けに効率良くパタン形成を行うに
は、各世代ごとにおおよその解像度が決まってしまう。
例えば、現在最も微細で多く量産に用いられている一般
的なｉ線ステッパでは、安定的に形成されるのは０．３
５μｍ程度のパタンであり、それより細かくなるとうま
く形成できない。この場合、例えば１つのセルの１辺の
大きさ（投影）が１μｍとすると、最大で０．６５μｍ
の大きさのものしか形成できない。このように、形成可
能なパタンの大きさはフォトリソグラフィの解像限界で
決まってしまう。
【００２１】しかし、本発明によれば、等方性エッチン
グを利用することにより、例えば０．７５μｍの大きさ
のものまで形成できるので、それだけ大きな面積のパタ
ンを形成することができる。すなわち、０．３５μｍの
解像度を有した露光機により、０．２５μｍの解像度を
有した露光機で形成したものと同じ大きさのパタンを形
成することができる。
【００２２】従って、下部電極となる導電体膜を堆積さ
せる溝の開口の面積を、フォトリソグラフィの解像度で
規定されるキャパシタパタンの面積に比べて大きく形成
することができる。よって、メモリセル部と周辺回路部
との段差をフォトリソグラフィが困難になるほど大きく
しなくても、十分な容量のキャパシタを作成することが
できる。
【００２３】また、この発明の半導体装置の製造方法に
よれば、下部電極、キャパシタ絶縁膜および上部電極で
構成されたキャパシタを具える半導体装置を作成するに
当たり、下地の主面上に第１絶縁体膜、第２絶縁体膜お
よびレジスト膜を順次に形成する工程と、フォトリソグ
ラフィによってレジスト膜にキャパシタパタンを形成す
る工程と、キャパシタパタンを形成したレジスト膜をマ
スクにして、第２絶縁体膜を異方性エッチングにより第
１絶縁体膜の上面が露出するまでパターニングすること
により、第２絶縁体膜に初期溝を形成する工程と、初期
溝を形成した第２絶縁体膜をマスクにして、第１絶縁体
膜を等方性エッチングにより下地の主面が露出するまで
パターニングすることにより、第１絶縁体膜に溝を形成
する工程と、溝の溝壁面部および溝底面部に導電体膜を
成膜する工程と、導電体膜をパターニングして下部電極
を形成する工程と、下部電極の上にキャパシタ絶縁膜お
よび上部電極を順次に形成する工程とを含むことを特徴
とする。
【００２４】このように製造を行うと、主面に対して溝
壁面部が傾斜した溝を第１絶縁体膜に形成することがで
きる。従って、下部電極の開口部の面積をフォトリソグ
ラフィの解像度で規定される面積に比べて大きく形成す
ることができる。
【００２５】また、この発明の半導体装置の製造方法に
よれば、下部電極、キャパシタ絶縁膜および上部電極で
構成されたキャパシタを具える半導体装置を作成するに
当たり、下地の主面上に第１絶縁体膜、第２絶縁体膜お
よびレジスト膜を順次に形成する工程と、フォトリソグ
ラフィによってレジスト膜にキャパシタパタンを形成す
る工程と、キャパシタパタンを形成したレジスト膜をマ
スクにして、第２および第１絶縁体膜を異方性エッチン
グにより当該第１絶縁体膜の途中まで順次にパターニン
グすることにより、第１絶縁体膜に初期溝を形成する工
程と、残存した第２絶縁体膜をマスクにして、初期溝を
形成した第１絶縁体膜を等方性エッチングにより下地の
主面が露出するまでパターニングすることにより、第１
絶縁体膜に溝を形成する工程と、溝の溝壁面部および溝
底面部に導電体膜を成膜する工程と、導電体膜をパター
ニングして下部電極を形成する工程と、下部電極の上に
キャパシタ絶縁膜および上部電極を順次に形成する工程
とを含むことを特徴とする。
【００２６】このように製造を行うと、溝の下側部分に
おける溝壁面部が主面に対して傾斜する。従って、下部
電極の開口部の面積をフォトリソグラフィの解像度で規
定される面積に比べて大きく形成することができる。
【００２７】また、この発明の半導体装置の製造方法に
よれば、下部電極、キャパシタ絶縁膜および上部電極で
構成されたキャパシタを具える半導体装置を作成するに
当たり、下地の主面上に第１絶縁体膜、第２絶縁体膜お
よびレジスト膜を順次に形成する工程と、フォトリソグ
ラフィによってレジスト膜にキャパシタパタンを形成す
る工程と、キャパシタパタンを形成したレジスト膜をマ
スクにして、第２絶縁体膜を異方性エッチングによりパ
ターニングすることにより、第２絶縁体膜に準初期溝を
形成する工程と、準初期溝を形成した第２絶縁体膜をマ
スクにして、第１絶縁体膜を等方性エッチングにより当
該第１絶縁体膜の途中まで順次にパターニングすること
により、第１絶縁体膜に初期溝を形成する工程と、残存
した第２絶縁体膜をマスクにして、初期溝を形成した第
１絶縁体膜を異方性エッチングにより下地の主面が露出
するまでパターニングすることにより、第１絶縁体膜に
溝を形成する工程と、溝の溝壁面部および溝底面部に導
電体膜を成膜する工程と、導電体膜をパターニングして
下部電極を形成する工程と、下部電極の上にキャパシタ
絶縁膜および上部電極を順次に形成する工程とを含むこ
とを特徴とする。
【００２８】このように製造を行うと、溝の上側部分に
おける溝壁面部が主面に対して傾斜する。従って、下部
電極の開口部の面積をフォトリソグラフィの解像度で規
定される面積に比べて大きく形成することができる。
【００２９】この発明の半導体装置の製造方法におい
て、好ましくは、予め下地中に中間層としての第３絶縁
体膜を形成しておき、下部電極を形成する工程とキャパ
シタ絶縁体膜を形成する工程との間に、下地の主面側を
中間層が露出するまでエッチングにより除去する工程を
含むと良い。
【００３０】このように製造を行うと、キャパシタ面積
をさらに大きくすることができる。
【００３１】
【発明の実施の形態】以下、図を参照して、この発明の
実施の形態につき説明する。尚、図は、この発明が理解
できる程度に、構成、大きさおよび配置関係が示されて
いるに過ぎない。また、以下に記載する数値や材料など
は単なる一例に過ぎない。従って、この発明は、この実
施の形態に何ら限定されることがない。
【００３２】〔第１の実施の形態〕第１の実施の形態の
半導体装置の構成につき、図１を参照して説明する。図
１は、第１の実施の形態の半導体装置の構成を示す断面
図である。尚、図には、メモリセルの一部分のみが示さ
れており、半導体装置の主要構成のみが示されているに
過ぎず、例えば半導体基板などの図示を省略してある。
また、断面を表すハッチングの記入を一部省略してあ
る。
【００３３】この実施の形態の半導体装置は、不図示の
半導体基板の上に例えば酸化シリコンで形成した層間絶
縁膜１０を具えている。層間絶縁膜１０の上面には、１
０〜３０ｎｍ（ナノメートル）の膜厚のシリコン窒化膜
１６が成膜されている。これら層間絶縁膜１０およびシ
リコン窒化膜１６には、これらを貫通して半導体基板の
上面にまで達するセルコンタクト孔１２が形成されてい
る。また、セルコンタクト孔１２の内部に、所定の不純
物を拡散させたポリシリコンを埋め込むことにより、プ
ラグ１４が形成されている。以上説明した構造の層間絶
縁膜１０、プラグ１４およびシリコン窒化膜１６を下地
１８とし、この下地１８の主面１８ａ上にキャパシタ構
造が形成されている。
【００３４】キャパシタ構造は、ストレージ電極２０、
キャパシタ絶縁膜２２およびセルプレート電極２４を積
層させたものである。下部電極としてのストレージ電極
２０は、その底部２０ｂの下面がプラグ１４の表面に接
触しており、その壁部２０ａが主面１８ａに対して実質
的に垂直に設けられた形状となっている。壁部２０ａは
円筒面を構成しており、その下端が底部２０ｂに接続さ
れている。このように、ストレージ電極２０をカップ形
状に形成してある。ストレージ電極２０の表面には、キ
ャパシタ絶縁膜２２が成膜されている。さらに、キャパ
シタ絶縁膜２２の上に上部電極としてのセルプレート電
極２４が形成されている。
【００３５】従って、キャパシタ面積は、ストレージ電
極２０の壁部２０ａで画成される開口部２６の面積によ
り決まる。そこで、この実施の形態の半導体装置では、
セルコンタクト孔１２の開口の面積をキャパシタパタン
の占有面積に比べて大きくすることにより、開口部２６
の面積を通常より大きくしてある。通常、キャパシタパ
タンの大きさはフォトリソグラフィの解像限界で決まっ
てしまうので、セルコンタクト孔１２の大きさもこの解
像限界により制限される。しかし、次に説明する製造方
法によれば、セルコンタクト孔１２の開口の面積を、解
像限界を越える大きさに形成することができる。
【００３６】次に、この実施の形態の半導体装置の製造
方法につき、図２および図３を参照して説明する。図２
および図３は、第１の実施の形態の製造工程を示す断面
図である。
【００３７】先ず、不図示の半導体基板の上に例えば酸
化シリコンで層間絶縁膜１０を形成する。この層間絶縁
膜１０の上面に、１０〜３０ｎｍの膜厚のシリコン窒化
膜１６をＣＶＤ（chemical vapour deposition）法によ
り成膜する。続いて、これら層間絶縁膜１０およびシリ
コン窒化膜１６に、これらを貫通して半導体基板の上面
にまで達するセルコンタクト孔１２を形成する。そし
て、セルコンタクト孔１２の内部に、所定の不純物を拡
散させたポリシリコンを埋め込むことにより、プラグ１
４を形成する。このようにして、下地１８を形成する。
【００３８】次に、上述の下地１８の主面１８ａ上にシ
リコン酸化膜２８、シリコン窒化膜３０およびレジスト
膜３２を順次に成膜する。シリコン酸化膜２８の膜厚は
３００〜８００ｎｍである。シリコン窒化膜３０の膜厚
は１０〜３０ｎｍである。これらシリコン酸化膜２８お
よびシリコン窒化膜３０はＣＶＤ法により形成する。ま
た、レジスト膜３２には、フォトリソグラフィによって
キャパシタパタン３４を形成する（図２（Ａ））。すな
わち、円形状の開口パタンをレジスト膜３２に形成す
る。
【００３９】次に、キャパシタパタン３４を形成したレ
ジスト膜３２をマスクにして、シリコン窒化膜３０およ
びシリコン酸化膜２８を異方性エッチングにより下地１
８の主面１８ａが露出するまで順次にパターニングす
る。例えば、この異方性エッチングをＲＩＥ（Reactiv
Ion Etching;反応性イオンエッチング）法により行うと
良い。この工程では、円筒状の初期溝３６がシリコン酸
化膜２８に形成される（図２（Ｂ））。
【００４０】次に、レジスト膜３２の除去後、残存した
シリコン窒化膜３０ａをマスクにして、残存したシリコ
ン酸化膜２８ａを等方性エッチングによりパターニング
する。例えば、この等方性エッチングは、フッ化水素水
（ＨＦ）を用いたウエットエッチング法により行う。フ
ッ化水素水を用いると、シリコン酸化膜２８ａを選択的
に加工することができる。そして、等方性エッチングの
結果、初期溝３６の溝壁面部が削られて後退し、シリコ
ン酸化膜２８ａに溝３８が形成される（図２（Ｃ））。
初期溝３６の開口は、図２（Ｃ）に示す長さｒの分だけ
広げられる。形成した溝３８は初期溝３６よりも開口が
広く、従って、この溝３８の開口面積はキャパシタパタ
ン３４の占有面積に比べて大きい。すなわち、フォトリ
ソグラフィの解像限界を越える大きさのパタンを形成す
ることができる。
【００４１】次に、シリコン窒化膜３０ａを除去した後
に、溝３８の溝壁面部３８ａおよび溝底面部３８ｂにポ
リシリコン膜４０を成膜する（図２（Ｄ））。ストレー
ジ電極となるポリシリコン膜４０には、導電性を持たす
ために所定の不純物を拡散させてある。ポリシリコン膜
４０の膜厚は５０〜１００ｎｍである。このポリシリコ
ン膜４０はＣＶＤ法により形成する。
【００４２】また、ポリシリコン膜４０をパターニング
してストレージ電極を形成するために、ポリシリコン膜
４０の上にシリコン酸化膜４２を形成する（図２
（Ｄ））。シリコン酸化膜４２は、ＣＶＤ法によって、
３００〜６００ｎｍの厚さとなるように形成する。
【００４３】次に、形成したシリコン酸化膜４２の全面
エッチバックを行う。この全面エッチバックにより、シ
リコン酸化膜４２の上部を除去して、ポリシリコン膜４
０の表面の一部を露出させる。この結果、溝３８の内側
部分にシリコン酸化膜４２ａが残存する（図３
（Ａ））。あるいは、このシリコン酸化膜４２の除去を
ＣＭＰ法により行っても良い。
【００４４】次に、残存したシリコン酸化膜４２ａをマ
スクにして、ポリシリコン膜４０の全面エッチバックを
行う。このエッチバックにより、シリコン酸化膜２８ａ
の上面に堆積しているポリシリコン膜４０の部分が除去
される。ポリシリコン膜４０は、溝３８の溝壁面部３８
ａおよび溝底面部３８ｂのみに残存する。この残存した
ポリシリコン膜４０がストレージ電極２０となる（図３
（Ｂ））。
【００４５】続いて、シリコン窒化膜１６をストッパと
して、シリコン酸化膜２８ａおよび４２ａを、例えばフ
ッ化水素水により選択的に除去する。そして、ストレー
ジ電極２０の表面にキャパシタ絶縁膜２２を形成する。
さらに、キャパシタ絶縁膜２２の表面に、不純物を拡散
したポリシリコン膜を成膜してセルプレート電極２４を
形成する（図３（Ｃ））。このようにして、円筒型のメ
モリセルが形成される。
【００４６】従って、この実施の形態の半導体装置で
は、溝３８の開口の面積をキャパシタパタン３４の占有
面積に比べて大きくすることにより、溝壁面部３８ａに
ポリシリコン膜４０を成膜して得たストレージ電極２０
の壁部２０ａで画成される開口部２６の面積を通常より
大きくしてある（図１）。
【００４７】以上説明したように、この実施の形態によ
れば、等方性エッチングを利用することにより、フォト
リソグラフィの解像限界を越えた大きさのパタンを形成
することができる。すなわち、ストレージ電極２０とな
るポリシリコン膜４０を堆積させる溝３８の開口の面積
を、フォトリソグラフィの解像度で規定されるキャパシ
タパタン３４の占有面積に比べて大きく形成することが
できる。よって、メモリセル部と周辺回路部との段差を
フォトリソグラフィが困難になるほど大きくしなくても
十分な容量のキャパシタが得られ、高歩留りのメモリセ
ルを作成することが期待できる。
【００４８】〔第２の実施の形態〕次に、第２の実施の
形態の半導体装置の構成につき、図４を参照して説明す
る。図４は、第２の実施の形態の半導体装置の構成を示
す断面図である。尚、図には、メモリセルの一部分のみ
が示されており、半導体装置の主要構成のみが示されて
いるに過ぎず、例えば半導体基板などの図示を省略して
ある。また、断面を表すハッチングの記入を一部省略し
てある。また、第２の実施の形態では、第１の実施の形
態と異なる構成および工程について主として説明を行
い、重複する説明を省略する場合がある。
【００４９】図４に示すように、この実施の形態の半導
体装置は、ストレージ電極２０の壁部２０ａを下地１８
の主面１８ａに対して傾斜させてある。この壁部２０ａ
で画成される開口部２６の面積は、下地１８から離間す
るにつれて大きくなるように、壁部２０ａが末広がり形
状の筒面となるように形成されている。
【００５０】図５および図６を参照して、この実施の形
態の半導体装置の製造方法につき説明する。図５および
図６は、第２の実施の形態の製造工程を示す断面図であ
る。
【００５１】先ず、下地１８を形成する。そして、下地
１８の主面１８ａ上にシリコン酸化膜２８、シリコン窒
化膜３０およびレジスト膜３２を順次に成膜する。ま
た、レジスト膜３２には、フォトリソグラフィによって
キャパシタパタン３４を形成する（図５（Ａ））。すな
わち、円形状の開口パタンをレジスト膜３２に形成す
る。
【００５２】次に、キャパシタパタン３４を形成したレ
ジスト膜３２をマスクにして、シリコン窒化膜３０を異
方性エッチングによりシリコン酸化膜２８の上面が露出
するまでパターニングする。例えば、この異方性エッチ
ングをＲＩＥ法により行うと良い。この工程では、円筒
状の初期溝３６がシリコン窒化膜３０に形成される（図
５（Ｂ））。
【００５３】次に、レジスト膜３２の除去後、残存した
シリコン窒化膜３０ａをマスクにして、シリコン酸化膜
２８を等方性エッチングによりパターニングする。例え
ば、この等方性エッチングは、フッ化水素水を用いたウ
エットエッチング法により行う。フッ化水素水を用いる
と、シリコン酸化膜２８を選択的に加工することができ
る。そして、この等方性エッチングの結果、シリコン酸
化膜２８ａに溝３８が形成される（図５（Ｃ））。等方
性エッチングにより溝３８を形成したので、溝３８の上
方部では下方部に比べて削られる量が多くなり、開口が
広くなる。溝３８の開口は、初期溝３６の開口に比べ
て、図２（Ｃ）に示す長さｒの分だけ広くなる。形成し
た溝３８は初期溝３６よりも開口が広く、従って、この
溝３８の開口面積はキャパシタパタン３４の占有面積に
比べて大きい。すなわち、フォトリソグラフィの解像限
界を越える大きさのパタンを形成することができる。
【００５４】次に、シリコン窒化膜３０ａを除去した後
に、溝３８の溝壁面部３８ａおよび溝底面部３８ｂにポ
リシリコン膜４０を成膜する（図５（Ｄ））。ストレー
ジ電極となるポリシリコン膜４０には、導電性を持たす
ために所定の不純物を拡散させてある。また、ポリシリ
コン膜４０をパターニングしてストレージ電極を形成す
るために、ポリシリコン膜４０の上にシリコン酸化膜４
２を形成する（図５（Ｄ））。
【００５５】次に、形成したシリコン酸化膜４２の全面
エッチバックを行う。この全面エッチバックにより、シ
リコン酸化膜４２の上部を除去して、ポリシリコン膜４
０の表面の一部を露出させる。この結果、溝３８の内側
部分にシリコン酸化膜４２ａが残存する（図６
（Ａ））。
【００５６】次に、残存したシリコン酸化膜４２ａをマ
スクにして、ポリシリコン膜４０の全面エッチバックを
行う。このエッチバックにより、シリコン酸化膜２８ａ
の上面に堆積しているポリシリコン膜４０の部分が除去
される。ポリシリコン膜４０は、溝３８の溝壁面部３８
ａおよび溝底面部３８ｂのみに残存する。この残存した
ポリシリコン膜４０がストレージ電極２０となる（図６
（Ｂ））。
【００５７】続いて、シリコン窒化膜１６をストッパと
して、シリコン酸化膜２８ａおよび４２ａを、例えばフ
ッ化水素水により選択的に除去する。そして、ストレー
ジ電極２０の表面にキャパシタ絶縁膜２２を形成する。
さらに、キャパシタ絶縁膜２２の表面に、不純物を拡散
したポリシリコン膜を成膜してセルプレート電極２４を
形成する（図６（Ｃ））。このようにして、円筒型のメ
モリセルが形成される。
【００５８】従って、この実施の形態の半導体装置で
は、下地１８の主面１８ａ側からシリコン酸化膜２８ａ
の上面側にわたる範囲内の少なくとも一部の位置で、溝
３８の開口の面積をキャパシタパタン３４の占有面積に
比べて大きくすることにより、溝壁面部３８ａにポリシ
リコン膜４０を成膜して得たストレージ電極２０の壁部
２０ａで画成される開口部２６の面積を通常より大きく
してある（図４）。また、上述した構成を実現するため
に、開口部２６の面積が下地１８から離間するに従い大
きくなるように、壁部２０ａを主面１８ａに対して傾斜
させてある（図４）。
【００５９】以上説明したように、この実施の形態によ
れば、等方性エッチングを利用することにより、フォト
リソグラフィの解像限界を越えた大きさのパタンを形成
することができる。すなわち、ストレージ電極２０とな
るポリシリコン膜４０を堆積させる溝３８の開口の面積
を、フォトリソグラフィの解像度で規定されるキャパシ
タパタン３４の占有面積に比べて大きく形成することが
できる。よって、メモリセル部と周辺回路部との段差を
フォトリソグラフィが困難になるほど大きくしなくても
十分な容量のキャパシタが得られ、高歩留りのメモリセ
ルを作成することが期待できる。また、壁部２０ａを傾
斜させることにより、キャパシタ面積の増加を図るとと
もに、メモリセル部と周辺回路部との段差をより低減さ
せることができる。
【００６０】〔第３の実施の形態〕次に、第３の実施の
形態の半導体装置の構成につき、図７を参照して説明す
る。図７は、第３の実施の形態の半導体装置の構成を示
す断面図である。尚、図には、メモリセルの一部分のみ
が示されており、半導体装置の主要構成のみが示されて
いるに過ぎず、例えば半導体基板などの図示を省略して
ある。また、断面を表すハッチングの記入を一部省略し
てある。また、第３の実施の形態では、第１の実施の形
態と異なる構成および工程について主として説明を行
い、重複する説明を省略する場合がある。
【００６１】図７に示すように、この実施の形態の半導
体装置は、ストレージ電極２０の壁部２０ａの下方部分
を下地１８の主面１８ａに対して傾斜させてある。この
壁部２０ａで画成される開口部２６の面積は、下地１８
から離間するにつれて大きくなるように、壁部２０ａの
下方部分が末広がり形状の筒面となるように形成されて
いる。この下方部分の上端に接続する壁部２０ａの上方
部分は、通常の円筒面となるように、主面１８ａに対し
てほぼ垂直に設けられている。
【００６２】図８および図９を参照して、この実施の形
態の半導体装置の製造方法につき説明する。図８および
図９は、第３の実施の形態の製造工程を示す断面図であ
る。
【００６３】先ず、下地１８を形成する。そして、下地
１８の主面１８ａ上にシリコン酸化膜２８、シリコン窒
化膜３０およびレジスト膜３２を順次に成膜する。ま
た、レジスト膜３２には、フォトリソグラフィによって
キャパシタパタン３４を形成する（図８（Ａ））。すな
わち、円形状の開口パタンをレジスト膜３２に形成す
る。
【００６４】次に、キャパシタパタン３４を形成したレ
ジスト膜３２をマスクにして、シリコン窒化膜３０およ
びシリコン酸化膜２８を異方性エッチングにより当該シ
リコン酸化膜２８の途中まで順次にパターニングする。
例えば、この異方性エッチングをＲＩＥ法により行うと
良い。この工程では、円筒状の初期溝３６がシリコン窒
化膜３０およびシリコン酸化膜２８に形成される（図８
（Ｂ））。
【００６５】尚、この初期溝３６の底部がシリコン酸化
膜２８の厚さの半分程度の位置になるように形成すると
良い。すなわち、シリコン酸化膜２８の上面からその膜
厚の２分の１程度にわたる部分を除去する。このため、
このエッチング工程では、エッチングレートからエッチ
ング時間を計算して、時間制御を行う。
【００６６】次に、残存したシリコン窒化膜３０ａをマ
スクにして、初期溝３６を形成したシリコン酸化膜２８
ａを等方性エッチングによりパターニングする。例え
ば、この等方性エッチングは、フッ化水素水を用いたウ
エットエッチング法により行う。フッ化水素水を用いる
と、シリコン酸化膜２８ａを選択的に加工することがで
きる。そして、この等方性エッチングの結果、シリコン
酸化膜２８ｂに溝３８が形成される（図８（Ｃ））。等
方性エッチングにより溝３８を形成したので、初期溝３
６の溝壁部分が図８（Ｃ）に示す長さｒの分だけ後退
し、開口が広くなる。また、初期溝３６の下方に形成さ
れる溝の上方部では下方部に比べて削られる量が多くな
り、開口が広くなる。形成した溝３８は初期溝３６より
も開口が広く、従って、この溝３８の開口面積はキャパ
シタパタン３４の占有面積に比べて大きい。すなわち、
フォトリソグラフィの解像限界を越える大きさのパタン
を形成することができる。
【００６７】次に、シリコン窒化膜３０ａを除去した後
に、溝３８の溝壁面部３８ａおよび溝底面部３８ｂにポ
リシリコン膜４０を成膜する（図８（Ｄ））。ストレー
ジ電極となるポリシリコン膜４０には、導電性を持たす
ために所定の不純物を拡散させてある。また、ポリシリ
コン膜４０をパターニングしてストレージ電極を形成す
るために、ポリシリコン膜４０の上にシリコン酸化膜４
２を形成する（図８（Ｄ））。
【００６８】次に、形成したシリコン酸化膜４２の全面
エッチバックを行う。この全面エッチバックにより、シ
リコン酸化膜４２の上部を除去して、ポリシリコン膜４
０の表面の一部を露出させる。この結果、溝３８の内側
部分にシリコン酸化膜４２ａが残存する（図９
（Ａ））。
【００６９】次に、残存したシリコン酸化膜４２ａをマ
スクにして、ポリシリコン膜４０の全面エッチバックを
行う。このエッチバックにより、シリコン酸化膜２８ｂ
の上面に堆積しているポリシリコン膜４０の部分が除去
される。ポリシリコン膜４０は、溝３８の溝壁面部３８
ａおよび溝底面部３８ｂのみに残存する。この残存した
ポリシリコン膜４０がストレージ電極２０となる（図９
（Ｂ））。
【００７０】続いて、シリコン窒化膜１６をストッパと
して、シリコン酸化膜２８ｂおよび４２ａを、例えばフ
ッ化水素水により選択的に除去する。そして、ストレー
ジ電極２０の表面にキャパシタ絶縁膜２２を形成する。
さらに、キャパシタ絶縁膜２２の表面に、不純物を拡散
したポリシリコン膜を成膜してセルプレート電極２４を
形成する（図９（Ｃ））。このようにして、円筒型のメ
モリセルが形成される。
【００７１】従って、この実施の形態の半導体装置で
は、下地１８の主面１８ａ側からシリコン酸化膜２８ｂ
の上面側にわたる範囲内の少なくとも一部の位置で、溝
３８の開口の面積をキャパシタパタン３４の占有面積に
比べて大きくすることにより、溝壁面部３８ａにポリシ
リコン膜４０を成膜して得たストレージ電極２０の壁部
２０ａで画成される開口部２６の面積を通常より大きく
してある（図７）。また、上述した構成を実現するため
に、下地１８に近い側の開口部２６の面積が、当該下地
１８から離間するに従い大きくなるように、当該下地１
８に近い側の壁部２０ａを主面１８ａに対して傾斜させ
てある（図７）。
【００７２】以上説明したように、この実施の形態によ
れば、等方性エッチングを利用することにより、フォト
リソグラフィの解像限界を越えた大きさのパタンを形成
することができる。すなわち、ストレージ電極２０とな
るポリシリコン膜４０を堆積させる溝３８の開口の面積
を、フォトリソグラフィの解像度で規定されるキャパシ
タパタン３４の占有面積に比べて大きく形成することが
できる。よって、メモリセル部と周辺回路部との段差を
フォトリソグラフィが困難になるほど大きくしなくても
十分な容量のキャパシタが得られ、高歩留りのメモリセ
ルを作成することが期待できる。
【００７３】また、壁部２０ａの一部を傾斜させること
により、キャパシタ面積の増加を図るとともに、メモリ
セル部と周辺回路部との段差をより低減させることがで
きる。第２の実施の形態の構成に比べると、壁部２０ａ
の傾斜部分の長さが小さいので、ストレージ電極２０が
剥離したり倒れにくくなる。
【００７４】〔第４の実施の形態〕次に、第４の実施の
形態の半導体装置の構成につき、図１０を参照して説明
する。図１０は、第４の実施の形態の半導体装置の構成
を示す断面図である。尚、図には、メモリセルの一部分
のみが示されており、半導体装置の主要構成のみが示さ
れているに過ぎず、例えば半導体基板などの図示を省略
してある。また、断面を表すハッチングの記入を一部省
略してある。また、第４の実施の形態では、第１の実施
の形態と異なる構成および工程について主として説明を
行い、重複する説明を省略する場合がある。
【００７５】図１０に示すように、この実施の形態の半
導体装置は、ストレージ電極２０の壁部２０ａの上方部
分を下地１８の主面１８ａに対して傾斜させてある。こ
の壁部２０ａで画成される開口部２６の面積は、下地１
８から離間するにつれて大きくなるように、壁部２０ａ
の上方部分が末広がり形状の筒面となるように形成され
ている。この上方部分の下端に接続する壁部２０ａの下
方部分は、通常の円筒面となるように、主面１８ａに対
してほぼ垂直に設けられている。
【００７６】図１１および図１２を参照して、この実施
の形態の半導体装置の製造方法につき説明する。図１１
および図１２は、第４の実施の形態の製造工程を示す断
面図である。
【００７７】先ず、下地１８を形成する。そして、下地
１８の主面１８ａ上にシリコン酸化膜２８、シリコン窒
化膜３０およびレジスト膜３２を順次に成膜する。ま
た、レジスト膜３２には、フォトリソグラフィによって
キャパシタパタン３４を形成する。すなわち、円形状の
開口パタンをレジスト膜３２に形成する。また、キャパ
シタパタン３４を形成したレジスト膜３２をマスクにし
て、シリコン窒化膜３０を異方性エッチングによりパタ
ーニングする。この異方性エッチングはＲＩＥ法により
行うと良い。この工程により、シリコン窒化膜３０に、
キャパシタパタン３４を反映した準初期溝３５が形成さ
れる（図１１（Ａ））。
【００７８】次に、レジスト膜３２の除去後、準初期溝
３５を形成したシリコン窒化膜３０ａをマスクにして、
シリコン酸化膜２８を等方性エッチングにより当該シリ
コン酸化膜２８の途中まで順次にパターニングする。例
えば、この等方性エッチングは、フッ化水素水を用いた
ウエットエッチング法により行う。この工程では、下地
１８から離間するにつれて開口が広くなるような末広が
り形状の筒面の初期溝３６をシリコン酸化膜２８に形成
する（図１１（Ｂ））。等方性エッチングにより初期溝
３６を形成したので、初期溝３６の上方部では下方部に
比べて削られる量が多くなり、準初期溝３５の開口に比
べると、図１１（Ｂ）に示す長さｒの分だけ開口が広く
なる。
【００７９】尚、この初期溝３６の底部がシリコン酸化
膜２８の厚さの半分程度の位置になるように形成すると
良い。すなわち、シリコン酸化膜２８の上面からその膜
厚の２分の１程度にわたる部分を除去する。このため、
このエッチング工程では、フッ化水素水のエッチングレ
ートからエッチング時間を計算して、時間制御を行う。
【００８０】次に、残存したシリコン窒化膜３０ａをマ
スクにして、初期溝３６を形成したシリコン酸化膜２８
ａを異方性エッチングによりパターニングする。例え
ば、この異方性エッチングは、ＲＩＥ法により行う。こ
の異方性エッチングは、シリコン窒化膜１６を終点検出
用の膜として用いている。この異方性エッチングの結
果、溝３８が形成され、シリコン酸化膜２８ｂが残存す
る（図１１（Ｃ））。形成した溝３８の上方部分は初期
溝３６を反映した構造となる。また、形成した溝３８の
下方部分は主面１８ａに対してほぼ垂直な壁面を有した
円筒構造となる。上述したように、初期溝３６の開口面
積をキャパシタパタン３４の占有面積に比べて大きくし
たので、この溝３８の開口面積はキャパシタパタン３４
の占有面積に比べて大きくなる。従って、フォトリソグ
ラフィの解像限界を越える大きさのパタンが形成され
る。
【００８１】次に、シリコン窒化膜３０ａを除去した後
に、溝３８の溝壁面部３８ａおよび溝底面部３８ｂにポ
リシリコン膜４０を成膜する（図１１（Ｄ））。ストレ
ージ電極となるポリシリコン膜４０には、導電性を持た
すために所定の不純物を拡散させてある。また、ポリシ
リコン膜４０をパターニングしてストレージ電極を形成
するために、ポリシリコン膜４０の上にシリコン酸化膜
４２を形成する（図１１（Ｄ））。
【００８２】次に、形成したシリコン酸化膜４２の全面
エッチバックを行う。この全面エッチバックにより、シ
リコン酸化膜４２の上部を除去して、ポリシリコン膜４
０の表面の一部を露出させる。この結果、溝３８の内側
部分にシリコン酸化膜４２ａが残存する（図１２
（Ａ））。
【００８３】次に、残存したシリコン酸化膜４２ａをマ
スクにして、ポリシリコン膜４０の全面エッチバックを
行う。このエッチバックにより、シリコン酸化膜２８ｂ
の上面に堆積しているポリシリコン膜４０の部分が除去
される。ポリシリコン膜４０は、溝３８の溝壁面部３８
ａおよび溝底面部３８ｂのみに残存する。この残存した
ポリシリコン膜４０がストレージ電極２０となる（図１
２（Ｂ））。
【００８４】続いて、シリコン窒化膜１６をストッパと
して、シリコン酸化膜２８ｂおよび４２ａを、例えばフ
ッ化水素水により選択的に除去する。そして、ストレー
ジ電極２０の表面にキャパシタ絶縁膜２２を形成する。
さらに、キャパシタ絶縁膜２２の表面に、不純物を拡散
したポリシリコン膜を成膜してセルプレート電極２４を
形成する（図１２（Ｃ））。このようにして、円筒型の
メモリセルが形成される。
【００８５】従って、この実施の形態の半導体装置で
は、下地１８の主面１８ａ側からシリコン酸化膜２８の
上面側にわたる範囲内の少なくとも一部の位置で、溝３
８の開口の面積をキャパシタパタン３４の占有面積に比
べて大きくすることにより、溝壁面部３８ａにポリシリ
コン膜４０を成膜して得たストレージ電極２０の壁部２
０ａで画成される開口部２６の面積を通常より大きくし
てある（図１０）。また、上述した構成を実現するため
に、ストレージ電極２０の上端側の開口部２６の面積
が、下地１８から離間するに従い大きくなるように、ス
トレージ電極２０の上端側の壁部２０ａを主面１８ａに
対して傾斜させてある（図１０）。
【００８６】以上説明したように、この実施の形態によ
れば、等方性エッチングを利用することにより、フォト
リソグラフィの解像限界を越えた大きさのパタンを形成
することができる。すなわち、ストレージ電極２０とな
るポリシリコン膜４０を堆積させる溝３８の開口の面積
を、フォトリソグラフィの解像度で規定されるキャパシ
タパタン３４の占有面積に比べて大きく形成することが
できる。よって、メモリセル部と周辺回路部との段差を
フォトリソグラフィが困難になるほど大きくしなくても
十分な容量のキャパシタが得られ、高歩留りのメモリセ
ルを作成することが期待できる。
【００８７】また、壁部２０ａの一部を傾斜させること
により、キャパシタ面積の増加を図るとともに、メモリ
セル部と周辺回路部との段差をより低減させることがで
きる。第２の実施の形態の構成に比べると、壁部２０ａ
の傾斜部分の長さが小さいので、ストレージ電極２０が
剥離したり倒れにくくなる。
【００８８】さらに、第３の実施の形態では、溝３８を
形成するための異方性エッチング時の終点検出が困難で
不安定となるおそれがあるが、この実施の形態では上述
したようにシリコン窒化膜１６を終点検出用の膜として
用いることができる。従って、エッチングが容易にな
り、再現性も良くなる。
【００８９】〔第５の実施の形態〕次に、第５の実施の
形態の半導体装置の構成につき、図１３を参照して説明
する。図１３は、第５の実施の形態の半導体装置の構成
を示す断面図である。尚、図には、メモリセルの一部分
のみが示されており、半導体装置の主要構成のみが示さ
れているに過ぎず、例えば半導体基板などの図示を省略
してある。また、断面を表すハッチングの記入を一部省
略してある。また、第５の実施の形態では、第１の実施
の形態と異なる構成および工程について主として説明を
行い、重複する説明を省略する場合がある。
【００９０】図１３に示すように、この実施の形態の半
導体装置は、ストレージ電極２０の底部２０ｂの下面と
下地１８の主面１８ａとの間にも、キャパシタ絶縁膜２
２が形成されている。このため、ストレージ電極２０の
底部２０ｂと下地１８の主面１８ａとの間を所要の長さ
だけ離間させてある。
【００９１】図１４を参照して、この実施の形態の半導
体装置の製造方法につき説明する。図１４は、第５の実
施の形態の製造工程を示す断面図である。
【００９２】先ず、下地１９を形成する。このため、不
図示の半導体基板の上に例えば酸化シリコンで形成した
層間絶縁膜１０を形成する。この層間絶縁膜１０の上面
に、１０〜３０ｎｍの膜厚のシリコン窒化膜１６をＣＶ
Ｄ法により成膜する。また、シリコン窒化膜１６の上
に、５０〜２００ｎｍの膜厚のシリコン酸化膜４４をＣ
ＶＤ法により成膜する。このシリコン酸化膜４４の上
に、１０〜３０ｎｍの膜厚のシリコン窒化膜４６をＣＶ
Ｄ法により成膜する。続いて、これら層間絶縁膜１０、
シリコン窒化膜１６、シリコン酸化膜４４およびシリコ
ン窒化膜４６を貫通して半導体基板の上面にまで達する
セルコンタクト孔１２を形成する。このセルコンタクト
孔１２の内部に、所定の不純物を拡散させたポリシリコ
ンを埋め込むことにより、プラグ１４を形成する。以上
説明した構造の層間絶縁膜１０、プラグ１４、シリコン
窒化膜１６、シリコン酸化膜４４およびシリコン窒化膜
４６を下地１９とし、この下地１９の主面１９ａ上にキ
ャパシタ構造を形成する。
【００９３】次に、下地１９の主面１９ａ上にシリコン
酸化膜２８、シリコン窒化膜３０およびレジスト膜３２
を順次に成膜する。また、レジスト膜３２には、フォト
リソグラフィによってキャパシタパタン３４を形成する
（図１４（Ａ））。すなわち、円形状の開口パタンをレ
ジスト膜３２に形成する。
【００９４】次に、シリコン酸化膜２８に溝３８を形成
し、この溝３８の溝壁面部３８ａおよび溝底面部３８ｂ
にポリシリコン膜４０を成膜する。また、ポリシリコン
膜４０をパターニングしてストレージ電極を形成するた
めに、ポリシリコン膜４０の上にシリコン酸化膜４２を
形成し、このシリコン酸化膜４２の上部を全面エッチバ
ックにより除去する（図２（Ｃ）〜図３（Ａ）参照）。
これらの工程は第１の実施の形態の製造工程と同様であ
るから、説明を省略する。
【００９５】次に、残存したシリコン酸化膜４２ａをマ
スクにして、ポリシリコン膜４０の全面エッチバックを
行う。このエッチバックにより、シリコン酸化膜２８ａ
の上面に堆積しているポリシリコン膜４０の部分が除去
される。ポリシリコン膜４０は、溝３８の溝壁面部３８
ａおよび溝底面部３８ｂのみに残存する。この残存した
ポリシリコン膜４０がストレージ電極２０となる（図１
４（Ｂ））。
【００９６】続いて、シリコン窒化膜４６をストッパと
して、シリコン酸化膜２８ａおよび４２ａを、例えばフ
ッ化水素水により選択的に除去する（図１４（Ｃ））。
この結果、下地１９の主面１９ａの一部が露出する。続
いて、リン酸溶液を用いてシリコン窒化膜４６を除去す
る。また、シリコン窒化膜１６をストッパとして、シリ
コン酸化膜４４を、例えばフッ化水素水により選択的に
除去する（図１４（Ｄ））。この結果、ストレージ電極
２０の底部の下面とプラグ１４の表面の一部とが露出
し、これらの表面積がキャパシタ面積の増加に寄与す
る。また、残存した層間絶縁膜１０、プラグ１４および
シリコン窒化膜１６を新たな下地１８とする。
【００９７】そして、ストレージ電極２０の表面および
露出したプラグ１４の表面にキャパシタ絶縁膜２２を形
成する。さらに、キャパシタ絶縁膜２２の表面に、不純
物を拡散したポリシリコン膜を成膜してセルプレート電
極２４を形成する（図１４（Ｅ））。このようにして、
円筒型のメモリセルが形成される。
【００９８】従って、この実施の形態の半導体装置で
は、溝３８の開口の面積をキャパシタパタン３４の占有
面積に比べて大きくすることにより、溝壁面部３８ａに
ポリシリコン膜４０を成膜して得たストレージ電極２０
の壁部２０ａで画成される開口部２６の面積を通常より
大きくしてある（図１３）。また、ストレージ電極２０
の底部２０ｂの下面と主面１８ａとの間にも、キャパシ
タ絶縁膜２２が形成されている（図１３）。
【００９９】以上説明したように、この実施の形態によ
れば、等方性エッチングを利用することにより、フォト
リソグラフィの解像限界を越えた大きさのパタンを形成
することができる。すなわち、ストレージ電極２０とな
るポリシリコン膜４０を堆積させる溝３８の開口の面積
を、フォトリソグラフィの解像度で規定されるキャパシ
タパタン３４の占有面積に比べて大きく形成することが
できる。よって、メモリセル部と周辺回路部との段差を
フォトリソグラフィが困難になるほど大きくしなくても
十分な容量のキャパシタが得られ、高歩留りのメモリセ
ルを作成することが期待できる。また、ストレージ電極
２０の底部２０ｂの下面側にもキャパシタ絶縁膜２２を
形成してあるので、それだけキャパシタ面積が増加し、
容量を増大させることができる。
【０１００】〔第６の実施の形態〕次に、第６の実施の
形態の半導体装置の構成につき、図１５を参照して説明
する。図１５は、第６の実施の形態の半導体装置の構成
を示す断面図である。尚、図には、メモリセルの一部分
のみが示されており、半導体装置の主要構成のみが示さ
れているに過ぎず、例えば半導体基板などの図示を省略
してある。また、断面を表すハッチングの記入を一部省
略してある。また、第６の実施の形態では、第２の実施
の形態と異なる構成および工程について主として説明を
行い、重複する説明を省略する場合がある。
【０１０１】図１５に示すように、この実施の形態の半
導体装置は、ストレージ電極２０の壁部２０ａを下地１
８の主面１８ａに対して傾斜させてある。この壁部２０
ａで画成される開口部２６の面積は、下地１８から離間
するにつれて大きくなるように、壁部２０ａが末広がり
形状の筒面となるように形成されている。また、ストレ
ージ電極２０の底部２０ｂの下面と下地１８の主面１８
ａとの間にも、キャパシタ絶縁膜２２が形成されてい
る。このため、ストレージ電極２０の底部２０ｂと下地
１８の主面１８ａとの間を所要の長さだけ離間させてあ
る。
【０１０２】図１６を参照して、この実施の形態の半導
体装置の製造方法につき説明する。図１６は、第６の実
施の形態の製造工程を示す断面図である。
【０１０３】先ず、下地１９を形成する。この工程は第
５の実施の形態と同様に行えば良いので、説明を省略す
る。次に、下地１９の主面１９ａ上にシリコン酸化膜２
８、シリコン窒化膜３０およびレジスト膜３２を順次に
成膜する。また、レジスト膜３２には、フォトリソグラ
フィによってキャパシタパタン３４を形成する（図１６
（Ａ））。すなわち、円形状の開口パタンをレジスト膜
３２に形成する。
【０１０４】次に、シリコン酸化膜２８に溝３８を形成
し、この溝３８の溝壁面部３８ａおよび溝底面部３８ｂ
にポリシリコン膜４０を成膜する。また、ポリシリコン
膜４０をパターニングしてストレージ電極を形成するた
めに、ポリシリコン膜４０の上にシリコン酸化膜４２を
形成し、このシリコン酸化膜４２の上部を全面エッチバ
ックにより除去する（図５（Ｃ）〜図６（Ａ）参照）。
これらの工程は第２の実施の形態の製造工程と同様であ
るから、説明を省略する。
【０１０５】次に、残存したシリコン酸化膜４２ａをマ
スクにして、ポリシリコン膜４０の全面エッチバックを
行う。このエッチバックにより、シリコン酸化膜２８ａ
の上面に堆積しているポリシリコン膜４０の部分が除去
される。ポリシリコン膜４０は、溝３８の溝壁面部３８
ａおよび溝底面部３８ｂのみに残存する。この残存した
ポリシリコン膜４０がストレージ電極２０となる（図１
６（Ｂ））。
【０１０６】続いて、シリコン窒化膜４６をストッパと
して、シリコン酸化膜２８ａおよび４２ａを、例えばフ
ッ化水素水により選択的に除去する（図１６（Ｃ））。
この結果、下地１９の主面１９ａの一部が露出する。続
いて、リン酸溶液を用いてシリコン窒化膜４６を除去す
る。また、シリコン窒化膜１６をストッパとして、シリ
コン酸化膜４４を、例えばフッ化水素水により選択的に
除去する（図１６（Ｄ））。この結果、ストレージ電極
２０の底部の下面とプラグ１４の表面の一部とが露出
し、これらの表面積がキャパシタ面積の増加に寄与す
る。また、残存した層間絶縁膜１０、プラグ１４および
シリコン窒化膜１６を新たな下地１８とする。
【０１０７】そして、ストレージ電極２０の表面および
露出したプラグ１４の表面にキャパシタ絶縁膜２２を形
成する。さらに、キャパシタ絶縁膜２２の表面に、不純
物を拡散したポリシリコン膜を成膜してセルプレート電
極２４を形成する（図１６（Ｅ））。このようにして、
円筒型のメモリセルが形成される。
【０１０８】従って、この実施の形態の半導体装置で
は、溝３８の開口の面積をキャパシタパタン３４の占有
面積に比べて大きくすることにより、溝壁面部３８ａに
ポリシリコン膜４０を成膜して得たストレージ電極２０
の壁部２０ａで画成される開口部２６の面積を通常より
大きくしてある（図１５）。また、ストレージ電極２０
の底部２０ｂの下面と主面１８ａとの間にも、キャパシ
タ絶縁膜２２が形成されている（図１５）。
【０１０９】従って、この実施の形態の半導体装置で
は、下地１８の主面１８ａ側からシリコン酸化膜２８ａ
の上面側にわたる範囲内の少なくとも一部の位置で、溝
３８の開口の面積をキャパシタパタン３４の占有面積に
比べて大きくすることにより、溝壁面部３８ａにポリシ
リコン膜４０を成膜して得たストレージ電極２０の壁部
２０ａで画成される開口部２６の面積を通常より大きく
してある（図１５）。また、上述した構成を実現するた
めに、開口部２６の面積が下地１８から離間するに従い
大きくなるように、壁部２０ａを主面１８ａに対して傾
斜させてある（図１５）。また、ストレージ電極２０の
底部２０ｂの下面と主面１８ａとの間にも、キャパシタ
絶縁膜２２が形成されている（図１５）。
【０１１０】以上説明したように、この実施の形態によ
れば、等方性エッチングを利用することにより、フォト
リソグラフィの解像限界を越えた大きさのパタンを形成
することができる。すなわち、ストレージ電極２０とな
るポリシリコン膜４０を堆積させる溝３８の開口の面積
を、フォトリソグラフィの解像度で規定されるキャパシ
タパタン３４の占有面積に比べて大きく形成することが
できる。よって、メモリセル部と周辺回路部との段差を
フォトリソグラフィが困難になるほど大きくしなくても
十分な容量のキャパシタが得られ、高歩留りのメモリセ
ルを作成することが期待できる。また、壁部２０ａを傾
斜させることにより、キャパシタ面積の増加を図るとと
もに、メモリセル部と周辺回路部との段差をより低減さ
せることができる。また、ストレージ電極２０の底部２
０ｂの下面側にもキャパシタ絶縁膜２２を形成してある
ので、それだけキャパシタ面積が増加し、容量を増大さ
せることができる。
【０１１１】〔第７の実施の形態〕次に、第７の実施の
形態の半導体装置の構成につき、図１７を参照して説明
する。図１７は、第７の実施の形態の半導体装置の構成
を示す断面図である。尚、図には、メモリセルの一部分
のみが示されており、半導体装置の主要構成のみが示さ
れているに過ぎず、例えば半導体基板などの図示を省略
してある。また、断面を表すハッチングの記入を一部省
略してある。また、第７の実施の形態では、第３の実施
の形態と異なる構成および工程について主として説明を
行い、重複する説明を省略する場合がある。
【０１１２】図１７に示すように、この実施の形態の半
導体装置は、ストレージ電極２０の壁部２０ａの下方部
分を下地１８の主面１８ａに対して傾斜させてある。こ
の壁部２０ａで画成される開口部２６の面積は、下地１
８から離間するにつれて大きくなるように、壁部２０ａ
の下方部分が末広がり形状の筒面となるように形成され
ている。この下方部分の上端に接続する壁部２０ａの上
方部分は、通常の円筒面となるように、主面１８ａに対
してほぼ垂直に設けられている。また、ストレージ電極
２０の底部２０ｂの下面と下地１８の主面１８ａとの間
にも、キャパシタ絶縁膜２２が形成されている。このた
め、ストレージ電極２０の底部２０ｂと下地１８の主面
１８ａとの間を所要の長さだけ離間させてある。
【０１１３】図１８を参照して、この実施の形態の半導
体装置の製造方法につき説明する。図１８は、第７の実
施の形態の製造工程を示す断面図である。
【０１１４】先ず、下地１９を形成する。この工程は第
５の実施の形態と同様に行えば良いので、説明を省略す
る。次に、下地１９の主面１９ａ上にシリコン酸化膜２
８、シリコン窒化膜３０およびレジスト膜３２を順次に
成膜する。また、レジスト膜３２には、フォトリソグラ
フィによってキャパシタパタン３４を形成する（図１８
（Ａ））。すなわち、円形状の開口パタンをレジスト膜
３２に形成する。
【０１１５】次に、シリコン酸化膜２８に溝３８を形成
し、この溝３８の溝壁面部３８ａおよび溝底面部３８ｂ
にポリシリコン膜４０を成膜する。また、ポリシリコン
膜４０をパターニングしてストレージ電極を形成するた
めに、ポリシリコン膜４０の上にシリコン酸化膜４２を
形成し、このシリコン酸化膜４２の上部を全面エッチバ
ックにより除去する（図８（Ｃ）〜図９（Ａ）参照）。
これらの工程は第３の実施の形態の製造工程と同様であ
るから、説明を省略する。
【０１１６】次に、残存したシリコン酸化膜４２ａをマ
スクにして、ポリシリコン膜４０の全面エッチバックを
行う。このエッチバックにより、シリコン酸化膜２８ａ
の上面に堆積しているポリシリコン膜４０の部分が除去
される。ポリシリコン膜４０は、溝３８の溝壁面部３８
ａおよび溝底面部３８ｂのみに残存する。この残存した
ポリシリコン膜４０がストレージ電極２０となる（図１
８（Ｂ））。
【０１１７】続いて、シリコン窒化膜４６をストッパと
して、シリコン酸化膜２８ａおよび４２ａを、例えばフ
ッ化水素水により選択的に除去する（図１８（Ｃ））。
この結果、下地１９の主面１９ａの一部が露出する。続
いて、リン酸溶液を用いてシリコン窒化膜４６を除去す
る。また、シリコン窒化膜１６をストッパとして、シリ
コン酸化膜４４を、例えばフッ化水素水により選択的に
除去する（図１８（Ｄ））。この結果、ストレージ電極
２０の底部の下面とプラグ１４の表面の一部とが露出
し、これらの表面積がキャパシタ面積の増加に寄与す
る。また、残存した層間絶縁膜１０、プラグ１４および
シリコン窒化膜１６を新たな下地１８とする。
【０１１８】そして、ストレージ電極２０の表面および
露出したプラグ１４の表面にキャパシタ絶縁膜２２を形
成する。さらに、キャパシタ絶縁膜２２の表面に、不純
物を拡散したポリシリコン膜を成膜してセルプレート電
極２４を形成する（図１８（Ｅ））。このようにして、
円筒型のメモリセルが形成される。
【０１１９】従って、この実施の形態の半導体装置で
は、下地１８の主面１８ａ側からシリコン酸化膜２８ａ
の上面側にわたる範囲内の少なくとも一部の位置で、溝
３８の開口の面積をキャパシタパタン３４の占有面積に
比べて大きくすることにより、溝壁面部３８ａにポリシ
リコン膜４０を成膜して得たストレージ電極２０の壁部
２０ａで画成される開口部２６の面積を通常より大きく
してある（図１７）。また、上述した構成を実現するた
めに、下地１８に近い側の開口部２６の面積が、当該下
地１８から離間するに従い大きくなるように、当該下地
１８に近い側の壁部２０ａを主面１８ａに対して傾斜さ
せてある（図１７）。また、ストレージ電極２０の底部
２０ｂの下面と主面１８ａとの間にも、キャパシタ絶縁
膜２２が形成されている（図１７）。
【０１２０】以上説明したように、この実施の形態によ
れば、等方性エッチングを利用することにより、フォト
リソグラフィの解像限界を越えた大きさのパタンを形成
することができる。すなわち、ストレージ電極２０とな
るポリシリコン膜４０を堆積させる溝３８の開口の面積
を、フォトリソグラフィの解像度で規定されるキャパシ
タパタン３４の占有面積に比べて大きく形成することが
できる。よって、メモリセル部と周辺回路部との段差を
フォトリソグラフィが困難になるほど大きくしなくても
十分な容量のキャパシタが得られ、高歩留りのメモリセ
ルを作成することが期待できる。また、壁部２０ａを傾
斜させることにより、キャパシタ面積の増加を図るとと
もに、メモリセル部と周辺回路部との段差をより低減さ
せることができる。また、ストレージ電極２０の底部２
０ｂの下面側にもキャパシタ絶縁膜２２を形成してある
ので、それだけキャパシタ面積が増加し、容量を増大さ
せることができる。
【０１２１】また、壁部２０ａの一部を傾斜させること
により、キャパシタ面積の増加を図るとともに、メモリ
セル部と周辺回路部との段差をより低減させることがで
きる。第６の実施の形態の構成に比べると、壁部２０ａ
の傾斜部分の長さが小さいので、ストレージ電極２０が
剥離したり倒れにくくなる。
【０１２２】〔第８の実施の形態〕次に、第８の実施の
形態の半導体装置の構成につき、図１９を参照して説明
する。図１９は、第８の実施の形態の半導体装置の構成
を示す断面図である。尚、図には、メモリセルの一部分
のみが示されており、半導体装置の主要構成のみが示さ
れているに過ぎず、例えば半導体基板などの図示を省略
してある。また、断面を表すハッチングの記入を一部省
略してある。また、第８の実施の形態では、第４の実施
の形態と異なる構成および工程について主として説明を
行い、重複する説明を省略する場合がある。
【０１２３】図１９に示すように、この実施の形態の半
導体装置は、ストレージ電極２０の壁部２０ａの上方部
分を下地１８の主面１８ａに対して傾斜させてある。こ
の壁部２０ａで画成される開口部２６の面積は、下地１
８から離間するにつれて大きくなるように、壁部２０ａ
の上方部分が末広がり形状の筒面となるように形成され
ている。この上方部分の下端に接続する壁部２０ａの下
方部分は、通常の円筒面となるように、主面１８ａに対
してほぼ垂直に設けられている。また、ストレージ電極
２０の底部２０ｂの下面と下地１８の主面１８ａとの間
にも、キャパシタ絶縁膜２２が形成されている。このた
め、ストレージ電極２０の底部２０ｂと下地１８の主面
１８ａとの間を所要の長さだけ離間させてある。
【０１２４】図２０を参照して、この実施の形態の半導
体装置の製造方法につき説明する。図２０は、第８の実
施の形態の製造工程を示す断面図である。
【０１２５】先ず、下地１９を形成する。この工程は第
５の実施の形態と同様に行えば良いので、説明を省略す
る。次に、下地１９の主面１９ａ上にシリコン酸化膜２
８、シリコン窒化膜３０およびレジスト膜３２を順次に
成膜する。また、レジスト膜３２には、フォトリソグラ
フィによってキャパシタパタン３４を形成する（図２０
（Ａ））。すなわち、円形状の開口パタンをレジスト膜
３２に形成する。
【０１２６】次に、シリコン酸化膜２８に溝３８を形成
し、この溝３８の溝壁面部３８ａおよび溝底面部３８ｂ
にポリシリコン膜４０を成膜する。また、ポリシリコン
膜４０をパターニングしてストレージ電極を形成するた
めに、ポリシリコン膜４０の上にシリコン酸化膜４２を
形成し、このシリコン酸化膜４２の上部を全面エッチバ
ックにより除去する（図１１（Ｃ）〜図１２（Ａ）参
照）。これらの工程は第４の実施の形態の製造工程と同
様であるから、説明を省略する。
【０１２７】次に、残存したシリコン酸化膜４２ａをマ
スクにして、ポリシリコン膜４０の全面エッチバックを
行う。このエッチバックにより、シリコン酸化膜２８ａ
の上面に堆積しているポリシリコン膜４０の部分が除去
される。ポリシリコン膜４０は、溝３８の溝壁面部３８
ａおよび溝底面部３８ｂのみに残存する。この残存した
ポリシリコン膜４０がストレージ電極２０となる（図２
０（Ｂ））。
【０１２８】続いて、シリコン窒化膜４６をストッパと
して、シリコン酸化膜２８ａおよび４２ａを、例えばフ
ッ化水素水により選択的に除去する（図２０（Ｃ））。
この結果、下地１９の主面１９ａの一部が露出する。続
いて、リン酸溶液を用いてシリコン窒化膜４６を除去す
る。また、シリコン窒化膜１６をストッパとして、シリ
コン酸化膜４４を、例えばフッ化水素水により選択的に
除去する（図２０（Ｄ））。この結果、ストレージ電極
２０の底部の下面とプラグ１４の表面の一部とが露出
し、これらの表面積がキャパシタ面積の増加に寄与す
る。また、残存した層間絶縁膜１０、プラグ１４および
シリコン窒化膜１６を新たな下地１８とする。
【０１２９】そして、ストレージ電極２０の表面および
露出したプラグ１４の表面にキャパシタ絶縁膜２２を形
成する。さらに、キャパシタ絶縁膜２２の表面に、不純
物を拡散したポリシリコン膜を成膜してセルプレート電
極２４を形成する（図２０（Ｅ））。このようにして、
円筒型のメモリセルが形成される。
【０１３０】従って、この実施の形態の半導体装置で
は、溝３８の開口の面積をキャパシタパタン３４の占有
面積に比べて大きくすることにより、溝壁面部３８ａに
ポリシリコン膜４０を成膜して得たストレージ電極２０
の壁部２０ａで画成される開口部２６の面積を通常より
大きくしてある（図１９）。また、ストレージ電極２０
の底部２０ｂの下面と主面１８ａとの間にも、キャパシ
タ絶縁膜２２が形成されている（図１９）。
【０１３１】従って、この実施の形態の半導体装置で
は、下地１８の主面１８ａ側からシリコン酸化膜２８ａ
の上面側にわたる範囲内の少なくとも一部の位置で、溝
３８の開口の面積をキャパシタパタン３４の占有面積に
比べて大きくすることにより、溝壁面部３８ａにポリシ
リコン膜４０を成膜して得たストレージ電極２０の壁部
２０ａで画成される開口部２６の面積を通常より大きく
してある（図１９）。また、上述した構成を実現するた
めに、ストレージ電極２０の上端側の開口部２６の面積
が、下地１８から離間するに従い大きくなるように、ス
トレージ電極２０の上端側の壁部２０ａを主面１８ａに
対して傾斜させてある（図１９）。また、ストレージ電
極２０の底部２０ｂの下面と主面１８ａとの間にも、キ
ャパシタ絶縁膜２２が形成されている（図１９）。
【０１３２】以上説明したように、この実施の形態によ
れば、等方性エッチングを利用することにより、フォト
リソグラフィの解像限界を越えた大きさのパタンを形成
することができる。すなわち、ストレージ電極２０とな
るポリシリコン膜４０を堆積させる溝３８の開口の面積
を、フォトリソグラフィの解像度で規定されるキャパシ
タパタン３４の占有面積に比べて大きく形成することが
できる。よって、メモリセル部と周辺回路部との段差を
フォトリソグラフィが困難になるほど大きくしなくても
十分な容量のキャパシタが得られ、高歩留りのメモリセ
ルを作成することが期待できる。また、壁部２０ａを傾
斜させることにより、キャパシタ面積の増加を図るとと
もに、メモリセル部と周辺回路部との段差をより低減さ
せることができる。また、ストレージ電極２０の底部２
０ｂの下面側にもキャパシタ絶縁膜２２を形成してある
ので、それだけキャパシタ面積が増加し、容量を増大さ
せることができる。
【０１３３】また、壁部２０ａの一部を傾斜させること
により、キャパシタ面積の増加を図るとともに、メモリ
セル部と周辺回路部との段差をより低減させることがで
きる。第６の実施の形態の構成に比べると、壁部２０ａ
の傾斜部分の長さが小さいので、ストレージ電極２０が
剥離したり倒れにくくなる。
【０１３４】さらに、第７の実施の形態では、溝３８を
形成するための異方性エッチング時の終点検出が困難で
不安定となるおそれがあるが、この実施の形態では上述
したように（第４の実施の形態で説明したように）シリ
コン窒化膜１６を終点検出用の膜として用いることがで
きる。従って、エッチングが容易になり、再現性も良く
なる。
【０１３５】
【発明の効果】この発明の半導体装置の製造方法によれ
ば、等方性エッチングを利用することにより、下部電極
となる導電体膜を堆積させる溝の開口の面積を、フォト
リソグラフィの解像度で規定されるキャパシタパタンの
面積に比べて大きく形成することができる。よって、メ
モリセル部と周辺回路部との段差をフォトリソグラフィ
が困難になるほど大きくしなくても、十分な容量のキャ
パシタを作成することができる。
【図面の簡単な説明】
【図１】第１の実施の形態の半導体装置の構成を示す図
である。
【図２】第１の実施の形態の製造工程を示す図である。
【図３】図２に続く、第１の実施の形態の製造工程を示
す図である。
【図４】第２の実施の形態の半導体装置の構成を示す図
である。
【図５】第２の実施の形態の製造工程を示す図である。
【図６】図５に続く、第２の実施の形態の製造工程を示
す図である。
【図７】第３の実施の形態の半導体装置の構成を示す図
である。
【図８】第３の実施の形態の製造工程を示す図である。
【図９】図８に続く、第３の実施の形態の製造工程を示
す図である。
【図１０】第４の実施の形態の半導体装置の構成を示す
図である。
【図１１】第４の実施の形態の製造工程を示す図であ
る。
【図１２】図１１に続く、第４の実施の形態の製造工程
を示す図である。
【図１３】第５の実施の形態の半導体装置の構成を示す
図である。
【図１４】第５の実施の形態の製造工程を示す図であ
る。
【図１５】第６の実施の形態の半導体装置の構成を示す
図である。
【図１６】第６の実施の形態の製造工程を示す図であ
る。
【図１７】第７の実施の形態の半導体装置の構成を示す
図である。
【図１８】第７の実施の形態の製造工程を示す図であ
る。
【図１９】第８の実施の形態の半導体装置の構成を示す
図である。
【図２０】第８の実施の形態の製造工程を示す図であ
る。
【図２１】従来の製造工程を示す図である。
【図２２】図２１に続く、従来の製造工程を示す図であ
る。
【符号の説明】
１０：層間絶縁膜 １２：セルコンタクト孔 １４：プラグ １６：シリコン窒化膜 １８，１９：下地 １８ａ，１９ａ：主面 ２０：ストレージ電極 ２０ａ：壁部 ２０ｂ：底部 ２２：キャパシタ絶縁膜 ２４：セルプレート電極 ２６：開口部 ２８，２８ａ，２８ｂ：シリコン酸化膜 ３０，３０ａ：シリコン窒化膜 ３２：レジスト膜 ３４：キャパシタパタン ３５：準初期溝 ３６：初期溝 ３８：溝 ３８ａ：溝壁面部 ３８ｂ：溝底面部 ４０：ポリシリコン膜 ４２，４２ａ：シリコン酸化膜 ４４：シリコン酸化膜 ４６：シリコン窒化膜

Claims (12)

    【特許請求の範囲】
  1. 【請求項１】 下地の主面上に絶縁体膜およびレジスト
    膜を形成し、該レジスト膜にフォトリソグラフィにより
    キャパシタパタンを形成し、該キャパシタパタンが形成
    されたレジスト膜をマスクにして前記絶縁体膜のエッチ
    ングを行って溝を形成し、該溝の溝壁面部および溝底面
    部に導電体膜を成膜して得た下部電極を有したキャパシ
    タを具える半導体装置において、 前記溝の開口の面積を前記キャパシタパタンの占有面積
    に比べて大きくすることにより、前記溝壁面部に導電体
    膜を成膜して得た下部電極の壁部で画成される開口部の
    面積を通常より大きくしてあることを特徴とする半導体
    装置。
  2. 【請求項２】 請求項１に記載の半導体装置において、 前記開口部の面積を、前記フォトリソグラフィの解像限
    界で規定される面積に比べて大きくしてあることを特徴
    とする半導体装置。
  3. 【請求項３】 下地の主面上に絶縁体膜およびレジスト
    膜を形成し、該レジスト膜にフォトリソグラフィにより
    キャパシタパタンを形成し、該キャパシタパタンが形成
    されたレジスト膜をマスクにして前記絶縁体膜のエッチ
    ングを行って溝を形成し、該溝の溝壁面部および溝底面
    部に導電体膜を成膜して得た下部電極を有したキャパシ
    タを具える半導体装置において、 前記下地の主面側から前記絶縁体膜の上面側にわたる範
    囲内の少なくとも一部の位置で、前記溝の開口の面積を
    前記キャパシタパタンの占有面積に比べて大きくするこ
    とにより、前記溝壁面部に導電体膜を成膜して得た下部
    電極の壁部で画成される開口部の面積を通常より大きく
    してあることを特徴とする半導体装置。
  4. 【請求項４】 請求項３に記載の半導体装置において、 前記開口部の面積が前記下地から離間するに従い大きく
    なるように、前記壁部を前記主面に対して傾斜させてあ
    ることを特徴とする半導体装置。
  5. 【請求項５】 請求項３に記載の半導体装置において、 前記下地に近い側の前記開口部の面積が、当該下地から
    離間するに従い大きくなるように、当該下地に近い側の
    前記壁部を前記主面に対して傾斜させてあることを特徴
    とする半導体装置。
  6. 【請求項６】 請求項３に記載の半導体装置において、 前記下部電極の上端側の開口部の面積が、前記下地から
    離間するに従い大きくなるように、前記下部電極の上端
    側の前記壁部を前記主面に対して傾斜させてあることを
    特徴とする半導体装置。
  7. 【請求項７】 請求項１から請求項６のいずれか一項に
    記載の半導体装置において、 前記溝底面部に導電体膜を成膜して得た下部電極の底部
    の下面と前記主面との間に、キャパシタ絶縁膜が形成さ
    れていることを特徴とする半導体装置。
  8. 【請求項８】 下部電極、キャパシタ絶縁膜および上部
    電極で構成されたキャパシタを具える半導体装置を作成
    するに当たり、 下地の主面上に第１絶縁体膜、第２絶縁体膜およびレジ
    スト膜を順次に形成する工程と、 フォトリソグラフィによって前記レジスト膜にキャパシ
    タパタンを形成する工程と、 前記キャパシタパタンを形成したレジスト膜をマスクに
    して、前記第２および第１絶縁体膜を異方性エッチング
    により前記下地の主面が露出するまで順次にパターニン
    グすることにより、前記第１絶縁体膜に初期溝を形成す
    る工程と、 前記残存した第２絶縁体膜をマスクにして、前記残存し
    た第１絶縁体膜を等方性エッチングによりパターニング
    することにより、前記初期溝の溝壁面部を削って後退さ
    せ、前記第１絶縁体膜に溝を形成する工程と、 前記溝の溝壁面部および溝底面部に導電体膜を成膜する
    工程と、 前記導電体膜をパターニングして下部電極を形成する工
    程と、 前記下部電極の上にキャパシタ絶縁膜および上部電極を
    順次に形成する工程とを含むことを特徴とする半導体装
    置の製造方法。
  9. 【請求項９】 下部電極、キャパシタ絶縁膜および上部
    電極で構成されたキャパシタを具える半導体装置を作成
    するに当たり、 下地の主面上に第１絶縁体膜、第２絶縁体膜およびレジ
    スト膜を順次に形成する工程と、 フォトリソグラフィによって前記レジスト膜にキャパシ
    タパタンを形成する工程と、 前記キャパシタパタンを形成したレジスト膜をマスクに
    して、前記第２絶縁体膜を異方性エッチングにより前記
    第１絶縁体膜の上面が露出するまでパターニングするこ
    とにより、前記第２絶縁体膜に初期溝を形成する工程
    と、 前記初期溝を形成した第２絶縁体膜をマスクにして、前
    記第１絶縁体膜を等方性エッチングにより前記下地の主
    面が露出するまでパターニングすることにより、前記第
    １絶縁体膜に溝を形成する工程と、 前記溝の溝壁面部および溝底面部に導電体膜を成膜する
    工程と、 前記導電体膜をパターニングして下部電極を形成する工
    程と、 前記下部電極の上にキャパシタ絶縁膜および上部電極を
    順次に形成する工程とを含むことを特徴とする半導体装
    置の製造方法。
  10. 【請求項１０】 下部電極、キャパシタ絶縁膜および上
    部電極で構成されたキャパシタを具える半導体装置を作
    成するに当たり、 下地の主面上に第１絶縁体膜、第２絶縁体膜およびレジ
    スト膜を順次に形成する工程と、 フォトリソグラフィによって前記レジスト膜にキャパシ
    タパタンを形成する工程と、 前記キャパシタパタンを形成したレジスト膜をマスクに
    して、前記第２および第１絶縁体膜を異方性エッチング
    により当該第１絶縁体膜の途中まで順次にパターニング
    することにより、前記第１絶縁体膜に初期溝を形成する
    工程と、 前記残存した第２絶縁体膜をマスクにして、前記初期溝
    を形成した第１絶縁体膜を等方性エッチングにより前記
    下地の主面が露出するまでパターニングすることによ
    り、前記第１絶縁体膜に溝を形成する工程と、 前記溝の溝壁面部および溝底面部に導電体膜を成膜する
    工程と、 前記導電体膜をパターニングして下部電極を形成する工
    程と、 前記下部電極の上にキャパシタ絶縁膜および上部電極を
    順次に形成する工程とを含むことを特徴とする半導体装
    置の製造方法。
  11. 【請求項１１】 下部電極、キャパシタ絶縁膜および上
    部電極で構成されたキャパシタを具える半導体装置を作
    成するに当たり、 下地の主面上に第１絶縁体膜、第２絶縁体膜およびレジ
    スト膜を順次に形成する工程と、 フォトリソグラフィによって前記レジスト膜にキャパシ
    タパタンを形成する工程と、 前記キャパシタパタンを形成したレジスト膜をマスクに
    して、前記第２絶縁体膜を異方性エッチングによりパタ
    ーニングすることにより、前記第２絶縁体膜に準初期溝
    を形成する工程と、 前記準初期溝を形成した第２絶縁体膜をマスクにして、
    前記第１絶縁体膜を等方性エッチングにより当該第１絶
    縁体膜の途中まで順次にパターニングすることにより、
    前記第１絶縁体膜に初期溝を形成する工程と、 前記残存した第２絶縁体膜をマスクにして、前記初期溝
    を形成した第１絶縁体膜を異方性エッチングにより前記
    下地の主面が露出するまでパターニングすることによ
    り、前記第１絶縁体膜に溝を形成する工程と、 前記溝の溝壁面部および溝底面部に導電体膜を成膜する
    工程と、 前記導電体膜をパターニングして下部電極を形成する工
    程と、 前記下部電極の上にキャパシタ絶縁膜および上部電極を
    順次に形成する工程とを含むことを特徴とする半導体装
    置の製造方法。
  12. 【請求項１２】 請求項８から請求項１１のいずれか一
    項に記載の半導体装置の製造方法において、 予め前記下地中に中間層としての第３絶縁体膜を形成し
    ておき、 前記下部電極を形成する工程と前記キャパシタ絶縁体膜
    を形成する工程との間に、前記下地の主面側を前記中間
    層が露出するまでエッチングにより除去する工程を含む
    ことを特徴とする半導体装置の製造方法。
JP10045719A 1998-02-26 1998-02-26 半導体装置およびその製造方法 Pending JPH11251540A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP10045719A JPH11251540A (ja) 1998-02-26 1998-02-26 半導体装置およびその製造方法
US09/216,883 US6448132B2 (en) 1998-02-26 1998-12-21 Semiconductor device having a lower electrode aperture that is larger than the photolithography resolution of the capacitor pattern

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP10045719A JPH11251540A (ja) 1998-02-26 1998-02-26 半導体装置およびその製造方法

Publications (1)

Publication Number Publication Date
JPH11251540A true JPH11251540A (ja) 1999-09-17

Family

ID=12727169

Family Applications (1)

Application Number Title Priority Date Filing Date
JP10045719A Pending JPH11251540A (ja) 1998-02-26 1998-02-26 半導体装置およびその製造方法

Country Status (2)

Country Link
US (1) US6448132B2 (ja)
JP (1) JPH11251540A (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006191025A (ja) * 2004-12-28 2006-07-20 Hynix Semiconductor Inc シリンダ構造のキャパシタを有する半導体メモリ装置の製造方法
US7247537B2 (en) 2003-08-18 2007-07-24 Samsung Electronics Co., Ltd. Semiconductor device including an improved capacitor and method for manufacturing the same

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001308287A (ja) * 2000-04-26 2001-11-02 Sharp Corp 半導体装置、及びその製造方法
JP3993972B2 (ja) * 2000-08-25 2007-10-17 富士通株式会社 半導体装置の製造方法と半導体装置
US7238609B2 (en) * 2003-02-26 2007-07-03 Matsushita Electric Industrial Co., Ltd. Method for fabricating semiconductor device
US9917027B2 (en) * 2015-12-30 2018-03-13 Globalfoundries Singapore Pte. Ltd. Integrated circuits with aluminum via structures and methods for fabricating the same

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5381365A (en) * 1990-01-26 1995-01-10 Mitsubishi Denki Kabushiki Kaisha Dynamic random access memory having stacked type capacitor and manufacturing method therefor
KR940009616B1 (ko) * 1991-09-09 1994-10-15 금성일렉트론 주식회사 홀 캐패시터 셀 및 그 제조방법
US5391511A (en) * 1992-02-19 1995-02-21 Micron Technology, Inc. Semiconductor processing method of producing an isolated polysilicon lined cavity and a method of forming a capacitor
US5208180A (en) * 1992-03-04 1993-05-04 Micron Technology, Inc. Method of forming a capacitor
US5238862A (en) * 1992-03-18 1993-08-24 Micron Technology, Inc. Method of forming a stacked capacitor with striated electrode
JP3172321B2 (ja) * 1993-04-26 2001-06-04 三洋電機株式会社 半導体記憶装置の製造方法
US5436188A (en) * 1994-04-26 1995-07-25 Industrial Technology Research Institute Dram cell process having elk horn shaped capacitor
JP2776331B2 (ja) * 1995-09-29 1998-07-16 日本電気株式会社 半導体装置およびその製造方法
US5683922A (en) * 1996-10-04 1997-11-04 United Microelectronics Corporation Method of fabricating a self-aligned contact
JP3466851B2 (ja) * 1997-01-20 2003-11-17 株式会社東芝 半導体装置及びその製造方法
US6104055A (en) * 1997-03-27 2000-08-15 Nec Corporation Semiconductor device with memory cell having a storage capacitor with a plurality of concentric storage electrodes formed in an insulating layer and fabrication method thereof
US6025277A (en) * 1997-05-07 2000-02-15 United Microelectronics Corp. Method and structure for preventing bonding pad peel back
US6043119A (en) * 1997-08-04 2000-03-28 Micron Technology, Inc. Method of making a capacitor
US6011286A (en) * 1997-10-31 2000-01-04 Texas Instruments Double stair-like capacitor structure for a DRAM cell
US6251742B1 (en) * 1999-01-04 2001-06-26 Vanguard International Semiconductor Corporation Method of manufacturing a cup-shape capacitor
US6294436B1 (en) * 1999-08-16 2001-09-25 Infineon Technologies Ag Method for fabrication of enlarged stacked capacitors using isotropic etching
TW429615B (en) * 1999-11-06 2001-04-11 United Microelectronics Corp Fabricating method for the capacitor of dynamic random access memory

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7247537B2 (en) 2003-08-18 2007-07-24 Samsung Electronics Co., Ltd. Semiconductor device including an improved capacitor and method for manufacturing the same
US7452769B2 (en) 2003-08-18 2008-11-18 Samsung Electronics Co., Ltd. Semiconductor device including an improved capacitor and method for manufacturing the same
US7732850B2 (en) 2003-08-18 2010-06-08 Samsung Electronics Co., Ltd. Semiconductor device including an improved capacitor and method for manufacturing the same
JP2006191025A (ja) * 2004-12-28 2006-07-20 Hynix Semiconductor Inc シリンダ構造のキャパシタを有する半導体メモリ装置の製造方法

Also Published As

Publication number Publication date
US6448132B2 (en) 2002-09-10
US20010054731A1 (en) 2001-12-27

Similar Documents

Publication Publication Date Title
KR100441069B1 (ko) 반구형그레인(hsg)폴리실리콘및선택적폴리실리콘에치백을사용한다이내믹램(dram)셀커패시터제조방법
US7595236B2 (en) Method for production of semiconductor device having a hole extending through a first insulating film, a second insulating film and a third insulating film
US6395602B2 (en) Method of forming a capacitor
JPH11251540A (ja) 半導体装置およびその製造方法
US5480824A (en) Semiconductor memory cell capacitor and fabrication method thereof
US6548348B1 (en) Method of forming a storage node contact hole in a porous insulator layer
KR0156646B1 (ko) 반도체 기억소자의 캐패시터 제조방법
US6211008B1 (en) Method for forming high-density high-capacity capacitor
JP2622243B2 (ja) 半導体素子のスタックキャパシター製造方法
US20010036730A1 (en) Method for fabricating a dram cell capacitor
US7332761B2 (en) Method for fabricating capacitor of semiconductor device
US6015988A (en) Microstructure and methods for fabricating such structure
US6150230A (en) Trench separator for self-defining discontinuous film
US6238970B1 (en) Method for fabricating a DRAM cell capacitor including etching upper conductive layer with etching byproduct forming an etch barrier on the conductive pattern
JP4731025B2 (ja) シリンダ型キャパシタ及びシリンダ型キャパシタの製造方法
KR960006720B1 (ko) 반도체 메모리장치의 제조방법
US6214687B1 (en) Method of forming a capacitor and a capacitor construction
KR100384793B1 (ko) 커패시터의 제조방법
JP2527244B2 (ja) 半導体装置の製造方法
KR100189726B1 (ko) 반도체장치의 커패시터와 그의 제조방법
KR0165419B1 (ko) 스페이서를 채용한 원통형 커패시터 제조방법
KR19980015358A (ko) 반도체 캐패시터 제조방법
JP2694777B2 (ja) 半導体装置の製造方法
KR100196223B1 (ko) 커패시터의 제조방법
KR20080060304A (ko) 리닝현상을 방지하는 캐패시터의 제조 방법

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20050125

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20050125

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20070723

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20080722

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20080901

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20081209