JP3241789B2 - 半導体装置および半導体装置の製造方法 - Google Patents
半導体装置および半導体装置の製造方法Info
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Description
体装置の製造方法に係り、特に半導体記憶装置(DRA
M)等におけるMOSFETおよびキャパシタに関す
る。
加工技術の進歩により、集積化の一途を辿り、これに伴
い、素子分離領域幅もMOSFETも情報(電荷)を蓄
積するキャパシタの面積も微細化が進められている。
下に示すように微細化を阻む2つの要因がある。1つは
MOSFETのゲート長の微細化と素子分離領域幅の微
細化である。MOSFETを微細化していくと、短チャ
ネル効果により特性が不安定になり、またソースドレイ
ン間でパンチスルーを生じ易く、耐圧が低くなる。この
ことがMOSFETの微細化を阻む大きな原因となって
いた。また、一般に用いられているLOCOS法による
素子分離幅あるいはトランジスタの場合と同様に分離し
なければならない拡散層同士のパンチスルーなどにより
微細化が困難となっている。この両方の問題を解決する
ためには、例えば素子分離をトレンチ分離にしてさらに
トランジスタを凹部に形成するコンケイブ型トランジス
タにするというような大きなプロセスおよび構造の変更
が必要となる。また、トレンチ分離やコンケイブ型トラ
ンジスタには、ストレスや基板エッチングに伴うダメー
ジや欠陥による接合リークの増大等の問題があった。
ャパシタ容量が減少し、この結果メモリ内容が誤って読
み出されたり、あるいはα線等によりメモリ内容が破壊
されるソフトエラ−などが問題になっている。
量化をはかるための方法の1つとして、MOSキャパシ
タをメモリセル領域上に積層し、該キャパシタの1電極
と、半導体基板上に形成されたスィッチングトランジス
タの1電極とを導通させるようにすることにより、実質
的にキャパシタの占有面積を拡大し、MOSキャパシタ
の静電容量を増大させるようにした積層型メモリセルと
呼ばれるメモリセル構造が提案されている。
極を素子分離領域の上まで拡大することができ、また、
ストレージノード電極の膜厚を厚くしてその側壁をキャ
パシタとして利用できることから、キャパシタ容量をプ
レ−ナ構造の数倍以上に高めることができる。また、さ
らにストレ−ジノ−ド部の拡散層は、ストレ−ジノ−ド
電極下の拡散層領域だけとなり、α線により発生した電
荷を収集する拡散層の面積が極めて小さく、ソフトエラ
ーに強いセル構造となっている。
ル構造のDRAMにおいても、高集積化に伴う素子の微
細化が進むにつれて、メモリセル占有面積が縮小化さ
れ、ストレ−ジノ−ド電極の平坦部の面積がますます縮
小化し、十分なキャパシタ容量を確保するために、スト
レージノード電極の実効的な高さを高くすることが要求
される。このために、この後に形成するビット線コンタ
クトを深く形成しなければならず、コンタクトの形成が
困難であった。
SFETの微細化に際しては、MOSFETのソースド
レイン間のパンチスルーおよび素子分離におけるパンチ
スルー等により微細化が困難であるという問題があっ
た。
構造のDRAMにおいても、高集積化に伴う素子の微細
化がさらに進むと、ストレージノード電極の厚さを大き
くしなければならないことから、この後に形成するビッ
ト線コンタクトを深く形成しなければならず、オーバー
エッチングにより下層配線とのショートが起きやすくな
ったり、コンタクト自体は形成できても、何等かの埋め
込み技術を用いないと配線材料の段切れが起きやすいと
いう問題があった。
で、微細化に際しても信頼性の高い半導体装置を提供す
るとともに、メモリセル占有面積のさらなる縮小化に際
しても、十分なキャパシタ容量を確保することのできる
メモリセル構造を提供することを目的とする。
法では、半導体基板表面の素子分離形成領域とMOSF
ETのゲート電極形成領域にそれぞれ第1および第2の
窪みを同時に形成し、この第1の窪み内に素子分離絶縁
膜を形成するとともに第2の窪み内にゲート電極を形成
し、チャネルがこの窪みに沿って形成されるようにMO
SFETを形成している。
が接続されるソースドレイン領域との間にストレージノ
ード電極と同一工程で形成された導体層からなるパッド
電極を介在させるようにしている。
を市松状に配列している。
に、ストレージノードコンタクトおよび第1のビット線
コンタクトを形成し、ストレージノードコンタクト領域
と第1のビット線コンタクト領域にストレージノード電
極およびパッド電極を形成しこのストレージノード電極
上にキャパシタ絶縁膜およびプレート電極を順次積層し
キャパシタを形成したのち、さらに第2の層間絶縁膜を
形成してパッド電極にコンタクトするように第2のビッ
ト線コンタクトを形成し、この2のビット線コンタクト
内にビット線を形成するようにしている。
トランジスタ形成用の窪みとを形成し、このトランジス
タ形成用の窪みにゲート電極を入れるように形成してい
るため、実効的チャネル長を従来に比べて大きくとるこ
とができ、パンチスルー耐圧が向上するとともに微細化
が可能となる。また、ゲート電極全体を窪みの中に入れ
てしまえばゲート電極の高さも低くすることができ、後
工程において段差の低減をはかることができ加工が容易
となる。また、素子分離についても同様に拡散層同士の
実効距離を大きくすることができるため、パンチスルー
耐圧が向上し、微細化をはかることができる。さらに、
素子分離自体の段差を低減することができ後工程の加工
が容易となる。
ノード電極と同一層でビット線コンタクト領域にパッド
電極を形成するようにしているため、キャパシタを高く
しても同時にパッド電極の高さも高く形成することがで
きる。従って、キャパシタを高くしても、ビット線コン
タクトはキャパシタと同程度まで棚上げされたパッド電
極の上に形成すればよいため、ビット線コンタクトの形
成が容易となる。またこのパッド電極はビット線のみな
らず周辺回路部でも用いることができ、これにより周辺
回路のコンタクトもキャパシタと同程度まで棚上げされ
たパッド電極の上に形成すればよいため、コンタクトの
形成が容易となる。
電極を市松状に配置しパターン同志の距離をデザインル
ール以下に近付けることによってストレージノード電極
のパターンサイズを大きくしているため、キャパシタ容
量を増大することができ、動作マージンが上がると共
に、キャパシタの段差を低減することができ、形成が容
易となる。
つつ詳細に説明する。
FET集積回路の平面パターンおよびそのA−A断面図
である。
ン基板1の素子分離領域に相当する領域およびゲート領
域に相当する領域に、それぞれ窪みR1,R2を形成
し、拡散層間の実効的距離を大きくすることによりパン
チスルー耐圧を向上するようにしたことを特徴とする。
形成されており、窪みR1に形成された素子分離絶縁膜
2で囲まれた領域に、さらに窪みR2を形成し、この窪
み領域R2の表面にゲート絶縁膜4を介してゲート電極
5を形成し、ソースドレイン領域6を形成したものであ
る。ここで7は層間絶縁膜、8はコンタクトホール、9
はソースドレイン電極配線である。
について説明する。
型シリコン基板1表面に素子分離領域およびゲート電極
形成領域以外にレジストあるいは薄い熱酸化膜をウエッ
トエッチングで形成したマスクM1を形成し、CDE
(ケミカルドライエッチング)法により深さ0.1μm
〜0.2μm の窪みR1,R2を形成する。
らに窒化シリコン膜からなるマスクM2を形成し通常の
LOCOS法により、膜厚0.1μm 〜0.2μm の酸
化シリコン層からなる素子分離絶縁膜2を形成する。
熱酸化法により膜厚10nmの酸化シリコン層および膜厚
300nmの多結晶シリコン層を形成し、フォトリソ法お
よび反応性イオンエッチング法によってこれらをパタ−
ニングし、ゲ−ト絶縁膜4およびゲ−ト電極5を形成す
る。そして、このゲ−ト電極5をマスクとしてAsイオ
ンをイオン注入し、n型拡散層6からなるソ−ス・ドレ
イン領域を形成し、スィッチングトランジスタとしての
MOSFETを形成する。その後、LPCVD法等によ
り全面にBPSG膜からなる層間絶縁膜7を形成する。
性イオンエッチングによりコンタクトホール8を形成
し、ソースドレイン領域となるn型拡散層6を露呈せし
め、アルミニウムなどの電極配線9を形成して図1に示
したようなMOSFET集積回路が形成される。
子分離絶縁膜2は窪みの深さだけ下に沈むことになり、
エッチング深さとこの膜厚とを調整することによりほと
んど平坦な素子分離領域を得ることができる。実施例に
示した例えばエッチング量を0.1μm 〜0.2μm に
して膜厚も0.1μm 〜0.2μm 程度にするとエッチ
ング量も酸化量が少なくストレスもなく欠陥等の問題も
ない。
パターンと窪み形成用マスクのパターンとの位置関係は
重なっていさえすればどのように変更してもよい。
のチャネルイオン注入3等を行ってゲート絶縁膜4を形
成したのち、ゲート電極5を形成するようにしてもよ
い。また、前記実施例では、シングルソースのトランジ
スタを用いたが、何であってもよく、LDD構造を用い
ても同様の効果を得ることができる。
用いているためRIEなどを用いた場合に比べ基板のダ
メージを防ぐことができる。
窪み下は平坦になるため、図5に示すようにゲート電極
5が窪みにすべておちた形になると実効チャネル長の増
大効果はほとんど期待できなくなる。またCDEを用い
て形成した場合、窪みのエッジの曲率が大きいため窪み
形成後の酸化工程等でストレスが集中しやすいという問
題もある。
示すように窪みが滑らかな曲線プロファイルをもつよう
にするとなおよい。以下に、この例を説明する。
子分離領域とゲート電極形成領域の両方に選択酸化を行
い酸化シリコン膜12を形成する。図7(a) は選択酸化
のためのマスクM1を示す図である。このときバーズビ
ークが形成されるため酸化膜の厚さはエッジにいくほど
薄く形成される。また、この酸化領域の幅が1μm 以下
と小さい場合は酸化膜の膜厚は酸化領域の中心で最も厚
くなりエッジにいくに従って次第に薄くなる。
ンモニウム液等でエッチング除去すると滑らかな曲線プ
ロファイルが形成されることになる。この後第1の実施
例と同様に図8(a) および(b) に示すようにさらに窒化
シリコン膜からなるマスクM2を形成し通常のLOCO
S法により、例えば膜厚0.1μm 〜0.3μm の酸化
シリコン層からなる素子分離絶縁膜2を形成する。
熱酸化法により膜厚10nmの酸化シリコン層および膜厚
300nmの多結晶シリコン層を形成し、フォトリソ法お
よび反応性イオンエッチング法によってこれらをパタ−
ニングし、ゲ−ト絶縁膜4およびゲ−ト電極5を形成す
る。そして、このゲ−ト電極5をマスクとしてAsイオ
ンをイオン注入し、n型拡散層6からなるソ−ス・ドレ
イン領域を形成し、スィッチングトランジスタとしての
MOSFETを形成する。その後、LPCVD法等によ
り全面にBPSG膜からなる層間絶縁膜7を形成する。
たように滑らかな曲率の窪みを形成することができ、ス
トレスや電界集中を低減しさらなる信頼性の向上をはか
ることができる。
て酸化シリコン膜を形成しこれをエッチング除去して窪
みを形成したが、小さな素子分離領域やトランジスタ領
域に対してのみこのような窪みを形成し、大きな素子分
離領域は新たに形成するようにしてもよい。
離やトランジスタのサイズも大小さまざまのものが混在
している事が多いが、大きなサイズのものには窪みを形
成せず、小さなものだけに窪みを形成するようにしても
よい。
る。
スタのゲート電極を酸化シリコン膜7sで覆い、トラン
ジスタ分離を行うようにしたものである。
窪み内にトランジスタが形成され、このトランジスタは
ゲート電極5が側壁残しによって形成された酸化シリコ
ン膜7sと上部の酸化シリコン膜7uとで覆われたこと
を特徴とする。
様に形成する。
タとが同様に形成される。すなわち例えば0.3μm の
ゲート長のトランジスタと0.3μm 程度のゲート長の
素子分離トランジスタとが同時に実現される。
のゲート電極上や側面の絶縁膜は酸化シリコン膜に限定
されることなく、窒化シリコン膜等適宜変更可能であ
る。 実施例4 図11(a) および(b) は、本発明の第4の実施例の積層
形メモリセル構造のDRAMのビット線方向に隣接する
2ビット分を示す平面図、そのA−A′断面図である。
4の下に形成した構造において、ストレージノード電極
10の形成と同時にビット線用のパッド電極10Pを形
成しておき、ビット線コンタクトの実質的深さを浅くす
るようにしたことを特徴とするものである。
リコン基板1内に形成された素子分離絶縁膜2によって
分離された活性化領域内に、ソ−ス・ドレイン領域を構
成するn- 型拡散層6a,6bと、これらソ−ス・ドレ
イン領域間にゲ−ト絶縁膜4を介して形成されたゲ−ト
電極5とによってMOSFETを構成すると共に、スト
レージノードコンタクト8を介してこのn- 型拡散層6
bにコンタクトするようにストレ−ジノ−ド電極10が
形成され、上層のプレート電極12との間にキャパシタ
絶縁膜11を介在せしめることによりキャパシタを形成
している。そしてストレージノードコンタクト8の形成
と同時に形成された第1のビット線コンタクト13a内
に露呈するn- 型拡散層6aにコンタクトするようにパ
ッド電極10Pが形成されさらに層間絶縁膜7bに形成
された2のビット線コンタクト13bを介してビット線
14が形成されている。
向に連続的に配列されてワ−ド線を構成している。
面を参照しつつ説明する。
程を示す図であり、各図において(a) および(b) はそれ
ぞれビット線方向に隣接する2ビット分を示す平面図、
そのA−A′断面図である。
に、比抵抗5Ω・cm程度のp型のシリコン基板1の表面
に、通常のLOCOS法により素子分離絶縁膜2および
パンチスルーストッパ用のp- 型拡散層3を形成した
後、熱酸化法により膜厚10nm程度の酸化シリコン膜か
らなるゲート絶縁膜4を形成する。この後、ゲート電極
材料としての多結晶シリコン膜を全面に150nm程度堆
積し、さらにこの上層にLPCVD法により酸化シリコ
ン膜等の絶縁膜を膜厚100〜300nm程度堆積し、フ
ォトリソ技術および異方性エッチング技術を用いてゲー
ト電極5およびゲート上の絶縁膜7uを同時にパターニ
ングする。なお、ここでゲート電極上の絶縁膜として、
窒化シリコン膜あるいは窒化シリコン膜と酸化シリコン
膜の複合膜を用いても良い。窒化シリコン膜は、酸化シ
リコン膜に比べ、コンタクト形成および配線形成時に行
われる希HF溶液を用いた処理に対し強い耐エッチング
性をもつためゲート電極とコンタクトの配線のショート
の防止に対してより有効となる。 そして、このゲ−ト
電極5をマスクとしてAsあるいはPイオンをイオン注
入し、n- 型拡散層からなるソ−ス・ドレイン領域6
a,6bを形成し、スィッチングトランジスタとしての
MOSFETを形成する。この拡散層の深さは、例えば
150nm程度とする。この後、ゲート絶縁膜の耐圧を向
上させるために必要であれば熱酸化を行い、さらにCV
D法により、膜厚100nm程度以下の酸化シリコン層あ
るいは窒化シリコン層からなる絶縁膜を全面に堆積し、
反応性イオンエッチング法により、全面をエッチング
し、ゲ−ト電極5の側面に自己整合的に側壁絶縁膜7s
を残置せしめる。側壁絶縁膜7sとしては、ゲート上絶
縁膜と同様、窒化シリコン膜を用いることにより、より
耐圧の向上をはかることができる。
に、この側壁絶縁膜7sおよび上部絶縁膜7uから露呈
するn- 拡散層6aおよび6b表面をそれぞれストレ−
ジノ−ドコンタクト8および第1のビット線コンタクト
13aを形成する。そしてこれらn- 拡散層6aおよび
6b表面が露呈した状態で、全面に多結晶シリコン膜を
100〜400nm程度堆積し、これにリンまたはヒ素を
ドーピングし、フォトリソグラフィと反応性イオンエッ
チングによりパターン形成してストレージノード電極1
0およびパッド電極10Pを形成する。そしてCVD法
により膜厚10nm程度以下の窒化シリコン膜堆積した後
800〜900℃の水蒸気雰囲気中で30分程度酸化
し、酸化シリコン膜を形成し、窒化シリコン膜と酸化シ
リコン膜との2層構造のキャパシタ絶縁膜11を形成す
る。さらにこの上層に多結晶シリコン膜を堆積し、ドー
ピングを行った後、フォトリソグラフィー技術および反
応性イオンエッチング技術によりプレート電極12をパ
ターニングする。ここでRはプレート電極のパターニン
グ用のレジストである。そして、レジストRを除去し、
この上層に酸化シリコン膜からなる層間絶縁膜7bを堆
積する。
うに、パッド電極10Pにコンタクトするように第2の
ビット線コンタクト13bを形成し必要に応じてビット
線とプレート電極とのショートを防止するための酸化シ
リコン膜15を堆積する。
ンタクトを開口しあるいは全面RIEによりコンタクト
13bの側壁に酸化シリコン膜15を残すようにしてか
らビット線14を形成して、図11(a) および図11
(b) に示したような、DRAMが完成する。
膜15の代わりに窒化シリコン膜等を用いるようにして
もよい。
10Pによってストレージノード電極10の高さまで棚
上げがなされているため、ビット線コンタクトの形成が
極めて容易となる。
は、主たる構成は前記第4の実施例と同様であるが、図
15に示すように、キャパシタ面積の増大のためにスト
レージノード電極を平坦部10と突出部9で構成すると
ともに、パッド電極も平坦部10Pと突出部9Pとで構
成したことを特徴とするもので、ビット線コンタクトは
この突出部9Pにコンタクトするように形成されてい
る。
する。
を行うとともにゲート電極を形成しストレージノード電
極の平坦部とパッド電極の平坦部を形成するために10
0nm程度の多結晶シリコン膜10を全面に堆積しさらに
700nm厚さ程度の酸化シリコン膜17をCVD法で堆
積した後、ストレージノード電極とパッド電極の形成さ
れる領域に酸化シリコン膜17を残すようにする。この
とき多結晶シリコン膜10をエッチングストッパとし異
方性エッチングによって酸化シリコン膜をパターニング
する。そしてさらに突出部となる多結晶シリコン膜9を
膜厚100nm程度堆積する(図16(a) および(b) )。
シリコンをエッチングし、前記酸化シリコン膜17の底
部および側壁部のみに多結晶シリコン膜9が残るように
する(図17(a) および(b) )。
酸化シリコン膜17を除去しストレージノード電極およ
びパッド電極を完成させる。
ト電極12を形成し、さらに層間絶縁膜7を形成してビ
ット線コンタクト13bを形成する。このとき、プレー
ト電極としての多結晶シリコンがエッチングストッパと
して作用する(図18(a) および(b) )。
プレート電極12をCDE法でエッチングする。このと
きキャパシタ絶縁膜としての窒化シリコン膜と酸化シリ
コン膜とがCDE法のエッチングストッパとして作用
し、突出部の尖端はエッチングされずに突出したまま残
る。
酸化シリコン膜18を形成する。このとき突出部はキャ
パシタ絶縁膜で覆われているため酸化されない。従って
突出部表面の薄いキャパシタ絶縁膜をエッチング除去す
ることによち多結晶シリコン膜を露呈させることができ
る。この後ビット線を形成し図15に示したDRAMが
完成する。
下のプレート電極をストッパとしたが、実施例4と同様
に、あらかじめパターニング除去しておいて、直接ビッ
ト線コンタクトをパッドに形成するようにしてもよい。
も極めて容易にキャパシタ容量の大きいDRAMが形成
される。
ージノード電極10を箱型に形成し、この内部にもキャ
パシタ絶縁膜11を形成し内面をもキャパシタとして用
いるようにしている。そしてビット線コンタクトはスト
レージノード電極と同一工程で形成された箱の蓋部にコ
ンタクトするように形成される。
する。
素子分離を行うとともにゲート電極を形成しストレージ
ノード電極の平坦部とパッド電極の平坦部を形成するた
めに100nm程度の多結晶シリコン膜10を全面に堆積
しさらに700nm厚さ程度の酸化シリコン膜27をCV
D法で堆積した後、さらに箱の上面となる多結晶シリコ
ン膜20を堆積し、この後多結晶シリコン膜50と酸化
シリコン膜27とをパターニングする(図20(a) 及び
(b) )。
リコン膜30を堆積し異方性エッチングにより側壁残し
を行うと共に最下部の多結晶シリコン膜をもパターニン
グする(図21(a) 及び(b) )。
うに、フォトリソグラフィおよびドライエッチングによ
りキャパシタの箱内の酸化シリコン膜27を除去するた
めの穴を開口する。この例では、穴は1つ1つのキャパ
シタごとに形成するのではなく2つのキャパシタで1つ
としている。この方がリソグラフィ技術が容易である。
ングによりキャパシタ内の酸化シリコン膜27を選択的
に除去し、キャパシタ絶縁膜11およびプレート電極1
2を形成する(図23(a) 及び(b) )。
コンタクト13を形成しビット線14を形成する。この
とき、ビット線14は、箱型のストレージノード電極の
蓋部と同一工程で形成された多結晶シリコン膜20にコ
ンタクトすれば良いためビット線コンタクトの深さは層
間絶縁膜7b1層分だけである。
成が極めて容易でキャパシタ容量の大きいDRAMが形
成される。
ット線コンタクト下のプレートはあらかじめ除去してお
くようにしても良い。
とプレート電極との間はキャパシタ絶縁膜のみで絶縁さ
れた状態となっており両者の耐圧が心配な形である。ま
た、この場合両者間の容量も増大するためDRAMの動
作にとって好ましくない。そこで個々の構造について改
良例も考えられている。
レート電極となる多結晶シリコン膜を薄膜化して、スト
レージノードあるいはパッドの間に埋まってしまわない
ように堆積することである。そしてプレート電極12の
パターニングを行う際に、エッチングを増やしていくよ
うにすれば、パッドの周りのプレート電極を下方向へエ
ッチング除去することができる(図24)。
ン膜が厚く形成されて、ストレージノードあるいはパッ
ドの間に埋まってしまった場合、エッチング時間を長く
すると横方向へのエッチングが進むため隣接するストレ
ージノードが露出してしまうことになり、また短絡のお
それが出てしまう。このため十分にエッチング量を増大
することができないという問題が生じる。
わりのプレート電極を除去した後、図25に示すように
コンタクトをパッド上に形成する。
電極と同一工程で形成したパッド電極をビット線コンタ
クトに用いる例についてのみ説明したが、このようにパ
ッド電極を用いることにより周辺のコンタクトの形成に
際してもコンタクト深さが浅くてすむ。以下、この例に
ついて説明する。
トレージノード電極の形成と同時に、周辺コンタクト部
にもストレージノード電極と同一工程でパッド電極10
Pを形成しておくようにし、この上に周辺コンタクトH
を形成するようにすればコンタクトの深さが浅くて済み
アルミニウム等の配線層19の形成も容易となる。
り、ストレージノード電極の形成と同時に、周辺コンタ
クト部にもストレージノード電極と同一工程でパッド電
極10Pを形成しておくようにし、さらにビット線の形
成に際しても周辺コンタクト部にもビット線と同一工程
でパッド電極10bを形成しておくようにし、この上に
周辺コンタクトHを形成するようにすればコンタクトの
深さが浅くて済みアルミニウム等の配線層19の形成も
容易となる。
ット線層と同一の層で周辺コンタクト部も埋めているた
め、プレート電極の段差分のみの深さのコンタクトを形
成すれば良く、コンタクトの形成および配線の形成が容
易となる。
て説明する。
第7の実施例の積層形メモリセル構造のDRAMのビッ
ト線方向に隣接する2ビット分を示す平面図、そのA−
A′断面図,B−B´断面図,C−C´断面図である。
ノード電極10を市松状に配列したことを特徴とするも
ので、他部については通常の積層型メモリセル構造のD
RAMと全く同様に形成される。同一箇所には同一符号
を付した。
しては、例えばポジ型レジストを使用し図30(a) に説
明図を示すような遮光パターンPを用いると、光の回り
込みのために遮光パターンPの角部まで露光され、実際
には図30(b) に示すように角が点線に示すように丸ま
った形状になり、パターン同志は接触しないようにな
る。
ノード電極間の距離がデザインルール以下に低減されて
おり、ストレージノード電極のパターンサイズを大きく
することができるため、キャパシタ容量を増大すること
ができ、動作マージンが上がると共に、キャパシタの段
差を低減することができ、形成が容易となる。
ジノード電極10の形成と同時にビット線用のパッド電
極10Pを形成しておき、ビット線コンタクトの実質的
深さを浅くするようにした構造において、ストレージノ
ード電極を市松状に配置した例について説明する。
第8の実施例の積層形メモリセル構造のDRAMのビッ
ト線方向に隣接する2ビット分を示す平面図、そのA−
A′断面図,B−B´断面図,C−C´断面図である。
4の下に形成した構造において、ストレージノード電極
10の形成と同時にビット線用のパッド電極10Pを形
成しておき、ビット線コンタクト(第2のビット線コン
タクト13b)の実質的深さを浅くするようにするとと
もに、キャパシタのストレージノード電極10を市松状
に配列したことを特徴とするもので、他部については通
常の積層型メモリセル構造のDRAMと全く同様に形成
される。同一箇所には同一符号を付した。
ト線コンタクト方向へも広げることができる。
Pはワード線方向に交互にずれるため、第2のビット線
コンタクト13bは半分パッドからはずれることにな
る。しかしながらこれは、パッドの側壁でもコンタクト
を形成することになり、パッドを厚くしエッチングを深
くすることにより、この部分の面積を広げることができ
コンタクト抵抗を低減することができる。
でずらしたりしてパッド上にコンタクトできるようにし
てもよい。
市松状にすることが重要であり、ストレージノードコン
タクトは必ずしも市松状にする必要はなく、適宜変形可
能である。また、市松状のパターン同志はわずかに間隙
を設けても良い。このように間隙を設けることにより、
市松パターン同志のショートに対するマージンを上げる
ことができる。
るものでもなく図33に示すようにスイッチングトラン
ジスタとキャパシタとをカスケード接続したものも有効
である。
体装置によれば、微細化に際してもパンチスルーもなく
信頼性の高い半導体装置を得ることができる。
が容易でかつ、メモリセル占有面積のさらなる縮小化に
際しても、十分なキャパシタ容量を確保することができ
る。
を示す図
の変形例を示す図
図
を示す図
路を示す図
造のDRAMを示す図
造のDRAMを示す図
造のDRAMを示す図
Claims (6)
- 【請求項1】 半導体基板内に形成されたMOSFET
と、前記MOSFETのソースまたはドレイン領域の一
方の上に、ストレージノード電極、キャパシタ絶縁膜お
よびプレート電極を順次積層して形成されたキャパシタ
と、前記ソースまたはドレイン領域の他方の上に形成さ
れたビット線とからなる半導体装置において、 前記ストレージノード電極と同一工程で形成されたパッ
ド電極を介して配線層と周辺回路とが接続されているこ
とを特徴とする半導体装置。 - 【請求項2】 半導体基板内に形成されたMOSFET
と、前記MOSFETのソースまたはドレイン領域の一
方の上に、ストレージノード電極、キャパシタ絶縁膜お
よびプレート電極を順次積層して形成されたキャパシタ
と、前記ソースまたはドレイン領域の他方の上に形成さ
れたビット線とからなる半導体装置において、 前記ビット線と同一工程で周辺コンタクト部に形成され
たパッド電極を介して、配線層と周辺回路とが該周辺コ
ンタクト部の上下で接続されていることを特徴とする半
導体装置。 - 【請求項3】 前記半導体基板表面を覆う絶縁膜が、前
記キャパシタ及び前記ビット線の形成される領域と前記
周辺回路が形成される領域との間で平坦化された構造を
有し、この絶縁膜上に前記配線層が形成されたことを特
徴とする請求項1または請求項2記載の半導体装置。 - 【請求項4】 メモリセル部と周辺回路部とを有する半
導体基板内であって、前記メモリセル部にソース及びド
レインを有するMOSFETを形成するMOSFET形
成工程と、 前記MOSFETのソースまたはドレイン領域の一方に
ストレージノード電極、キャパシタ絶縁膜およびプレー
ト電極を順次積層し、キャパシタを形成するキャパシタ
形成工程と、 前記MOSFETのソースまたはドレイン領域の他方に
ビット線を形成するビット線形成工程と、 前記ストレージノード電極を形成する工程と同一工程で
前記周辺回路上にパッド電極を形成するパッド電極形成
工程と、 前記パッド電極を介して、配線層を形成する配線層形成
工程とを有することを特徴とする半導体装置の製造方
法。 - 【請求項5】 メモリセル部と周辺回路部とを有する半
導体基板内であって、前記メモリセル部にソース及びド
レインを有するMOSFETを形成するMOSFET形
成工程と、 前記MOSFETのソースまたはドレイン領域の一方に
ストレージノード電極、キャパシタ絶縁膜およびプレー
ト電極を順次積層し、キャパシタを形成するキャパシタ
形成工程と、 前記MOSFETのソースまたはドレイン領域の他方に
ビット線を形成するビット線形成工程と、 前記ビット線形成工程と同一工程で周辺コンタクト部に
パッド電極を形成するパッド電極形成工程と、 前記周辺コンタクト部の上下で前記パッド電極を介して
周辺回路と接続するように、該パッド電極上に前記配線
層を形成する配線層形成工程とを有することを特徴とす
る半導体装置の製造方法。 - 【請求項6】 前記配線層の形成に先立ち、前記半導体
基板の前記メモリセル部と前記周辺回路部上を表面が平
坦な絶縁膜で覆う絶縁膜形成工程を備えることを特徴と
する請求項4または請求項5記載の半導体装置の製造方
法。
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---|---|---|---|
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Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3-335113 | 1991-12-18 | ||
JP33511391 | 1991-12-18 | ||
JP04715592A JP3241789B2 (ja) | 1991-12-18 | 1992-03-04 | 半導体装置および半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH05226603A JPH05226603A (ja) | 1993-09-03 |
JP3241789B2 true JP3241789B2 (ja) | 2001-12-25 |
Family
ID=26387305
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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JP04715592A Expired - Lifetime JP3241789B2 (ja) | 1991-12-18 | 1992-03-04 | 半導体装置および半導体装置の製造方法 |
Country Status (1)
Country | Link |
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JP4190760B2 (ja) * | 1995-01-31 | 2008-12-03 | 富士通マイクロエレクトロニクス株式会社 | 半導体装置 |
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US5595928A (en) * | 1995-09-18 | 1997-01-21 | Vanguard International Semiconductor Corporation | High density dynamic random access memory cell structure having a polysilicon pillar capacitor |
KR100346834B1 (ko) * | 1999-05-10 | 2002-08-03 | 삼성전자 주식회사 | 반도체 소자의 마스크 롬 및 그 제조방법 |
-
1992
- 1992-03-04 JP JP04715592A patent/JP3241789B2/ja not_active Expired - Lifetime
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Publication number | Publication date |
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JPH05226603A (ja) | 1993-09-03 |
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