JPH09213903A - 半導体記憶装置の製造方法 - Google Patents
半導体記憶装置の製造方法Info
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- JPH09213903A JPH09213903A JP8016119A JP1611996A JPH09213903A JP H09213903 A JPH09213903 A JP H09213903A JP 8016119 A JP8016119 A JP 8016119A JP 1611996 A JP1611996 A JP 1611996A JP H09213903 A JPH09213903 A JP H09213903A
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Abstract
(57)【要約】
【課題】 セル容量の増大をはかった半導体記憶装置の
製造方法を提供する。 【解決手段】 半導体基板１上にゲート絶縁膜３を介し
てゲート電極４を形成し、前記基板１に該ゲート電極４
をマスクにして不純物を注入してソース・ドレイン拡散
層５，６を形成する。次に、前記基板上にＮＳＧ膜８と
ＰＳＧ膜あるいはＢＰＳＧ膜９とを順次積層して層間絶
縁膜７を形成した後に、該層間絶縁膜７をエッチングし
て前記拡散層６上にコンタクト孔１０を形成する。続い
て、前記コンタクト孔１０内を洗浄することにより前記
ＮＳＧ膜８とＰＳＧ膜あるいはＢＰＳＧ膜９とのエッチ
ングレートの違いからコンタクト孔１０の側壁部に凹凸
を形成し、該コンタクト孔１０を介して前記拡散層６に
コンタクトする積層型キャパシタ１１を形成する。
製造方法を提供する。 【解決手段】 半導体基板１上にゲート絶縁膜３を介し
てゲート電極４を形成し、前記基板１に該ゲート電極４
をマスクにして不純物を注入してソース・ドレイン拡散
層５，６を形成する。次に、前記基板上にＮＳＧ膜８と
ＰＳＧ膜あるいはＢＰＳＧ膜９とを順次積層して層間絶
縁膜７を形成した後に、該層間絶縁膜７をエッチングし
て前記拡散層６上にコンタクト孔１０を形成する。続い
て、前記コンタクト孔１０内を洗浄することにより前記
ＮＳＧ膜８とＰＳＧ膜あるいはＢＰＳＧ膜９とのエッチ
ングレートの違いからコンタクト孔１０の側壁部に凹凸
を形成し、該コンタクト孔１０を介して前記拡散層６に
コンタクトする積層型キャパシタ１１を形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体記憶装置の
製造方法に関し、特にダイナミック型ランダムアクセス
メモリ（以下、ＤＲＡＭと称す。）の積層型キャパシタ
の製造方法に関する。
製造方法に関し、特にダイナミック型ランダムアクセス
メモリ（以下、ＤＲＡＭと称す。）の積層型キャパシタ
の製造方法に関する。
【０００２】
【従来の技術】この種の積層型キャパシタを用いたＤＲ
ＡＭメモリセルの従来の製造方法は、図７に示すように
半導体基板５１上にゲート絶縁膜５３を介して形成され
たワード線を構成するゲート電極５４、ビット線と接続
するＮ+ 型ソース・ドレイン拡散層の一方の拡散層５
５、他方の電荷蓄積側ソース・ドレイン拡散層５６を有
する伝達トランジスタを形成した後に、蓄積側ソース・
ドレイン拡散層５６上のＳｉＯ2 膜から成る層間絶縁膜
５７に形成したコンタクト孔６０を介してキャパシタ６
１を形成している。即ち、ポリシリコン膜をＣＶＤ法に
より形成しパターニングした後のポリシリコン膜６２
（電荷蓄積電極）上にシリコン窒化膜６３（容量絶縁
膜）を形成し、続いて、固定電極となるキャパシタの対
向電極６４をポリシリコン膜のパターニングにより行っ
ていた。そして、ＢＰＳＧ膜から成る層間絶縁膜６５を
形成し、ビット線を接続するソース・ドレイン拡散層５
５上にコンタクト孔６６を開口した後に、ビット線用配
線６７を形成していた。
ＡＭメモリセルの従来の製造方法は、図７に示すように
半導体基板５１上にゲート絶縁膜５３を介して形成され
たワード線を構成するゲート電極５４、ビット線と接続
するＮ+ 型ソース・ドレイン拡散層の一方の拡散層５
５、他方の電荷蓄積側ソース・ドレイン拡散層５６を有
する伝達トランジスタを形成した後に、蓄積側ソース・
ドレイン拡散層５６上のＳｉＯ2 膜から成る層間絶縁膜
５７に形成したコンタクト孔６０を介してキャパシタ６
１を形成している。即ち、ポリシリコン膜をＣＶＤ法に
より形成しパターニングした後のポリシリコン膜６２
（電荷蓄積電極）上にシリコン窒化膜６３（容量絶縁
膜）を形成し、続いて、固定電極となるキャパシタの対
向電極６４をポリシリコン膜のパターニングにより行っ
ていた。そして、ＢＰＳＧ膜から成る層間絶縁膜６５を
形成し、ビット線を接続するソース・ドレイン拡散層５
５上にコンタクト孔６６を開口した後に、ビット線用配
線６７を形成していた。
【０００３】しかし、近年のＤＲＡＭの大容量化、高集
積化に伴い、セル面積も縮小化が進んできており、前述
した積層型キャパシタではセル容量の確保が困難になっ
てきており、セル容量の増大をはかる技術の確立が迫ら
れている。
積化に伴い、セル面積も縮小化が進んできており、前述
した積層型キャパシタではセル容量の確保が困難になっ
てきており、セル容量の増大をはかる技術の確立が迫ら
れている。
【０００４】
【発明が解決しようとする課題】従って、本発明はセル
容量の増大をはかった積層型キャパシタを有する半導体
記憶装置の製造方法を提供することを目的とする。
容量の増大をはかった積層型キャパシタを有する半導体
記憶装置の製造方法を提供することを目的とする。
【０００５】
【課題を解決するための手段】そこで、本発明は半導体
基板上にゲート絶縁膜を介してゲート電極を形成し、前
記基板に該ゲート電極をマスクにして不純物を注入して
ソース・ドレイン拡散層を形成する。次に、前記基板上
にノンドープのシリケートガラス膜であるＮＳＧ膜と少
なくともリンイオンを含むシリケートガラス膜であるＰ
ＳＧ膜あるいはＢＰＳＧ膜とを順次積層して層間絶縁膜
を形成した後に、該層間絶縁膜をエッチングして前記拡
散層上にコンタクト孔を形成する。続いて、前記コンタ
クト孔内を洗浄することにより前記ＮＳＧ膜とＰＳＧ膜
あるいはＢＰＳＧ膜とのエッチングレートの違いからコ
ンタクト孔の側壁部に凹凸を形成し、該コンタクト孔を
介して前記拡散層にコンタクトする電荷蓄積電極として
のポリシリコン膜を形成し、該ポリシリコン膜上に容量
絶縁膜を形成した後に、ポリシリコン膜を形成しパター
ニングして固定電極を形成するものである。
基板上にゲート絶縁膜を介してゲート電極を形成し、前
記基板に該ゲート電極をマスクにして不純物を注入して
ソース・ドレイン拡散層を形成する。次に、前記基板上
にノンドープのシリケートガラス膜であるＮＳＧ膜と少
なくともリンイオンを含むシリケートガラス膜であるＰ
ＳＧ膜あるいはＢＰＳＧ膜とを順次積層して層間絶縁膜
を形成した後に、該層間絶縁膜をエッチングして前記拡
散層上にコンタクト孔を形成する。続いて、前記コンタ
クト孔内を洗浄することにより前記ＮＳＧ膜とＰＳＧ膜
あるいはＢＰＳＧ膜とのエッチングレートの違いからコ
ンタクト孔の側壁部に凹凸を形成し、該コンタクト孔を
介して前記拡散層にコンタクトする電荷蓄積電極として
のポリシリコン膜を形成し、該ポリシリコン膜上に容量
絶縁膜を形成した後に、ポリシリコン膜を形成しパター
ニングして固定電極を形成するものである。
【０００６】
【発明の実施の形態】以下、本発明の半導体記憶装置の
製造方法の一実施の形態について図１乃至図６の図面に
基づき説明する。先ず、図１に示すように一導電型、例
えばＰ型の半導体基板１におよそ４０００Å乃至５００
０Åの膜厚の素子分離膜としてのＬＯＣＯＳ酸化膜２を
形成した後に、およそ１５０Åの膜厚のゲート絶縁膜３
を形成する。
製造方法の一実施の形態について図１乃至図６の図面に
基づき説明する。先ず、図１に示すように一導電型、例
えばＰ型の半導体基板１におよそ４０００Å乃至５００
０Åの膜厚の素子分離膜としてのＬＯＣＯＳ酸化膜２を
形成した後に、およそ１５０Åの膜厚のゲート絶縁膜３
を形成する。
【０００７】次に、前記基板１全面にポリシリコン膜を
形成し、周知のパターニング技術により該ポリシリコン
膜をパターニングしてワード線を構成するゲート電極４
を形成する。続いて、該ゲート電極４をマスクにして逆
導電型の不純物、例えばリンイオン（31Ｐ+ ）あるいは
ヒ素イオン（75Ａｓ+ ）を注入して、後述するビット線
と接続するＮ+ 型ソース・ドレイン拡散層の一方の拡散
層５、他方の電荷蓄積側ソース・ドレイン拡散層６を形
成する。
形成し、周知のパターニング技術により該ポリシリコン
膜をパターニングしてワード線を構成するゲート電極４
を形成する。続いて、該ゲート電極４をマスクにして逆
導電型の不純物、例えばリンイオン（31Ｐ+ ）あるいは
ヒ素イオン（75Ａｓ+ ）を注入して、後述するビット線
と接続するＮ+ 型ソース・ドレイン拡散層の一方の拡散
層５、他方の電荷蓄積側ソース・ドレイン拡散層６を形
成する。
【０００８】更に、図３に示すように基板１上に層間絶
縁膜７を形成する。本工程では、先ず、基板１上におよ
そ１０００Åの膜厚の不純物が注入されていない絶縁
膜、いわゆるノンドープのシリケートガラス膜（以下、
ＮＳＧ膜８と称す。）を形成し、更に、およそ１０００
Åの膜厚の不純物が注入された絶縁膜、例えば少なくと
もリンイオン（31Ｐ+ ）を含むシリケートガラス膜（以
下、ＰＳＧ膜あるいはＢＰＳＧ膜９として説明する。）
を形成し、この工程を何回か繰り返すことにより、ＮＳ
Ｇ膜８とＰＳＧ膜あるいはＢＰＳＧ膜９が何層にも積層
された層間絶縁膜７を形成する。
縁膜７を形成する。本工程では、先ず、基板１上におよ
そ１０００Åの膜厚の不純物が注入されていない絶縁
膜、いわゆるノンドープのシリケートガラス膜（以下、
ＮＳＧ膜８と称す。）を形成し、更に、およそ１０００
Åの膜厚の不純物が注入された絶縁膜、例えば少なくと
もリンイオン（31Ｐ+ ）を含むシリケートガラス膜（以
下、ＰＳＧ膜あるいはＢＰＳＧ膜９として説明する。）
を形成し、この工程を何回か繰り返すことにより、ＮＳ
Ｇ膜８とＰＳＧ膜あるいはＢＰＳＧ膜９が何層にも積層
された層間絶縁膜７を形成する。
【０００９】次に、前記層間絶縁膜７上に図示しないレ
ジスト膜を形成した後に、該レジスト膜をマスクにして
該層間絶縁膜７をエッチングして前記ソース・ドレイン
拡散層６上にコンタクト孔１０を形成する。続いて、フ
ッ酸系のエッチング液で前記コンタクト孔１０内を洗浄
する。このとき、前記ＮＳＧ膜８とＰＳＧ膜あるいはＢ
ＰＳＧ膜９とのエッチングレートの違いからＮＳＧ膜８
に比してＰＳＧあるいはＢＰＳＧ膜９の方が多くエッチ
ングされるため、図４に示すように側壁部に凹凸を有す
るコンタクト孔１０Ａが形成される。このように本発明
では、ＮＳＧ膜８とＰＳＧ膜あるいはＢＰＳＧ膜９とを
積層して層間絶縁膜７を形成し、該層間絶縁膜７に形成
したコンタクト孔１０をフッ酸系の洗浄液で洗浄した際
に、当該ＮＳＧ膜８とＰＳＧ膜あるいはＢＰＳＧ膜９と
のエッチングレートの違いからコンタクト孔１０Ａの側
壁部に凹凸を形成させたことにより、後工程で形成する
積層キャパシタのセル容量を増大させることができる。
ジスト膜を形成した後に、該レジスト膜をマスクにして
該層間絶縁膜７をエッチングして前記ソース・ドレイン
拡散層６上にコンタクト孔１０を形成する。続いて、フ
ッ酸系のエッチング液で前記コンタクト孔１０内を洗浄
する。このとき、前記ＮＳＧ膜８とＰＳＧ膜あるいはＢ
ＰＳＧ膜９とのエッチングレートの違いからＮＳＧ膜８
に比してＰＳＧあるいはＢＰＳＧ膜９の方が多くエッチ
ングされるため、図４に示すように側壁部に凹凸を有す
るコンタクト孔１０Ａが形成される。このように本発明
では、ＮＳＧ膜８とＰＳＧ膜あるいはＢＰＳＧ膜９とを
積層して層間絶縁膜７を形成し、該層間絶縁膜７に形成
したコンタクト孔１０をフッ酸系の洗浄液で洗浄した際
に、当該ＮＳＧ膜８とＰＳＧ膜あるいはＢＰＳＧ膜９と
のエッチングレートの違いからコンタクト孔１０Ａの側
壁部に凹凸を形成させたことにより、後工程で形成する
積層キャパシタのセル容量を増大させることができる。
【００１０】続いて、図５に示すように蓄積側ソース・
ドレイン拡散層６上のコンタクト孔１０Ａを介して積層
型キャパシタ１１を形成する。即ち、先ず、ポリシリコ
ン膜をＣＶＤ法により形成しパターニングしてキャパシ
タの電荷蓄積電極１２を形成し、該電極１２上にシリコ
ン窒化膜から成る容量絶縁膜１３を形成し、続いて、固
定電極となるキャパシタの対向電極１４をポリシリコン
膜のパターニングにより行う。これにより、図５に示す
ように当該積層型キャパシタ１１は、前記工程により形
成されたコンタクト孔１０Ａの側壁部の凹凸を利用する
ことにより、セル容量が増大する。
ドレイン拡散層６上のコンタクト孔１０Ａを介して積層
型キャパシタ１１を形成する。即ち、先ず、ポリシリコ
ン膜をＣＶＤ法により形成しパターニングしてキャパシ
タの電荷蓄積電極１２を形成し、該電極１２上にシリコ
ン窒化膜から成る容量絶縁膜１３を形成し、続いて、固
定電極となるキャパシタの対向電極１４をポリシリコン
膜のパターニングにより行う。これにより、図５に示す
ように当該積層型キャパシタ１１は、前記工程により形
成されたコンタクト孔１０Ａの側壁部の凹凸を利用する
ことにより、セル容量が増大する。
【００１１】そして、図６に示すようにＢＰＳＧ膜から
成る層間絶縁膜１５を形成し、ビット線を接続するソー
ス・ドレイン拡散層５上にコンタクト孔１６を開口した
後に、ビット線用配線１７を形成する。
成る層間絶縁膜１５を形成し、ビット線を接続するソー
ス・ドレイン拡散層５上にコンタクト孔１６を開口した
後に、ビット線用配線１７を形成する。
【００１２】
【発明の効果】以上、本発明によればエッチングレート
の異なる絶縁膜を積層して形成した層間絶縁膜に形成し
たコンタクト孔を洗浄した際に該コンタクト孔の側壁部
に形成される凹凸を利用することにより、当該コンタク
ト孔を介して拡散層にコンタクトする積層型キャパシタ
のセル容量を増大させることができる。
の異なる絶縁膜を積層して形成した層間絶縁膜に形成し
たコンタクト孔を洗浄した際に該コンタクト孔の側壁部
に形成される凹凸を利用することにより、当該コンタク
ト孔を介して拡散層にコンタクトする積層型キャパシタ
のセル容量を増大させることができる。
【図１】本発明の半導体記憶装置の製造方法を示す第１
の断面図である。
の断面図である。
【図２】本発明の半導体記憶装置の製造方法を示す第２
の断面図である。
の断面図である。
【図３】本発明の半導体記憶装置の製造方法を示す第３
の断面図である。
の断面図である。
【図４】本発明の半導体記憶装置の製造方法を示す第４
の断面図である。
の断面図である。
【図５】本発明の半導体記憶装置の製造方法を示す第５
の断面図である。
の断面図である。
【図６】本発明の半導体記憶装置の製造方法を示す第６
の断面図である。
の断面図である。
【図７】従来の半導体記憶装置を示す断面図である。
Claims (2)
- 【請求項１】 半導体基板上にゲート絶縁膜を介してゲ
ート電極を形成する工程と、 前記基板に前記ゲート電極をマスクにして不純物を注入
してソース・ドレイン拡散層を形成する工程と、 前記基板上に不純物が注入されていない第１の絶縁膜と
不純物が注入された第２の絶縁膜とを順次積層して層間
絶縁膜を形成する工程と、 前記層間絶縁膜をエッチングして前記拡散層上にコンタ
クト孔を形成する工程と、 前記コンタクト孔内を洗浄して前記第１の絶縁膜と第２
の絶縁膜とのエッチングレートの違いからコンタクト孔
の側壁部に凹凸を形成する工程と、 前記コンタクト孔を介して前記拡散層にコンタクトする
電荷蓄積電極としてのポリシリコン膜を形成し該ポリシ
リコン膜上に容量絶縁膜を形成した後にポリシリコン膜
を形成しパターニングして固定電極を形成する工程とを
有することを特徴とする半導体記憶装置の製造方法。 - 【請求項２】 前記第１の絶縁膜はノンドープのシリケ
ートガラス膜で、第２の絶縁膜は少なくともリンイオン
を含むシリケートガラス膜であることを特徴とする半導
体記憶装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8016119A JPH09213903A (ja) | 1996-01-31 | 1996-01-31 | 半導体記憶装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8016119A JPH09213903A (ja) | 1996-01-31 | 1996-01-31 | 半導体記憶装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09213903A true JPH09213903A (ja) | 1997-08-15 |
Family
ID=11907639
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8016119A Pending JPH09213903A (ja) | 1996-01-31 | 1996-01-31 | 半導体記憶装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09213903A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6531362B1 (en) | 1999-06-28 | 2003-03-11 | Hyundai Electronics Industries Co. Ltd. | Method for manufacturing a semiconductor device |
| KR20040039592A (ko) * | 2002-11-04 | 2004-05-12 | 주식회사 하이닉스반도체 | 반도체 소자의 커패시터 제조 방법 |
| KR100434496B1 (ko) * | 2001-12-11 | 2004-06-05 | 삼성전자주식회사 | 단일 실린더 스택형 커패시터 및 이중 몰드를 이용한 제조방법 |
| KR100745059B1 (ko) * | 2001-06-28 | 2007-08-01 | 주식회사 하이닉스반도체 | 반도체소자의 커패시터 및 그 제조방법 |
| KR100745071B1 (ko) * | 2005-06-30 | 2007-08-01 | 주식회사 하이닉스반도체 | 반도체 소자의 제조 방법 |
| KR100818651B1 (ko) * | 2005-12-14 | 2008-04-02 | 주식회사 하이닉스반도체 | 캐패시터의 제조 방법 |
| CN111785693A (zh) * | 2019-04-04 | 2020-10-16 | 三垦电气株式会社 | 半导体装置和电子设备 |
| CN111785694A (zh) * | 2019-04-04 | 2020-10-16 | 三垦电气株式会社 | 半导体装置和电子设备 |
-
1996
- 1996-01-31 JP JP8016119A patent/JPH09213903A/ja active Pending
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6531362B1 (en) | 1999-06-28 | 2003-03-11 | Hyundai Electronics Industries Co. Ltd. | Method for manufacturing a semiconductor device |
| KR100745059B1 (ko) * | 2001-06-28 | 2007-08-01 | 주식회사 하이닉스반도체 | 반도체소자의 커패시터 및 그 제조방법 |
| KR100434496B1 (ko) * | 2001-12-11 | 2004-06-05 | 삼성전자주식회사 | 단일 실린더 스택형 커패시터 및 이중 몰드를 이용한 제조방법 |
| KR20040039592A (ko) * | 2002-11-04 | 2004-05-12 | 주식회사 하이닉스반도체 | 반도체 소자의 커패시터 제조 방법 |
| KR100745071B1 (ko) * | 2005-06-30 | 2007-08-01 | 주식회사 하이닉스반도체 | 반도체 소자의 제조 방법 |
| KR100818651B1 (ko) * | 2005-12-14 | 2008-04-02 | 주식회사 하이닉스반도체 | 캐패시터의 제조 방법 |
| CN111785693A (zh) * | 2019-04-04 | 2020-10-16 | 三垦电气株式会社 | 半导体装置和电子设备 |
| CN111785694A (zh) * | 2019-04-04 | 2020-10-16 | 三垦电气株式会社 | 半导体装置和电子设备 |
| CN111785694B (zh) * | 2019-04-04 | 2024-04-26 | 三垦电气株式会社 | 半导体装置和电子设备 |
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