JPH09213903A - 半導体記憶装置の製造方法 - Google Patents
半導体記憶装置の製造方法Info
- Publication number
- JPH09213903A JPH09213903A JP8016119A JP1611996A JPH09213903A JP H09213903 A JPH09213903 A JP H09213903A JP 8016119 A JP8016119 A JP 8016119A JP 1611996 A JP1611996 A JP 1611996A JP H09213903 A JPH09213903 A JP H09213903A
- Authority
- JP
- Japan
- Prior art keywords
- film
- insulating film
- contact hole
- forming
- substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】 セル容量の増大をはかった半導体記憶装置の
製造方法を提供する。 【解決手段】 半導体基板1上にゲート絶縁膜3を介し
てゲート電極4を形成し、前記基板1に該ゲート電極4
をマスクにして不純物を注入してソース・ドレイン拡散
層5,6を形成する。次に、前記基板上にNSG膜8と
PSG膜あるいはBPSG膜9とを順次積層して層間絶
縁膜7を形成した後に、該層間絶縁膜7をエッチングし
て前記拡散層6上にコンタクト孔10を形成する。続い
て、前記コンタクト孔10内を洗浄することにより前記
NSG膜8とPSG膜あるいはBPSG膜9とのエッチ
ングレートの違いからコンタクト孔10の側壁部に凹凸
を形成し、該コンタクト孔10を介して前記拡散層6に
コンタクトする積層型キャパシタ11を形成する。
製造方法を提供する。 【解決手段】 半導体基板1上にゲート絶縁膜3を介し
てゲート電極4を形成し、前記基板1に該ゲート電極4
をマスクにして不純物を注入してソース・ドレイン拡散
層5,6を形成する。次に、前記基板上にNSG膜8と
PSG膜あるいはBPSG膜9とを順次積層して層間絶
縁膜7を形成した後に、該層間絶縁膜7をエッチングし
て前記拡散層6上にコンタクト孔10を形成する。続い
て、前記コンタクト孔10内を洗浄することにより前記
NSG膜8とPSG膜あるいはBPSG膜9とのエッチ
ングレートの違いからコンタクト孔10の側壁部に凹凸
を形成し、該コンタクト孔10を介して前記拡散層6に
コンタクトする積層型キャパシタ11を形成する。
Description
【0001】
【発明の属する技術分野】本発明は、半導体記憶装置の
製造方法に関し、特にダイナミック型ランダムアクセス
メモリ(以下、DRAMと称す。)の積層型キャパシタ
の製造方法に関する。
製造方法に関し、特にダイナミック型ランダムアクセス
メモリ(以下、DRAMと称す。)の積層型キャパシタ
の製造方法に関する。
【0002】
【従来の技術】この種の積層型キャパシタを用いたDR
AMメモリセルの従来の製造方法は、図7に示すように
半導体基板51上にゲート絶縁膜53を介して形成され
たワード線を構成するゲート電極54、ビット線と接続
するN+ 型ソース・ドレイン拡散層の一方の拡散層5
5、他方の電荷蓄積側ソース・ドレイン拡散層56を有
する伝達トランジスタを形成した後に、蓄積側ソース・
ドレイン拡散層56上のSiO2 膜から成る層間絶縁膜
57に形成したコンタクト孔60を介してキャパシタ6
1を形成している。即ち、ポリシリコン膜をCVD法に
より形成しパターニングした後のポリシリコン膜62
(電荷蓄積電極)上にシリコン窒化膜63(容量絶縁
膜)を形成し、続いて、固定電極となるキャパシタの対
向電極64をポリシリコン膜のパターニングにより行っ
ていた。そして、BPSG膜から成る層間絶縁膜65を
形成し、ビット線を接続するソース・ドレイン拡散層5
5上にコンタクト孔66を開口した後に、ビット線用配
線67を形成していた。
AMメモリセルの従来の製造方法は、図7に示すように
半導体基板51上にゲート絶縁膜53を介して形成され
たワード線を構成するゲート電極54、ビット線と接続
するN+ 型ソース・ドレイン拡散層の一方の拡散層5
5、他方の電荷蓄積側ソース・ドレイン拡散層56を有
する伝達トランジスタを形成した後に、蓄積側ソース・
ドレイン拡散層56上のSiO2 膜から成る層間絶縁膜
57に形成したコンタクト孔60を介してキャパシタ6
1を形成している。即ち、ポリシリコン膜をCVD法に
より形成しパターニングした後のポリシリコン膜62
(電荷蓄積電極)上にシリコン窒化膜63(容量絶縁
膜)を形成し、続いて、固定電極となるキャパシタの対
向電極64をポリシリコン膜のパターニングにより行っ
ていた。そして、BPSG膜から成る層間絶縁膜65を
形成し、ビット線を接続するソース・ドレイン拡散層5
5上にコンタクト孔66を開口した後に、ビット線用配
線67を形成していた。
【0003】しかし、近年のDRAMの大容量化、高集
積化に伴い、セル面積も縮小化が進んできており、前述
した積層型キャパシタではセル容量の確保が困難になっ
てきており、セル容量の増大をはかる技術の確立が迫ら
れている。
積化に伴い、セル面積も縮小化が進んできており、前述
した積層型キャパシタではセル容量の確保が困難になっ
てきており、セル容量の増大をはかる技術の確立が迫ら
れている。
【0004】
【発明が解決しようとする課題】従って、本発明はセル
容量の増大をはかった積層型キャパシタを有する半導体
記憶装置の製造方法を提供することを目的とする。
容量の増大をはかった積層型キャパシタを有する半導体
記憶装置の製造方法を提供することを目的とする。
【0005】
【課題を解決するための手段】そこで、本発明は半導体
基板上にゲート絶縁膜を介してゲート電極を形成し、前
記基板に該ゲート電極をマスクにして不純物を注入して
ソース・ドレイン拡散層を形成する。次に、前記基板上
にノンドープのシリケートガラス膜であるNSG膜と少
なくともリンイオンを含むシリケートガラス膜であるP
SG膜あるいはBPSG膜とを順次積層して層間絶縁膜
を形成した後に、該層間絶縁膜をエッチングして前記拡
散層上にコンタクト孔を形成する。続いて、前記コンタ
クト孔内を洗浄することにより前記NSG膜とPSG膜
あるいはBPSG膜とのエッチングレートの違いからコ
ンタクト孔の側壁部に凹凸を形成し、該コンタクト孔を
介して前記拡散層にコンタクトする電荷蓄積電極として
のポリシリコン膜を形成し、該ポリシリコン膜上に容量
絶縁膜を形成した後に、ポリシリコン膜を形成しパター
ニングして固定電極を形成するものである。
基板上にゲート絶縁膜を介してゲート電極を形成し、前
記基板に該ゲート電極をマスクにして不純物を注入して
ソース・ドレイン拡散層を形成する。次に、前記基板上
にノンドープのシリケートガラス膜であるNSG膜と少
なくともリンイオンを含むシリケートガラス膜であるP
SG膜あるいはBPSG膜とを順次積層して層間絶縁膜
を形成した後に、該層間絶縁膜をエッチングして前記拡
散層上にコンタクト孔を形成する。続いて、前記コンタ
クト孔内を洗浄することにより前記NSG膜とPSG膜
あるいはBPSG膜とのエッチングレートの違いからコ
ンタクト孔の側壁部に凹凸を形成し、該コンタクト孔を
介して前記拡散層にコンタクトする電荷蓄積電極として
のポリシリコン膜を形成し、該ポリシリコン膜上に容量
絶縁膜を形成した後に、ポリシリコン膜を形成しパター
ニングして固定電極を形成するものである。
【0006】
【発明の実施の形態】以下、本発明の半導体記憶装置の
製造方法の一実施の形態について図1乃至図6の図面に
基づき説明する。先ず、図1に示すように一導電型、例
えばP型の半導体基板1におよそ4000Å乃至500
0Åの膜厚の素子分離膜としてのLOCOS酸化膜2を
形成した後に、およそ150Åの膜厚のゲート絶縁膜3
を形成する。
製造方法の一実施の形態について図1乃至図6の図面に
基づき説明する。先ず、図1に示すように一導電型、例
えばP型の半導体基板1におよそ4000Å乃至500
0Åの膜厚の素子分離膜としてのLOCOS酸化膜2を
形成した後に、およそ150Åの膜厚のゲート絶縁膜3
を形成する。
【0007】次に、前記基板1全面にポリシリコン膜を
形成し、周知のパターニング技術により該ポリシリコン
膜をパターニングしてワード線を構成するゲート電極4
を形成する。続いて、該ゲート電極4をマスクにして逆
導電型の不純物、例えばリンイオン(31P+ )あるいは
ヒ素イオン(75As+ )を注入して、後述するビット線
と接続するN+ 型ソース・ドレイン拡散層の一方の拡散
層5、他方の電荷蓄積側ソース・ドレイン拡散層6を形
成する。
形成し、周知のパターニング技術により該ポリシリコン
膜をパターニングしてワード線を構成するゲート電極4
を形成する。続いて、該ゲート電極4をマスクにして逆
導電型の不純物、例えばリンイオン(31P+ )あるいは
ヒ素イオン(75As+ )を注入して、後述するビット線
と接続するN+ 型ソース・ドレイン拡散層の一方の拡散
層5、他方の電荷蓄積側ソース・ドレイン拡散層6を形
成する。
【0008】更に、図3に示すように基板1上に層間絶
縁膜7を形成する。本工程では、先ず、基板1上におよ
そ1000Åの膜厚の不純物が注入されていない絶縁
膜、いわゆるノンドープのシリケートガラス膜(以下、
NSG膜8と称す。)を形成し、更に、およそ1000
Åの膜厚の不純物が注入された絶縁膜、例えば少なくと
もリンイオン(31P+ )を含むシリケートガラス膜(以
下、PSG膜あるいはBPSG膜9として説明する。)
を形成し、この工程を何回か繰り返すことにより、NS
G膜8とPSG膜あるいはBPSG膜9が何層にも積層
された層間絶縁膜7を形成する。
縁膜7を形成する。本工程では、先ず、基板1上におよ
そ1000Åの膜厚の不純物が注入されていない絶縁
膜、いわゆるノンドープのシリケートガラス膜(以下、
NSG膜8と称す。)を形成し、更に、およそ1000
Åの膜厚の不純物が注入された絶縁膜、例えば少なくと
もリンイオン(31P+ )を含むシリケートガラス膜(以
下、PSG膜あるいはBPSG膜9として説明する。)
を形成し、この工程を何回か繰り返すことにより、NS
G膜8とPSG膜あるいはBPSG膜9が何層にも積層
された層間絶縁膜7を形成する。
【0009】次に、前記層間絶縁膜7上に図示しないレ
ジスト膜を形成した後に、該レジスト膜をマスクにして
該層間絶縁膜7をエッチングして前記ソース・ドレイン
拡散層6上にコンタクト孔10を形成する。続いて、フ
ッ酸系のエッチング液で前記コンタクト孔10内を洗浄
する。このとき、前記NSG膜8とPSG膜あるいはB
PSG膜9とのエッチングレートの違いからNSG膜8
に比してPSGあるいはBPSG膜9の方が多くエッチ
ングされるため、図4に示すように側壁部に凹凸を有す
るコンタクト孔10Aが形成される。このように本発明
では、NSG膜8とPSG膜あるいはBPSG膜9とを
積層して層間絶縁膜7を形成し、該層間絶縁膜7に形成
したコンタクト孔10をフッ酸系の洗浄液で洗浄した際
に、当該NSG膜8とPSG膜あるいはBPSG膜9と
のエッチングレートの違いからコンタクト孔10Aの側
壁部に凹凸を形成させたことにより、後工程で形成する
積層キャパシタのセル容量を増大させることができる。
ジスト膜を形成した後に、該レジスト膜をマスクにして
該層間絶縁膜7をエッチングして前記ソース・ドレイン
拡散層6上にコンタクト孔10を形成する。続いて、フ
ッ酸系のエッチング液で前記コンタクト孔10内を洗浄
する。このとき、前記NSG膜8とPSG膜あるいはB
PSG膜9とのエッチングレートの違いからNSG膜8
に比してPSGあるいはBPSG膜9の方が多くエッチ
ングされるため、図4に示すように側壁部に凹凸を有す
るコンタクト孔10Aが形成される。このように本発明
では、NSG膜8とPSG膜あるいはBPSG膜9とを
積層して層間絶縁膜7を形成し、該層間絶縁膜7に形成
したコンタクト孔10をフッ酸系の洗浄液で洗浄した際
に、当該NSG膜8とPSG膜あるいはBPSG膜9と
のエッチングレートの違いからコンタクト孔10Aの側
壁部に凹凸を形成させたことにより、後工程で形成する
積層キャパシタのセル容量を増大させることができる。
【0010】続いて、図5に示すように蓄積側ソース・
ドレイン拡散層6上のコンタクト孔10Aを介して積層
型キャパシタ11を形成する。即ち、先ず、ポリシリコ
ン膜をCVD法により形成しパターニングしてキャパシ
タの電荷蓄積電極12を形成し、該電極12上にシリコ
ン窒化膜から成る容量絶縁膜13を形成し、続いて、固
定電極となるキャパシタの対向電極14をポリシリコン
膜のパターニングにより行う。これにより、図5に示す
ように当該積層型キャパシタ11は、前記工程により形
成されたコンタクト孔10Aの側壁部の凹凸を利用する
ことにより、セル容量が増大する。
ドレイン拡散層6上のコンタクト孔10Aを介して積層
型キャパシタ11を形成する。即ち、先ず、ポリシリコ
ン膜をCVD法により形成しパターニングしてキャパシ
タの電荷蓄積電極12を形成し、該電極12上にシリコ
ン窒化膜から成る容量絶縁膜13を形成し、続いて、固
定電極となるキャパシタの対向電極14をポリシリコン
膜のパターニングにより行う。これにより、図5に示す
ように当該積層型キャパシタ11は、前記工程により形
成されたコンタクト孔10Aの側壁部の凹凸を利用する
ことにより、セル容量が増大する。
【0011】そして、図6に示すようにBPSG膜から
成る層間絶縁膜15を形成し、ビット線を接続するソー
ス・ドレイン拡散層5上にコンタクト孔16を開口した
後に、ビット線用配線17を形成する。
成る層間絶縁膜15を形成し、ビット線を接続するソー
ス・ドレイン拡散層5上にコンタクト孔16を開口した
後に、ビット線用配線17を形成する。
【0012】
【発明の効果】以上、本発明によればエッチングレート
の異なる絶縁膜を積層して形成した層間絶縁膜に形成し
たコンタクト孔を洗浄した際に該コンタクト孔の側壁部
に形成される凹凸を利用することにより、当該コンタク
ト孔を介して拡散層にコンタクトする積層型キャパシタ
のセル容量を増大させることができる。
の異なる絶縁膜を積層して形成した層間絶縁膜に形成し
たコンタクト孔を洗浄した際に該コンタクト孔の側壁部
に形成される凹凸を利用することにより、当該コンタク
ト孔を介して拡散層にコンタクトする積層型キャパシタ
のセル容量を増大させることができる。
【図1】本発明の半導体記憶装置の製造方法を示す第1
の断面図である。
の断面図である。
【図2】本発明の半導体記憶装置の製造方法を示す第2
の断面図である。
の断面図である。
【図3】本発明の半導体記憶装置の製造方法を示す第3
の断面図である。
の断面図である。
【図4】本発明の半導体記憶装置の製造方法を示す第4
の断面図である。
の断面図である。
【図5】本発明の半導体記憶装置の製造方法を示す第5
の断面図である。
の断面図である。
【図6】本発明の半導体記憶装置の製造方法を示す第6
の断面図である。
の断面図である。
【図7】従来の半導体記憶装置を示す断面図である。
Claims (2)
- 【請求項1】 半導体基板上にゲート絶縁膜を介してゲ
ート電極を形成する工程と、 前記基板に前記ゲート電極をマスクにして不純物を注入
してソース・ドレイン拡散層を形成する工程と、 前記基板上に不純物が注入されていない第1の絶縁膜と
不純物が注入された第2の絶縁膜とを順次積層して層間
絶縁膜を形成する工程と、 前記層間絶縁膜をエッチングして前記拡散層上にコンタ
クト孔を形成する工程と、 前記コンタクト孔内を洗浄して前記第1の絶縁膜と第2
の絶縁膜とのエッチングレートの違いからコンタクト孔
の側壁部に凹凸を形成する工程と、 前記コンタクト孔を介して前記拡散層にコンタクトする
電荷蓄積電極としてのポリシリコン膜を形成し該ポリシ
リコン膜上に容量絶縁膜を形成した後にポリシリコン膜
を形成しパターニングして固定電極を形成する工程とを
有することを特徴とする半導体記憶装置の製造方法。 - 【請求項2】 前記第1の絶縁膜はノンドープのシリケ
ートガラス膜で、第2の絶縁膜は少なくともリンイオン
を含むシリケートガラス膜であることを特徴とする半導
体記憶装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8016119A JPH09213903A (ja) | 1996-01-31 | 1996-01-31 | 半導体記憶装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8016119A JPH09213903A (ja) | 1996-01-31 | 1996-01-31 | 半導体記憶装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH09213903A true JPH09213903A (ja) | 1997-08-15 |
Family
ID=11907639
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP8016119A Pending JPH09213903A (ja) | 1996-01-31 | 1996-01-31 | 半導体記憶装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH09213903A (ja) |
Cited By (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6531362B1 (en) | 1999-06-28 | 2003-03-11 | Hyundai Electronics Industries Co. Ltd. | Method for manufacturing a semiconductor device |
KR20040039592A (ko) * | 2002-11-04 | 2004-05-12 | 주식회사 하이닉스반도체 | 반도체 소자의 커패시터 제조 방법 |
KR100434496B1 (ko) * | 2001-12-11 | 2004-06-05 | 삼성전자주식회사 | 단일 실린더 스택형 커패시터 및 이중 몰드를 이용한 제조방법 |
KR100745059B1 (ko) * | 2001-06-28 | 2007-08-01 | 주식회사 하이닉스반도체 | 반도체소자의 커패시터 및 그 제조방법 |
KR100745071B1 (ko) * | 2005-06-30 | 2007-08-01 | 주식회사 하이닉스반도체 | 반도체 소자의 제조 방법 |
KR100818651B1 (ko) * | 2005-12-14 | 2008-04-02 | 주식회사 하이닉스반도체 | 캐패시터의 제조 방법 |
CN111785693A (zh) * | 2019-04-04 | 2020-10-16 | 三垦电气株式会社 | 半导体装置和电子设备 |
CN111785694A (zh) * | 2019-04-04 | 2020-10-16 | 三垦电气株式会社 | 半导体装置和电子设备 |
-
1996
- 1996-01-31 JP JP8016119A patent/JPH09213903A/ja active Pending
Cited By (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6531362B1 (en) | 1999-06-28 | 2003-03-11 | Hyundai Electronics Industries Co. Ltd. | Method for manufacturing a semiconductor device |
KR100745059B1 (ko) * | 2001-06-28 | 2007-08-01 | 주식회사 하이닉스반도체 | 반도체소자의 커패시터 및 그 제조방법 |
KR100434496B1 (ko) * | 2001-12-11 | 2004-06-05 | 삼성전자주식회사 | 단일 실린더 스택형 커패시터 및 이중 몰드를 이용한 제조방법 |
KR20040039592A (ko) * | 2002-11-04 | 2004-05-12 | 주식회사 하이닉스반도체 | 반도체 소자의 커패시터 제조 방법 |
KR100745071B1 (ko) * | 2005-06-30 | 2007-08-01 | 주식회사 하이닉스반도체 | 반도체 소자의 제조 방법 |
KR100818651B1 (ko) * | 2005-12-14 | 2008-04-02 | 주식회사 하이닉스반도체 | 캐패시터의 제조 방법 |
CN111785693A (zh) * | 2019-04-04 | 2020-10-16 | 三垦电气株式会社 | 半导体装置和电子设备 |
CN111785694A (zh) * | 2019-04-04 | 2020-10-16 | 三垦电气株式会社 | 半导体装置和电子设备 |
CN111785694B (zh) * | 2019-04-04 | 2024-04-26 | 三垦电气株式会社 | 半导体装置和电子设备 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US6319789B1 (en) | Method for improved processing and etchback of a container capacitor | |
JPH10321814A (ja) | Dramセルキャパシタ電極用の平坦化技法 | |
US6251722B1 (en) | Method of fabricating a trench capacitor | |
US5851878A (en) | Method of forming a rugged polysilicon fin structure in DRAM | |
JPH0521745A (ja) | 半導体装置 | |
US6303430B1 (en) | Method of manufacturing DRAM capacitor | |
JP2741672B2 (ja) | スタック形dramセルのキャパシタ製造方法 | |
JPH09213903A (ja) | 半導体記憶装置の製造方法 | |
KR0141950B1 (ko) | 반도체소자의 제조방법 | |
US6518613B2 (en) | Memory cell configuration with capacitor on opposite surface of substrate and method for fabricating the same | |
US6653230B2 (en) | Semiconductor device having concave electrode and convex electrode and method of manufacturing thereof | |
US6258663B1 (en) | Method for forming storage node | |
JP2704557B2 (ja) | スタックドキャパシタセルを有する半導体装置 | |
JPH04306875A (ja) | 半導体記憶装置の構造 | |
JP2848135B2 (ja) | 半導体記憶装置の製造方法 | |
JP3202732B2 (ja) | 半導体装置の製造方法 | |
JPH05308131A (ja) | 半導体記憶装置の製造方法 | |
JPH04216666A (ja) | 半導体装置及びその製造方法 | |
JPH05275649A (ja) | 半導体記憶装置 | |
JPH11307743A (ja) | 半導体記憶装置及びその製造方法 | |
KR940006677B1 (ko) | 반도체 메모리 장치의 캐패시터 제조방법 | |
JPH10335603A (ja) | 半導体記憶装置の製造方法 | |
JPH0563152A (ja) | 半導体装置およびその製造方法 | |
JPH09191090A (ja) | Dramセルのキャパシタ製造方法 | |
JPH11354752A (ja) | 半導体記憶装置の製造方法 |