JPH04212451A - 半導体記憶装置及びその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】 ［発明の目的］

【０００２】

【産業上の利用分野】本発明は、一個のＭＯＳトランジ
スタと一個のキャパシタによりメモリセルを構成するダ
イナミック型の半導体記憶装置（ＤＲＡＭ）およびその
製造方法に関する。

【０００３】

【従来の技術】近年、ＤＲＡＭの高集積化は目覚ましい
ものがある。ＤＲＡＭの更なる高集積化を図るためのメ
モリセル構造として、半導体基板に溝を掘りこの溝の内
壁を利用してキャパシタを形成するものが各種提案され
ている。この種のメモリセルの中で、基板を共通電極と
し、溝内に各キャパシタ毎に独立のキャパシタ電極を埋
め込み形成するものは、記憶ノードが基板から分離され
るために耐ソフトエラー特性が優れたものとして注目さ
れる（例えば、ＩＥＤＭ８５；ｐ．７１０〜７１３）。

【０００４】第１従来例として、図２２はその様なメモ
リセル構造を示す平面図とそのＡ−Ａ´断面図であり、
隣接する２ビット分を示している。Ｐ＋　型Ｓｉ基板２
１にＰ型層２２をエピタキシャル成長させたウェハーが
用いられ、フィールド絶縁膜３１で素子分離された各メ
モリセル領域にキャパシタとＭＯＳトランジスタからな
るメモリセルが形成されている。即ち各メモリセル領域
内に溝２３が形成され、この溝２３内にキャパシタ絶縁
膜２４を介してキャパシタ電極２５が埋め込み形成され
ている。キャパシタ領域に隣接する領域に、ゲート絶縁
膜２６を介して第３層多結晶シリコン膜によるゲート電
極２７が形成され、これをマスクとして不純物をドープ
してソース、ドレイン拡散層２８１　，２８２　が形成
されて、ＭＯＳトランジスタが構成されている。ゲート
電極２７は基板の一方向に複数のメモリセルに連続的に
配設されて、ワード線となる。ここでキャパシタ電極２
５は、溝２３の途中まで埋め込んだ第１層多結晶シリコ
ン膜電極２５１　とこの上に重ねた第２層多結晶シリコ
ン膜電極２５２　とからなる。第２層多結晶シリコン膜
電極２５２　は、基板上面に形成された孔を介して基板
に接続されている。そして第２層多結晶シリコン膜電極
２５２　の不純物が基板に拡散され、この拡散層はゲー
ト電極２７をマスクとして形成される拡散層２８１　と
一体のものとなる。こうしてキャパシタ電極２５は基板
上面でＭＯＳトランジスタの拡散層と電気的に接続され
、これが記憶ノードとなる。Ｐ＋　型Ｓｉ基板２１は従
来のセルプレートに代わって全キャパシタの共通電極と
なる。素子形成された基板上はＣＶＤの絶縁膜２９が覆
われ、これにコンタクト孔が開けられて、ＭＯＳトラン
ジスタの一方の拡散層２８２　と電気的に接続されるビ
ット線３０が配設される。

【０００５】ところが、この基板電極型のメモリセル構
造は、基板に１／２Ｖｃｃの正の電圧をかける事ができ
ず（かけるとＰ−Ｎ接合に順方向バイアスをかける事に
なり異常電流が流れる）通常は０Ｖを印加する。この場
合１／２Ｖｃｃ方式の時にくらべて、キャパシタ絶縁膜
に倍の電界がかかり、キャパシタ絶縁膜の破壊がおこり
やすくなるという信頼性上の大きな問題がある。

【０００６】一方、ＭＯＳ型ＤＲＡＭの高集積化に伴っ
て、情報を記憶するキャパシタの面積が減少し、この減
少と共に蓄積される電荷量が減少する結果を招いている
。

【０００７】そのため、メモリ内容が誤って読み出され
、あるいはα線等の放射線によりメモリ内容が破壊され
るといった問題が生じている。

【０００８】このような問題を解決するため、ＭＯＳキ
ャパシタの領域に溝（トレンチ）を掘り、ＭＯＳキャパ
シタの占有面積を拡大すること無く実質的に表面積を大
きくしてＭＯＳキャパシタ容量を増大させ、これにより
電荷の蓄積容量を増大させる方法が提案されている。

【０００９】以下に、第２の従来例であるＤＲＡＭ４０
０を図２３に示す。

【００１０】ＤＥＡＭ４００は、半導体基板４０１内に
掘られた溝に形成されるキャパシタ部４０２と、該キャ
パシタ部４０２間に形成されるＭＯＳトランジスタ部４
０３とを備える。

【００１１】前記キャパシタ部４０２は、溝の周囲に拡
散する拡散層４０４と、前記基板４０１表面を覆う絶縁
性のＳｉＯ２　膜４０５と、該ＳｉＯ２　膜４０５及び
前記拡散層４０４表面上に形成された絶縁性のキャパシ
タ絶縁膜４０６と、前記溝を埋めて前記キャパシタ絶縁
膜４０６を介して前記拡散層４０４との間で電荷を保持
するプレート電極４０７と、該プレート電極４０７表面
を覆ってキャパシタ部４０２を保護及び絶縁する酸化膜
４０８とから構成される。

【００１２】前記ＭＯＳトランジスタ部４０３は、前記
基板４０１表面を覆う絶縁性のゲート絶縁膜４０９を介
して前記基板４０１上に設けられワード線を構成するゲ
ート電極４０１と、該ゲート電極４１０間及びゲート電
極４１０と前記キャパシタ部４０２との間をゲート絶縁
膜４０９を介して前記基板４０１上部に設けられたｎ型
層４１１とから構成される。

【００１３】さらに、ＤＲＡＭ４００は、ゲート電極４
１０及び酸化膜４０８上方にＣＶＤ絶縁膜４１２と、該
ＣＶＤ絶縁膜４１２上方に配線され、かつゲート電極４
１０間のｎ型層４１１に電気的に接触するビット線４１
３と、該ビット線４１３表面を覆う保護膜４１４とを備
える。

【００１４】以上の従来のＤＲＡＭ４００の構成におい
て、ワード線を構成するゲート電極４１０に電荷が印加
されると、ゲート電極４１０とｎ型層４１１との間及び
ゲート電極４１０と拡散層４０４との間が導通する。次
いで、ビット線４１３を介してＤＲＡＭ４００へ信号が
送られると、その信号が有する電荷がｎ型層４１１及び
拡散層４０４を介してキャパシタ部４０２に蓄積される
。つまり、外部から送られてきた上記信号はキャパシタ
部４０２に書き込まれる。また、逆に、ゲート電極４１
０に電荷が印加されると、キャパシタ部４０２に蓄積さ
れた電荷は信号としてビット線４１３を介して外部へ読
み出される。

【００１５】従って、従来のＲＡＭ４００において、信
号の書き込み及び読み出しが自在に行われる。

【００１６】

【発明が解決しようとする課題】以上のように第１従来
例で提案されている基板電極型の溝掘りキャパシタ構造
のメモリセルはキャパシタ絶縁膜にかかる電界が増加し
、信頼性上大きな問題が発生する。

【００１７】また、第２の従来例では、以下のような問
題があった。

【００１８】第１に、キャパシタ部４０２の溝の底の形
状が不均一になるので、溝底部の一部で絶縁性能が損な
われ、キャパシタ耐圧の劣化を招くことになる。

【００１９】第２に、キャパシタ部４０２を構成する各
部材は熱膨脹率が異なるので、溝の底部に熱応力が集中
して結晶欠陥をもたらし、キャパシタ部４０２から基板
４０１へのリーク電流が増加することになる。

【００２０】第３に、溝はその形成時のエッチングによ
って格子欠陥などのダメージを被むる。このエッチング
ダメージの除去は困難であるため、溝底部に形成される
酸化膜の膜質が劣化し、第２の問題と同様にリーク電流
が増加することになる。

【００２１】そこで、本発明の第１の目的は、キャパシ
タ絶縁膜に印加される電界を小さくでき、信頼性を向上
させることができる基板電極型の溝掘りキャパシタ構造
をもつ半導体記憶装置及びその製造方法を提供すること
にある。

【００２２】本発明の第２の目的は、溝の内部でキャパ
シタ耐圧の劣化を招くことなく、かつリーク電流の発生
を最小限に押さえることができる半導体記憶装置及びそ
の製造方法を提供することにある。

【００２３】 ［発明の構成］

【００２４】

【課題を解決するための手段】上記目的を達成するため
請求項１記載の半導体記憶装置は、基板電極型の溝掘り
キャパシタ構造を有し、ＭＯＳトランジスタを形成する
領域は基板と完全に分離されており、基板を用いたキャ
パシタ共通電極は例えば＋１．５Ｖなどの任意の電圧を
印加する事ができる構造となっている事を特徴とする。

【００２５】また、請求項２記載の製造方法は、この様
なＤＲＡＭセル構造を実現するに当り、高濃度基板と厚
さ例えば約１０００オングストローム程度の通常の濃度
の基板（例えば５Ω・ｃｍ）の間が例えばシリコン酸化
膜で分離された多層基板を用意し、メモリセル間の素子
分離領域の形成を行なった後、溝を形成し、この溝内に
キャパシタ絶縁膜を介して第１の導電体膜でキャパシタ
電極の一部を埋め込み形成し、次に上側基板の側面のキ
ャパシタ絶縁膜をエッチング除去して上側基板側面を露
出させ、この状態でさらに第２の導電体膜を埋め込む。 ここで第２の導電体膜からの不純物が上側基板の側面に
拡散される。この拡散層は後に形成されるＭＯＳトラン
ジスタのソース，ドレイン拡散層の一方と一体のものと
なりこの結果、第１，第２の導電体膜からなるキャパシ
タ電極は溝上部の基板２の側面でＭＯＳトランジスタの
一方の拡散層と電気的に接続されることになる。

【００２６】また、請求項３記載の半導体記憶装置の製
造方法は、半導体基板内の一定深さ部分に絶縁膜層を形
成する工程と、前記基板表面から前記一定深さの絶縁膜
層へ達し、かつ前記基板絶縁層との境界面が平坦である
溝を形成する工程と、前記溝の内壁を、その一部を残し
て絶縁膜で覆う工程と、前記絶縁膜を介して前記基板と
電気的に絶縁され、かつ前記一部残されて露出する内壁
を介してのみ前記基板に電気的に接触する蓄積電極を前
記絶縁膜上の内壁に形成する工程と、前記蓄積電極の表
面を覆う絶縁性のキャパシタ絶縁膜を形成する工程と、
前記キャパシタ絶縁膜の表面にキャパシタ絶縁膜を介し
て前記蓄積電極との間で電荷を保持するプレート電極を
形成する工程と、ＭＯＳトランジスタを、そのソース又
はドレインの拡散層の一方が前記一部露出する内壁を介
して前記蓄積電極に電気的に接触するように、前記溝に
隣接する前記基板内に形成する工程とを備えたことを特
徴とする。

【００２７】また、請求項４記載の半導体記憶装置は、
半導体基板内の一定深さ部分に形成された絶縁膜層と、
前記基板表面から前記一定深さの絶縁膜層へ達し、かつ
前記絶縁膜層との境界面が平坦な溝と、前記溝の内壁を
、その一部を残して覆う絶縁膜と、前記絶縁膜を介して
前記基板と電気的に絶縁され、かつ前記一部残されて露
出する内壁を介してのみ前記基板に電気的に接触する蓄
積電極と、前記蓄積電極の表面を覆う絶縁性のキャパシ
タ絶縁膜と、前記キャパシタ絶縁膜を介して前記蓄積電
極との間で電荷を保持するプレート電極と、前記溝に隣
接する前記基板内に、ソース又はドレインの拡散層の一
方が前記一部露出する内壁を介して前記蓄積電極に電気
的に接触するＭＯＳトランジスタとを備えたことを特徴
とする。

【００２８】

【作用】請求項１記載のＤＲＡＭ構造では、共通キャパ
シタ電極がＭＯＳトランジスタ基板と完全に分離されて
いるので基板共通電極型にもかかわらず、基板共通電極
に正の電圧を印加することができる様になり、これによ
り、従来のメモリセルと同じ１／２Ｖｃｃ方式が使える
。よってキャパシタ絶縁膜にかかる電界は０Ｖしか印加
できなかった場合にくらべて約半分となり、キャパシタ
絶縁膜の信頼性を向上させることができる。また、この
事により薄いキャパシタ絶縁膜を使うことができる事を
示しておりセルの蓄積容量（Ｃｓ）を大きくできる。

【００２９】また基板共通電極方式であるので、基板上
に大きな段差が飛び出さないので、次工程の加工がやり
易くなり、製造工程の安定化が図れる。また基板共通電
極を形成するためのマスク工程、及びエッチング工程が
不要であるから工程の簡略化が達成できる。

【００３０】また基板共通電極となっており、又ＭＯＳ
トランジスタ部は基板と完全に絶縁分離されているので
α線等によるソフトエラーに非常に強い。

【００３１】またＭＯＳトランジスタは基板と完全に絶
縁分離された薄膜シリコン層に作られるので、パンチス
ルーがおこりにくく、ショートチャネル効果が抑えられ
る。

【００３２】また、請求項２記載の方法では各メモリセ
ル毎のキャパシタ電極は溝内に完全に埋め込まれている
ので特別のマスク工程は必要なく、工程の簡略化ができ
る。

【００３３】また、ＭＯＳトランジスタを形成する絶縁
膜上のシリコン基板が薄いので薄膜基板をエッチングし
、絶縁膜を埋め込むだけで完全な素子分離を行なう事が
でき工程が簡略化される。

【００３４】請求項３記載の半導体記憶装置の製造方法
では、半導体基板内の一定深さ部分に絶縁膜層が形成さ
れるので、各溝の深さは半導体基板表面から絶縁膜層ま
での距離になる。従って、蓄積電極、キャパシタ絶縁膜
、及びプレート電極によって形成されるキャパシタ領域
の蓄積容量は一定値に容易に設定され得る。

【００３５】また、半導体基板内に形成される溝は、そ
の底は絶縁膜層に沿って形成されるので、絶縁膜層との
境界面において平坦な構造を有することになる。従って
、エッチング条件の変動などが生じても、溝の底部は鋭
利な形状に成ることはなく、キャパシタ耐圧の劣化を招
かない。

【００３６】また、溝の底部は平坦な構造であるため、
溝形成後に熱応力が生じても結晶欠陥の発生を防ぐこと
ができる。従って、リーク電流の発生を押さえることが
できる。

【００３７】また、溝の底部に比較的厚い絶縁膜が存在
するため、絶縁膜がエッチングダメージを被っても、絶
縁膜の絶縁性能は安定である。従って、安定した高品質
の絶縁膜を溝内壁面に形成できる。

【００３８】また、ＭＯＳトランジスタ及びキャパシタ
領域は絶縁膜層によって該絶縁膜層下部の基板と分離さ
れているため、α線などにより上記基板内１０〜２０μ
ｍ程度の深さ部分に発生する２次電子の影響を防ぐこと
ができる。従って、ソフトエラーの発生を大幅に減少で
きる。

【００３９】請求項４記載の半導体記憶装置は、上述の
製造方法で製造されるので、キャパシタ耐圧の劣化を招
くことなく、かつリーク電流の発生を最小限に押さえる
ことができる。

【００４０】

【実施例】以下、本発明の実施例について図面を参照し
ながら詳細に説明する。

【００４１】請求項１記載の半導体記憶装置の第１の実
施例として、図１（ａ），図１（ｂ），図１（ｃ）に基
板電極型トレンチ構造のＤＲＡＭを示す平面図、そのＡ
−Ａ´断面図、およびＢ−Ｂ´断面図を示す。

【００４２】このＤＲＡＭでは、Ｎ型シリコン基板１上
に絶縁膜層２が設けてあり、その上にＰ型シリコン層３
がある、いわゆるＳ０Ｉ基板を用い、フィールド絶縁膜
４で素子分離された領域がそれぞれのメモリセル領域で
ある。各メモリセル領域には、Ｎ型Ｓｉ基板１内に所定
深さ食い込む溝６が形成され、この溝６内にキャパシタ
絶縁膜７を介してキャパシタ電極８が埋め込まれている
。キャパシタ領域の溝に隣接する領域にゲート絶縁膜１
３を介してワード線となるゲート電極１４が形成され、
このゲート電極１４に自己整合的にソース，ドレインの
ｎ型拡散層１５が形成されて、ＭＯＳトランジスタが構
成されている。キャパシタ電極は溝の途中まで埋め込ま
れた第１の多結晶シリコン膜８とこの上に重ねて埋め込
まれた第２の多結晶シリコン膜１０からなる。キャパシ
タ絶縁膜７のうち、第１の多結晶シリコン８より上の部
分は除去されてＭＯＳトランジスタ形成のための基板の
側面領域が露出され、ここから第２の多結晶シリコン膜
１０の中の不純物が拡散されて、ｎ型拡散層１５と一体
化されるｎ型拡散層１１が形成されている。即ち、キャ
パシタ電極８は、溝６の上部側面でＭＯＳトランジスタ
の拡散層１５，１１と電気的に接続される。１６はＣＶ
Ｄ絶縁膜であり、これにコンタクト孔１７が開けられて
ＭＯＳトランジスタの拡散層１５１　，１５４　に接続
されるビット線１８が配設されている。１９は保護膜で
ある。

【００４３】次にこのＤＲＡＭの製造工程について説明
する。図２（ａ），（ｂ），（ｃ）〜図９（ａ），（ｂ
），（ｃ）は、このＤＲＡＭの製造工程を示す図１（ａ
），（ｂ），（ｃ）に対応する断面図である。

【００４４】具体的にその製造工程を説明すると、不純
物濃度１×１０１９／ｃｍ３　程度のＮ＋　型Ｓｉ基板
１上に厚さ２００ｎｍ程度のＳｉＯ２　膜層２をもち、
その上に厚さ１００ｎｍ程度で不純物濃度５×１０１５
／ｃｍ３　程度のＰ型Ｓｉ層３をもつ積層構造基板を用
意する（図２（ａ），（ｂ），（ｃ））。この様な積層
構造基板を用意するには、いくつかの方法があるが、こ
こではその中の代表的な方法を示す。

【００４５】まず第１の方法として、図１２に示すよう
に例えば１７０ＫｅＶで１．０×１０１８ｃｍ−２程度
酸素イオンをイオン注入し、１２７５℃程度で１６時間
程度アニールすることにより絶縁膜層１０３を形成する
ことができる。この時あらかじめ、Ｎ型基板１０１の上
に膜厚４００ｎｍ程度のＰ型層１０２をエピタキシャル
成長させておく。

【００４６】次に第２の方法は図１３に示すようにウェ
ハ張り合わせ法を用いるものである。まず２枚のウェハ
ー（シリコン基板２０１，２０３）を用意し、そのうち
１枚２０３はＮ型で高濃度（１×１０１９／ｃｍ３　）
のものとする。このＮ型ウェハーはキャパシタの基板側
共通電極とするものである。またエピタキシャル成長に
より通常濃度のＮ基板の上に高濃度Ｎ型層を成長しても
良い。 この方法も容易に均一な濃度の膜を厚く形成できる。Ｐ
型（１００）基板２０１の上には、例えばＮ−　型のエ
ピタキシャル成長層２０２を例えば約１００ｎｍ程度成
長する。次にＰ型（１００）基板２０１及びＮ型（１０
０）基板２０３の表面にはＨ２　＋Ｏ２　雰囲気の熱酸
化により厚さ５０ｎｍから１μｍ（ここでは例えば２０
０ｎｍ程度）の酸化膜２０４１　，２０４２　を形成す
る。この後、このようにして表面に酸化膜２を形成した
２枚のシリコン基板２０１，２０３を図１３（ｂ）に示
すような支持用のシリコン基板２０３と重ね合わせるが
、その際酸化膜２０４どうしを重ね合わせｎ型エピタキ
シャル層２０２が内側になるようにする。このように２
枚の基板の表面を重ね合わせる際、例えばこれらシリコ
ン基板２０１，２０３の間にパルス状の電圧（±１００
〜±５００Ｖ）を加え、例えば１０−１Ｐａ程度に減圧
して接着する。このとき基板は最大８００℃程度まで加
熱する。またこの後さらに通常の熱処理（例えば１１０
０℃，Ｎ２中で３０分）を行なっても良い。このように
して２枚のシリコン基板２０１，２０３を接着した後、
図１３（ｃ）に示すようにシリコン基板２０１の側から
通常の研磨を行ない薄膜化する。研磨には通常の物理研
磨とエッチング液としてフッ酸，硝酸，酢酸液の混合液
を用いたエッチング法等による化学的研磨とを組み合わ
せて行なっても良い。またＰ型とＮ型の差を用いてエッ
チングストップ作用をもたせて化学的研磨を行なって良
い。そして、通常のシリコン基板と同じようにして表面
の鏡面の研磨を行ない。図２に示すようなＮ型シリコン
基板１上に酸化膜２、ｎ−　型不純物層３が順次積層さ
れた積層構造のＳｉ基板を得ることができる。

【００４７】さらにまた、レーザーアニール法等を用い
ても良い。図１４はその例を示したものである。まず基
板３０１の表面に酸化膜３０２を形成し、素子分離を行
なう領域や溝を形成する領域の少なくとも一部の領域の
酸化膜を除去し，基板３０１を露出させる。次に全面に
例えば多結晶シリコンを堆積し、レーザーアニールを行
なう事により単結晶化させる（図１４（ｂ））。

【００４８】次にこのようにして形成された積層基板の
フィールド絶縁膜形成領域の例えば厚さ１００ｎｍのＳ
ｉ基板３を異方性エッチングによりエッチング除去し、
下部の例えば厚さ４００ｎｍの絶縁膜（ここでは酸化膜
とする）２を露出させる。さらに、例えばＣＶＤ法によ
り酸化膜を全面に堆積し、レジスト等の平坦化膜を用い
たいわゆるエッチバック法を用いてフィールド領域にの
み酸化膜４を埋め込む（図３）。（尚，図１４の例では
このようにして埋め込まれた酸化膜を３０４，溝形成マ
スクを３０５で示す）この後、ＮＭＯＳトランジスタ領
域にはＰＷｅｌｌ層の形成、ＰＭＯＳトランジスタ領域
にはＮ−　Ｗｅｌｌの形成を行なっても良いが、この工
程は後の各々のハアニジスタのチャネルイオン注入工程
で兼ねても良い。この後、例えば５０ｎｍ厚のＣＶＤ酸
化膜５１　と例えば１００ｎｍ厚のシリコン窒化膜５２
　と例えば２００ｎｍ厚のＣＶＤ酸化膜５３　を順次積
層堆積し、溝を形成するためのレジストパターンを形成
し、まず異方性エッチングにより前記積層膜（５１　，
５２　，５３　）および埋め込み酸化膜４をエッチング
する。次に残る積層膜（５１　，５２　，５３　）をマ
スクとして基板１を異方性エッチングし深さ５μｍ程度
の溝６１　，６２　を形成する。（図４）。このとき、
溝６はフィールド領域の酸化膜４に一部かかる様に形成
する。この様にして、溝の側面がセル側を除き酸化膜４
で囲まれている構造を得ることができる。

【００４９】この後、アルカリ溶液を含むウェット処理
を行ない溝（トレンチ）形成時のエッチングダメージを
除去したのち、さらに露出した溝６の内壁を８５０℃の
酸素雰囲気中で酸化を行ない、例えば膜厚１０ｎｍの酸
化シリコン膜７を形成する。ここではキャパシタ絶縁膜
として熱酸化膜を用いたが窒化膜と酸化膜からなるいわ
ゆるＮＯ膜を用いても良い。

【００５０】さらに、全面にＣＶＤ法によりＰをドープ
した第１の多結晶シリコン層８を全面に堆積し、次にこ
の多結晶シリコン膜１８をＣＦ４　とＯ２　ガスを含む
例えばケミカルドライエッチング（ＣＤＥ）法によりエ
ッチバックして、溝６の途中まで埋め込み形成する。即
ち、溝６内に残される第１の多結晶シリコン膜８の表面
が基板３の表面より低い位置になるように、また基板３
の下部より高い位置になるようにエッチングする（図５
）。 その後レジストパターンにより側面コンタクトを取りた
い領域を含むように穴が形成されたレジストパターンを
形成した後、第１の多結晶シリコン膜８上の溝側面で、
かつ基板３の側面の一部であるキャパシタ絶縁膜７をエ
ッチング除去して基板３の側面を一部露出させる（図６
）。

【００５１】その後、レジストを除去し、リンドープの
第２の多結晶シリコン膜１０をＣＶＤ法により全面に堆
積し、例えば９００℃　　Ｎ２　中で、３０分の熱処理
を行なって第２の多結晶シリコン膜１０中の不純物（リ
ン）を基板３の側面に拡散させてｎ型層１１を形成する
。この後、第２の多結晶シリコン膜１０を例えば先の第
１の多結晶シリコン膜８の場合と同様のＣＤＥ法により
エッチバックして溝６内に埋め込む（図７）。このよう
にして、本実施例では図示のように第１の多結晶シリコ
ン膜８と第２の多結晶シリコン膜１０からなるキャパシ
タ電極は、溝６内に限定されて埋め込み形成され、また
将来ＭＯＳトランジスタの拡散層とつながるｎ型層１１
を自己整合的に形成することができる。

【００５２】この後、ＣＶＤ酸化膜５３　をＮＨ４　Ｆ
液などによりエッチング除去し、さらに露出した第２の
多結晶シリコン膜１０の表面を例えば５０ｎｍ程度酸化
して窒化シリコン膜５２　を除去するときの保護膜１２
を形成する（図８）。この後、図では省略してあるが、
保護膜１２をマスクとして窒化シリコン膜５２　をＣＦ
４　とＮ２　とＯ２　ガスを用いた雰囲気でケミカル・
ドライ・エッチング（ＣＤＥ）を行ない、除去する。

【００５３】この後、酸化膜５１　を除去して基板３の
表面を露出させ、１５ｎｍ程度の熱酸化膜からなるゲー
ト絶縁膜１３を形成して、この上に第３の多結晶シリコ
ン膜によりワード線となるゲート電極１４を形成し、こ
のゲート電極１４をマスクとして例えばリンをイオン注
入してソース，ドレインとなるｎ型拡散層１５１　，１
５２　…も形成する。ＭＯＳトランジスタのしきい値電
圧を調整するためにＮＭＯＳトランジスタについては、
ボロンなどのＰ型不純物を、またＰＭＯＳトランジスタ
については、ＰなどのＮ型不純物をイオン注入するいわ
ゆるチャネルイオン注入工程をゲート絶縁膜１３の形成
前に行なう。さらに前記拡散層１５２　，１５３　は前
述のように拡散層１１とつながって一体としてＭＯＳト
ランジスタのソースまたはドレイン領域となる。この後
図では示さないが、例えば周辺回路部では、ＬＤＤ構造
とするためにゲート電極側壁にスペーサを形成し、これ
をマスクとして用いてｎ＋　型拡散層の形成等を行なう
。そして、全面にＣＶＤ絶縁膜１６を堆積し、これにコ
ンタクト孔１７を開け、モリブデンシリサイド膜と多結
晶シリコン膜を用いたいわゆるポリサイド膜により拡散
層１５に接続されるビット線１８を形成する（図９）。 このようにして、Ｎ＋　型Ｓｉ基板１を全キャパシタの
共通電極とし、各溝内に埋め込まれたキャパシタ電極８
，１０がそれぞれキャパシタ毎に独立の記憶ノードとな
り、またＭＯＳトランジスタ部は共通電極となりＮ＋　
型Ｓｉ基板１と絶縁分離された基板３から成っている基
板電極型の溝掘り型メモリセル構造が得られる。

【００５４】Ｎ＋　型Ｓｉ基板１には、プレート電位と
して例えば＋１．５Ｖが印加され、溝６内のキャパシタ
電極８，１０に信号電極を蓄えることにより、情報記憶
が行われる。

【００５５】また、この他の実施例として、基板共通キ
ャパシタ電極（プレート電極）の取り方について説明す
る。従来はＮ＋　型基板１の裏面から基板プレート電極
端子を引き出す事ができるが、この他に、図１０に示す
ように基板の表面から端子を取り出す手法もある。まず
、溝６を開孔するとき、周辺部のフィールド領域のプレ
ート端子を取りたい領域にも溝６を同時に開孔する。こ
の後、レジストを用いたリソグラフィーにより前記溝の
側面の絶縁膜７を除去し、基板１の溝の表面を露出させ
る。（図１０（ａ））。その後第１の多結晶シリコン層
８、第２の多結晶シリコン層１０を順次埋め込み、不純
物を基板側へ拡散させ、電気的に接続する。この後、層
間絶縁膜１６，１７を堆積した後、第２の多結晶シリコ
ン膜へのコンタクトホールを開け、Ａｌ配線２０を配設
して、表面からプレート電極（基板１）への配線取り出
しを可能としている。この様にすると全ての端子を基板
表面から取れる様になりアセンブリの際に自由度が大き
くなる。

【００５６】また、本実施例では、ＭＯＳトランジスタ
領域の基板３とキャパシタ電極８のコンタクトを取る際
に多結晶シリコン膜を２度埋め込む工程の途中で側壁コ
ンタクトを取る方法を示したが、レジストを用いた通常
のリソグラフィー工程によりＭＯＳトランジスタの基板
への側壁コンタクトを実現してもよい。図１１にその工
程例を示す。この場合、キャパシタ電極としての多結晶
シリコン膜の埋め込みは１回ですむことになり、工程の
簡略化が図れる。

【００５７】なお、本実施例では、ワード線方向に隣接
する複数のメモリセルの相互関係は示していない。もし
，メモリセル配置をフォールデッド・ビット線方式とす
る場合には、図のキャパシタ電極８，１０の領域上をワ
ード線方向に隣接するメモリセルのゲート電極が通過す
ることになる。上記実施例の製造工程では、この場合ゲ
ート電極とキャパシタ電極の間はキャパシタ電極１０を
熱酸化して得られる酸化膜を介して容量結合される。 この熱酸化膜は多結晶シリコン膜の熱酸化膜であるため
、単結晶Ｓｉ上の熱酸化膜であるゲート絶縁膜１３より
は厚くなるが、この電極間の結合容量を低減させるため
に別途キャパシタ領域にＣＶＤ酸化膜等を堆積すること
は有効である。もちろん、本発明はオープン・ビット線
構成のＤＲＡＭに適用することも可能である。

【００５８】次に、請求項４記載の半導体記憶装置（以
下、ＤＲＡＭと呼称する）に係わる一実施例を図１５（
ａ），（ｂ）及び（ｃ）に示す。

【００５９】図１５（ａ）はＤＲＡＭの隣接する２ビッ
ト分を示す平面図であり、図１５（ｂ）は図１５（ａ）
におけるＡ−Ａ´線断面図であり、図１５（ｃ）は図１
５（ａ）におけるＢ−Ｂ´線断面図である。

【００６０】図１５（ａ），（ｂ），及び（ｃ）におい
て、絶縁膜層４２が半導体基板４１とＰ型Ｓｉ基板４３
の間に形成され、メモリセル領域内に溝（トレンチ）が
上記絶縁膜層４２に達する様に形成される。この溝の内
壁面には絶縁膜４９，（４９１　，４９２　，４９３　
）が形成され、さらに溝内部には第１層多結晶シリコン
膜による蓄積電極５１（５１１　，５１２　，５１３　
）がメモリセル毎に形成される。溝の中の蓄積電極５１
の表面にキャパシタ絶縁膜５４（５４１　，５４２　，
５４３　）を介して第２層多結晶シリコン膜からなるプ
レート電極５５（５５１　，５５２　）が埋込み形成さ
れる。キャパシタ絶縁膜５４はこの実施例ではＣＶＤ法
によるＳｉ３　Ｎ４　膜とその表面を酸化したいわゆる
ＮＯ膜である。プレート電極５５は複数のメモリセルに
共通配設される。また、キャパシタ領域４９，５１，５
４，５５に隣接する位置にはゲート絶縁膜５７を介して
第３層多結晶シリコン膜からなるゲート電極５８（５８
１　，５８２　）が配設され、各ゲート電極に自己整合
されたＭＯＳトランジスタのソース・ドレイン拡散層で
あるｎ型層５９（５９１　，５９２　，５９３　）が形
成される。このｎ型層５９は蓄積電極５１と電気的に接
続するように形成されている。例えば蓄積電極５１から
基板４３側への不純物の部分的な拡散層５３（５３１　
，５３２　，５３３　）とｎ型層５９とが接するように
形成され電気的に互いに接続している。これにより溝の
中の蓄積電極５１はＭＯＳトランジスタ５７，５８，５
９のソース・ドレイン５９の一方に電気的に接続される
。又ゲート電極５８はマトリックス状に配列されたメモ
リセル群の一方向に連続的に配設されワード線を構成す
る。このようにしてＭＯＳトランジスタ５７，５８，５
９およびキャパシタ４９，５１，５４，５５が形成され
た基板４３上はＣＶＤ絶縁膜６０で覆われる。またゲー
ト電極５８間にはコンタクトホールが開けられ、このコ
ンタクトホールにｎ型層５９に接続されるポリサイドか
ら成るビット線６３が配設されている。ビット線６３は
ワード線５８と直交かつ非接触に形成される。

【００６１】以下、請求項３記載の半導体記憶装置の製
造方法に係わる一実施例を図１６乃至図２１を用いて説
明する。

【００６２】なお、図１６（ａ），図１７（ａ），…図
２１（ａ）はＤＲＡＭの各製造工程における平面図であ
り、図１６（ｂ），図１７（ｂ）、…図２１（ｂ）はそ
れぞれ対応する製造工程におけるＤＲＡＭのＡ−Ａ´線
断面図である。

【００６３】図１６（ａ），（ｂ）に第１製造工程を示
すように、先ず２枚のＳｉ基板４１，４３を用意し、そ
のうちの１枚のＰ−　型Ｓｉ基板４３にはメモリセルが
形成される。

【００６４】次に通常のＨ２　＋Ｏ２　雰囲気の熱酸化
により各Ｓｉ基板４１，４３の表面に厚さ４００ｎｍ程
度の酸化膜４２（４２ａ，４２ｂ）を形成し、酸化膜４
２ａに酸化膜４２ｂを重ね合わせて支持用のＳｉ基板４
１とＰ−　型Ｓｉ基板４３とを合体させる。合体方法は
、例えば、１０−１Ｐａ程度に減圧し、次いで、Ｓｉ基
板４１，４３の間にパルス状の電圧（±１００〜±５０
０Ｖ）を加えて接着する。このとき、基板を８００℃程
度に加熱しても良い。また、この後さらに通常の熱処理
（例えば１１００℃，Ｎ２　雰囲気中で３０分程度）を
行なっても良い。この様にして２枚のＳｉ基板４１，４
３を接着した後、Ｓｉ基板４３の側から通常の研磨を行
ない、Ｓｉ基板４３を薄膜化する、研磨には通常の物理
的研磨と、エッチング液としてフッ酸，硝酸，酢酸液の
混合液を用いたエッチング法等による化学的研磨とを組
み合わせて行なっても良い。次いで、通常のＳｉ基板に
対する取り扱いと同様に表面の鏡面研磨を行ない、Ｓｉ
基板４１上に酸化膜４２，Ｐ−　型層４３が順次積層さ
れた積層構造のＳｉ基板を得ることができる。他の方法
とて、この積層構造基板を得るためにレーザーアニール
法を用いたＳＯＩ技術を用いても良い。また、いわゆる
ＳＩＭＯＸ法（酸素イオン注入後、高温処理）を用いて
も良い。

【００６５】いずれの場合にもＰ−　型Ｓｉ基板４３の
厚さをキャパシタ容量の確保の観点から所望の厚さ、例
えば５μｍ程度にする。

【００６６】次に、Ｓｉ基板４３の表面に熱酸化法によ
り２０ｎｍ程度の酸化膜４６，ＣＶＤ法により膜厚１５
０ｎｍ程度のＳｉ３　Ｎ４膜４７を順次形成する。この
後、通常のフォトリソグラフィー法を用いてレジスト（
図示せず）マスクでＳｉ３　Ｎ４　膜４７，ＳｉＯ２　
膜４６，Ｓｉ基板４３を順次エッチングする。このとき
，エッチングにより得られる凹領域の深さは０．５μｍ
程度となる様にする。さらにこの時形成されるパターン
は後の工程で更にエッチングされて形成される溝８の予
定されるパターンの大きさよりも小さくなるようにＳｉ
Ｏ２　膜４６，Ｓｉ３　Ｎ４　膜４７を残置しておく。 その理由は、溝４８の作成時におけるパターン合わせに
余裕をもたせるためである。次に、Ｓｉ基板１３のエッ
チング面のダメージ処理のために熱酸化を施した後、Ｃ
ＶＤ法によりＳｉ基板全面に例えばＳｉＯ２　膜４４を
堆積した後、レジスト等を用いたエッチバック法により
前記Ｓｉ基板４３の凹領域（素子分離領域）ＳｉＯ２　
膜４４を選択的に埋込む。

【００６７】この後，図１７に第２製造工程を示すよう
に，溝の形成領域に窓を有するフォトレジストパターン
（図示省略）を利用して、反応性イオンエッチング法に
よりＳｉ３　Ｎ４　膜４７、ＳｉＯ２　膜４６，４４、
Ｓｉ基板４３を順次エッチングして基板中の酸化膜４２
に達する様に溝４８（４８１　，４８２　，４８３　）
を形成する。 この後、溝４８の側面のエッチングダメージを除去する
ため例えば熱酸化をし、次いで得られた酸化膜を除去す
るなどの処理を行なっても良い。

【００６８】次に、図１８に第３製造工程を示すように
、溝４８の側面に酸化膜４９（４９１　，４９２　，４
９３　）を例えば５０ｎｍ厚み程度形成した後、通常の
フォトリソグラフィー法によりレジストＲを利用して、
溝側面の酸化膜の一部をＮＨ４　Ｆ液等により選択除去
し、Ｓｉ基板４３を露出させて露出部５０（５０１　，
５０２　，５０３　）を形成する。

【００６９】次に、酸素プラズマ雰囲気でＯ２　アッシ
ングしてレジストＲを除去した後、図１９に第４製造工
程を示すように、ＣＶＤ法により約５０ｎｍ膜厚の多結
晶Ｓｉを全面に堆積して蓄積電極５１（５１１　，５１
２　，５１３　）の元を形成する。

【００７０】次いで、ひ素（Ａｓ＋　）を露出部１０上
の蓄積電極５１を介してＰ−　型Ｓｉ基板４３へ斜め方
向へイオン注入することにより溝４４の側面にもイオン
注入し全面にヒ素を入れｎ型化し、さらに例えば９００
℃　　Ｎ２　中で３０分の熱処理を行なう。このように
Ｓｉ基板４３中へｎ型不純物（Ａｓ）を再拡散すること
により、蓄積電極５１はＳｉ基板４３の一部５３（５３
１　，５３２　，５３３　）と電気的に接触する。この
後、全面にフォトレジストを塗布し、次い全面を露光し
、現像する事により溝４８の中にのみフォトレジスト５
２（５２１　，５２２　，５２３　）を所望の位置に充
填する。このフォトレジスト５２は後述のエッチングか
ら蓄積電極５１を保護する役割を有する。さらに、溝４
８の中以外の前記多結晶Ｓｉを例えば反応性イオンエッ
チング法を用いて除去し、溝の中のみに蓄積電極となる
Ｎ型の多結晶Ｓｉ膜５１を残置する。

【００７１】この後、レジスト５２を除去し蓄積電極５
１の表面を洗浄した後、図２０に第５製造工程を示すよ
うに、キャパシタ絶縁膜５４（５４１　，５４２　）を
洗浄した蓄積電極５１の表面上に堆積する。キャパシタ
絶縁膜５４としてＳｉ３　Ｎ４　膜とその表面の酸化膜
あるいはこれらの多層膜等を用いることができる。この
ときＳｉ３　Ｎ４膜はＣＶＤ法により形成され、溝４８
の側壁，底面にも均一な膜が形成され、キャパシタ絶縁
膜５４の信頼性を向上させることができる。例えば各膜
厚はＳｉ３　Ｎ４　膜が８ｎｍ、その表面の熱酸化膜が
２ｎｍ程度である。 次に全面にｎ型不純物をドープした第２層多結晶Ｓｉ膜
５５（５５１　，５５２　）を堆積し、パターニングし
て共通セルプレートとなるプレート電極５５を形成する
。

【００７２】このときプレート電極５５は溝４８より外
のＭＯＳトランジスタ領域へ張り出さない様に厳密にパ
ターニングされて加工される。その理由は、後の工程で
のプレート電極５５に対するゲート電極のマスク合わせ
余裕を少さくすることが可能となり、メモリセルの一層
の微細化が可能となるからである。

【００７３】次に、図２１に第６製造工程を示すように
、例えば８５０℃の水蒸気雰囲気中で熱酸化を行ない、
プレート電極５５の表面に１００ｎｍ程度の酸化膜５６
（５６１　，５６２　）を形成する。このとき、溝４８
間のＭＯＳトランジスタ形成領域には、図２０に示すよ
うに、Ｓｉ３　Ｎ４　膜４７の一部が残置されており、
その表面は酸化されない。あるいは、図示しないが、図
１９に示した工程でキャパシタ絶縁膜５４を形成する前
に、例えばホットリン酸などを用いて選択的にＳｉ３　
Ｎ４　膜４７を除去しておき、第５製造工程では、プレ
ート電極５５上を覆うようにＣＶＤ法によるＳｉＯ２　
膜を堆積・加工して前記酸化膜５６の代わりに用いても
良い。このようにすればプレート電極５５の酸化により
プレート電極５５が薄膜化して高抵抗になることを防ぐ
ことができる。次にＭＯＳトランジスタが所望のしきい
値電圧（Ｖｔｈ）になるように不純物をＳｉ３Ｎ４　膜
４７，ＳｉＯ２　膜４６を通過してチャネル不純物層（
図示省略）をＰ−　型Ｓｉ基板４３上部に選択的に形成
した後、ＭＯＳトランジスタ領域のＳｉ３　Ｎ４　膜４
７及び酸化膜４６をいったん除去してＳｉ基板４３の表
面を露出させ例えば１０ｎｍ程度のゲート酸化膜５７を
形成する。このとき先にゲート絶縁膜５７を形成してか
らチャネル不純物層を形成しても良い。さらに、ｎ型の
不純物をドープした第３層多結晶Ｓｉ膜の堆積、パター
ニングによりワード線となりゲート電極５８（５８１　
，５８２　）をチャネル不純物層の上方に形成する。次
にこのゲート電極５８をマスクとして例えばヒ素（Ａｓ
）又はリン（Ｐ）をゲート酸化膜５７を介してイオン注
入し、ソース・ドレイン拡散層となるｎ型層５９（５９
１　，５９２　，５９３　，５９４　）を形成する。ｎ
型拡散層５９は、その一部が既に形成されている蓄積電
極５１と電気的に接触する再拡散層５３と重なり合う。 したがって、溝４８の内壁の蓄積電極５１とＭＯＳトラ
ンジスタのソース・ドレインのｎ型拡散層５９は電気的
に接触される。

【００７４】この後、図１５に示すように、基板４３の
上方全面にＣＶＤ法により絶縁膜として例えばＳｉＯ２
　膜６０を堆積し、このＳｉＯ２　膜６０にコンタクト
ホール６２をゲート電極５８間に開け、例えば多結晶Ｓ
ｉとタングステンシリサイド（ＷＳｉ２　）から成るい
わゆるポリサイド膜を用いて前記ｎ型拡散層５９２　と
電気的に接続されたビット線６３を形成する。このビッ
ト線６３の形成のため他の材料を用いることもできる。

【００７５】さらに全面にパッシベーション（不動態化
）のためのＣＶＤ絶縁膜、例えばＢＰＳＧ膜を堆積して
、ＤＲＡＭセルが製造される。

【００７６】従って、上記実施例のＤＲＡＭは、半導体
基板内の一定深さ部分に絶縁膜層４２が形成されるので
、各溝の深さは半導体基板表面から絶縁膜層４２までの
距離になる。それで蓄積電極５１、キャパシタ絶縁膜５
４、及びプレート電極５５によって形成されるキャパシ
タ領域の蓄積容量は一定値に容易に設定され得る。

【００７７】また、半導体基板内に形成される溝は、そ
の底は絶縁膜層４２に沿って形成されるので、絶縁膜層
４２との境界面において平坦な構造を有することになる
。従って、エッチング条件の変動などが生じても溝の底
部は鋭利な形状に成ることなく、キャパシタ耐圧の劣化
を招かない。それで、製品歩留りは大幅に向上される。

【００７８】また、溝の底部は平坦な構造であるため、
溝形成後に熱応力が生じても結晶欠陥の発生を防ぐこと
ができる。従って、リーク電流の発生を押さえることが
できる。

【００７９】また、溝の底部に比較的厚い絶縁膜４２が
存在するため、絶縁膜４２がエッチングダメージを被っ
ても、絶縁膜４２の絶縁性能は安定である。従って、安
定した高品質の絶縁膜４９を溝内壁面に形成できる。

【００８０】また、ＭＯＳトランジスタ及びキャパシタ
領域は絶縁膜層によって該絶縁膜層下部の基板と分離さ
れているため、α線などにより上記基板内１０〜２０μ
ｍ程度の深さ部分に発生する２次電子の影響を防ぐこと
ができる。従って、ソフトエラーの発生を大幅に減少で
きる。

【００８１】以上の実施例では、ワード線５８方向に隣
接するメモリセルの相互関係は示されていない。もしメ
モリセル配置をフォールディッド・ビット線構成（折り
返しビット線構成）とした場合には、プレート電極５５
の領域上をワード線５８方向に隣接するメモリセルのゲ
ート電極が通過することになる。もちろん、本発明はオ
ープンビット線構成のＤＲＡＭにも適用することができ
る。

【００８２】本発明は、上記実施例に限定されるもので
はなく、適宜の設計変更を行うことにより、この他適宜
の態様で実施し得るものである。

【００８３】

【発明の効果】以上述べたように請求項１及び請求項２
記載の半導体記憶装置及びその製造方法によれば、共通
キャパシタ電極（プレート電極）がＭＯＳトランジスタ
を形成する基板と完全に絶縁分離されているので、基板
電極型にもかかわらず基板電極に正の電圧を印加するこ
とができ、これにより、従来のメモリセルと同じ１／２
Ｖｃｃ方式が使用できる。よってキャパシタ絶縁膜にか
かる電界は従来の基板電極型セルの約１／２となり、キ
ャパシタ絶縁膜の信頼性を向上できる。またより薄いキ
ャパシタ絶縁膜を用いることができるためメモリセルの
蓄積容量を大きくできメモリセルの安定動作を達成でき
る。

【００８４】またプレート電極が基板の上に飛び出さず
、平坦な表面形状を保てるので次のゲート電極加工など
が易しくなり、製造工程の安定化が図れる。また、キャ
パシタ電極やプレート電極を形成するためのマスク工程
及びエッチング工程が不要であるから、工程の簡略化が
達成できる。

【００８５】また、ＭＯＳトランジスタ部は完全に絶縁
分離されており、α線等によるソフトエラーに非常に強
い。

【００８６】また、ＭＯＳトランジスタ部は基板と完全
に絶縁された薄膜シリコン層に作られるので、パンチス
ルーがおこりにくく、従来の構造にくらべてショートチ
ャネル効果が抑えられるためＭＯＳトランジスタを微細
化でき高密度化に有利である。

【００８７】また、ＭＯＳトランジスタを形成する絶縁
膜上のシリコン基板は薄いので基板をエッチングし、絶
縁膜を埋め込むだけで完全な素子分離が行なえると共に
、ＰＭＯＳ，ＮＭＯＳトランジスタはそれぞれ基板から
完全に絶縁分離されているため、Ｐ−ウェル、Ｎ−ウェ
ルを形成する必要はなく、工程の著しい簡略化が図れる
。

【００８８】また、請求項３記載の半導体記憶装置の製
造方法によれば、半導体基板内の一定深さ部分に絶縁膜
層を形成する工程と、前記基板表面から前記一定深さの
絶縁膜層へ達し、かつ前記絶縁膜層との境界面が平坦で
ある溝を形成する工程と、前記溝の内壁をその一部を残
して絶縁膜で覆う工程と，前記絶縁膜を介して前記基板
と電気的に絶縁され、かつ前記一部残されて露出する内
壁を介してのみ前記基板に電気的に接触する蓄積電極を
前記絶縁膜上の内壁に形成する工程と、前記蓄積電極の
表面を覆う絶縁性のキャパシタ絶縁膜を形成する工程と
、前記キャパシタ絶縁膜の表面に、前記キャパシタ絶縁
膜を介して前記蓄積電極との間で電荷を保持するプレー
ト電極を形成する工程と、ＭＯＳトランジスタを、その
ソース又はドレインの拡散層の一方が前記一部露出する
内壁を介して前記蓄積電極に電気的に接触するように、
前記溝に隣接する前記基板内に形成する工程とを備え、
また、請求項４記載の半導体記憶装置によれば、半導体
基板内の一定深さ部分に形成された絶縁膜層と、表面か
ら前記一定深さの絶縁膜へ達し、かつ前記絶縁膜層との
境界面が平坦な溝と、前記溝の内壁を、その一部を残し
て覆う絶縁膜と、前記絶縁膜を介して前記基板と電気的
に絶縁され、かつ前記一部残されて露出する内壁を介し
てのみ前記基板に電気的に接触する蓄積電極と、前記蓄
積電極の表面を覆う絶縁性のキャパシタ絶縁膜と、前記
キャパシタ絶縁膜を介して前記蓄積電極との間で電荷を
保持するプレート電極と、前記溝に隣接する前記基板内
に、ソース又はドレインの拡散層の一方が前記一部露出
する内壁を介して前記蓄積電極に電気的に接触するＭＯ
Ｓトランジスタとを備えたので、溝の内部でキャパシタ
耐圧の劣化を招くことなく、かつリーク電流の発生を最
小限に押さえることができる半導体記憶装置を容易に製
造できる。

【図面の簡単な説明】

【図１】請求項１記載のＤＲＡＭの一実施例を示す平面
図及び断面図である。

【図２】図１に示されたＤＲＡＭの製造工程を示す説明
図である。

【図３】図１に示されたＤＲＡＭの製造工程を示す説明
図である。

【図４】図１に示されたＤＲＡＭの製造工程を示す説明
図である。

【図５】図１に示されたＤＲＡＭの製造工程を示す説明
図である。

【図６】図１に示されたＤＲＡＭの製造工程を示す説明
図である。

【図７】図１に示されたＤＲＡＭの製造工程を示す説明
図である。

【図８】図１に示されたＤＲＡＭの製造工程を示す説明
図である。

【図９】図１に示されたＤＲＡＭの製造工程を示す説明
図である。

【図１０】プレート電極の端子を表面から取り出す方法
の一例を示す説明図である。

【図１１】他の実施例の説明図である。

【図１２】図１に示された実施例に用いた積層基板を示
す説明図である。

【図１３】図１に示された実施例に用いた積層基板を示
す説明図である。

【図１４】図１に示された実施例に用いた積層基板を示
す説明図である。

【図１５】（ａ）は請求項４記載の半導体記憶装置の一
実施例である隣接する２ビット分を示す平面図、（ｂ）
は（ａ）に示された半導体記憶装置のＡ−Ａ´線断面図
，（ｃ）は（ａ）に示された半導体記憶装置のＢ−Ｂ´
線断面図である。

【図１６】請求項３記載の半導体記憶装置の製造方法の
一実施例に係わり、図１５に示された半導体記憶装置の
製造工程例を示す説明図である。

【図１７】請求項３記載の半導体記憶装置の製造方法の
一実施例に係わり、図１５に示された半導体記憶装置の
製造工程例を示す説明図である。

【図１８】請求項３記載の半導体記憶装置の製造方法の
一実施例に係わり、図１５に示された半導体記憶装置の
製造工程例を示す説明図である。

【図１９】請求項３記載の半導体記憶装置の製造方法の
一実施例に係わり、図１５に示された半導体記憶装置の
製造工程例を示す説明図である。

【図２０】請求項３記載の半導体記憶装置の製造方法の
一実施例に係わり、図１５に示された半導体記憶装置の
製造工程例を示す説明図である。

【図２１】請求項３記載の半導体記憶装置の製造方法の
一実施例に係わり、図１５に示された半導体記憶装置の
製造工程例を示す説明図である。

【図２２】従来のＤＲＡＭを示す断面図である。

【図２３】従来の他のＤＲＡＭを示す断面図である。

【符号の説明】

１　　Ｎ＋　型Ｓｉ基板（共通キャパシタ電極，プレー
ト電極） ２　　基板分離絶縁膜 ３　　ＭＯＳトランジスタ形成基板 ４　　フィールド絶縁膜 ５　　ＣＶＤ絶縁膜 ６　　溝 ７　　キャパシタ絶縁膜 ８　　第１の多結晶シリコン膜 １０　　第２の多結晶シリコン膜 １１　　ｎ型拡散層 １３　　ゲート絶縁膜 １４　　ゲート電極 １５　　ソース・ドレイン拡散層 １８　　ビット線 ４１　　半導体基板 ４２　　絶縁膜層 ４３　　Ｐ型Ｓｉ基板 ４４　　ＳｉＯ２　膜 ４９　　絶縁膜 ５１　　蓄積電極 ５３　　拡散層 ５４　　キャパシタ絶縁膜 ５５　　プレート電極 ５６　　酸化膜 ５７　　ゲート絶縁膜 ５８　　ゲート電極 ５９　　ｎ型層 ６０　　ＣＶＤ絶縁膜 ６３　　ビット線

Claims (4)

【特許請求の範囲】
1. 【請求項１】　　第１の半導体基板上に電気的に分離し
   て形成された第２の半導体基板と、この第２の半導体基
   板に形成された素子分離領域と，この積層基板に対し、
   第１の基板に達する如く設けられた溝と、この溝に、前
   記第２の半導体基板側面を露出する如く形成された絶縁
   薄膜を介して設けられたキャパシタ電極と、前記第２の
   半導体基板に設けられたＭＯＳ型トランジスタとを備え
   た事を特徴とする半導体記憶装置。
2. 【請求項２】　　第１の半導体基板上に電気的に分離し
   て設けられた第２の半導体基板からなる積層基板を形成
   する工程と、前記第２の半導体基板に素子分離領域を形
   成する工程と、前記積層基板に対し、第１の基板に達す
   る如く溝を設ける工程と、この溝に、前記第２の半導体
   基板側面を露出する如く形成された絶縁薄膜を介してキ
   ャパシタ電極を埋め込む工程と、前記第２の半導体基板
   にＭＯＳ型トランジスタを形成する工程とを備えた事を
   特徴とする半導体記憶装置の製造方法。
3. 【請求項３】　　半導体基板内の一定深さ部分に絶縁膜
   層を形成する工程と、前記基板表面から前記一定深さの
   絶縁膜層へ達し、かつ前記絶縁膜層との境界面が平坦で
   ある溝を形成する工程と、前記溝の内壁を、その一部を
   残して絶縁膜で覆う工程と、前記絶縁膜を介して前記基
   板と電気的に絶縁され、かつ前記一部残されて露出する
   内壁を介してのみ前記基板に電気的に接触する蓄積電極
   を前記絶縁膜上の内壁に形成する工程と、前記蓄積電極
   の表面を覆う絶縁性のキャパシタ絶縁膜を形成する工程
   と、前記キャパシタ絶縁膜の表面に、前記キャパシタ絶
   縁膜を介して前記蓄積電極との間で電荷を保持するプレ
   ート電極を形成する工程と、ＭＯＳトランジスタを、そ
   のソース又はドレインの拡散層の一方が前記一部露出す
   る内壁を介して前記蓄積電極に電気的に接触するように
   、前記溝に隣接する前記基板内に形成する工程とを備え
   たことを特徴とする半導体記憶装置の製造方法。
4. 【請求項４】　　半導体基板内の一定深さ部分に形成さ
   れた絶縁膜層と、前記基板表面から前記一定深さの絶縁
   膜層へ達し、かつ前記絶縁膜層との境界面が平坦な溝と
   、前記溝の内壁を、その一部を残して覆う絶縁膜と、前
   記絶縁膜を介して前記基板と電気的に絶縁され、かつ前
   記一部残されて露出する内壁を介してのみ前記基板に電
   気的に接触する蓄積電極と、前記蓄積電極の表面を覆う
   絶縁性のキャパシタ絶縁膜と、前記キャパシタ絶縁膜を
   介して前記蓄積電極との間で電荷を保持するプレート電
   極と、前記溝に隣接する前記基板内に、ソース又はドレ
   インの拡散層の一方が前記一部露出する内壁を介して前
   記蓄積電極に電気的に接触するＭＯＳトランジスタとを
   備えたことを特徴とする半導体記憶装置。