JPS63229745A - ダイナミツクランダムアクセスメモリ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 ＤＲＡＭ装置であって、−導電型の半導体基板中に形成
されたトレンチの内部に絶縁層を介して形成されたキャ
パシタと、該キャパシタへの電荷の充放電をスイッチン
グするＭＩＳ）ランジスタとを具備し、該キャパシタを
、順次、第１の絶縁層と、第１の誘電体層と、該ＭＩＳ
）ランジスタのソースまたはドレインに接続された第２
の導電層と、第２の誘電体層と、第３の導電層とにより
形成し、第２の導電層を共通電極として第１の導電層と
の間、および第３の導電層との間に電荷を蓄積すること
により、セル面積を増やすことなく単位セル当たりの電
荷蓄積容量を増大し、ソフトエラー、バンチスルー等の
発生を防止するものである。

〔産業上の利用分野〕

本発明は、グイナミソクランダムアクセスメモリ　（以
下ＤＲＡＭと称する）装置に関し、特に該装置のキャパ
シタセルの構造に関する。

ＤＲＡＭセルは高集積化の要求から年々微少化されてき
ている。それに伴い、電荷蓄積容量は減少しており、ソ
フトエラー、出力電圧の低下等が問題となっている。こ
のため、高集積化と高信頼性の双方の要求を満たすため
に、より小さなセル面積でより大きな蓄積容量を実現し
得るＤＲＡＭ装置が必要となってきている。

〔従来の技術、および発明が解決しようとする問題点〕

第３図には従来形の一例としてのＤＲＡＭ装置のセル構
造が模式断面的に示される。第３図の例示は積層（スタ
ック）型キャパシタを有するＤＲＡＭセル（以下、積層
型セルと称する）の場合を示しており、図中、３１はｐ
−型の半導体基板、３２はセル領域を画定するためのフ
ィールド絶縁層、３３は蓄積電極、３４は誘電体層、３
５は対向電極として機能するセルプレート、をそれぞれ
示し、蓄積電極３３、誘電体層３４およびセルプレート
３５により積層型キャパシタが構成される。また、３６
はゲート絶縁層、３７はゲート電極、３８Ａおよび３１
３Ｂはそれぞれソース領域およびドレイン領域、３９は
層間絶縁層を示す。このソース領域およびドレイン領域
３８Ａおよび３８Ｂと、ゲート絶縁層３６と、ゲート電
極３７により金属酸化物半導体（ＭＯＳ）ｌ−ランジス
タが構成される。なお、第３図においては説明の簡略化
のため、他の層間絶縁層、ビット線等については省略さ
れている。

このような積層型セルにおいては、その構造上、単位セ
ル当たりに占めるキャパシタ部の面積は必然的に大きく
なる。従って、高集積化を図るべくセルサイズを縮小し
た場合には、キャパシタの実効面積が減少することに起
因してセル容量、すなわちメモリ容量が減少するという
問題が生じる。

第４図には従来形の他の例としてのＤＲＡＭ装置のセル
構造が模式断面的に示される。第４図の例示は溝（トレ
ンチ）型キャパシタを有するＤＲＡＭセル（以下、トレ
ンチ型セルと称する）の場合を示しており、図中、３１
．３６．３７．３８Ａおよび３８Ｂは第３図に示される
構成要素とおなし要素を示す。４２はセル領域を画定す
るためのフィールド絶縁層、４３は蓄積電極として機能
する電子を含む反転層、４４は誘電体層、４５は対向電
極として機能するセルプレート、をそれぞれ示し、反転
層４３、誘電体層４４およびセルプレート４５によりト
レンチ型キャパシタが構成される。

このようなトレンチ型セルにおいては、実効的なキャパ
シタ面積を広くとることができるため、基板上で大きな
占有面積をとることなく大きな蓄積容量を得ることがで
き、したがって高集積化には適している。しかしながら
その反面、■微細化の際にセルが近接した場合、同図に
破線で示されるように、隣接セルの空乏層が連絡してパ
ンチスルー状態となり、その結果としてキャパシタの蓄
積情報が破壊される場合もあり得る、■基板中に蓄積電
極すなわち反転層４３がら空乏層が広く拡がり基板中に
発生した小数キャリヤを捕獲し易く、例えばα線入射に
よるソフトエラーを起こし易い、等の問題が生じる。

この様な問題点に対処するための一つのアプローチとし
て、例えば１９８６年のＩＥＤＭにおいて、Ｄ　Ｉ　Ｅ
　Ｔ　（Ｄｉｅｌｅｃｔｒｉｃａｌｌｙ　Ｅｎｃａｐｓ
ｕｌａｔｅｄ　Ｔｒｅｎｃｈｃａｐａｃｉ　ｔｏｒ）セ
ルが提案されている。

第５図には従来形のさらに他の例としてのＤＲＡＭ装置
のセル構造が模式断面的に示される。

同図において、３１．３６．３７．３８Ａおよび３８Ｂ
は第３図に示される要素と同一のものを示し、５２はフ
ィールド絶縁層、５３はトレンチ、５４はトレンチ内の
側壁に形成された絶縁層、５５は該絶縁層を覆って形成
された対向電極として機能する、ｐ＋型ポリＳｔからな
る導電層（セルプレート）、５６は誘電体層、５７は蓄
積電極として機能する、ｎ゛型ポリＳｉからなる導電層
、５８はドレイン領域３８Ｂ　と導電層５７を接続する
ための導電層、をそれぞれ示す。

第５図に示されるＤ　Ｉ　ＥＴセルによれば、トレンチ
内の側壁に形成された絶縁層５４によって空乏層の拡が
りが抑制されるので、第４図のトレンチ型セルの問題は
解消することができる。しかしながら、セルプレート５
５は基板３１と電気的に接続されており、言い換えると
、基板自体がセルプレートになっていて、しかも該基板
には通常固定のバイアス電圧が印加されている。すなわ
ち、ＤＩＥＴセルにおけるセルプレートは、本来のキャ
パシタの一方の電極としての機能の他に、基板としての
機能をも有するものであり、セル単位で独立に用いるこ
とができない。また、より一層の高集積化を図るべ（セ
ルサイズを小さくしようとしても、小型になればなるほ
どセルの耐圧は小さくなるので、その高集積化には自ず
と限度がある。

本発明は、上述した従来技術における問題点に鑑み創作
されたもので、セル面積を増やすことなく単位セル当た
りの電荷蓄積容量を増大することができると共に、微細
化の際に問題となるソフトエラー、パンチスルー等を防
止することができるＤＲＡＭ装置を提供することを目的
としている。

〔問題点を解決するための手段〕

上述した従来技術における問題点は、−導電型の半導体
基板と、該半導体基板中に形成されたトレンチの内壁に
絶縁層を介して形成されたキャパシタと、該半導体基板
に形成され該キャパシタに対し電荷の充放電のスイッチ
ングを行うＭＩＳ！−ランジスタとを具備し、該キャパ
シタは、該絶縁層および該トレンチの底部を覆って被膜
状に形成された第１の導電層と、該第１の導電層を覆っ
て被膜状に形成された第１の誘電体層と、該第１の誘電
体層を覆ってトレンチ内に埋込み形成され該ＭＩＳトラ
ンジスタのソース領域またはドレイン領域のいずれか一
方の領域にオーミックに接続された第２の導電層と、該
第２の導電層を覆って被膜状に形成された第２の誘電体
層と、該第２の誘電体層を覆ってトレンチ内に埋込み形
成された第３の導電層と、を有し、該第２の導電層を共
通電極として該第１の導電層との間、および該第３の導
電層との間に電荷を蓄積するようにした、ＤＲＡＭ装置
を提供することにより、解決される。

〔作　用〕

上述した構成によれば、第２の導電層はＭＩＳトランジ
スタのソースまたはドレイン領域を介してセル書込み電
圧を書込むための蓄積電極として作用し、第１および第
３の導電層はそれぞれ第２の導電層に対する対向電極と
して機能し得る二すなわち、第１および第２の導電層間
には第１の誘電体層を挟んで第１のキャパシタが形成さ
れ、第３および第２の導電層間には第２の誘電体層を挟
んで第２のキャパシタが形成される。従って、セル面積
を一定とした場合、従来形における積層型セルあるいは
トレンチ型セルに比べて単位セル当たりの電荷蓄積容量
を増大することができる。これは高集積化に有利である
ことを意味するものである。

また、微細化を行なった場合でも、セル空乏層の拡がり
がトレンチ内壁の絶縁層の存在により抑制されるので、
隣接セルの空乏層が連絡してパンチスルーをひき起こす
といった事態を回避することができる。さらには空乏層
の拡がりが抑制されることに起因して、α線入射等によ
りセル内に生じる小数キャリヤを捕獲する可能性は激減
するので、ソフトエラーの防止にも寄与することができ
る。

〔実施例〕

第１図には本発明の一実施例としてのＤＲＡＭ装置のセ
ル構造が断面的に示される。

第１図において、１はｐ型Ｓｉからなる半導体基板、２
はセル領域を画定するためのＳｉｎｇからなるフィール
ド絶縁層、３はフィールド領域を含んで基板中に形成さ
れたトレンチ、４はトレンチ側面に形成されたＳｉｎ、
からなる絶縁層、５は高濃度（ｐ’型）のポリＳｉから
なるキャパシタの対向電極（セルプレート）、６はＳｉ
Ｏ２等からなるキャパシタの誘電体層、７は高濃度（ｎ
°型）のポリＳｉからなるキャパシタの蓄積電極、８は
ＳｉＯ□等からなるキャパシタの誘電体層、９は高濃度
（ｐ゛型）のポリＳｉからなるキャパシタの対向電極（
セルプレート）、をそれぞれ示す。

対向電極（セルプレート）５と、誘電体層６と、蓄積電
極７とによりメモリセルの第１のキャパシタが構成され
、一方、蓄積電極７と、誘電体層８と、対向電極（セル
プレート）９とによりメモリセルの第２のキャパシタが
構成される。

さらに、１０はＳｉＯ□からなるゲート絶縁層、１１は
チタンシリサイド（ＴｉＳｉ２　）等からなるワード′
ｆａ（ゲート電極）、１２はＳｉＯ□からなる絶縁層、
１３＾および１３Ｂはそれぞれ高濃度（ｎ＋型）のソー
ス領域およびドレイン領域、を示す。

半導体基板１と、ゲート絶縁層１０と、ワード線（ゲー
ト電極）１１と、ソース領域１３Ａおよびドレイン領域
１３ＢとによりメモリセルのＭＯＳトランジスタが構成
される。

さらに、１４＾はｎ型不純物がドープされた例えばＴｉ
５ｉｚからなる導電層、１４Ｂは同じ（Ｔｉ５ｉｚから
なり、トランジスタのドレイン領域１３Ｂとキャパシタ
の蓄積電極７を電気的に接続する導電層、を示す。この
導電層１４Ｂにより、キャパシタとトランジスタが接続
されてＤＲＡＭセルが構成される。さらに、１５はＳｉ
Ｏ□からなる層間絶縁層、１６は配線用コンタクト窓、
１７はソース領域１３八にコンタクト窓１６および導電
層１４Ａを介してコンタクトし、眉間絶縁層１５上にワ
ード線（ゲート電極）１１と直交する方向に延びるアル
ミニウム（ＡＩ）等のビット線、を示す。

第１図に示されるセル構造によれば、１つのセル領域に
第１のキャパシタ（従来形のトレンチ型セルのキャパシ
タに相当）と、第２のキャパシタ（従来形の積層型セル
のキャパシタに相当）が基板面と直交する方向に形成さ
れているので、従来形のいずれのセル構造と比べた場合
でも、単位セル当たりの電荷蓄積容量は増大する。これ
は、逆に言えば、メモリ容量が同じであればより一層の
高集積化が可能になることを意味するものである。

また、微細化の際にセルが近接した場合でも、隣接する
セルの空乏層が連絡するという状態を、トレンチ３の側
壁に形成された絶縁層４の存在により回避することがで
きるので、パンチスルーの発生を防止することができ、
さらには、α線等の入射により基板内に生じた小数キャ
リヤが捕獲されるという可能性が激減するので、ソフト
エラーの防止にも寄与することができる。

次に、上記実施例によるＤＲＡＭセルの製造方法を、第
２図（ａ）〜（ｇ）に示す製造工程図を参照しながら説
明する。

まず工程（ａ）では、１Ω■程度の比抵抗を有するｐ型
Ｓｉの半導体基板１上に選択酸化用の耐酸化膜として例
えばＳｉｉ　Ｎ４層２１を形成し、これをマスクにして
半導体基板１の表面を酸化してフィールド絶縁層２を形
成する。

次の工程（ｂ）では、通常のリングラフィと反応性イオ
ン・エツチング（ＲＩＥ）法を用いて、フィールド絶縁
層２の一部を含む耐酸化領域において半導体基板１中に
トレンチ３を形成し、さらに熱酸化を行なってトレンチ
３の内面にキャパシタ画定隔離用の　５ｉＯｚ絶縁層４
を形成する。

次の工程（ｃ）では、トレンチ３の内面を含む基板面全
面に化学気相成長（ＣＶＤ）法を用いてｐ゛型ポリＳｔ
層を形成し、ＲＩＥ処理により基板面上の該ｐ゛型ポリ
Ｓｉ層を除去し、トレンチ３の側壁面にｐ１型ポリＳｉ
からなる対向電極（セルプレート）５を残留形成する。

そしてこの後、若干の溶液エツチングまたはプラズマエ
ツチングを行なってトレンチ３の開口部付近のポリＳｉ
層を除去し、対向電極５の上端部をトレンチ３の開口面
より奥へ例えば１μｍ程度後退させる。これは、キャパ
シタ耐圧の向上に有利なためである。

工程（ｄ）では、対向電極５の表面を５０人程度酸化（
図示せず）した後、トレンチ３の内面を含む基板上に例
えばＳｉＯ□層からなる誘電体層６を形成する。この誘
電体層は、酸素雰囲気中でアニールすることにより絶縁
耐圧が向上することが知られている。次いで、誘電体層
６の基板面上に表出している部分とトレンチ内の絶縁層
４上の上端部分とを除去した後、誘電体層６を有するト
レンチ３内を含む基板上に、トレンチを充分に埋める程
度に、例えば砒素または燐を高濃度にドープしたｎ゛型
ポリＳｉ層を成長させ、次いで異方性のエツチング処理
により基板上の該ｎ゛型ポリＳｔ層を除去し、トレンチ
３内を誘電体層６を介して完全に埋めるｎ゛型ポリＳｔ
層からなる蓄積電極７を形成する。さらに、選択酸化時
に用いた５ｉ３Ｎａ層２１を除去する。

なおここで、基板面にはトランジスタを形成する活性領
域とトレンチ３に埋込まれた蓄積電極７の上面が表出す
るが、前述したように対向電極５の上端部はトレンチ３
の開口面から後退して形成されているので、蓄積電極７
のパターニングの際多少オーバーエツチングになっても
対向電極５の上端部が表出することはなく、従って、キ
ャパシタ耐圧の劣化あるいはキャパシタショート障害が
発生することはない。

次の工程（ｅ）では、マスクパターン（図示せず）を用
いて、蓄積電極７の上面の一部分からトランジスタ形成
領域側に亘る傾城上に高濃度（ｎ＋型）のポリＳｔから
なる導電層１４Ｂを形成し、さらに蓄積電極７を誘電体
層６が露出しないようにトレンチ状にエツチングする。

工程（ｆ）では、トレンチ状に形成された蓄積電極７の
表面および導電層１４Ｂの表面を酸化することによりＳ
ｉｎｇの誘電体層８を形成し、次いでこの誘電体層８の
表面およびフィールド絶縁層２の表面にｐ゛型ポリＳｉ
からなる対向電極（セルプレート）９を形成する。

最後の工程（ｇ）では、通常の方法に従い、熱酸化によ
りゲート絶縁層１０を形成し、例えばチタンシリサイド
（ＴｉＳｉｚ　）層を被着してバターニング後ワード線
（ゲート電極）１１を形成し、さらに絶縁層１２で被覆
する。次いで、ゲート電極をマスクにして例えばボロン
（Ｂ）を選択的にイオン注入することによりｎ＋型のソ
ース領域１３Ａおよびドレイン領域１３Ｂを形成する。

さらに、ソース領域の表面をエツチング等により露出さ
せた後、スパッタ法等によりチタン（Ｔｉ）層をデポジ
ションし、所定の熱処理を行なって上記露出面に接する
領域のＴｉ層を選択的にシリサイド化し、次いでシリサ
イド化していないＴｉ層を選択的にエツチング除去して
導電層１４Ａを形成する。そして、基板全面に層間絶縁
層１５を被着し、ソース領域１３へ上に配線用のコンタ
クト窓１６を明け、Ａｔからなるビット線１７を形成す
る。

なお、上述した実施例においてはｎチャネル型のセルに
ついて説明したが、それに限らず、逆のｐチャネル型の
セルについても同様に適用され得ることは明らかであろ
う。

〔発明の効果〕

以上説明したように本発明のＤＲＡＭ装置によれば、セ
ル面積を増やすことなく単位セル当たりの電荷蓄積容量
を増大することができると共に、微細化の際に問題とな
るソフトエラー、パンチスルー等を防止することができ
る。

【図面の簡単な説明】

第１図は本発明の一実施例としてのＤＲＡＭ装置のセル
構造を示す断面図、 第２図（ａ）　〜（ｇ）は第１図のＤＲＡＭセルの製造
工程図、 第３図は従来形の一例としてのＤＲＡＭ装置のセル構造
を示す模式断面図、 第４図は従来形の他の例としてのＤＲＡＭ装置のセル構
造を示す模式断面図、 第５図は従来形のさらに他の例としてのＤＲＡＭ装置の
セル構造を示す模式断面図、 である。 （符号の説明） １・・・半導体基板、２・・・フィールド絶縁層、３・
・・トレンチ、４・・・絶縁層、５・・・第１の導電層
（対向電極）、６・・・誘電体層、７・・・第２の導電
層（蓄積電極）、８・・・誘電体層、９・・・第３の導
電層（対向電極）、１０・・・ゲート絶縁層、１１・・
・ワード線（ゲート電極）、１２・・・絶縁層、１３Ａ
・・・ソース領域、１３Ｂ・・・ドレイン領域、１４＾
・・・導電層、１４Ｂ・・・導電層、１５・・・層間絶
縁層、１６・・・コンタクト窓、１７・・・ビット線。 本発明の一実施例としてのＤＲＡＭ装置のセル構造を示
す断面図 第１図 １　半導体基板　　　　　　　１ｏ　　ゲート絶縁層２
　フィールド絶縁層　　　　　　１１　　ワード線（ダ
ート電極）３　トレンチ　　　　　　１２　　絶縁層４
絶縁層　　　　＋３Ａ−：／−Ｘ領域５　対向電極（セ
ルプレー））　　　１３８　　ドレイン領域８・、誘電
体層　　　　　　　１６　　コノタクト窓９　対向電極
（セルグレート）１７　　ビット線第２　図（その１） 第１図のＤＲＡＭセルの裏造工程図 第２図（その２） Ｊ〕 従来形の一例としてのＤＲＡＭ装置のセル構造を示す模
式断面図３１　　半導体基板 ３２　　フィールド絶縁層 ３３　　蓄積電極 ３４　　誘電体層 ３５　　セルグレート（対向電極） ３６　　ダート絶縁層 ３７　　ゲート電極 ３８Ａ　　ソース領域 ３８Ｂ・　　ドレイン領域 ３９　　層間絶縁層 Ｊ］ 従来形の他の例としてのＤＲＡＭ装置のセル構造を示す
模式断面図３１　　半導体基板 ３６　　ゲート絶縁層 ３７　ゲート電極 ３８Ａ　　ソース領域 ３８Ｂ　　　ドレイン領域 ４２　　フィールド絶縁層 ４３　　反転層（蓄積電極） ４４　　誘電体層 ４５　　セルプレート（対向電極） ３１　　半導体基板 ３６　　ゲート絶縁層 ３７　　ゲート電極 ３８Ａ　　ソース領域 ３８Ｂ　　ドレイン領域 ５２、フィールド絶縁層 ５３トレンチ シ絶縁層 ５５　　セルプレート（対向電極） ５６　　誘電体層 ５７　　導電層（蓄積電極） ５８導電層

Claims (1)

1. 【特許請求の範囲】 　一導電型の半導体基板（１）と、 該半導体基板中に形成されたトレンチ（３）の内壁に絶
   縁層（４）を介して形成されたキャパシタと、該半導体
   基板に形成され該キャパシタに対し電荷の充放電のスイ
   ッチングを行うＭＩＳトランジスタとを具備し、 該キャパシタは、該絶縁層および該トレンチの底部を覆
   って被膜状に形成された第１の導電層（５）と、該第１
   の導電層を覆って被膜状に形成された第１の誘電体層（
   ６）と、該第１の誘電体層を覆ってトレンチ内に埋込み
   形成され該ＭＩＳトランジスタのソース領域またはドレ
   イン領域のいずれか一方の領域（１３Ｂ）にオーミック
   に接続された第２の導電層（７）と、該第２の導電層を
   覆って被膜状に形成された第２の誘電体層（８）と、該
   第２の誘電体層を覆ってトレンチ内に埋込み形成された
   第３の導電層（９）と、を有し、 該第２の導電層を共通電極として該第１の導電層との間
   、および該第３の導電層との間に電荷を蓄積するように
   した、 ダイナミックランダムアクセスメモリ装置。