JPH04216666A - 半導体装置及びその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、半導体装置に関し、
特に、電荷蓄積用キャパシタを有するＤＲＡＭ（Ｄｙｎ
ａｍｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ
）等の半導体装置及びその製造方法に関するものである
。

【０００２】

【従来の技術】図７は従来の半導体装置であるＤＲＡＭ
のメモリセルの断面図であり、同図に示すように、シリ
コン基板１の所定領域を囲むように、隣接素子との絶縁
分離用の素子分離領域２が形成され、素子分離領域２に
より囲まれた所定領域の基板１上に、基板１の熱酸化等
によるゲート酸化膜３が形成されるとともに、このゲー
ト酸化膜３上にゲート電極４ａが、素子分離領域２上に
ゲート電極４ｂが形成され、このゲート電極４ａ，４ｂ
を覆うように絶縁膜８ａ，８ｂが形成されている。

【０００３】さらに、絶縁膜８ａ，８ｂをマスクとして
、所定領域における基板１の表面にイオン注入法により
不純物イオンが注入され、ゲート電極４ａ，４ｂの両側
に不純物領域６ａ，６ｂが形成され、ゲート電極４ａ，
ｂ上及び不純物領域６ｂ上に下部電極７が形成され、こ
の下部電極７の表面を誘電膜１６で被覆し、さらに誘電
膜１６を上部電極１７で被覆し、その上に層間絶縁用の
絶縁膜１８が形成され、絶縁膜１８上に読出し・書き込
み電極となる導電膜２０が形成され、メモリセルが完成
される。

【０００４】このとき、導電膜２０は絶縁膜１８に形成
された開口を介して不純物領域６ａに接触しており、下
部電極７、誘電膜１６及び上部電極１７により電荷蓄積
用キャパシタ２２が構成され、ゲート電極４ａ，４ｂ及
び両不純物領域６ａ，６ｂによりトランジスタ２１が構
成されている。

【０００５】そして、トランジスタ２１がオンされ、導
電膜２０及びトランジスタ２１を介してキャパシタ２２
に電荷の蓄積，放出が行われ、情報の書き込み，読出し
が行われる。

【０００６】

【発明が解決しようとする課題】従来のこの種の半導体
装置では、高集積化に伴ってメモリセルサイズが縮小さ
れた場合、キャパシタ面積もそれに伴って縮小されるが
、記憶装置としてのＤＲＡＭの安定動作，信頼性は保障
される必要があり、高集積化されてもメモリセルに蓄え
得る電荷量はほぼ一定に維持されなければならない。

【０００７】そこで従来、キャパシタ２２を可能な範囲
で平面的に大きくし、キャパシタ容量を保持することが
行われているが、キャパシタ２２の形成後に絶縁膜１８
，導電膜２０を形成し、パターンを加工する場合に、導
電膜２０の不純物領域６ａとの接続部とキャパシタ２２
の端部との間隔が非常に狭くなり、ショートするおそれ
があるという問題点があった。

【０００８】この発明は上記の問題点を解決するために
なされたもので、半導体装置の高集積化に伴ってキャパ
シタの面積が平面的に縮小されても、パターン加工上の
困難を伴うことなく、十分なキャパシタ容量を確保でき
る半導体装置を得ることを目的とする。

【０００９】

【課題を解決するための手段】この発明に係る半導体装
置は、第１導電型の半導体基板上の素子分離領域に囲ま
れた表面領域に所定の間隔を隔てて形成された第１，第
２の第２の導電型の不純物領域と、該第１，第２の不純
物領域間の半導体基板上に第１の絶縁膜を介して形成さ
れたゲート電極と、該ゲート電極の上部及び側壁部分に
形成された第２の絶縁膜と，前記第１の不純物領域上に
接続され、その端部が上記ゲート電極上の第２の絶縁膜
上に形成され、その側壁部が凹凸状である第１の導電膜
と，該第１の導電膜を被覆して形成された誘電膜と、該
誘電膜上に形成された第２の導電膜とから構成されるキ
ャパシタと、該第１の導電膜，誘電膜，第２の導電膜上
に形成された第３の絶縁膜と、該第３の絶縁膜上に形成
され直接または信号伝達線を介して上記第２の不純物領
域と接続された第３の導電膜とを有するものである。

【００１０】本発明に係る半導体装置の製造方法は、第
１導電型の半導体基板上に素子分離領域を形成する工程
と、素子分離領域で囲まれた前記半導体基板の主表面上
に第１の絶縁膜を形成する工程と、第１の絶縁膜上およ
び素子分離領域上にゲート電極を形成する工程と、ゲー
ト電極上部及び側壁部に第２絶縁膜を形成する工程と、
素子分離領域に囲まれた半導体基板の主表面上のゲート
電極が形成される領域以外の領域に少なくとも２つの第
２の導電型の不純物領域を形成する工程と、２つの不純
物領域のうち一方の不純物領域上および前記の第２の絶
縁膜上に濃度の異なる多結晶シリコンを積層し、エッチ
ングして側壁に凹凸をもつ第１の導電膜を形成する工程
と、第１の導電膜の上に誘電膜及び第２の導電膜を形成
する工程と、第１の導電膜，誘電膜，第２の導電膜上に
前記２つの不純物領域の他の一方上に開口を持つ第３の
絶縁膜を形成する工程と、該開口部を介して不純物領域
上に信号伝達線を形成する工程とを含むものである。

【００１２】

【作用】この発明に係る半導体装置は、キャパシタを構
成する第１の導電膜及び誘電膜の側壁部が凹凸状に形成
されており、その表面を利用することで、半導体装置の
集積化により素子形成領域の面積が縮小されても、平面
的にキャパシタを大きくすることなく、従ってパターン
加工の際にショート等の困難を伴うことなく、十分なキ
ャパシタ容量を確保した半導体装置を得ることができる
。

【００１３】またこの発明に係る半導体装置の製造方法
は、下部電極の形成工程において、濃度の異なる多結晶
シリコンを積層してエッチングすることにより、下部電
極の側壁部を凹凸状に形成できる。

【００１４】

【実施例】図１は、本発明の一実施例によるＤＲＡＭの
スタックトタイプのメモリセルの断面構造図である。図
において、メモリセルは、１個のアクセストランジスタ
２１と１個のキャパシタ２２とから構成されている。こ
のメモリセルは、半導体基板１の表面に形成された素子
分離領域２によって隣接するメモリセルと絶縁分離され
ている。

【００１６】アクセストランジスタ２１は、半導体基板
１の表面に形成された不純物領域６ａ，９ａおよび６ｂ
，９ｂと、不純物領域６ａ，９ａ及び６ｂ，９ｂの間に
位置し薄いゲート酸化膜３を介して形成されたゲート電
極４ａより成る。

【００１７】キャパシタ２２は、多結晶シリコンなどの
導電材料からなる下部電極１５と、下部電極１５上に形
成された窒化膜および酸化膜の積層膜あるいはタンタル
酸化膜等の誘電材料からなる誘電体層１６と、誘電体層
１６上に形成された多結晶シリコンなどの導電材料から
なる上部電極１７から成る。下部電極１５はアクセスト
ランジスタ２１のソースあるいはドレイン領域６ｂ，９
ｂに直接接続されている。ビット線１９ｂはキャパシタ
２２及びトランジスタ２１上に形成された層間絶縁膜１
８の上に形成されており、アクセストランジスタ２１の
ソースあるいはドレイン領域６ａ，９ａと直接あるいは
導電層（ビット線）１９ａを介して接続されている。

【００１８】このメモリセルにおいては、キャパシタ２
２の下部電極１５の側壁部分２３を凹凸状に形成してい
る。これにより側壁部分２３が凹凸状となった分だけキ
ャパシタ面積を増やすことが可能となる。したがって、
平面上から見た面積を変えることなく容易にキャパシタ
面積を増やすことができメモリセルサイズが縮小されて
も十分な容量を確保することができる。

【００１９】図２〜図６を参照して、本半導体装置の製
造方法について説明する。図２〜図６は図１に示したメ
モリセルの製造プロセスを説明するための断面構造図で
ある。

【００２１】先ず、図２（ａ）　に示すように、半導体
基板１表面の所定領域にＬＯＣＯＳ法を用いて素子分離
領域２を形成する。次に、図２（ｂ）　に示すように、
半導体基板１の表面を熱酸化して、素子分離領域２で囲
まれた半導体基板１の表面に酸化膜３を形成する。減圧
ＣＶＤ法により、リンをドープした多結晶シリコンの導
電膜４を酸化膜３上に形成し、さらに、減圧ＣＶＤ法に
よって酸化膜からなる絶縁膜５を形成する。図３（ａ）
　に示すように、フォトリソグラフィ法およびドライエ
ッチング法を用いて酸化膜３，導電膜４および絶縁膜５
の所定部分を残して除去する。これにより、アクセスト
ランジスタおよびワード線のゲート酸化膜３とゲート電
極４ａ，４ｂと、その上の絶縁膜５ａ，５ｂとが形成さ
れる。次に図３（ｂ）　に示すように、ゲート電極４ａ
，４ｂとそれらの上部に形成された絶縁膜５ａ，５ｂと
をマスクにして、イオン注入法によって半導体基板１の
表面に比較的低濃度の不純物領域６ａ，６ｂを形成する
。図３（ｃ）　に示すように、減圧ＣＶＤ法により、酸
化膜からなる絶縁膜８を半導体基板１の全面に形成する
。次に、図４（ａ）　に示すように、異方性エッチング
方により絶縁膜８を選択的に除去し、ゲート電極４ａ，
４ｂの上部及び側壁部に絶縁膜８ａ，８ｂを形成する。 次に、図４（ｂ）　に示すように、ゲート電極４ａ，４
ｂおよびその上側部分の絶縁膜８ａ，８ｂをマスクとし
て、イオン注入法により半導体基板１の表面に比較的高
濃度の不純物領域９ａ，９ｂが形成される。この結果、
いわゆるＬＤＤ構造のトランジスタが形成されるが、ア
クセストランジスタの構造はＬＤＤ構造でなくてもよく
、他の構造であってもよい。次に、図４（ｃ）　に示す
ように、減圧ＣＶＤ法により、窒化膜からなる絶縁膜１
０を半導体基板１上に形成し続いて通常のフォトリソグ
ラフィ法及びエッチング法を用いてキャパシタの下部電
極が接続されるソース・ドレイン領域６ｂ，９ｂの部分
の窒化膜１０を選択的に除去する。 次に、図５（ａ）　に示すように、減圧ＣＶＤ法により
多結晶シリコンからなる導電膜１１および多結晶シリコ
ンからなる導電膜１１より濃度の高い例えばリンをドー
プした多結晶シリコンからなる導電膜１２および上記導
電膜１２より濃度の低いか、もしくは上記導電膜１１と
同等の濃度の多結晶シリコンからなる導電膜１３を順次
半導体基板１上の全面に堆積する。次に、図５（ｂ）　
に示すように、通常のフォトリソグラフィ法およびエッ
チング法を用いてソース・ドレイン領域６ａ，９ｂおよ
び上記窒化膜１０に延在する部分を除いて前記導電膜１
１，１２，１３を選択的に除去する。この際、上記多結
晶シリコン１１，１２，１３の濃度の差によりエッチン
グ量が異なり、側壁部２３が凹凸（凹状）である導電膜
（下部電極）１５が形成される。次に、図５（ｃ）　に
示すように、減圧ＣＶＤ法により、窒化膜を半導体基板
１の全面に形成し、半導体基板１を酸素雰囲気中で熱処
理する。 これにより、窒化膜の一部を酸化させてキャパシタの誘
電膜１６を形成する。減圧ＣＶＤ法により、多結晶シリ
コンからなる導電膜１７を半導体基板１上の全面に形成
する。そして、キャパシタ２２を形成する以外の部分を
除去する。次に図６に示すように、ＣＶＤ法により酸化
膜からなる絶縁膜１８を半導体基板１上の全面に形成す
る。ビット線１９ａと、アクセストランジスタのソース
・ドレイン領域６ａ，９ａとの接続部分の絶縁膜１８を
通常のフォトリソグラフィ法およびエッチング法により
選択的に除去して開口部を形成する。次に、ＣＶＤ法に
より絶縁膜１８の上記開口部に選択的にタングステン膜
１９ａを形成して上記開口部をタングステン膜１９ａで
埋める。さらに、スパッタ法を用いてタングステンシリ
サイドからなる導電膜を全面に被着する。その後、通常
のフォトリソグラフィ法とエッチング法により所定の形
状にパターニングすることによってビット線１９ｂを形
成し、この装置を完成する。

【００２２】このように本実施例によれば、下部電極を
濃度の異なる多結晶シリコンを積層してエッチングする
ことにより形成したから、側壁部に凹凸をもつ下部電極
が形成できる。

【００２３】また本実施例によれば、上記側壁部の凹凸
によりキャパシタ面積が増えるので、キャパシタを平面
的に大きくしなくても容量を十分なものとできる。

【００２４】なお、本実施例では、ビット線１９ａとし
て、タングステンシリサイド膜を示したが、本発明はこ
れに限らず、多結晶シリコン膜，金属シリサイド膜，金
属膜，ＴｉＮ膜あるいはこれらの膜を交互に重ねた複合
膜であってもよい。また、ビット線１９ｂとして、スパ
ッタ法により被着されたタングステンシリサイド膜を示
したが、本発明はこれに限らず、多結晶シリコン膜，金
属シリサイド膜，金属膜，ＴｉＮ膜あるいはこれらの膜
を交互に重ねた複合膜であってもよい。さらに、本実施
例では、ビット線１９ｂは、ビット線１９ａを介してア
クセストランジスタのソース・ドレイン領域６ａ，９ａ
に接続されるものを示したが、本発明はこれに限らず、
ビット線１９ａを介さずに直接ビット線１９ｂをソース
・ドレイン領域６ａ，９ａに接続するものであってもよ
い。

【００２５】また、本実施例では、下部電極１５を形成
する際に、多結晶シリコン１１，１２，１３と三層構造
にした例を示したが、本発明はこれに限らず、何層構造
にした複合膜でもよい。さらに、本実施例では下部電極
１５を形成する際に、濃度の違う多結晶シリコン膜を順
次堆積していくものを示したが、本発明はこれに限らず
、イオン注入法によって濃度差をつけてもよい。またイ
オン注入法の場合、側壁部分２３のみに注入してもよい
。さらに、下部電極１５を形成する際にドライエッチン
グ法を用いて形成する例を示したが、本発明はこれに限
らず、ドライエッチング後に等方性エッチングなどを用
いて側壁部分２３を凹凸状にしてもよい。

【００２６】

【発明の効果】以上のように本発明によれば、下部電極
の側壁部分を凹凸状に形成し、その側壁部分を利用する
ことで平面的に面積を増やすことなく容量を増加させる
ため、メモリセルサイズが縮小された場合にもパターン
形成上の困難を伴わずにキャパシタ容量を確保できる高
集積化に適した半導体装置を得ることができる効果があ
る。

【００２７】また本発明によれば、容量手段の下部電極
の形成工程において、第１の導電膜，第１の導電膜より
濃度の低い第２の導電膜，第２の導電膜より濃度の低い
もしくは同等の濃度の第３の導電膜を順次形成し、ドラ
イエッチング法を用いてエッチングしたので、側壁部が
凹凸状の下部電極を形成できる効果がある。

【図面の簡単な説明】

【図１】本発明の一実施例によるＤＲＡＭのメモリセル
の断面図である。

【図２】図１に示したＤＲＡＭメモリセルの製造プロセ
スの一部を説明するための断面構造図である。

【図３】図１に示したＤＲＡＭメモリセルの製造プロセ
スの一部を説明するための断面構造図である。

【図４】図１に示したＤＲＡＭメモリセルの製造プロセ
スの一部を説明するための断面構造図である。

【図５】図１に示したＤＲＡＭメモリセルの製造プロセ
スの一部を説明するための断面構造図である。

【図６】図１に示したＤＲＡＭメモリセルの製造プロセ
スの一部を説明するための断面構造図である。

【図７】従来のスタックトタイプのメモリセルの断面図
である。

【符号の説明】

１　　　　　　半導体基板 ２　　　　　　素子分離領域 ３　　　　　　酸化膜 ４　　　　　　導電膜 ４ａ　　　　ゲート電極 ４ｂ　　　　ゲート電極 ５　　　　　　絶縁膜 ５ａ　　　　絶縁膜 ５ｂ　　　　絶縁膜 ６ａ　　　　不純物領域 ６ｂ　　　　不純物領域 ７　　　　　　下部電極 ８　　　　　　絶縁膜 ８ａ　　　　絶縁膜 ８ｂ　　　　絶縁膜 ９ａ　　　　不純物領域 ９ｂ　　　　不純物領域 １０　　　　絶縁膜 １１　　　　導電膜 １２　　　　導電膜 １３　　　　導電膜 １５　　　　下部電極 １６　　　　誘電膜 １７　　　　導電膜 １８　　　　絶縁膜 １９ａ　　タングステン膜 １９ｂ　　ビット線 ２１　　　　アクセストランジスタ ２２　　　　キャパシタ ２３　　　　側壁部分

Claims (2)

【特許請求の範囲】
1. 【請求項１】　　電荷蓄積用容量を有する半導体装置に
   おいて、第１の導電型の半導体基板上の素子分離領域に
   囲まれた表面領域に所定の間隔を隔てて形成された第１
   ，第２の第２の導電型の不純物領域と、該第１，第２の
   不純物領域間の上記半導体基板上に第１の絶縁膜を介し
   て形成されたゲート電極と、該ゲート電極の上部および
   側壁部分に形成された第２の絶縁膜と，上記第１の不純
   物領域上に接続され、その端部が上記ゲート電極上の第
   ２の絶縁膜上に形成され、その側壁部が凹凸状である第
   １の導電膜と，該第１の導電膜を被覆して形成された誘
   電膜と，該誘電膜上に形成された第２の導電膜とから構
   成されるキャパシタと、該第１の導電膜，誘電膜，第２
   の導電膜上に形成された第３の絶縁膜と、該第３の絶縁
   膜上に形成され直接または信号伝達線を介して上記第２
   の不純物領域と接続された第３の導電膜とを有すること
   を特徴とする半導体装置。
2. 【請求項２】　　半導体装置の製造方法において、第１
   導電型の半導体基板上に素子分離領域を形成する工程と
   、上記素子分離領域で囲まれた上記半導体基板の主表面
   上に第１の絶縁膜を形成する工程と、上記第１の絶縁膜
   上および上記素子分離領域上にゲート電極を形成する工
   程と、上記ゲート電極上部及び側壁部に第２の酸化膜を
   形成する工程と、上記素子分離領域に囲まれた上記半導
   体基板の主表面上の上記ゲート電極が形成される領域以
   外の領域に少なくとも２つの第２の導電型の不純物領域
   を形成する工程と、上記不純物領域のうち一方の不純物
   領域上および上記第２の絶縁膜上に濃度の異なる多結晶
   シリコンを積層し、エッチングして側壁に凹凸を持つ第
   １の導電膜を形成する工程と、上記第１の導電膜の上に
   誘電膜及び第２の導電膜を形成する工程と、上記第１の
   導電膜，誘電膜，第２の導電膜上に上記２つの不純物領
   域の他の一方上に開口部を有する第３の絶縁膜を形成す
   る工程と、上記第３の絶縁膜上に第３の導電膜を形成す
   る工程と、上記開口部を介して不純物領域上に信号伝達
   線を形成する工程とを含むことを特徴とする半導体装置
   の製造方法。