JP3354333B2 - 半導体記憶装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、半導体記憶装置に関
し、より特定的には、不純物領域に接する分離絶縁膜の
端部に溝を有する半導体記憶装置に関する。

【０００２】

【従来の技術】近年、半導体記憶装置はコンピュータな
どの情報機器のめざましい普及によってその需要が急速
に拡大している。さらに、機能的には大規模な記憶容量
を有し、かつ高速動作が可能なものが要求されている。
これに伴って、半導体記憶装置の高集積化および高速応
答性あるいは高信頼性に関する技術開発が進められてい
る。

【０００３】半導体記憶装置のうち、記憶情報のランダ
ムな入出力が可能なものにダイナミック・ランダム・ア
クセス・メモリ（ＤＲＡＭ）がある。一般に、ＤＲＡＭ
は多数の記憶情報を蓄積する記憶領域であるメモリセル
アレイと、外部との入出力に必要な周辺回路とから構成
されている。

【０００４】このメモリセルアレイは、単位記憶情報を
蓄積するためのメモリセルがマトリックス状に複数個配
列されて形成されている。また、メモリセルは、１個の
ＭＯＳ（Metal Oxide Semiconductor)トランジスタと、
これに接続された１個のキャパシタとから構成されるい
わゆる１トランジスタ１キャパシタ型のメモリセルを示
している。このタイプのメモリセルは構造が簡単なため
メモリセルアレイの集積度を向上させることが容易であ
り、大容量のＤＲＡＭに広く用いられている。図４５
は、このメモリセルの断面図を示し、図４６は、このメ
モリセルの平面図を示している。なお、図４５の断面図
は、図４６中Ｘ−Ｘ線矢視断面を示し、図４６の平面図
は、図４５中Ｙ−Ｙ線矢視平面を示している。

【０００５】なお、図４５および図４６に示す構造は、
ビット線が埋込まれた、埋込ビット線スタック型メモリ
セルの構造を示している。

【０００６】両図を参照して、このメモリセルの構造に
ついて説明する。シリコンなどからなるｐ型の半導体基
板１の主表面には、活性領域を規定するため、ＳｉＯ₂
などからなる素子分離酸化膜２が形成されている。この
分離酸化膜２により規定された活性領域には、１つのト
ランスファゲートトランジスタ１００と１つのスタック
トタイプキャパシタ２００とが１対となってメモリセル
を構成している。

【０００７】トランスファゲートトランジスタ１００
は、半導体基板１の主表面に形成されたソース・ドレイ
ン領域を形成する第１および第２の不純物領域５，６
と、半導体基板１の主表面上にＳｉＯ₂などからなるゲ
ート酸化膜３を介在して、ポリシリコンなどからなるゲ
ート電極（ワード線）４とを有している。また、第１不
純物領域５は、高濃度不純物領域５ａと低濃度不純物領
域５ｂとの２層構造を有し、第２不純物領域６は、高濃
度不純物領域から構成されている。また、ゲート電極４
は、ＳｉＯ₂などからなる側壁絶縁膜８により覆われて
いる。

【０００８】半導体基板１上には、第２不純物領域６を
露出するストレージノードコンタクトホール１０と、第
１不純物領域５を露出するビット線コンタクトホール１
１とを有する、ＳｉＯ₂などからなる膜厚約８０００Å
程度の第１層間酸化膜９により覆われている。ビット線
コンタクトホール１１内には、第１不純物領域５と接続
されたビット線７が形成されている。このビット線７
は、膜厚約１０００Å程度のドープトポリシリコン膜７
ａと、膜厚約１０００Å程度のタングステンシリサイド
膜７ｂとから構成されている。

【０００９】第１層間酸化膜９の上には、ストレージノ
ードコンタクトホール１０を有する、ＳｉＯ₂などから
なる膜厚約１００００Å程度の第２層間酸化膜１３が形
成されている。ストレージノードコンタクトホール１０
内には、第２層間酸化膜１３の上に、約６０００Åの厚
さを有するポリシリコンなどからなるストレージノード
（下部電極）１２が形成されている。さらに、ストレー
ジノード１２の表面上に誘電体膜１４と、さらにその誘
電体膜１４上にはセルプレート（上部電極）１５が形成
されている。このストレージノード１２、誘電体膜１４
およびセルプレート１５によりスタックトタイプキャパ
シタ２００を構成する。また、セルプレート１５の上部
には、第３層間酸化膜１６を介在して、配線層１７が形
成されている。

【００１０】次に、上記構造よりなるメモリセルの製造
方法について、図４７ないし図５８を参照して説明す
る。

【００１１】まず、図４７を参照して、半導体基板１の
主表面の所定の領域に、ＬＯＣＯＳ法を用いて分離酸化
膜２を形成する。その後、図４８を参照して、半導体基
板１上の所定の領域に、ＳｉＯ₂などからなるゲート酸
化膜３を介在して、ポリシリコンなどからなる所定形状
のゲート電極４を形成する。

【００１２】次に、図４９を参照して、半導体基板１上
に、平行に配置されたゲート電極４の間の所定領域が露
出するレジスト膜２０を形成する。その後、このレジス
ト膜２０をマスクにして、半導体基板１にリンなどのｎ
型の不純物を、注入量約２．３×１０¹³ｃｍ²、注入エ
ネルギー約３５ｋｅＶの条件で注入し、低濃度不純物領
域５ｂを形成する。

【００１３】次に、図５０を参照して、半導体基板１上
に、ＳｉＯ₂を堆積して、異方性エッチングを行なうこ
とにより、ゲート電極４にサイドウォール８を形成す
る。その後、図５１を参照して、サイドウォール８をマ
スクにして、半導体基板１の主表面に、リンなどのｎ型
の不純物を、注入量４．０×１０¹³ｃｍ²、注入エネル
ギー約４０ｋｅＶの条件で注入し、高濃度不純物領域５
ａおよび高濃度不純物領域６を形成する。これにより、
高濃度不純物領域５ａと低濃度不純物領域５ｂとからな
る第１不純物領域５と、高濃度不純物領域からなる第２
不純物領域６が完成する。

【００１４】次に、図５２を参照して、半導体基板１の
上を覆うように厚さ約８０００Å程度のＳｉＯ₂などか
らなる第１層間酸化膜９をＣＶＤ法により堆積する。

【００１５】次に、図５３を参照して、第１層間酸化膜
９の上に、第１不純物領域５の上方に開口部を有するレ
ジスト膜２２を形成する。その後、このレジスト膜２２
をマスクにして、セルフアラインコンタクト方法によ
り、ビット線コンタクトホール１１を開口する。

【００１６】次に、図５４を参照して、レジスト膜２２
を除去した後、ビット線コンタクトホール１１内に、膜
厚約１０００Å程度のドープトポリシリコン膜７ａおよ
び膜厚約１０００Å程度のタングステンシリサイド膜７
ｂを堆積して、所定の形状にパターニングを行なうこと
により、ビット線７を形成する。

【００１７】次に、図５５を参照して、第１層間酸化膜
９の上に、ＳｉＯ₂などからなる膜厚約１００００Å程
度の第２層間酸化膜１３を形成する。その後、この第２
層間酸化膜１３の上に、第２不純物領域６の上方に開口
部を有するレジスト膜２３を形成し、このレジスト膜２
３をマスクにして、セルフアラインコンタクト方法によ
り、第１層間酸化膜９および第２層間酸化膜１３に、ス
トレージノードコンタクトホール１０を開口する。

【００１８】次に、図５６を参照して、ストレージノー
ドコンタクトホール１０内に、ポリシリコンなどを堆積
して、第２層間酸化膜１３上に約６０００Åの厚さを有
するストレージノード１２を形成する。

【００１９】次に、図５７を参照して、ストレージノー
ド１２の上に誘電体膜１４およびセルプレート１５を堆
積する。これにより、ストレージノード１２、誘電体膜
１４およびセルプレート１５からなるスタックトタイプ
キャパシタ２００が完成する。その後、図５８を参照し
て、セルプレート１５の上にＳｉＯ₂などからなる第３
層間酸化膜１６を形成し、さらに、この第３層間酸化膜
１６の上に所定形状の配線層１７を形成することによ
り、図４５に示すメモリセルが完成する。

【００２０】

【発明が解決しようとする課題】ここで、上述したＤＲ
ＡＭは、キャパシタに電荷を蓄えてデータを記憶してい
る。たとえば“Ｈ”データを蓄えている場合、ストレー
ジノードからの電流のリークが問題となるため、定期的
にＤＲＡＭのリフレッシュ動作が必要となる。このＤＲ
ＡＭのリフレッシュ動作の周期は、長いものが好ましい
が、ＤＲＡＭの集積度が上がるにつれて、メモリセルの
キャパシタの容量が小さくなるため、この周期も短くな
る傾向にある。したがって、このＤＲＡＭの集積度が上
がった場合でも、リフレッシュ動作の周期を長く維持す
るためには、ストレージノードからの電流のリークを防
止する必要がある。

【００２１】ここで、図５９を参照して、上述したメモ
リセルの構造において、ストレージノードからの電流の
リーク経路について説明する。

【００２２】ストレージノード１２からの電流のリーク
経路は、 （ｉ）第２不純物領域６から半導体基板１へのリーク （ｉｉ）ゲート電極４下の第２不純物領域６から第１不
純物領域５へのリーク （ｉｉｉ）セルプレート１５へのリークの３つが考えら
れる。

【００２３】このリーク経路の中で、最も支配的なもの
は（ｉ）の第２不純物領域６から半導体基板１へのリー
クと考えられる。半導体基板１へのリークは、ｐ−ｎジ
ャンクションに逆バイアス電位をかけた場合のリークと
同じであるが、半導体基板１への分離酸化膜２の形成時
や、第１および第２不純物領域５，６への不純物注入工
程時に、半導体基板１にいわゆる結晶欠陥が入るため、
この結晶欠陥がちょうどｐ−ｎのジャンクションに形成
されると、この領域に新たなリーク経路が形成されてし
まう。その結果、キャパシタに蓄えられた電荷がこのリ
ーク経路により放電し、ＤＲＡＭのデータ保持が不良と
なっている。

【００２４】特に、分離酸化膜２のエッジ部分いわゆる
バーズビーク２ａの領域には、この結晶欠陥２ｂが多く
発生してしまう。この結晶欠陥２ｂを取除く方法として
は、不純物の注入工程の後に、結晶欠陥除去のための熱
処理を行なうことにより、取除くことは可能である。し
かし、ＤＲＡＭの集積度が上がるにつれて、低温プロセ
スが要求されるため、この結晶欠陥を完全に取除くこと
は困難となってきている。

【００２５】この発明は、このような問題点を解決する
ためになされたもので、ドレイン領域に接する分離酸化
膜のエッジ部分に溝部を設けることにより、この領域に
おける結晶欠陥を除去し、電流のリークを未然に防止す
ることのできる半導体記憶装置およびその製造方法を提
供することにある。

【００２６】

【課題を解決するための手段】この発明に基づく半導体
記憶装置は、主表面を有する半導体基板と、上記半導体
基板の主表面の活性領域を規定する分離絶縁膜と、上記
主表面の上に形成された第１の導電層と、上記主表面の
活性領域に所定の深さにまで形成された不純物領域と、
上記半導体基板を覆うとともに、上記不純物領域を露出
させる開口部を有する絶縁層と、上記開口部内で、上記
不純物領域と接続された第２の導電層と、上記不純物領
域側の前記分離絶縁膜の端部に設けられ、前記半導体基
板に通ずる溝部とを備えている。さらに、上記絶縁層
が、上記溝部に埋込まれていることを特徴とする。

【００２７】

【作用】本発明の半導体記憶装置によれば、不純物領域
に接する側の分離絶縁膜の端部に、半導体基板に通ずる
溝部が設けられ、さらに、絶縁層が、この溝部に埋込ま
れている。このように、溝部を設けることにより、分離
絶縁膜の端部における結晶欠陥がなくなり、この結晶欠
陥に起因する不純物領域から半導体基板への電流のリー
クを防止することができる。

【００２８】

【実施例】（実施例１） 以下、この発明に基づいた第１の実施例について、図１
および図２を参照して説明する。図１は、この実施例に
おけるメモリセルの断面図であり、図２は、この実施例
における平面図を示している。なお、図１は、図２中Ｘ
−Ｘ線矢視断面に相当し、図２は、図１中Ｙ−Ｙ線矢視
平面に相当する。

【００２９】ここで、図１に示すメモリセルの断面構造
は、従来技術の図４５に示すメモリセルの断面構造とほ
ぼ同じ構造を有しているため、詳細な説明は省略し、こ
こでは、この実施例の特徴部分についてのみ言及する。

【００３０】この実施例におけるメモリセルにおいて
は、トランスファゲートトランジスタ１００の第２不純
物領域６側の分離酸化膜２の端部に、半導体基板１に通
ずる溝部１８が形成されており、この溝部１８の内部に
は、第１層間酸化膜９が埋込められている。

【００３１】このように、分離酸化膜２の端部の所定の
位置に溝部１８を設けることで、ｐ型の半導体基板１と
ｎ+ 不純物領域からなる第２不純物領域６とから形成さ
れるｐ−ｎジャンクションが従来のように分離酸化膜２
の結晶欠陥の多い端部にかからなくなる。そのため、ス
トレージノード１２から第２不純物領域６を経由し、半
導体基板１へ電流がリークするのを未然に防止すること
ができる。

【００３２】これにより、メモリセルのリフレッシュ動
作の周期を長くすることができ、高性能かつ信頼性の高
いメモリセルを実現することが可能となる。

【００３３】次に、上記メモリセルの製造方法につい
て、図３ないし図１５を参照して説明する。

【００３４】まず、図３を参照して、ｐ型の半導体基板
１の主表面の所定の領域に、ＬＯＣＯＳ法を用いて分離
酸化膜２を形成する。その後、図４を参照して、半導体
基板１上の所定の領域に、ＳｉＯ₂などからなるゲート
酸化膜３を介在して、ポリシリコンなどからなる所定形
状のゲート電極４を形成する。

【００３５】次に、図５を参照して、半導体基板１上に
平行に複数配置されたゲート電極４の間の所定領域が露
出するレジスト膜２０を形成する。その後、このレジス
ト膜２０をマスクにして、半導体基板１にリンなどのｎ
型の不純物を、注入量約２．３×１０¹³ｃｍ²、注入エ
ネルギー約３５ｋｅＶの条件で注入し、低濃度不純物領
域５ｂを形成する。

【００３６】次に、図６を参照して、半導体基板１上に
ＳｉＯ₂を堆積し、異方性エッチングを行なうことによ
り、ゲート電極４にサイドウォール８を形成する。その
後、図７を参照して、サイドウォール８をマスクにし
て、半導体基板１の主表面にリンなどの不純物を、注入
エネルギー４０ｋｅＶ，注入量４．０×１０¹³ｃｍ²の
条件で注入し、高濃度不純物領域５ａおよび高濃度不純
物領域６を形成する。これにより、高濃度不純物領域５
ａと低濃度不純物領域５ｂとからなる第１不純物領域５
と、高濃度不純物領域からなる第２不純物領域６が完成
する。以上の工程で、半導体基板１上にトランスファゲ
ートトランジスタ１００が完成する。

【００３７】次に、図８を参照して、半導体基板１上
に、第２不純物領域６側の分離酸化膜２の端部が露出す
る開口部を有するレジスト膜２１を形成する。その後、
このレジスト膜をマスクにして、Ｃ₄Ｆ₈のガス雰囲気中
において、異方性エッチングにより分離酸化膜の端部の
除去を行ない、溝部１８を形成する。このとき、分離酸
化膜２の形成時に分離酸化膜２の端部に発生した結晶欠
陥も同時に除去される。

【００３８】次に、図９を参照して、半導体基板１の上
を覆うように厚さ約８０００Å程度のＳｉＯ₂などから
なる第１層間酸化膜９をＣＶＤ法により堆積する。

【００３９】次に、図１０を参照して、第１層間酸化膜
９の上に、第１不純物領域５の上方に開口部を有するレ
ジスト膜２２を形成する。その後、このレジスト膜２２
をマスクにして、セルフアラインコンタクト方法により
ビット線コンタクトホール１１を開口する。

【００４０】次に、図１１を参照して、レジスト膜２２
を除去した後、ビット線コンタクトホール１１内に、膜
厚約１０００Å程度のドープトポリシリコン膜７ａおよ
び膜厚約１０００Å程度のタングステンシリサイド膜７
ｂを堆積し、所定の形状にパターニングを行なうことに
より、ビット線７を形成する。

【００４１】次に、図１２を参照して、第１層間酸化膜
９の上に、ＳｉＯ₂などからなる膜厚約１００００Å程
度の第２層間酸化膜１３を形成する。その後、この第２
層間酸化膜１３の上に、第２不純物領域６の上方に開口
部を有するレジスト膜２３を形成し、このレジスト膜２
３をマスクにして、セルフアラインコンタクト方法によ
り、第１層間酸化膜９および第２層間酸化膜１３にスト
レージノードコンタクトホール１０を開口する。

【００４２】次に、図１３を参照して、レジスト膜２３
を除去した後、ストレージノードコンタクトホール内に
ポリシリコンなどを堆積し、第２層間酸化膜１３上に約
６０００Åの厚さを有するストレージノード１２を形成
する。

【００４３】次に、図１４を参照して、ストレージノー
ド１２の上に、誘電体膜１４およびセルプレート１５を
堆積する。これにより、ストレージノード１２、誘電体
膜１４およびセルプレート１５からなるスタックトタイ
プキャパシタ２００が完成する。

【００４４】次に、図１５を参照して、セルプレート１
５の上にＳｉＯ₂などからなる第３層間酸化膜１６を堆
積し、さらに、この第３層間酸化膜１６上に所定形状の
配線層１７を形成することにより、図１に示す本実施例
におけるメモリセルが完成する。

【００４５】以上、この実施例におけるメモリセルの製
造方法を用いることにより、第２不純物領域６側の分離
酸化膜２の端部を除去し、溝部１８を形成すると同時に
結晶欠陥が除去される。その結果、ｐ型の半導体基板１
とｎ⁺不純物領域からなる第２不純物領域６とから形成
されるｐ−ｎジャンクション中に、従来のように分離酸
化膜２の端部に多く発生していた結晶欠陥を少なくした
メモリセル構造を実現することが可能となる。

【００４６】（参考例１） 次に、この発明に関連する参考例１について、図１６お
よび図１７を参照して説明する。図１６は、この参考例
１におけるメモリセルの断面図であり、図１７はこの参
考例１における平面図を示している。なお、図１６は、
図１７中Ｘ−Ｘ線矢視断面を示し、図１７は、図１６中
Ｙ−Ｙ線矢視平面を示している。

【００４７】ここで、図１６に示すメモリセルの断面構
造は、図１の実施例１に示すメモリセルの断面構造とほ
ぼ同じ構造を有しているため、詳細な説明は省略し、こ
の参考例１の特徴についてのみ言及する。

【００４８】この参考例１におけるメモリセルにおいて
は、実施例１に示すメモリセルの構造と比較した場合、
ストレージノード１２が形成されたストレージノードコ
ンタクトホール１０が、溝部１８を含むように形成され
ている。この構造を用いることにより、実施例１と同様
に、ｐ型の半導体基板１とｎ+ 不純物領域からなる第２
不純物領域６とから形成されるｐ−ｎジャンクションが
従来のように分離酸化膜２の結晶欠陥の多い端部にかか
らなくなる。そのため、ストレージノード１２から第２
不純物領域６を経由し、半導体基板１へ電流がリークす
るのを未然に防止することができる。

【００４９】したがって、メモリセルのリフレッシュ動
作の周期を長くすることができ、高性能かつ信頼性の高
いメモリセルを実現することが可能となる。また、スト
レージノード１２の単位抵抗値を小さくすることも可能
となる。

【００５０】次に、本参考例１におけるメモリセルの製
造方法について、図１８ないし図２４を参照して説明す
る。なお、高濃度不純物領域５ａ，６を形成するまでの
工程は、第１の実施例で説明した図３ないし図７の工程
と同じであるためここでの説明は省略する。

【００５１】まず、図１８を参照して、半導体基板１の
上を覆うように厚さ約８０００Å程度のＳｉＯ₂などか
らなる第１層間酸化膜９をＣＶＤ法により堆積する。

【００５２】次に、図１９を参照して、第１層間酸化膜
９の上に、第１不純物領域５の上方に開口部を有するレ
ジスト膜２２を形成する。その後、このレジスト膜２２
をマスクにして、セルフアラインコンタクト方法により
ビット線コンタクトホール１１を開口する。

【００５３】次に、図２０を参照して、レジスト膜２２
を除去した後、ビット線コンタクトホール１１内に、膜
厚約１０００Å程度のドープトポリシリコン膜７ａおよ
び膜厚約１０００Å程度のタングステンシリサイド膜７
ｂを堆積し、所定の形状にパターニングを行なうことに
より、ビット線７を形成する。

【００５４】次に、図２１を参照して、第１層間酸化膜
９の上に、ＳｉＯ₂などからなる膜厚約１００００Å程
度の第２層間酸化膜１３を形成する。その後、この第２
層間酸化膜１３の上に、第２不純物領域６の上方および
分離酸化膜２の端部の上方に開口部を有するレジスト膜
２３を形成し、このレジスト膜２３をマスクにして、セ
ルフアラインコンタクト方法により、Ｃ₄Ｆ₈のガス雰囲
気中で異方性エッチングを行ない、第１層間酸化膜９お
よび第２層間酸化膜１３にストレージノードコンタクト
ホール１０を開口し、さらに、分離絶縁膜２の端部の除
去を行ない溝部１８を形成する。

【００５５】次に、図２２を参照して、レジスト膜２３
を除去した後、ストレージノードコンタクトホール１０
内に、ポリシリコンなどを堆積し、第２層間酸化膜１３
上に約６０００Åの厚さを有するストレージノード１２
を形成する。このとき、溝部１８内にも、ストレージノ
ード１２の一部が形成される。

【００５６】次に、図２３を参照して、ストレージノー
ド１２の上に、誘電体膜１４およびセルプレート１５を
堆積する。これにより、ストレージノード１２、誘電体
膜１４およびセルプレート１５からなるスタックトタイ
プキャパシタ２００が完成する。

【００５７】次に、図２４を参照して、セルプレート１
５の上にＳｉＯ₂などからなる第３層間酸化膜１６を形
成し、さらに、この第３層間酸化膜１６の上に所定形状
の配線層１７を形成することにより、図１６に示すメモ
リセルが完成する。

【００５８】以上、この参考例１におけるメモリセルの
製造方法によれば、ストレージノードコンタクトホール
１０の開口と溝部１８の形成とを同じ工程で行なってい
る。これにより、実施例１の製造方法に比べて、製造工
程を少なくすることができ、製造工程にかかるコストを
低くすることができる。

【００５９】（実施例２） 以下、この発明に基づいた第２の実施例について、図２
５および図２６を参照して説明する。上述した第１の実
施例におけるメモリセルは、埋込ビット線スタック型メ
モリセルの場合について説明したが、この第２の実施例
においては、スタック型メモリセルの場合について説明
する。図２５は、この第２の実施例におけるメモリセル
の断面図を示し、図２６は、この第２の実施例における
メモリセルの平面図を示している。なお、図２５は、図
２６中Ｘ−Ｘ線矢視断面に相当し、図２６は、図２５中
Ｙ−Ｙ線矢視平面に相当する。

【００６０】両図を参照して、この第２の実施例におけ
るメモリセルの構造は、第１の実施例と比較した場合、
ビット線７がスタックトタイプキャパシタ２００の上方
に形成されている以外は、同一の構造を有し、第２不純
物領域６に接する分離酸化膜２の端部には、第１の実施
例と同様に溝部１８が形成されている。なお、ビット線
７は、ポリシリコンなどからなるポリパッド７ｃと、タ
ングステンなどからなるバリアメタル層７ｄおよびアル
ミなどからなる金属層７ｅとから形成されている。

【００６１】以上のようにこの第２の実施例におけるメ
モリセルの構造においても、第１の実施例と同様に分離
酸化膜２の端部に溝部１８を設けることで、ｐ型の半導
体基板１とｎ+ 不純物領域からなる第２不純物領域６と
から形成されるｐ−ｎジャンクションが、従来のように
分離酸化膜２の結晶欠陥の多い端部にかからなくなる。
そのため、ストレージノード１２から第２不純物領域６
を経由し半導体基板１へ電流がリークするのを未然に防
止することができる。

【００６２】それにより、メモリセルのリフレッシュ動
作の周期を長くすることができ、高性能かつ信頼性の高
いメモリセルを実現することが可能となる。

【００６３】次に、上記メモリセルの製造方法につい
て、図２７ないし図３４を参照して説明する。

【００６４】なお、溝部１８を形成するまでの工程は、
第１の実施例で説明した図３ないし図８の工程と同じで
あるためここでの説明は省略する。

【００６５】まず、図２７を参照して、半導体基板１の
上に第１不純物領域５に接続するポリシリコンなどから
なるポリパッド７ｃを形成する。その後、図２８を参照
して、半導体基板１の上を覆うように、厚さ約８０００
Å程度のＳｉＯ₂などからなる第１層間酸化膜９をＣＶ
Ｄ法により堆積する。

【００６６】次に、図２９を参照して、第１層間酸化膜
９の上に、第２不純物領域６の上方に開口部を有するレ
ジスト膜２４を形成し、このレジスト膜２４をマスクに
して、セルフアラインコンタクト方法により、第１層間
酸化膜９にストレージノードコンタクトホール１０を開
口する。

【００６７】次に、図３０を参照して、レジスト膜２４
を除去した後、ストレージノードコンタクトホール１０
内に、ポリシリコンなどを堆積し、第１層間酸化膜９の
上に約６０００Åの厚さを有するストレージノード１２
を形成する。

【００６８】次に、図３１を参照して、ストレージノー
ド１２の上に、誘電体膜１４およびセルプレート１５を
堆積する。これにより、ストレージノード１２、誘電体
膜１４およびセルプレート１５からなるスタックトタイ
プキャパシタ２００が完成する。

【００６９】次に、図３２を参照して、セルプレート１
５の上に、ＳｉＯ₂などからなる膜厚約１００００Å程
度の第２層間酸化膜１３を形成する。その後、この第２
層間酸化膜１３の上に、第１不純物領域５の上方に開口
部を有するレジスト膜２５を形成し、このレジスト膜２
５をマスクにして、セルフアラインコンタクト方法によ
り、ポリパッド７ｃに通ずるビット線コンタクトホール
１１を、第１層間酸化膜９および第２層間酸化膜１３に
開口する。

【００７０】次に、図３３を参照して、レジスト膜２４
を除去した後、ストレージノードコンタクトホール１１
内に、タングステンなどのバリアメタル層７ｄを堆積
し、さらにこのバリアメタル層７ｄの上にアルミなどか
らなる金属層７ｅを堆積する。これにより、ポリパッド
７ｃ、バリアメタル層７ｄおよび金属層７ｅからなるビ
ット線７が完成する。

【００７１】次に、図３４を参照して、金属層７ｃの上
に、ＳｉＯ₂などからなる第３層間酸化膜１６を形成
し、さらに、この第３層間酸化膜１６の上に所定形状の
配線層１７を形成することにより、図２５に示すメモリ
セルが完成する。

【００７２】以上、この第２の実施例におけるメモリセ
ルの製造方法においては、第１の実施例における製造方
法と同様に、第２不純物領域６側の分離酸化膜２の端部
を除去し、溝部１８を形成すると同時に結晶欠陥が除去
される。その結果、ｐ型の半導体基板１とｎ⁺不純物領
域からなる第２不純物領域６とから形成されるｐ−ｎジ
ャンクション中に、従来のように分離酸化膜２の端部に
多く発生していた結晶欠陥を少なくしたメモリセル構造
を実現することが可能となる。

【００７３】（参考例２） 次に、この発明に関連する参考例２について、図３５お
よび図３６を参照して説明する。この参考例２において
も、第３の実施例と同様にスタック型メモリセルの場合
について説明する。図３５は、この参考例２におけるメ
モリセルの断面図を示し、図３６は、この参考例２にお
けるメモリセルの平面図を示している。なお、図３５
は、図３６中Ｘ−Ｘ線矢視断面を示し、図３６は、図３
５中Ｙ−Ｙ線矢視平面を示している。両図を参照して、
この参考例２におけるメモリセルの構造は、第３の実施
例と比較した場合、ストレージノード１２が形成された
ストレージノードコンタクトホール１０が溝部１８を含
むように形成されている。この構造を用いることによ
り、参考例２と同様に、ｐ型の半導体基板１とｎ⁺不純
物領域からなる第２不純物領域６とから形成されるｐ−
ｎジャンクションが従来のように分離酸化膜２の結晶欠
陥の多い端部にかからなくなり、そのためストレージノ
ード１２から第２不純物領域６を経由し半導体基板１へ
電流がリークするのを未然に防止することが可能とな
る。その結果、メモリセルのリフレッシュ動作の周期を
長くすることができ、高性能かつ信頼性の高いメモリセ
ルを実現することが可能となる。また、ストレージノー
ド１２の単位抵抗値を小さくすることができる。

【００７４】次に、上記メモリセルの製造方法につい
て、図３７ないし図４４を参照して説明する。なお、高
濃度不純物領域５ａ，６を形成するまでの工程は、第１
の実施例で説明した図３ないし図７と同じであるためこ
こでの説明は省略する。

【００７５】まず、図３７を参照して、半導体基板１上
に、第１不純物領域５に接続するポリシリコンなどから
なるポリパッド７ｃを形成する。その後、図３８を参照
して、半導体基板１の上を覆うように、厚さ約８０００
Å程度のＳｉＯ₂などからなる第１層間酸化膜９をＣＶ
Ｄ法により堆積する。

【００７６】次に、図３９を参照して、第１層間酸化膜
９の上に、第２不純物領域６および分離酸化膜２の端部
の上方に開口部を有するレジスト膜２４を形成する。そ
の後、このレジスト膜２４をマスクにして、セルフアラ
インコンタクト方法により、Ｃ4 Ｆ8 のガス雰囲気中で
異方性エッチングを行なうことにより、ストレージノー
ドコンタクトホール１０および溝部１８を同時に形成す
る。

【００７７】次に、図４０を参照して、ストレージノー
ドコンタクトホール１０内にポリシリコンなどを堆積
し、第１層間酸化膜９上に約６０００Åの厚さを有する
ストレージノード１２を形成する。このとき溝部１８内
にもポリシリコンが充填される。

【００７８】次に、図４１を参照して、ストレージノー
ド１２の上に、誘電体膜１４およびセルプレート１５を
堆積する。これにより、ストレージノード１２、誘電体
膜１４およびセルプレート１５からなるスタックトタイ
プキャパシタ２００が完成する。

【００７９】次に、図４２を参照して、セルプレート１
５の上にＳｉＯ₂などからなる膜厚約１００００Å程度
の第２層間酸化膜１３を形成する。その後、この第２層
間酸化膜１３の上に、第１不純物領域５の上方に開口部
を有するレジスト膜２５を形成し、このレジスト膜２５
をマスクにして、セルフアラインコンタクト方法によ
り、ビット線コンタクトホール１１を第１層間酸化膜９
および第２層間酸化膜１３に開口する。

【００８０】次に、図４３を参照して、レジスト膜２５
を除去した後、ビット線コンタクトホール１１内にタン
グステンなどからなるバリアメタル層７ｄを堆積し、さ
らにこのバリアメタル層７ｄの上にアルミなどからなる
配線層７ｅを形成する。これにより、ポリパッド７ｃ、
バリアメタル層７ｄおよび金属層７ｅからなるビット線
７が完成する。

【００８１】次に、図４４を参照して、金属層７ｅの上
にＳｉＯ₂などからなる第３層間酸化膜１６を形成し、
さらに、この第３層間酸化膜１６の上に所定形状の配線
層１７を形成することにより、図３５に示すメモリセル
が完成する。

【００８２】以上、この参考例２においても、参考例１
と同様にストレージノードコンタクトホール１０の開口
と溝部１８の形成とを同じ工程で行なっている。これに
より、実施例１の製造方法に比べて、製造工程を少なく
することができ、製造工程にかかるコストを低くするこ
とができる。

【００８３】なお、各実施例および各参考例中におい
て、同一の符号は、同一または相当部分を示す。

【００８４】

【発明の効果】この発明に基づいた半導体記憶装置によ
れば、不純物領域に接する側の分離絶縁膜の端部に溝部
を設け、絶縁層がこの溝部に埋込まれることにより、分
離絶縁膜の端部における結晶欠陥がなくなり、この結晶
欠陥に起因する不純物領域から半導体基板への電流のリ
ークを防止することができる。

【００８５】その結果、この構造を用いた半導体記憶装
置は、リーク電流が少なくなり、半導体記憶装置の動作
の信頼性を向上させることが可能となる。

【図面の簡単な説明】

【図１】 この発明に基づいた第１の実施例における半
導体記憶装置の断面図である。

【図２】 この発明に基づいた第１の実施例における半
導体記憶装置の平面図である。

【図３】 この発明に基づいた第１の実施例における半
導体記憶装置の製造方法の第１工程図である。

【図４】 この発明に基づいた第１の実施例における半
導体記憶装置の製造方法の第２工程図である。

【図５】 この発明に基づいた第１の実施例における半
導体記憶装置の製造方法の第３工程図である。

【図６】 この発明に基づいた第１の実施例における半
導体記憶装置の製造方法の第４工程図である。

【図７】 この発明に基づいた第１の実施例における半
導体記憶装置の製造方法の第５工程図である。

【図８】 この発明に基づいた第１の実施例における半
導体記憶装置の製造方法の第６工程図である。

【図９】 この発明に基づいた第１の実施例における半
導体記憶装置の製造方法の第７工程図である。

【図１０】 この発明に基づいた第１の実施例における
半導体記憶装置の製造方法の第８工程図である。

【図１１】 この発明に基づいた第１の実施例における
半導体記憶装置の製造方法の第９工程図である。

【図１２】 この発明に基づいた第１の実施例における
半導体記憶装置の製造方法の第１０工程図である。

【図１３】 この発明に基づいた第１の実施例における
半導体記憶装置の製造方法の第１１工程図である。

【図１４】 この発明に基づいた第１の実施例における
半導体記憶装置の製造方法の第１２工程図である。

【図１５】 この発明に基づいた第１の実施例における
半導体記憶装置の製造方法の第１３工程図である。

【図１６】 この発明に関連する参考例１における半導
体記憶装置の断面図である。

【図１７】 この発明に関連する参考例１における半導
体記憶装置の平面図である。

【図１８】 この発明に関連する参考例１における半導
体記憶装置の製造方法の第６工程図である。

【図１９】 この発明に関連する参考例１における半導
体記憶装置の製造方法の第７工程図である。

【図２０】 この発明に関連する参考例１における半導
体記憶装置の製造方法の第８工程図である。

【図２１】 この発明に関連する参考例１における半導
体記憶装置の製造方法の第９工程図である。

【図２２】 この発明に関連する参考例１における半導
体記憶装置の製造方法の第１０工程図である。

【図２３】 この発明に関連する参考例１における半導
体記憶装置の製造方法の第１１工程図である。

【図２４】 この発明に関連する参考例１における半導
体記憶装置の製造方法の第１２工程図である。

【図２５】 この発明に基づいた第２の実施例における
半導体記憶装置の断面図である。

【図２６】 この発明に基づいた第２の実施例における
半導体記憶装置の平面図である。

【図２７】 この発明に基づいた第２の実施例における
半導体記憶装置の製造方法の第７工程図である。

【図２８】 この発明に基づいた第２の実施例における
半導体記憶装置の製造方法の第８工程図である。

【図２９】 この発明に基づいた第２の実施例における
半導体記憶装置の製造方法の第９工程図である。

【図３０】 この発明に基づいた第２の実施例における
半導体記憶装置の製造方法の第１０工程図である。

【図３１】 この発明に基づいた第２の実施例における
半導体記憶装置の製造方法の第１１工程図である。

【図３２】 この発明に基づいた第２の実施例における
半導体記憶装置の製造方法の第１２工程図である。

【図３３】 この発明に基づいた第２の実施例における
半導体記憶装置の製造方法の第１３工程図である。

【図３４】 この発明に基づいた第２の実施例における
半導体記憶装置の製造方法の第１４工程図である。

【図３５】 この発明に関連する参考例２における半導
体記憶装置の断面図である。

【図３６】 この発明に関連する参考例２における半導
体記憶装置の平面図である。

【図３７】 この発明に関連する参考例２における半導
体記憶装置の製造方法の第６工程図である。

【図３８】 この発明に関連する参考例２における半導
体記憶装置の製造方法の第７工程図である。

【図３９】 この発明に関連する参考例２における半導
体記憶装置の製造方法の第８工程図である。

【図４０】 この発明に関連する参考例２における半導
体記憶装置の製造方法の第９工程図である。

【図４１】 この発明に関連する参考例２における半導
体記憶装置の製造方法の第１０工程図である。

【図４２】 この発明に関連する参考例２における半導
体記憶装置の製造方法の第１１工程図である。

【図４３】 この発明に関連する参考例２における半導
体記憶装置の製造方法の第１２工程図である。

【図４４】 この発明に関連する参考例２における半導
体記憶装置の製造方法の第１３工程図である。

【図４５】 従来技術における半導体記憶装置の断面図
である。

【図４６】 従来技術における半導体記憶装置の平面図
である。

【図４７】 従来技術における半導体記憶装置の製造方
法の第１工程図である。

【図４８】 従来技術における半導体記憶装置の製造方
法の第２工程図である。

【図４９】 従来技術における半導体記憶装置の製造方
法の第３工程図である。

【図５０】 従来技術における半導体記憶装置の製造方
法の第４工程図である。

【図５１】 従来技術における半導体記憶装置の製造方
法の第５工程図である。

【図５２】 従来技術における半導体記憶装置の製造方
法の第６工程図である。

【図５３】 従来技術における半導体記憶装置の製造方
法の第７工程図である。

【図５４】 従来技術における半導体記憶装置の製造方
法の第８工程図である。

【図５５】 従来技術における半導体記憶装置の製造方
法の第９工程図である。

【図５６】 従来技術における半導体記憶装置の製造方
法の第１０工程図である。

【図５７】 従来技術における半導体記憶装置の製造方
法の第１１工程図である。

【図５８】 従来技術における半導体記憶装置の製造方
法の第１２工程図である。

【図５９】 従来技術における半導体記憶装置の問題点
を示す模式図である。

【符号の説明】

１ 半導体基板、２ 分離酸化膜、３ ゲート酸化膜、
４ ゲート電極、５第１不純物領域、５ａ 高濃度不純
物領域、５ｂ 低濃度不純物領域、６ 第２不純物領
域、７ ビット線、７ａ ドープトポリシリコン膜、７
ｂ タングステンシリサイド膜、８ サイドウォール、
９ 第１層間酸化膜、１０ ストレージノードコンタク
トホール、１１ ビット線コンタクトホール、１２ ス
トレージノード、１３ 第２層間酸化膜、１４ 誘電体
膜、１５ セルプレート、１６第３層間酸化膜、１７
配線層、１８ 溝部、１００ トランスファゲートトラ
ンジスタ、２００ スタックトタイプキャパシタ。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 山形 整人 兵庫県伊丹市瑞原４丁目１番地 三菱電 機株式会社 ユー・エル・エス・アイ開 発研究所内 (72)発明者 藤島 一康 兵庫県伊丹市瑞原４丁目１番地 三菱電 機株式会社 北伊丹製作所内 (56)参考文献 特開 昭60−149160（ＪＰ，Ａ) 特開 平３−22559（ＪＰ，Ａ) 特開 平３−64967（ＪＰ，Ａ) 特開 平４−97566（ＪＰ，Ａ) 特開 平４−258117（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 21/8242 H01L 21/3065 H01L 21/316 H01L 21/76 H01L 27/108

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】 主表面を有する半導体基板と、 前記半導体基板の主表面の活性領域を規定する分離絶縁
   膜と、前記主表面の上に形成された第１の導電層と、 前記主表面の活性領域に所定の深さにまで形成された不
   純物領域と、 前記半導体基板を覆うとともに、前記不純物領域を露出
   させる開口部を有する絶縁層と、 前記開口部内で、前記不純物領域と接続された第２の導
   電層と、 前記不純物領域側の前記分離絶縁膜の端部に設けられ、
   前記半導体基板に通ずる溝部と、を備え、 前記絶縁層が、前記溝部に埋込まれていることを特徴と
   する、 半導体記憶装置。