JPH0548071A

JPH0548071A - 固体撮像装置

Info

Publication number: JPH0548071A
Application number: JP4010054A
Authority: JP
Inventors: Masayuki Matsunaga; 誠之松長
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1991-03-28
Filing date: 1992-01-23
Publication date: 1993-02-26
Anticipated expiration: 2017-08-05
Also published as: US5416345A; JP3311004B2

Abstract

(57)【要約】【目的】光電変換蓄積部に印加する逆バイアス電圧を
小さくすることができ、暗電流の低減及び感度の向上を
はかること。【構成】半導体基板上に、Ｘ，Ｙ方向に２次元状に配
列された受光蓄積部と、これらの受光蓄積部のＸ方向ア
ドレスを選択するＸ方向アドレス回路２２と、該受光蓄
積部のＹ方向アドレスを選択するＹ方向アドレス回路２
１とを設けてなる固体撮像装置において、受光蓄積部
を、ｐ型半導体基板１０の表面部に設けられたｎ型コレ
クタ層１１と、このコレクタ層１１の内側表面部に設け
られたｐ⁺ 型ベース層１２と、このベース層１２の内側
表面部に設けられたｎ⁺ 型エミッタ層１３とからなるフ
ォトトランジスタで構成し、Ｘ方向アドレス回路２２を
エミッタ層１３に接続し、Ｙ方向アドレス回路２１をコ
レクタ層１１に接続したことを特徴とする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ビデオカメラや電子ス
チルカメラ等に使用される固体撮像装置に係わり、特に
光電変換部におけるリーク電流の低減をはかった固体撮
像装置に関する。

【０００２】

【従来の技術】近年、画像を撮像するデバイスとして、
撮像管に代って各種の固体撮像装置が用いられている。
この種の固体撮像装置の従来例を、以下に簡単に説明す
る。

【０００３】図１８は、インターライン転送型ＣＣＤイ
メージセンサの単位画素の断面図である。ｎ型半導体基
板１上にｐ型ウェル２を形成し、その内部にｎ型拡散層
を設け、フォトダイオード３，ＣＣＤ埋込みチャネル４
としている。この素子では、入射光が光電変換され、得
られた電子はフォトダイオード３に一定時間蓄積された
後、転送電極５をＯＮすることによりＣＣＤチャネル４
に読出される。このとき、フォトダイオード３とｐ型ウ
ェル２との間は２〜１０Ｖ逆バイアスされている。

【０００４】図１９は、ｎ⁺ ｐｎバイポーラトランジス
タを用いた増幅型のイメージセンサの単位画素の断面図
である。ｎ型半導体基板（コレクタ層）６上にｐ型ベー
ス層７を設け、その内部にｎ⁺ 型エミッタ層８を設けて
いる。この素子では、入射光は光電変換され、ホールと
してベース層７に蓄積される。読出すときは、まずライ
ン選択ゲート９に正電圧を印加し、しかるのちエミッタ
層８より増幅された電流を読出す。

【０００５】図１９の素子におけるポテンシャル分布の
様子を、図２０に示す。２本の実線のうち、上側が伝導
帯を示し、下側が充満帯を表わしている。上の２本の実
線が信号を蓄積しているときのバンド図で、下の２本の
破線がアドレスされた画素のバンド図である。蓄積時に
おいてもアドレス時においても、ｐ型ベース層７とｎ型
基板６には逆バイアスが掛かっている。特に、蓄積時に
はアドレス時よりも強い逆バイアスが掛かっている。

【０００６】ここで、ｐｎ接合の電圧−電流特性を図２
１に示す。ｎ型層に正電圧を印加する方が逆バイアスで
ある。ｎ型層に負電圧を印加すると順バイアスであるの
で、電流が流れる（Ａ領域）。０．６Ｖ以上の正電圧を
印加すると、電流はほぼ飽和し一定となる（Ｂ領域）。
このＢ領域がこれまでの撮像装置の使用されていた領域
である。リーク電流（飽和電流）Ｉd がいわゆる暗電流
であり、画素毎にばらつくため雑音となり、感度低下の
要因となっている。

【０００７】一方、０．６Ｖ以下の逆バイアスではリー
ク電流が小さくなり（Ｃ領域）、０Ｖでは当然リーク電
流も零となる。Ｃ領域で用いれば雑音を小さくできる
が、従来素子ではこの領域では動作しない。これは、図
２０からも分かるように、ゲートをＯＮして信号電荷を
読出す際に、コレクタ層のポテンシャルが十分高くない
と、エミッタ側に読出すべき信号電荷がコクレタ側にも
流れるためである。

【０００８】ここで、図１８，１９の構造共に、光電変
換蓄積部には２Ｖ以上の逆バイアスが掛かっている。そ
のため、逆方向電流が流れ、そのバラツキが雑音とな
り、高感度の固体撮像装置を実現することは困難であっ
た。

【０００９】

【発明が解決しようとする課題】このように、従来の固
体撮像装置においては、光電変換部に２Ｖ以上の逆バイ
アスを印加する必要があり、これが暗電流を増やし感度
を低下させる要因となっていた。

【００１０】本発明は、上記事情を考慮してなされたも
ので、その目的とするところは、光電変換部に印加する
逆バイアス電圧を小さくすることができ、暗電流の低減
及び感度の向上をはかり得る固体撮像装置を提供するこ
とにある。

【００１１】

【課題を解決するための手段】本発明の第１の骨子は、
受光蓄積部をバイポーラトランジスタで構成し、このバ
イポーラトランジスタのコレクタ電位を制御して信号の
読出しを行うことにあり、また本発明の第２の骨子は、
信号電荷の蓄積を光電変換部ではなく垂直ＣＣＤで行う
ことにある。

【００１２】即ち本発明（請求項１）は、半導体基板上
に、Ｘ，Ｙ方向に２次元状に配列された受光蓄積部と、
これらの受光蓄積部のＸ方向アドレスを選択するＸ方向
アドレス回路と、該受光蓄積部のＹ方向アドレスを選択
するＹ方向アドレス回路とを設けてなる固体撮像装置に
おいて、受光蓄積部を、基板の表面部に設けられた基板
と逆導電型のコレクタ層と、このコレクタ層の内側表面
部に設けられた基板と同導電型のベース層と、このベー
ス層の内側表面部に設けられた基板と逆導電型のエミッ
タ層とからなるフォトトランジスタで形成し、Ｘ方向ア
ドレス回路をエミッタ層に接続し、Ｙ方向アドレス回路
をコレクタ層に接続したことを特徴とする。

【００１３】また、本発明（請求項３）は、半導体基板
上に光電変換部，垂直ＣＣＤ及び水平ＣＣＤを形成して
なる固体撮像装置において、光電変換部は入射光を光電
変換するが蓄積を行わないように構成し、垂直ＣＣＤは
光電変換部に電気的に結合され、該光電変換部で得られ
た信号電荷を積分蓄積すると共に垂直方向に転送する第
１の垂直ＣＣＤと、第１の垂直ＣＣＤに電気的に結合さ
れ、第１の垂直ＣＣＤからの信号電荷を垂直方向に転送
する第２の垂直ＣＣＤとで構成するようにしたものであ
る。

【００１４】さらに、本発明の望ましい実施態様として
は、次のものかあげられる。 (1) 第１の垂直ＣＣＤを、埋込みＣＣＤチャネルとその
上の転送電極で形成し、信号電荷の積分蓄積時に第１の
垂直ＣＣＤの全ての転送電極下のゲート絶縁膜と半導体
基板表面との界面に信号電荷と逆導電型の可動電荷を蓄
積させること。 (2) 光電変換部の側部又は下部にドレインを設け、第１
の垂直ＣＣＤが信号電荷の積分蓄積を行っている期間は
信号電荷を排出せず、第１の垂直ＣＣＤから第２の垂直
ＣＣＤへ信号電荷を転送している期間は、光電変換部で
得られた信号電荷の全部又は一部をドレインに排出する
こと。 (3) 光電変換部を構成する不純物拡散層に電気的に結合
された引出し電極と、引出し電極の上部に光電変換を行
う光電変換膜と、光電変換膜の上部に電圧を印加するが
入射光を透過する透明電極とを設けたこと。 (4) (3) の構成に加え、第１の垂直ＣＣＤが信号電荷を
積分蓄積している期間と第２の垂直ＣＣＤが信号電荷を
転送している期間とで、透明電極に異なる電圧を印加す
ること。

【００１５】

【作用】本発明（請求項１）によれば、ベース層とコク
レタ層との間に逆バイアスを掛けた状態で、光電変換し
て得られたホールをベース層に蓄積する。そして、コレ
クタ層の電位をさらに高くして逆バイアスを大きくする
ことにより、エミッタ層から信号を読出すことができ
る。即ち、信号読出し時には蓄積時よりも大きな逆バイ
アスを与えて信号を読出すことになる。この場合、蓄積
状態における逆バイアスは従来のように大きくする必要
はなく、０．６Ｖ以下に設定することができる。従っ
て、暗電流が少なくなり、雑音も小さくなるばかりか高
感度化が可能となる。

【００１６】なお、コレクタ層の電位を変えて信号読出
しを行えるのは、従来のように基板自体でコレクタ層を
形成してコレクタ層を各画素で共通にするのではなく、
コレクタ層を基板とは電気的に分離しているからであ
る。

【００１７】また、本発明（請求項３）によれば、光電
変換部が信号電荷の蓄積を行わないため、その逆バイア
ス電圧を０．６Ｖ以下の低い電圧に設定することが可能
となる。極端な場合は０Ｖでもよい。そしてこの場合、
図２１のＣ領域に動作点をセットすることができ、リー
ク電流はＩd からＩd'に減少する。従って、リーク電流
による雑音が減少し、感度の向上をはかることが可能と
なる。

【００１８】

【実施例】以下、本発明の詳細を図示の実施例によって
説明する。

【００１９】図１は、本発明の第１の実施例に係わる固
体撮像装置の一画素構成を示す断面図である。ｐ型半導
体基板１０上に、ｎ型コレクタ層１１，ｐ⁺ 型ベース層
１２及びｎ⁺ 型エミッタ層１３を順次形成して、フォト
トランジスタ（バイポーラトランジスタ）を構成する。
そして、信号読出し線３２をエミッタ層１３に、アドレ
ス線３１をコレクタ層１１に接続する。これを２次元状
に配列し、エリアセンサとして構成したものを図２に示
す。

【００２０】図２において、画素は４×４となっている
が、これは説明を簡略化するためであり、Ｘ方向及びＹ
方向の画素の数は適宜変更可能である。一般には、ビデ
オカメラ等では数十万画素を形成する。

【００２１】Ｙ方向アドレス回路２１から出るアドレス
線３１（31-1〜31-4）は、ｎ型コレクタ層１１に結線さ
れている。ｎ⁺ 型エミッタ層１３に結線された信号読出
し線３２（32-1〜32-4）は、ＭＯＳ型の読出しトランジ
スタ２３（23-1〜23-4）を介して出力線３３（33-1〜33
-4）に接続されている。読出しトランジスタ２３のゲー
トは、Ｘ方向アドレス回路２２にて制御される。なお、
この読出しトランジスタ２３をバイポーラで構成するこ
とも可能である。次に、上記構成された装置における蓄
積時及び読出し時の動作について説明する。

【００２２】まず、蓄積時にはベース層１２とコレクタ
層１１との間に逆バイアスを印加しておく。この場合、
従来装置と同様に、光電変換して得られるホールがベー
ス層１２に蓄積されることになる。

【００２３】信号読出し時には、Ｙ方向アドレス回路２
１からアドレス線３１−１に高レベル電圧を、他のアド
レス線３１−２，３１−３，３１−４に低レベル電圧を
供給し、第１ラインの画素系の信号を読出すためにアド
レスする。次いで、この状態でＸ方向アドレス回路２２
から、読出しパルスを読出しトランジスタ２３−１，２
３−２，２３−３，２３−４の各ゲートに、それぞれ
“高，低，低，低”、“低，高，低，低”、“低，低，
高，低”、“低，低，低，高”の電圧を順次印加し、第
１ラインの左方の画素より信号を順次読出したのち、信
号読出し線２３−１，２３−２，２３−３，２３−４を
通り信号出力線３３から読出す。

【００２４】次いで、Ｙ方向アドレス回路２１からアド
レス線３１−１，３１−２，３１−３，３１−４に
“低，高，低，低”の電圧を印加し、Ｘ方向の読出しを
前述したように行うことにより、第２ラインの信号読出
しを行う。同様に、アドレス線３１に“低，低，高，
低”を印加して第３ラインを読出し、さらにアドレス線
３１に“低，低，低，高”を印加して第４ラインを読出
す。こうすることにより、全ての画素の信号を読出す。

【００２５】図３は、信号蓄積時と信号読出し時のバン
ド図を示す。実線が信号蓄積時を、破線が信号読出し時
を示す。入射光は光電変換され、ｐ⁺ 型ベース層１２に
ホールとして蓄えられる。信号蓄積状態では、ｐ⁺ 型ベ
ース層１２とｎ型コレクタ層１１との間を０．６Ｖ以下
の逆バイアスに設定する。コレクタ層１１を高レベルに
し、エミッタ層１３からベース層１２を通して電子を流
すことにより、信号を読出す（破線）。このとき、ベー
ス層１２のホールは電子と再結合し、リセット状態とな
る。

【００２６】このように本実施例では、光電変換蓄積部
となるフォトトランジスタのコレクタ層１１を基板１０
とは逆導電型として各画素で分離しているので、コレク
タ層１１に与える電圧により各画素から順次信号の読出
しを行うことができる。そしてこの場合、信号読出し時
には信号蓄積時よりも高い電圧をコレクタ層１１に与え
るので、信号蓄積時のベース層１２とコレクタ層１１と
の逆バイアス電圧をさほど高くする必要はなく、０．６
Ｖ以下に設定することもできる。従って、暗電流Ｉd を
小さくでき、雑音が少なくなるため、感度の高いセンサ
が構成できる。また、本装置は順バイアス状態で用いる
ことも可能であり、この場合には強い光に対して出力を
抑えることができるので、ダイナミックレンジの広いセ
ンサを実現することができる。

【００２７】図４は本発明の第２の実施例の一画素構成
を示す断面図、図５はその等価回路図である。この実施
例は、基本的には２つのバイポーラトランジスタＱ１，
Ｑ２から構成されている。なお、以下に説明することは
ｎ型とｐ型を入れ替えたデバイスでも可能なことは勿論
である。

【００２８】ｎ型基板４０の表面層の一部にトランジス
タＱ２のｎ⁺ 型エミッタ層４１が埋込み形成され、これ
らの上にｎ型エピタキシャル成長層４２が形成されてい
る。ｎ型エピタキシャル成長層４２の表面には、光シー
ルド層４６の開口部を通り入射した光を光電変換し蓄積
するトランジスタＱ１のｐ型エミッタ層４３と、Ｑ２の
ｐ型ベース層４４が形成されている。ｐ型ベース層４４
の内部にはＱ２のｎ型コレクタ層４５が形成されてい
る。ここで、ｎ型エピタキシャル成長層４２はＱ１のｎ
型ベース層となり、Ｑ２のｐ型ベース層４４はＱ１のｐ
型コレクタ層になっている。

【００２９】Ｑ１のｎ型ベース層となるｎ型エピタキシ
ャル層４２にアドレス線３１より読出しパルスを印加す
ると、Ｑ１のｐ型エミッタ層４３からＱ２のベース層４
４に信号電流が流れる。それと同時に、Ｑ２のｎ型エミ
ッタ層４１よりＱ２で増幅された信号電流がｎ型コレク
タ層４５に流れ、信号線３２より読出される。

【００３０】図６は、本発明の第３の実施例の一画素構
成を示す断面図である。この実施例は、図４のＱ２のｐ
型ベース層４４でＱ１のｐ型エミッタ層４３を取り囲ん
だもので、その間のｎ型層４８をＱ１のベース層として
いる。その等価回路図を、図７に示す。図５との違い
は、Ｑ１のベースとＱ２のエミッタが分離されており、
Ｑ１，Ｑ２が独立にバイアスできることである。

【００３１】図８は、本発明の第４の実施例の一画素構
成を示す断面図である。この実施例では、アドレス線３
１とＱ２のベース層４４間に結合ゲート４９を設け、ア
ドレス時にＱ１のｎ型ベース層となる４２とＱ１のｐ型
コレクタ層となる４４の間に逆バイアスが印加されるよ
うにしている。また、素子分離ｎ⁺ 層５１とアドレス線
３１とＱ１のベース層とのコンタクトのためのｎ⁺ 型コ
ンタクト層５２が設けられている。

【００３２】図９は、本発明の第５の実施例の一画素構
成を示す断面図である。この実施例は、図４のＱ１のｐ
型エミッタ層４３の上部にｎ⁺ シールド層５３を設け、
Ｓｉ−ＳｉＯ₂界面で不要電荷の発生を抑えている。第
２〜第５の実施例でも、第１の実施例と同様の効果を得
ることができる。

【００３３】図１０（ａ）は、本発明の第６の実施例に
係わる固体撮像装置の要部構成を示す断面図である。ｎ
型Ｓｉ基板６０上にｐウェル６１が形成され、このｐウ
ェル６１の表面層に第１のｎ型拡散層（光電変換部）６
２，第２のｎ型拡散層６３、垂直ＣＣＤのｎ型埋込みチ
ャネル６４が形成されている。そして、埋込みチャネル
６４上には転送電極６５が形成されている。また、埋込
みチャネル６４の下部には、縦型オーバーフロードレイ
ン構造６６が形成されている。

【００３４】このような構成であれば、光電変換を行う
フォトダイオードに対応する第１の拡散層６２は垂直Ｃ
ＣＤの埋込みチャネル６４と第２の拡散層６３を介して
電気的に結合しており、図１０（ｂ）のポテンシャル図
に示すように、第１の拡散層６２で光電変換された信号
電荷はそこに蓄積されずに第２の拡散層６３を通り垂直
ＣＣＤの埋込みチャネル６４内に移送され、そこで蓄積
される。

【００３５】そしてこの場合、第１の拡散層６２内に信
号電荷を蓄積しないため、その逆バイアス電圧６７を非
常に小さく設定することが可能であり、そのリーク電流
を小さくすることができる。また、強い入射光による過
剰電荷は垂直ＣＣＤの下部に設けられた縦型オーバーフ
ロードレイン構造６６で基板６０に排出される。本実施
例では、転送電極６５を通して垂直ＣＣＤの埋込みチャ
ネル６４で直接光電変換される電荷も利用可能であり、
光シールド電極はなくても構わない。

【００３６】なお、上記の構造では、垂直ＣＣＤの埋込
みチャネル６４のリーク電流も雑音になるため、これを
低減する必要がある。図１１（ａ）は転送電極６５に印
加される電圧と埋込みチャネル６４に発生するリーク電
流との関係を示したものである。ＶG'以下の印加電圧で
リーク電流Ｉd が激減する。図１１（ｂ）は埋込みチャ
ネル６４の基板深さ方向のポテンシャルを示したもので
ある。通常のゲート電圧を印加したポテンシャル６８で
はＳｉＯ₂／Ｓｉ界面６９より発生するリーク電流が支
配的である。ゲート電圧を負にし、ＶG'以下にしたポテ
ンシャル７０ではＳｉＯ₂／Ｓｉ界面が０Ｖになり、そ
こにホールが蓄積される。この状態では界面でのリーク
電流が抑圧され、リーク電流が激減する。垂直ＣＣＤを
この状態にして蓄積を行うと、第１の拡散層６２と垂直
ＣＣＤの埋込みチャネル６４で発生するリーク電流は両
方とも抑圧される。

【００３７】このように垂直ＣＣＤで信号電荷を蓄積す
ると、蓄積期間中に信号の転送が行えない。そこで、図
１２に示すように、第２の垂直ＣＣＤを持った構成が適
切である。具体的には本実施例の固体撮像装置は、半導
体基板上にＸ，Ｙ方向に２次元状に配列された光電変換
部７１と、光電変換部７１に電気的に結合され、光電変
換部７１で得られた信号電荷を積分蓄積すると共に垂直
方向に転送する第１の垂直ＣＣＤ７２と、第１の垂直Ｃ
ＣＤ７２に電気的に結合され、第１の垂直ＣＣＤ７２か
らの信号電荷を垂直方向に転送する第２の垂直ＣＣＤ７
３と、第２の垂直ＣＣＤ７３に電気的に結合され、第２
の垂直ＣＣＤ７３からの信号電荷を水平方向に転送する
水平ＣＣＤ７４と、水平ＣＣＤ７４から信号電荷を出力
する出力アンプ７５から構成されている。

【００３８】ここで、本実施例の特徴とする点は、前述
した図１０の構成を採用することによって、光電変換部
７１で信号電荷の蓄積を行うのではなく、第１の垂直Ｃ
ＣＤ７２で信号電荷の蓄積を行うことである。

【００３９】上記装置の動作を、図１３のタイミングチ
ャートで説明する。（ａ）はテレビ規格のコンポジット
ブランキングパルスである垂直帰線期間８１と水平帰線
期間８２からなる。（ｂ）は第１の垂直ＣＣＤ７２の転
送パルスで、信号電荷を蓄積する期間８３は低レベルの
ＤＣ電圧を印加し、垂直帰線期間内で第２の垂直ＣＣＤ
７３に転送のための高速パルス８４を印加する。（ｃ）
は第２の垂直ＣＣＤ７３に印加するパルスで、第１の垂
直ＣＣＤ７２から信号電荷を受け取る高速転送パルス８
５と水平期間内に１ライン毎水平ＣＣＤ７４に転送する
ラインシフトパルス８６からなる。

【００４０】以上の構成で基本的には動作するが、この
ＣＣＤイメージセンサはフレーム転送型であり、高速転
送パルス発生期間にも感度があるため、明るい被写体の
上下に帯状の雑音（スミア）が発生する可能性がある。
これを抑えるための実施例を次に示す。

【００４１】図１４は、本発明の第７の実施例の要部構
成を示す断面図である。なお、図１０と同一部分には同
一符号を付して、その詳しい説明は省略する。この実施
例では前述した図１０の構成に加えて、第１の拡散層６
２の下部にも垂直オーバーフロードレイン構造７６を設
けている。基板６０の電圧を制御し高速転送期間中に第
１の拡散層６２に発生する電荷を基板６０に排出するこ
とにより、信号蓄積期間に比べ高速転送期間の感度を落
とし、スミアを改善することができる。

【００４２】本実施例における駆動パルスの一例を図１
５に示す。（ａ）（ｂ）（ｃ）は図１３と全く同様で、
（ｄ）は基板６０に印加するパルスである。このパルス
８７は、高速転送期間中の感度抑圧パルスである。

【００４３】次に、図１４の構成を積層型イメージセン
サに応用した第８の実施例について説明する。図１４の
構成において、上部に光電変換膜を形成して積層型イメ
ージセンサに応用したものの単位画素の断面図を図１
６，図１７に示す。

【００４４】図１６は、図１４の構造の上に絶縁膜９１
を形成すると共に、第１の拡散層６２に電気的に結合し
た引出し電極９２を形成し、その上部にアモルファスシ
リコン，アモルファスセレン等を用いた光電変換膜９３
及びＩＴＯ等の透明電極９４を形成したものである。

【００４５】図１７は、第２の拡散層６３がなく、第１
の拡散層６２と垂直ＣＣＤの埋込みチャネル６４との間
に転送電極６５がない構造である。第１の拡散層６２を
０Ｖ又は若干順バイアスすることにより、第１の拡散層
６２内の信号電荷をｐ型ウェル６１内に放出し、埋込み
チャネル６４内に拡散移送することにより、第１の拡散
層６２と埋込みチャネル６４とを電気的に結合してい
る。なお、９５はｐ型ウェル６１内に放出された電荷の
一部が基板６０に流れ込むのを防ぐための拡散阻止層で
ある。

【００４６】この構造において、スミアを抑圧するため
に高速転送期間に信号電荷が第１の拡散層６２から埋込
みチャネル層６４に流出しないようにするには、透明電
極９４に正の電圧を印加し第１の拡散層６２を逆バイア
スにすればよい。そのタイミングチャートは図１５と全
く同じであり、（ｄ）に示すパルス８７が透明電極９４
に印加するパルスである。即ち、信号蓄積期間は第１の
拡散層６２と埋込みチャネル６４を電気的に結合し、高
速移送期間においては埋込みチャネル６４と第１の拡散
層６２を電気的に分離する。

【００４７】この場合においても、第１の拡散層６２の
バイアス電圧を０Ｖ付近に設定することにより、リーク
電流を低減することができ、暗電流による雑音の減少及
び感度の向上をはかることが可能となる。なお、本発明
は上述した各実施例に限定されるものではなく、その要
旨を逸脱しない範囲で、種々変形して実施することがで
きる。

【００４８】

【発明の効果】以上詳述したように本発明（請求項１）
によれば、受光蓄積部を構成するバイポーラトランジス
タのコレクタを基板とは電気的に分離して形成し、コレ
クタ電位を制御して信号の読出しを行うようにしている
ので、光電変換蓄積部に印加する逆バイアスを小さくす
ることができ、暗電流の低減をはかり高感度化を達成す
ることが可能となる。

【００４９】また、本発明（請求項３）によれば、信号
電荷の蓄積を光電変換部ではなく垂直ＣＣＤで行うこと
により、光電変換部におけるリーク電流を小さくするこ
とができ、暗電流の低減と共に高感度化を達成すること
が可能となる。

【図面の簡単な説明】

【図１】本発明の第１の実施例に係わる固体撮像装置の
一画素構成を示す断面図、

【図２】第１の実施例における画素を２次元配列した例
を示す図、

【図３】信号蓄積時と信号読出し時のエネルギー状態を
示すバンド図、

【図４】本発明の第２の実施例の一画素構成を示す断面
図、

【図５】第２の実施例の等価回路図、

【図６】本発明の第３の実施例の一画素構成を示す断面
図、

【図７】第３の実施例の等価回路図、

【図８】本発明の第４の実施例の一画素構成を示す断面
図、

【図９】本発明の第５の実施例の一画素構成を示す断面
図、

【図１０】本発明の第６の実施例の要部構成及びポテン
シャル状態を示す図、

【図１１】第６の実施例における垂直ＣＣＤのリーク電
流抑圧を説明するための図、

【図１２】第６の実施例の全体構成を示す平面図、

【図１３】第６の実施例における駆動パルス例を示す
図、

【図１４】本発明の第７の実施例の要部構成を示す断面
図、

【図１５】第７の実施例における駆動パルス例を示す
図、

【図１６】第８の実施例に係わる積層型ＣＣＤイメージ
センサの例を示す断面図、

【図１７】第８の実施例に係わる積層型ＣＣＤイメージ
センサの他の例を示す断面図、

【図１８】従来のＣＣＤイメージセンサの単位画素構成
を示す断面図、

【図１９】従来の増幅型イメージセンサの単位画素構成
を示す断面図、

【図２０】図１１の素子におけるポテンシャル分布の様
子を示すバンド図、

【図２１】ｐｎ接合の電圧−電流特性を示す特性図。

【符号の説明】

１０…ｐ型半導体基板、１１…ｎ型コレクタ層、１２…ｐ⁺ 型ベース層、１３…ｎ⁺ 型エミッタ層、２１…Ｙ方向アドレス回路、２２…Ｘ方向アドレス回路、２３（23-1〜23-4）…読出しトランジスタ、３１（31-1〜31-4）…アドレス線、３２（32-1〜32-4）…信号読出し線、３３（33-1〜33-4）…出力線。

Claims

【特許請求の範囲】

【請求項１】半導体基板上に、Ｘ，Ｙ方向に２次元状に
配列された受光蓄積部と、これらの受光蓄積部のＸ方向
アドレスを選択するＸ方向アドレス回路と、このＸ方向
アドレス回路に隣接しＸ方向に複数個配列された読出し
トランジスタと、これらのトランジスタに接続された信
号読出し線と、前記受光蓄積部のＹ方向アドレスを選択
するＹ方向アドレス回路とを設けてなる固体撮像装置で
あって、前記受光蓄積部は、前記基板の表面部に設けられた基板
と逆導電型のコレクタ層と、このコレクタ層の内側表面
部に設けられた基板と同導電型のベース層と、このベー
ス層の内側表面部に設けられた基板と逆導電型のエミッ
タ層とからなるフォトトランジスタであり、前記Ｘ方向アドレス回路は、前記読出しトランジスタの
ゲートに接続され、読出しトランジスタのソースとドレ
インはそれぞれフォトトランジスタのエミッタ層と前記
信号読出し線に接続され、前記Ｙ方向アドレス回路は、フォトトランジスタのコレ
クタ層に接続されていることを特徴とする固体撮像装
置。
【請求項２】前記受光蓄積部におけるベース層とコレク
タ層との間に印加する逆バイアス電圧を、受光蓄積期間
において０．６Ｖ以下に設定してなることを特徴とする
請求項１記載の固体撮像装置。
【請求項３】半導体基板上にＸ，Ｙ方向に２次元状に配
列された光電変換部と、これらの光電変換部に電気的に
結合され、該光電変換部で得られた信号電荷を積分蓄積
すると共に垂直方向に転送する第１の垂直ＣＣＤと、第
１の垂直ＣＣＤに電気的に結合され、第１の垂直ＣＣＤ
からの信号電荷を垂直方向に転送する第２の垂直ＣＣＤ
と、第２の垂直ＣＣＤに電気的に結合され、第２の垂直
ＣＣＤからの信号電荷を水平方向に転送する水平ＣＣＤ
とを具備してなることを特徴とする固体撮像装置。
【請求項４】前記光電変換部の側部又は下部にドレイン
を設け、第１の垂直ＣＣＤから第２の垂直ＣＣＤへ信号
電荷を転送している期間は、前記光電変換部で得られた
信号電荷の全部又は一部を前記ドレインに排出すること
を特徴とする請求項３記載の固体撮像装置。