JP2022164387A - 固体撮像素子および撮像装置 - Google Patents

Abstract

【課題】 各画素において、浮遊拡散容量の暗電流の合計値の絶対値をより小さい値として、画素出力信号値の誤差を軽減し得る固体撮像素子および撮像装置を提供する。【解決手段】 光電変換膜３２０で発生した信号電荷を信号電圧へ変換するｎ型の浮遊拡散容量３１３を備え、浮遊拡散容量３１３は、基板３０１上に設けられたウエル３０２内に配され、浮遊拡散容量３１３の直下領域の少なくとも一部にはウエル３０２の不純物が注入されていないイオン非注入部３０２ａを設け、該直下領域の不純物濃度は、該直下領域の周囲のウエル３０２の不純物濃度より低くなるように、かつ該直下領域のウエル３０２の不純物濃度が、基板３０１の不純物濃度より高くなるように構成されてなる。【選択図】図５

Description

本発明は、固体撮像素子および撮像装置に関し、詳しくは、積層型光電変換膜またはフォトダイオードからなる光電変換部を備えた、高画質な画像を撮像し得る固体撮像素子および撮像装置に関するものである。

従来、固体撮像素子、例えばＣＭＯＳ撮像素子においては、雑音が少ない高画質な画像を撮影することができるように、４トランジスタ型画素とアナログＣＤＳ（下記非特許文献１を参照）の組み合わせにより画素のリセット雑音除去が行われ、高画質化の技術開発が進められてきた。

さらに、画素サイズが微細化されたことにより、光を電気信号に変換する光電変換部の面積が狭くなり、感度の低下につながることが問題となっていることから、感度を向上させるために、光電変換膜積層型の構造のものが注目されており、研究開発が進められている（下記非特許文献２を参照）。このような光電変換膜積層型の固体撮像素子において、各単位画素が３トランジスタ型とされたものが知られている（下記特許文献１を参照）。

このような光電変換膜積層型の３トランジスタ型画素を、その回路図および駆動波形を用い、従来技術として説明する。なお、ここでは、実施形態に用いる図２および図３を便宜的に用いて説明する。
図２には、光電変換膜（ＰＬ）２２０とｎ型浮遊拡散容量（ＦＤ）２１３が示されているが、これら光電変換膜２２０とｎ型浮遊拡散容量２１３が、光電変換膜積層型３トランジスタ型のものにおいて、暗電流を発生する部位となっている。
光電変換膜２２０の暗電流が蓄積される時間は、図３に示すように１撮像フレーム間隔であり、フレーム周波数が６０Ｈｚでは１６．６６７ミリ秒となるので、暗電流値が１００ｐＡ／ｃｍ^２（下記非特許文献３を参照）で画素サイズが２．８×２．８μｍ^２であるとすると、１フレーム当たりの暗電流値は約０．８電子／フレーム／画素である。また、ｎ型浮遊拡散容量２１３の暗電流が蓄積される時間は４トランジスタ型とは異なり１撮像フレーム間隔であるので、ｎ型浮遊拡散容量２１３の暗電流値は１．１９電子／フレーム／画素である（下記特許文献１、ならびに本願の図１５および図１６を参照）。

特開２０１３－０７０１８１号公報

M. H. White et al., "Characterization of Surface Channel CCD Image Arrays at Low Light Levels," IEEE Journal of Solid-State Circuits, Vol. 9, No. 1, pp. 1-12, 1972. S. Imura et al., "High-Sensitivity Image Sensors Overlaid With Thin-Film Gallium Oxide/Crystalline Selenium Heterojunction Photodiodes," IEEE Transactions on Electron Devices, Vol. 63, No. 1, pp. 86-91, 2016. S. Imura et al., "Low-dark-current photodiodes comprising highly (100)-oriented hexagonal selenium with crystallinity-enhanced tellurium nucleation layers," IEEE Sensors Journal, Vol. 18, No. 8, pp. 3108-3113, 2018.

上述した従来技術の光電変換膜積層型３トランジスタ型画素の場合、ｎ型浮遊拡散容量２１３の暗電流が蓄積される時間が１撮像フレームと長いことにより、ｎ型浮遊拡散容量の暗電流の値が１．１９電子／フレーム／画素と大きい値になっている。

このように、光電変換膜２２０の光電変換動作により発生する本来の信号電荷量に、上記増大したｎ型浮遊拡散容量の暗電流の電荷量が加算されてしまうため、本来の画素出力信号値からの誤差が増大した状態での値が出力されてしまうという課題があった。また、このことは、上述した４トランジスタ型画素を備えた固体撮像素子の場合でも同様に、課題とされていた。

本発明は上記事情に鑑みなされたものであり、各画素において、浮遊拡散容量の暗電流の絶対値をより小さい値として、画素出力信号値の誤差を軽減し得る固体撮像素子および撮像装置を提供することを目的とするものである。

本発明に係る第１の固体撮像素子は、
画素回路上に配設した、積層体からなる光電変換膜、またはフォトダイオードからなる光電変換部のいずれかの光電変換手段を備えたＣＭＯＳ型の固体撮像素子であって、
前記光電変換手段で発生した信号電荷を信号電圧へ変換する浮遊拡散容量を備え、
該浮遊拡散容量は、基板上に設けられたウエル内に配するように構成され、
前記浮遊拡散容量は第１の導電型であり、前記ウエルは第２の導電型であり、前記基板は該第２の導電型であるように構成され、
前記浮遊拡散容量の直下領域の少なくとも一部には前記ウエルの不純物が注入されていないイオン非注入部を設け、該直下領域の不純物濃度は、該直下領域の周囲の前記ウエルの不純物濃度より低くなるように、かつ該直下領域の不純物濃度を、前記基板の不純物濃度より高くなるように構成されたことを特徴とするものである。

また、本発明に係る第２の固体撮像素子は、
画素回路上に配設した、積層体からなる光電変換膜、またはフォトダイオードからなる光電変換部のいずれかの光電変換手段を備えたＣＭＯＳ型の固体撮像素子であって、
前記光電変換手段で発生した信号電荷を信号電圧へ変換する浮遊拡散容量を備え、
該浮遊拡散容量は、基板上に設けられたウエル内に配するように構成され、
前記浮遊拡散容量は第１の導電型であり、前記ウエルは第２の導電型であり、前記基板は該第１の導電型であるように構成され、
前記浮遊拡散容量の直下領域の少なくとも一部には前記ウエルの不純物が注入されていないイオン非注入部を設け、該直下領域の不純物濃度は、該直下領域の周囲の前記ウエルの不純物濃度より低くなるように構成されたことを特徴とするものである。

また、前記積層体からなる光電変換膜を前記光電変換手段として備えたＣＭＯＳ型の固体撮像素子であって、
前記画素回路が、前記浮遊拡散容量とリセット電源の間に配置されたリセットトランジスタと、前記浮遊拡散容量と接続されたゲート電極を備えたソースフォロアアンプトランジスタと、画素を選択するための駆動波形が入力されるゲート電極を備えた選択トランジスタと、の３つのトランジスタを備えたことが好ましい。

また、前記積層体からなる光電変換膜を前記光電変換手段として備えたＣＭＯＳ型の固体撮像素子であって、
前記浮遊拡散容量はｎ型半導体により構成され、前記ウエルはｐ型半導体により構成され、画素電極が前記浮遊拡散容量に接続された構成とされ、
前記光電変換膜は、電子注入阻止層、光電変換層兼電荷増倍層、正孔注入阻止層、および膜電極の各層をこの順に前記画素電極上に積層されてなり、
該膜電極には、前記画素電極へのリセット電圧に対して正の電圧を印加し、光電変換により発生した電子正孔対のうち正孔を前記光電変換膜の走行キャリアとして用いるように構成されてなることが好ましい。

また、前記フォトダイオードからなる光電変換部を前記光電変換手段として備えたＣＭＯＳ型の固体撮像素子であって、
前記画素回路が、前記フォトダイオードと前記浮遊拡散容量の間に配置された転送トランジスタと、前記浮遊拡散容量とリセット電源の間に配置されたリセットトランジスタと、前記浮遊拡散容量と接続されたゲート電極を備えたソースフォロアアンプトランジスタと、画素を選択するための駆動波形が入力されるゲート電極を備えた選択トランジスタと、の４つのトランジスタを備えたことが好ましい。

また、本発明に係る撮像装置は、上述したいずれかに記載の固体撮像素子を備え、この固体撮像素子により得られた画像情報を出力する手段を備えたことを特徴とするものである。
この撮像装置において、前記浮遊拡散容量の直下領域の前記ウエルの不純物濃度をＮとしたとき、空乏層の厚みＤを、下式（Ａ）に基づいて求める空乏層厚み算出手段を備えたことが好ましい。
Ｄ＝Ｃ／Ｎ …（Ａ）
ただし、Ｃは一定値。

本発明の固体撮像素子および撮像装置においては、浮遊拡散容量は第１の導電型であり、ウエルは第２の導電型であり、基板は第２の導電型であるように構成され、浮遊拡散容量の直下領域の少なくとも一部にウエルの不純物が注入されていないイオン非注入部を設け、この直下領域の不純物濃度を、この直下領域の周囲のウエルにおける不純物濃度より低くするように、かつこの直下領域の不純物濃度を該基板の不純物濃度より高くするように構成されている。
または、浮遊拡散容量は第１の導電型であり、ウエルは第２の導電型であり、基板は第１の導電型であるように構成され、浮遊拡散容量の直下領域の少なくとも一部にはウエルの不純物が注入されていないイオン非注入部を設け、この直下領域の不純物濃度を、この直下領域の周囲のウエルにおける不純物濃度より低くするように構成されている。

このように、浮遊拡散容量の直下領域の少なくとも一部にはウエルの不純物が注入されていないイオン非注入部を設けた構成とされているため、この直下領域は周囲からの固体中の不純物拡散による不純物はあるものの、結局、不純物濃度が低い状態とされる。
このため、深さに対する電位の変化においては、ウエルを一様に形成した従来技術の空乏層の底部位置に比べ、より深部まで空乏層の底部位置が拡がることになり、浮遊拡散容量とウエルの間の接合の電位勾配が緩やかになるので、バンド間トンネリングにより生成される接合暗電流を低減することができる。

また、この直下領域のウエルにおける不純物が該基板の不純物と同じ導電型であり、かつ、不純物濃度が該基板の不純物濃度より高くなるように構成されている、または、直下領域のウエルにおける不純物と該基板の不純物が異なる導電型で構成されているので、基板の電位を基準とした直下領域のウエルに電位障壁が形成され、基板から浮遊拡散容量へ電子の暗電流が流入することを防ぐ効果を有する。

これにより、ノードの暗電流の絶対値が増加することによる、出力信号の本来の信号値からの誤差を軽減し、精度が向上した画素出力信号を得ることができる固体撮像素子および撮像装置を得ることができる。

なお、特開２００８－０９１７８８号公報には、ｎ型浮遊拡散容量の寄生容量を低減する技術が開示されているが、本願発明のように、浮遊拡散容量の暗電流を低減することを目的とするものではなく、その構成に想到するまでのアプローチも相違することから、発明として全く異なるものである。

本発明の第１実施形態（第２実施形態についても同様）に係る固体撮像素子の構成を模式的に示す図である。 第１実施形態に係る膜積層タイプの光電変換膜を備えた固体撮像素子における、３トランジスタ型画素回路の等価回路を示す回路図である。 第１実施形態に係る固体撮像素子において、信号読出しを行った場合における画素回路へ入力される信号のタイムチャートを示すものである。 第１実施形態に係る固体撮像素子において、図３に示す信号のタイムチャートの（ａ）、（ｂ）、（ｃ）、（ｄ）各タイミングにおけるエネルギーバンドを示す模式図である。 第１実施形態に係る固体撮像素子の画素部の断面模式図である。 図５のＡ－Ａ′線断面におけるバンド図であって、リセット時の状態を示す図である。 図５に示す第１実施形態の固体撮像素子の画素部における、ｎ型浮遊拡散容量の平面レイアウト図（ａ）と、断面不純物分布を示す図（ｂ）である。 図７に示す第１実施形態のｎ型浮遊拡散容量の深さ方向の不純物濃度分布およびキャリア濃度分布、ならびに電位分布を示す図である。 図７と図８に示す第１実施形態のｎ型浮遊拡散容量の蓄積時間と蓄積電荷量の関係を示すグラフ（○：対数目盛で表す）と、図１５と図１６に示す従来技術のｎ型浮遊拡散容量の蓄積時間と蓄積電荷量の関係を示すグラフ（●：対数目盛で表す）を比較して示すものである。 図７と図８に示す第１実施形態のｎ型浮遊拡散容量の蓄積時間と蓄積電荷量の関係を示すグラフ（○：線形目盛で表す）と、図１５と図１６に示す従来技術のｎ型浮遊拡散容量の蓄積時間と蓄積電荷量の関係を示すグラフ（●：線形目盛で表す）を比較して示すものである。 第２実施形態に係るｎ型フォトダイオードタイプの光電変換部を備えた固体撮像素子における、４トランジスタ型画素回路の等価回路を示す回路図である。 第２実施形態に係る固体撮像素子において、信号読出しを行った場合における画素回路へ入力される信号のタイムチャートを示すものである。 第２実施形態に係る固体撮像素子において、図１２に示す信号のタイムチャートの（ａ）、（ｂ）、（ｃ）、（ｄ）、（ｅ）各タイミングにおけるエネルギーバンドを示す模式図である。 第２実施形態に係る固体撮像素子の画素部の断面模式図である。 従来技術に係る固体撮像素子において、ｎ型浮遊拡散容量の平面レイアウト図（ａ）と、断面不純物分布を示す図（ｂ）である。 従来技術に係る固体撮像素子において、ｎ型浮遊拡散容量の深さ方向の不純物濃度分布およびキャリア濃度分布、ならびに電位分布を示す図である。

以下、本発明の実施形態に係る固体撮像素子について、図面を参照しながら説明する。
なお、以下の記載においては、まず光電変換膜を用いた第１実施形態について詳しく説明し、その後ｎ型光電変換部（ｎ-ＰＤ）を用いた第２実施形態について説明する。
また、上記第１実施形態においては、光電変換手段の暗電流はキャリアを正孔とし、浮遊拡散容量の暗電流はキャリアを電子とした例を示しているが、本発明の固体撮像素子としては、その他の場合について変更態様に記述した種々の組み合わせとすることが可能である。
ここで、以下に記載される技術用語について、簡単に説明しておく。すなわち、ｎ型光電変換部とはｎ型不純物濃度が低いｎ^－型のことを称し、ｎ型浮遊拡散容量とはｎ型不純物濃度が高いｎ^＋型のことを称し、光電変換膜とはｐ型不純物濃度が低いｐ^－型またはｉ型のことを称する。

（第１実施形態）
図１は、本実施形態（後述する第２実施形態も同様）の固体撮像素子の前提となる単位画素の画素アレイ１０１を示すものであり、具体的にはＣＭＯＳ型固体撮像素子１００のシステム構成図である。ＣＭＯＳ型固体撮像素子１００は、光電変換素子を含む単位画素１０２がアレイ状に２次元配列され、画素駆動配線１０３、垂直信号線１０４と接続している画素アレイ１０１を有するとともに、周辺回路として、列並列信号処理回路１０５、出力回路１０６、タイミング制御回路１０７、水平走査回路１０８、垂直走査回路１０９から構成されている。なお、列並列信号処理回路１０５は、アナログデジタル変換回路（ＡＤＣ）を含む構成となっている。

ここで、列並列信号処理回路１０５および水平走査回路１０８が、図１中の上方および下方に配されているのは、片側に配された場合に比べ、列並列信号処理回路１０５のレイアウト幅を単位画素幅の２倍にしつつ、単位画素１列あたり１個の列並列信号処理回路を配置することができるという理由からである。

なお、本発明の第１実施形態に係る撮像装置は、例えば図１に示す固体撮像素子１００を備え、さらに、例えば出力回路１０６からの信号を、そのまま、または所望の信号形態に変換して外部に出力する信号出力部を備えた装置であり、例えば、カメラやセンサ等を含む広義の撮像装置である。

図２は、本実施形態に係る固体撮像素子に用いられる、単位画素１０２の等価回路図を示すものである。図２に示す本実施形態に係る単位画素１０２の等価回路は、光電変換膜（ＰＬ）２２０から信号電荷を読み出す画素回路が、ｎ型浮遊拡散容量（ＦＤ）２１３、リセットトランジスタ（ＲＴ）２１４、ソースフォロアアンプトランジスタ（ＳＦ）２１５、選択トランジスタ（ＳＬ）２１６、画素出力（ＯＵＴ）２１７、ソースフォロアアンプトランジスタ電源（ＳＦＶＤＤ）２２２、リセットトランジスタ電源（ＲＴＶＤＤ）２２３から構成されたｎＭＯＳ３トランジスタ型の単位画素１０２の回路構成とされている。

図２に示すように、光電変換膜（ＰＬ）２２０は、下部電極がビア（ＶＩＡ）２２７を通してｎ型浮遊拡散容量（ＦＤ）２１３に接続される。ｎ型浮遊拡散容量（ＦＤ）２１３をリセットするリセットトランジスタ（ＲＴ）２１４がｎ型浮遊拡散容量（ＦＤ）２１３とリセットトランジスタ電源（ＲＴＶＤＤ）２２３との間に接続される。ｎ型浮遊拡散容量（ＦＤ）２１３はソースフォロアアンプトランジスタ（ＳＦ）２１５のゲート電極に接続される。ソースフォロアアンプトランジスタ（ＳＦ）２１５と選択トランジスタ（ＳＬ）２１６がソースフォロアアンプトランジスタ電源（ＳＦＶＤＤ）２２２と画素出力（ＯＵＴ）２１７の間に接続される。
なお、図２はｎＭＯＳ３トランジスタ型の単位画素１０２の画素回路を示すものであるが、付加的な機能としてフィードバックリセット機能を備えた回路構成としてもよい。

図３に、本実施形態に係る単位画素１０２の画素回路における入力信号のタイムチャートを示す。具体的には、選択トランジスタ（ＳＬ）２１６およびｎ型浮遊拡散容量リセットトランジスタ（ＲＴ）２１４の入力信号のタイムチャートを示す。
また、これらのラベルの後の（１）、（２）、（ｎ）等の符号は、図１における画素アレイ１０１の何行目の単位画素であるのかを表している。また、アナログデジタル変換回路（ＡＤＣ）のサンプリングタイミングのタイムチャートを示すものである。また、デジタル相関二重サンプリング回路（ＤＣＤＳ）でリセットノイズを低減する演算について示すものである。
図４に、図３の各タイミング（ａ）、（ｂ）、（ｃ）、（ｄ）におけるエネルギーバンド模式図を示す。

図３と図４における（ａ）のタイミングは、電荷蓄積時であることを示すものである。光電変換膜（ＰＬ）２２０の上部電極（膜電極）に、リセットトランジスタ電源（ＲＴＶＤＤ）２２３の電圧を基準として正電圧を加えており、光電変換膜（ＰＬ）２２０で信号電荷の正孔が発生し、光電変換膜（ＰＬ）２２０からＶＩＡ２２７を経てｎ型浮遊拡散容量（ＦＤ）２１３に信号電荷の正孔が移動し、ｎ型浮遊拡散容量（ＦＤ）２１３で信号電荷の正孔が蓄積され、電位が大きくなる。

（ｂ）のタイミングでは、選択トランジスタ（ＳＬ）２１６がオンになり当該画素が選択され、ｎ型浮遊拡散容量（ＦＤ）２１３に蓄積された信号電荷が読み出されて、アナログデジタル変換回路（ＡＤＣ）においてアナログ値からデジタル値へ変換される。
（ｃ）のタイミングでは、リセットトランジスタ（ＲＴ）２１４がオンになり、ｎ型浮遊拡散容量（ＦＤ）２１３がリセットトランジスタ電源（ＲＴＶＤＤ）２２３の電圧値にリセットされる。
（ｄ）のタイミングでは、リセットトランジスタ（ＲＴ）２１４がオフになる。また、ｎ型浮遊拡散容量（ＦＤ）２１３に混入したリセットノイズが読み出されて、アナログデジタル変換回路（ＡＤＣ）においてアナログ値からデジタル値へ変換される。

図３においてＭ－１フレームの１行目の単位画素１０２のリセット後、リセットノイズの値が読み出される。Ｍフレームの１行目の読み出しまでが１回の蓄積時間になる。その後、単位画素１０２が選択されて、リセットノイズが重畳された信号がアナログデジタル変換されて読み出される。このＭフレーム１行目のリセットノイズが重畳された信号がアナログデジタル変換された値と、Ｍ－１フレーム１行目のリセットノイズがアナログデジタル変換された値とでは、リセットノイズが同じものであるので、センサ外部でのデジタル相関二重サンプリング処理により、リセットノイズが相殺されて、信号のみを分離して抽出することができる（特開２０１５－１６７３４３号公報を参照）。

図５に、本実施形態に係る固体撮像素子の画素構造の断面模式図を示す。この固体撮像素子は、画素回路上に光電変換膜３２０を積層してなる。
光電変換膜３２０は、電子注入阻止層（厚みは例えば２０ｎｍ）３０７、光電変換層（兼電荷増倍層）（厚みは例えば３００ｎｍ）３０５、正孔注入阻止層（厚みは例えば２０ｎｍ）３０４、およびＩＴＯ層からなる膜電極（厚みは例えば３０ｎｍ）３０６が、この順に積層された構造とされている。
また、画素回路は、ｐ型基板３０１上にｐ型ウエル３０２を形成し、ｐ型ウエル３０２内にｎ型ＭＯＳトランジスタ部を形成することで構成される。なお、画素電極３０３はｎ型浮遊拡散容量３１３と電気的に接続されている。ｎ型浮遊拡散容量３１３とリセットトランジスタ電源３２３の間にリセットトランジスタ３１４のゲート電極が接続されている。また、ｐ型基板３０１と画素電極３０３の間には絶縁層３０９が設けられている。

図６は、図５のＡ－Ａ′線断面におけるバンド図であって、リセット時の状態を示すものである。
図６のバンド図は画素内部の状態を示す相対的な電位図であり、正孔注入阻止層３０４、光電変換層（兼電荷増倍層）３０５、電子注入阻止層３０７、およびｎ型浮遊拡散容量３１３とｐ型基板３０１（シリコン半導体材料）に対しては、伝導帯下端と価電子帯上端が表されている。
また、画素電極３０３とｎ型浮遊拡散容量３１３間の電位は２．３Ｖであり、ｎ型浮遊拡散容量３１３をリセットした状態におけるリセット電圧である。膜電極（ＩＴＯ層）３０６の電位は１５．３Ｖであり、画素電極３０３のリセット電圧を基準として＋１３.０Ｖが印加されており、膜内の走行キャリアは正孔となっている。

膜電極３０６と光電変換層（兼電荷増倍層）３０５の間に正孔注入阻止層３０４を入れることにより、膜電極３０６から光電変換層（兼電荷増倍層）３０５へ正孔が注入されることを阻止している。画素電極３０３と光電変換層（兼電荷増倍層）３０５の間に電子注入阻止層３０７を入れることにより、画素電極３０３から光電変換層（兼電荷増倍層）３０５へ電子が注入されることを阻止している。画素電極３０３とｐ型基板３０１の間にｎ型浮遊拡散容量３１３を配置することにより、画素電極３０３からｐ型基板３０１へ電子が移動することを阻止している。

（本実施形態（第１実施形態および第２実施形態）におけるｎ型浮遊拡散容量の暗電流を低減する原理）
図７に第１実施形態（第２実施形態についても同様）におけるｎ型浮遊拡散容量（ＦＤ）３１３の構成について説明する。図７（ａ）は、ＣＭＯＳ型撮像素子を作製するパターン転写用マスクを上方から見た場合の平面レイアウト図を示すものであり、ｎ型浮遊拡散容量３１３の直下の矩形領域においてのみｐ型ウエル３０２に不純物が注入されていないイオン非注入部を設ける様子が示されている。

すなわち、イオン注入プロセスでは、ｎ型浮遊拡散容量３１３の直下領域にはｐ型ウエル３０２の不純物のイオン注入がなされず、ｎ型浮遊拡散容量３１３の直下領域の周囲の領域にはｐ型ウエル３０２の不純物のイオン注入が行われる。イオン注入後の加熱処理により、周囲のｐ型ウエル３０２のイオン注入がなされた領域から、イオン注入に係るｐ型不純物がｎ型浮遊拡散容量３１３の直下領域に固体中の不純物拡散により拡散され、ｐ型不純物の濃度分布が形成される。この結果、断面不純物分布図である図７（ｂ）に示すように、ｐ型ウエル３０２の不純物濃度が部分的に低い領域が形成される。

図８の上部には、ｎ型浮遊拡散容量３１３の中央部分における、深さ（μｍ）に対する不純物濃度およびキャリア濃度の変化を表すグラフを、また、図８の下部には、深さ（μｍ）に対する電位の変化を表すグラフを、各々示す。
ここで、本実施形態に係る図７および図８についての理解を容易にするため、まず、図７に対応する、従来技術に係る図１５を、さらに図８に対応する、従来技術に係る図１６を用いて、従来技術について説明する。

まず、図１５に示す、従来技術におけるｎ型浮遊拡散容量７１３の構成について説明する。図１５（ａ）は、ＣＭＯＳ型撮像素子を作成するパターン転写用マスクの平面レイアウト図であり、ｎ型浮遊拡散容量７１３の直下を含めた領域全体にｐ型ウエル７０２のイオン注入がなされた領域を設けるように構成する。このため、ｎ型浮遊拡散容量７１３の直下領域でもｐ型ウエル７０２の不純物のイオン注入がなされるため、断面不純物分布図（ｂ）に示すように、ｐ型ウエル７０２の不純物濃度が一様に形成されることになる。

ここで、図１６を用い、従来技術に係る固体撮像素子における、ｎ型浮遊拡散容量７１３の深さ方向の不純物濃度分布およびキャリア濃度分布、ならびに電位分布について説明する。
図１６の上部には、ｎ型浮遊拡散容量７１３の中央部分における、深さ（μｍ）に対する不純物濃度およびキャリア濃度の変化を表すグラフを、また、図１６の下部には、深さ（μｍ）に対する電位の変化を表すグラフを、各々示す。

ｐ型ウエル７０２は均一（一様）に形成されているので、ｐ型ウエル７０２の不純物濃度は、標準の濃度になっている。このため、深さと電位の関係においては、ｎ型浮遊拡散容量７１３の直下領域における、ｐ型ウエル７０２の不純物濃度を低減させた図８に示す本実施形態の場合に比べ、空乏層の底位置が深部まで拡がっていない。このため、ｎ型浮遊拡散容量７１３とその直下領域のｐ型ウエル７０２の間の接合の電位勾配が急峻になるので、バンド間トンネリングにより生成される接合暗電流が増加する（〈２〉を参照）。ただし、ｐ型基板７０１の電位に比してｐ型ウエル７０２の電位は低く、ｐ型ウエル７０２の電位がｐ型基板７０１の電位を基準として電位障壁を構成するので、ｐ型基板７０１の少数キャリアである電子による暗電流がｎ型浮遊拡散容量７１３に流入しない（〈１〉を参照）電位分布となっている。

これに対し、本実施形態に係るｐ型ウエル３０２の不純物濃度は、図１６に示す従来技術の場合とは異なり、ｎ型浮遊拡散容量３１３の直下領域にｐ型ウエル３０２の不純物が注入されていないイオン非注入部を設けているため、ｎ型浮遊拡散容量３１３の直下領域では、図８に示すように低い不純物濃度になっている。このため、深さに対する電位の変化においては、図１６に示す従来技術の空乏層の底部位置（0.5μｍ）に比べ、本実施形態のものでは、より深部（0.7μｍ）まで空乏層の底部位置が拡がっている。したがって、ｎ型浮遊拡散容量３１３とその直下領域のｐ型ウエル３０２の間の接合の電位勾配が緩やかになるので、バンド間トンネリングにより生成される接合暗電流を低減する（〈２〉を参照）ことができる。

なお、上述した空乏層の底部位置（厚み）について説明するに、半導体においてｐｎ階段接合を形成した場合、ｎ型領域の不純物濃度Ｎ_Ｄ、ｎ型領域の空乏層の厚さＷ_ｎ、ｐ型領域の不純物濃度Ｎ_Ａ、およびｐ型領域の空乏層の厚さＷ_ｐの間には、
Ｎ_Ｄ×Ｗ_ｎ＝Ｎ_Ａ×Ｗ_ｐ
の関係があるので、これを利用して、求めることも有効である。

すなわち、本実施形態に係る撮像装置（の空乏層厚み算出手段（図示せず））において、ｎ型浮遊拡散容量の空乏層の厚さをＤ_０、およびその不純物濃度をＮ_０とした場合、Ｄ_０とＮ_０の積から求められたＣ（一定値）を利用した下式（Ａ）からｎ型浮遊拡散容量の直下領域のｐ型ウエルの空乏層の厚さＤを求めることが可能である。
Ｄ＝Ｃ／Ｎ …（Ａ）
ただし、Ｎはｎ型浮遊拡散容量の直下領域のｐ型ウエルの不純物濃度である。

また、本実施形態においては、ｐ型基板３０１の不純物濃度は、ｎ型浮遊拡散容量３１３の直下領域のｐ型ウエル３０２における不純物濃度より低くなっている。このため、ｐ型基板３０１の電位を基準とした場合、ｎ型浮遊拡散容量３１３の直下領域のｐ型ウエル３０２の電位はより低くなり、ｐ型ウエル３０２の電位がｐ型基板３０１の電位を基準として電位障壁となる。

なお、上記電位障壁により、ｐ型基板３０１の少数キャリアである電子の暗電流がｎ型浮遊拡散容量３１３へ流入しない（〈１〉を参照）電位分布となっていることについては、図１６に示す従来技術と同じとなる。

すなわち、このｐ型基板３０１の電位を基準としたｎ型浮遊拡散容量３１３の直下領域のｐ型ウエル３０２の電位障壁高さは、ｐ型基板３０１に存在する少数キャリアである電子の熱揺らぎのエネルギーである３ｋ_ＢＴ（室温で０．０７８ｅＶ）以上であれば、ｐ型基板３０１からｎ型浮遊拡散容量３１３へ電子の暗電流が流入することを防ぐ効果（〈１〉を参照）があるので、この電位障壁高さは、図１６に示す従来技術の電位障壁高さより低くなっているものの、電子の暗電流が流入することを防ぐ効果（〈１〉を参照）において略同等と考えて差し支えない。

縦横両軸を対数目盛とした図９、および縦横両軸を線形目盛とした図１０に、第１実施形態のｎ型浮遊拡散容量の蓄積時間と蓄積電荷量の関係を示すグラフ（○印）と、従来技術のｎ型浮遊拡散容量の蓄積時間と蓄積電荷量の関係を示すグラフ（●印）を各々示す。なお、図１０は、第１実施形態に係る直線の傾きと、従来技術に係る直線の傾きの違いを明らかにするために表されたものである。
ここで、ｎ型浮遊拡散容量の面積は、０．２５８４μｍ^２であり、フレーム周波数は６０Ｈｚである。

このとき、図７に示す本実施形態の場合、すなわち、ｎ型浮遊拡散容量３１３の直下領域において、ｐ型ウエル３０２の不純物が注入されていないイオン非注入部を設けた場合には、電子暗電流の測定結果は１．１２電子／フレーム／画素であった。
一方、図１５に示す従来技術の場合、すなわち、ｎ型浮遊拡散容量７１３の直下領域にｐ型ウエル７０２の不純物が均一に存在している場合には、電子暗電流の測定結果は１．１９電子／フレーム／画素であった。
したがって、ｎ型浮遊拡散容量７１３の直下領域にｐ型ウエル７０２が均一に存在する従来技術の場合に比べ、ｎ型浮遊拡散容量直下領域にｐ型ウエル３０２の不純物が注入されていないイオン非注入部を設けた、本実施形態の場合には電子暗電流が６％低減した。

（第２実施形態）
次に、本発明の第２実施形態について説明する。
なお、この第２実施形態は、第２実施形態特有の構成および作用効果を有するほか、上記第１実施形態と類似の構成および作用効果をも有しているので、本来は、第２実施形態の説明において、上記第１実施形態と共通する部分については省略することも可能であるが、以下の記載においては、発明の理解を容易、かつ円滑にするため、上記第１実施形態と重複する部分についても敢えて省略しないで説明する場合がある。

図１１は、第２実施形態に係る固体撮像素子に用いられる、単位画素１０２´の等価回路図を示すものである。図１１に示す第２実施形態に係る単位画素１０２´の等価回路は、ｐ型ウエルに囲まれたｎ型光電変換部（ｎ－ＰＤ）５１９から信号電荷を読み出す画素回路が、転送トランジスタ（ＴＸ）５１８、ｎ型浮遊拡散容量（ＦＤ）５１３、リセットトランジスタ（ＲＴ）５１４、ソースフォロアアンプトランジスタ（ＳＦ）５１５、選択トランジスタ（ＳＬ）５１６、画素出力（ＯＵＴ）５１７、ソースフォロアアンプトランジスタ電源（ＳＦＶＤＤ）５２２、リセットトランジスタ電源（ＲＴＶＤＤ）５２３から構成されたｎＭＯＳ４トランジスタ型の単位画素１０２´の回路構成とされている。

ｎ型光電変換部（ｎ－ＰＤ）５１９は、ｐ型ウエルに囲まれてなり、転送トランジスタ（ＴＸ）５１８に接続される。ｎ型浮遊拡散容量（ＦＤ）５１３は、転送トランジスタ（ＴＸ）５１８に接続される。ｎ型浮遊拡散容量（ＦＤ）５１３をリセットするリセットトランジスタ（ＲＴ）５１４がｎ型浮遊拡散容量（ＦＤ）５１３とリセットトランジスタ電源（ＲＴＶＤＤ）５２３との間に接続される。ｎ型浮遊拡散容量（ＦＤ）５１３はソースフォロアアンプトランジスタ（ＳＦ）５１５のゲート電極に接続される。ソースフォロアアンプトランジスタ（ＳＦ）５１５と選択トランジスタ（ＳＬ）５１６がソースフォロアアンプトランジスタ電源（ＳＦＶＤＤ）５２２と画素出力（ＯＵＴ）５１７の間に接続される。

本実施形態に係る単位画素１０２´の画素回路における入力信号のタイムチャート（選択トランジスタ（ＳＬ）５１６およびｎ型浮遊拡散容量リセットトランジスタ（ＲＴ）５１４の入力信号のタイムチャート）は、図１２により表される。また、図１３に、図１２の各タイミング（ａ）、（ｂ）、（ｃ）、（ｄ）、（ｅ）におけるエネルギーバンド模式図を示す。

図１２と図１３における（ａ）のタイミングは、電荷蓄積時であることを示すものである。ｎ型光電変換部（ｎ－ＰＤ）５１９で信号電荷の電子が発生すると、ｎ型光電変換部（ｎ－ＰＤ）５１９に電子が蓄積される。
（ｂ）のタイミングでは、選択トランジスタ（ＳＬ）５１６がオンになり当該画素が選択され、リセットトランジスタ（ＲＴ）５１４がオンになり、ｎ型浮遊拡散容量（ＦＤ）５１３がリセットトランジスタ電源（ＲＴＶＤＤ）５２３の電圧値にリセットされる。

（ｃ）のタイミングでは、リセットトランジスタ（ＲＴ）５１４がオフになり、ｎ型浮遊拡散容量（ＦＤ）５１３がリセットトランジスタ電源（ＲＴＶＤＤ）５２３の電圧値で保持され、隔離される。この電圧値には、リセットノイズが含まれる。そして、相関二重サンプリング回路（ＣＤＳ）がｎ型浮遊拡散容量（ＦＤ）に残留するリセットノイズを含む電圧値を読み込んで保持する。
（ｄ）のタイミングでは、転送トランジスタ（ＴＸ）５１８がオンになり、ｎ型光電変換部（ｎ－ＰＤ）５１９からｎ型浮遊拡散容量（ＦＤ）５１３へ電子が移動し、ｎ型浮遊拡散容量（ＦＤ）５１３の電位が変動する。

（ｅ）のタイミングでは、転送トランジスタ（ＴＸ）５１８がオフになり、ｎ型浮遊拡散容量（ＦＤ）５１３にリセットノイズを含む信号電圧値が保持され、隔離される。そして、相関二重サンプリング回路（ＣＤＳ）がｎ型浮遊拡散容量（ＦＤ）５１３に保持されたリセットノイズを含む信号電圧値を読み込む段階で、（ｃ）のタイミングで保持されているリセットノイズをキャンセルして、信号電圧値のみの値とする。この値をアナログデジタル変換回路（ＡＤＣ）においてアナログ値からデジタル値へ変換する。

図１２において、Ｍ－１フレームの１行目の単位画素１０２´のリセット後、リセットノイズの値が読み出される。次にＭ－１フレームの１行目のリセットノイズを含む信号電圧値が読み出される。このＭ－１フレームの同一水平走査期間内のリセットノイズは同じものであるので、相関二重サンプリング回路（ＣＤＳ）の処理により、リセットノイズがキャンセルされて、信号のみを分離して抽出することができる。

図１４に、本実施形態に係る固体撮像素子の画素構造の断面模式図を示す。ｎ型光電変換部６１９は、ｐ型基板６０１上に構成される。また、画素回路は、ｐ型基板６０１上にｐ型ウエル６０２を形成し、ｐ型ウエル６０２内にｎ型ＭＯＳトランジスタ部を形成することで構成される。転送トランジスタ（ＴＸ）６１８は、ｎ型光電変換部６１９とｎ型浮遊拡散容量６１３の間に構成される。リセットトランジスタ６１４は、ｎ型浮遊拡散容量６１３とリセットトランジスタ電源６２３が接続する拡散層の間に構成される。また、ｐ型基板６０１上には絶縁層６０９が設けられおり、その上に保護膜６１０が設けられている。

なお、第２実施形態におけるｎ型浮遊拡散容量の暗電流を低減する原理については、上記第１実施形態の説明と同様であるので、ここでは省略する。

なお、本発明の第２実施形態に係る撮像装置においては、例えば、第２実施形態に係る固体撮像素子１００´を備え、この固体撮像素子１００´により得られた画像情報を出力する出力部を備えることにより構成される。

（変更態様）
本発明に係る固体撮像素子および撮像装置としては、第１および第２実施形態の他、種々の形態を採用することが可能である。
すなわち、本発明に係る図５に示す第１実施形態、および図１４に示す第２実施形態の固体撮像素子および撮像装置においては、浮遊拡散容量はｎ型であり、ウエルと基板はｐ型であり、浮遊拡散容量の暗電流は電子であったが、浮遊拡散容量がｐ型であり、ウエルと基板がｎ型であり、浮遊拡散容量の暗電流が正孔であってもよい。この場合、浮遊拡散容量の直下領域のウエルの不純物濃度は、浮遊拡散容量の直下領域の周囲の領域のウエルの不純物濃度より低くするように設定され、浮遊拡散容量の直下領域のウエルの不純物濃度は、基板の不純物濃度より高くするように設定される。

また、浮遊拡散容量がｎ型であり、ウエルがｐ型であり、基板がｎ型であり、浮遊拡散容量の暗電流が電子であってもよい。また、浮遊拡散容量がｐ型であり、ウエルがｎ型であり、基板がｐ型であり、浮遊拡散容量の暗電流が正孔であってもよい。これらの２つの場合、浮遊拡散容量の直下領域のウエルの不純物濃度は、浮遊拡散容量の直下領域の周囲の領域のウエルの不純物濃度より低くするように設定される。基板の導電型がウエルの導電型と互いに異なっているので、基板の不純物濃度については任意である。

また、本発明に係る図５における上記第１実施形態の固体撮像素子および撮像装置においては、光電変換手段で発生したキャリアは電子正孔対のうち正孔としたが、光電変換手段で発生したキャリアは電子正孔対のうち電子であってもよい。この場合は、図４～図６において、電子注入阻止層３０７、光電変換層（兼電荷増倍層）３０５、正孔注入阻止層３０４の３つの層から構成される接合の向きが逆となり、膜電極のＩＴＯ層３０６の印加電圧は浮遊拡散容量３１３のリセット電圧を基準として負となる。

また、上述した第１実施形態の固体撮像素子の光電変換膜は、電子注入阻止層、光電変換層（兼電荷増倍層）、正孔注入阻止層の各層、および膜電極をこの順に積層されてなるように構成されているが、これら各層の間に他の層を挿入するようにしてもよい。例えば、独立した、電子輸送層や正孔輸送層を上記層間に別途挿入するようにしてもよい。また、光電変換層と電荷増倍層を２つの層に分離してもよい。また、別の電子注入阻止層や正孔注入阻止層を別途挿入するようにしてもよい。また、電子注入阻止層と正孔注入阻止層は光電変換層（兼電荷増倍層）と別の材料とされていてもよいし、ドープする不純物を変更した同じ材料で構成してもよい。
また、上記第１実施形態の固体撮像素子の光電変換膜は、電荷増倍の機能を有していてもよい。また、特定の波長の光を吸収することにより、波長選択性の機能を有していてもよい。

また、上記第１実施形態においては、光電変換層（兼電荷増倍層）の材料として、インジウムリンを用いることが可能である。インジウムリンを材料としたアバランシェ増倍時の過剰雑音について報告がある。インジウムリンでは、電子のイオン化率αより正孔のイオン化率βの方が高く、イオン化率比ｋ＝α／βは約０．２５である。過剰雑音係数Ｆは、増倍率Ｍとイオン化率比ｋを用いて、Ｆ＝Ｍｋ＋（１－ｋ）（２－１／Ｍ）で表され、イオン化率比ｋが小さいほど、過剰雑音係数Ｆは小さくなる。インジウムリンは走行キャリアを正孔として過剰雑音係数が小さいので、アバランシェフォトダイオードに使用されている。したがって、インジウムリンを固体撮像素子の光電変換層（兼電荷増倍層）に使用することができれば、Ｓ／Ｎのよい増倍が得られるので、好適である。また、一般に正孔のイオン化率が電子のイオン化率より高い材料を用いることが可能である。
また、インジウムリンに替えて、ゲルマニウム、インジウムガリウムヒ素リン（リン対ヒ素の組成がＸ：１－Ｘにおいて、Ｘが０．７以上）を用いることが可能である。

また、上記第１実施形態において、光電変換膜３２０を画素回路上に積層した構造にするようにしているが、これに替えて、光電変換膜３２０をダミーの支持基板上に形成しておいて、その後、光電変換膜３２０を画素回路上に接合することで形成してもよい。これにより、光電変換膜３２０を構成する材料に単結晶材料を用いることができる。また、アモルファス材料や多結晶材料を用いることもできる。また、光電変換膜３２０を画素回路上に蒸着法やスパッタ法により直接積層することで形成してもよい。これにより、光電変換膜３２０を構成する材料にアモルファス材料や多結晶材料を用いることができる。

また、上記第２実施形態において、固体撮像素子のｎ型光電変換部は単結晶材料で構成されていてもよい。また、上記第２実施形態においては、ｎ型光電変換部の材料として、シリコンを用いることが可能である。

１００ ＣＭＯＳ型固体撮像素子
１０１ 画素アレイ
１０２、１０２´ 単位画素
１０３、１０３´ 画素駆動配線
１０４、１０４´ 垂直信号線
１０５ 列並列信号処理回路
１０６ 出力回路
１０７ タイミング制御回路
１０８ 水平走査回路
１０９ 垂直走査回路
２１３、３１３、５１３、６１３、７１３ ｎ型浮遊拡散容量（ＦＤ）
２１４、３１４、５１４、６１４、７１４ リセットトランジスタ（ＲＴ）
２１５、５１５ ソースフォロアアンプトランジスタ（ＳＦ）
２１６、５１６ 選択トランジスタ（ＳＬ）
２１７、５１７ 画素出力（ＯＵＴ）
２２０、３２０ 光電変換膜（ＰＬ）
２２２、５２２ ソースフォロアアンプトランジスタ電源（ＳＦＶＤＤ）
２２３、３２３、５２３、６２３ リセットトランジスタ電源（ＲＴＶＤＤ）
２２７ ビア（ＶＩＡ）
３０１、６０１、７０１ ｐ型基板
３０２、６０２、７０２ ｐ型ウエル
３０２ａ イオン非注入部
３０３ 画素電極
３０４ 正孔注入阻止層
３０５ 光電変換層
３０６ 膜電極
３０７ 電子注入阻止層
３０９、６０９ 絶縁層
５１８、６１８ 転送トランジスタ（ＴＸ）
５１９、６１９ ｎ型光電変換部（ｎ－ＰＤ）
６１０ 保護膜
ＤＣＤＳ デジタル相関二重サンプリング回路

Claims (7)

1. 画素回路上に配設した、積層体からなる光電変換膜、またはフォトダイオードからなる光電変換部のいずれかの光電変換手段を備えたＣＭＯＳ型の固体撮像素子であって、
   前記光電変換手段で発生した信号電荷を信号電圧へ変換する浮遊拡散容量を備え、
   該浮遊拡散容量は、基板上に設けられたウエル内に配するように構成され、
   前記浮遊拡散容量は第１の導電型であり、前記ウエルは第２の導電型であり、前記基板は該第２の導電型であるように構成され、
   前記浮遊拡散容量の直下領域の少なくとも一部には前記ウエルの不純物が注入されていないイオン非注入部を設け、該直下領域の不純物濃度は、該直下領域の周囲の前記ウエルの不純物濃度より低くなるように、かつ該直下領域の不純物濃度を、前記基板の不純物濃度より高くなるように構成されたことを特徴とする固体撮像素子。
2. 画素回路上に配設した、積層体からなる光電変換膜、またはフォトダイオードからなる光電変換部のいずれかの光電変換手段を備えたＣＭＯＳ型の固体撮像素子であって、
   前記光電変換手段で発生した信号電荷を信号電圧へ変換する浮遊拡散容量を備え、
   該浮遊拡散容量は、基板上に設けられたウエル内に配するように構成され、
   前記浮遊拡散容量は第１の導電型であり、前記ウエルは第２の導電型であり、前記基板は該第１の導電型であるように構成され、
   前記浮遊拡散容量の直下領域の少なくとも一部には前記ウエルの不純物が注入されていないイオン非注入部を設け、該直下領域の不純物濃度は、該直下領域の周囲の前記ウエルの不純物濃度より低くなるように構成されたことを特徴とする固体撮像素子。
3. 前記積層体からなる光電変換膜を前記光電変換手段として備えたＣＭＯＳ型の固体撮像素子であって、
   前記画素回路が、前記浮遊拡散容量とリセット電源の間に配置されたリセットトランジスタと、前記浮遊拡散容量と接続されたゲート電極を備えたソースフォロアアンプトランジスタと、画素を選択するための駆動波形が入力されるゲート電極を備えた選択トランジスタと、の３つのトランジスタを備えたことを特徴とする請求項１または２に記載の固体撮像素子。
4. 前記積層体からなる光電変換膜を前記光電変換手段として備えたＣＭＯＳ型の固体撮像素子であって、
   前記浮遊拡散容量はｎ型半導体により構成され、前記ウエルはｐ型半導体により構成され、画素電極が前記浮遊拡散容量に接続された構成とされ、
   前記光電変換膜は、電子注入阻止層、光電変換層兼電荷増倍層、正孔注入阻止層、および膜電極の各層をこの順に前記画素電極上に積層されてなり、
   該膜電極には、前記画素電極へのリセット電圧に対して正の電圧を印加し、光電変換により発生した電子正孔対のうち正孔を前記光電変換膜の走行キャリアとして用いるように構成されてなることを特徴とする請求項１～３のうちいずれか１項に記載の固体撮像素子。
5. 前記フォトダイオードからなる光電変換部を前記光電変換手段として備えたＣＭＯＳ型の固体撮像素子であって、
   前記画素回路が、前記フォトダイオードと前記浮遊拡散容量の間に配置された転送トランジスタと、前記浮遊拡散容量とリセット電源の間に配置されたリセットトランジスタと、前記浮遊拡散容量と接続されたゲート電極を備えたソースフォロアアンプトランジスタと、画素を選択するための駆動波形が入力されるゲート電極を備えた選択トランジスタと、の４つのトランジスタを備えたことを特徴とする請求項１または２に記載の固体撮像素子。
6. 請求項１～５のうちいずれか１項に記載の固体撮像素子を備え、この固体撮像素子により得られた画像情報を出力する手段を備えたことを特徴とする撮像装置。
7. 前記浮遊拡散容量の直下領域の前記ウエルの不純物濃度をＮとしたとき、空乏層の厚みＤを、下式（Ａ）に基づいて求める空乏層厚み算出手段を備えたことを特徴とする請求項６に記載の撮像装置。
   Ｄ＝Ｃ／Ｎ …（Ａ）
   ただし、Ｃは一定値。
   

Images