JPH09246512A

JPH09246512A - 増幅型固体撮像素子

Info

Publication number: JPH09246512A
Application number: JP8049332A
Authority: JP
Inventors: Toshiya Kawazoe; 豪哉川添
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1996-03-06
Filing date: 1996-03-06
Publication date: 1997-09-19
Also published as: US5844234A

Abstract

(57)【要約】【課題】信号電荷に応じたセンサ出力を得ることがで
き、検出精度の向上が図れ、更には、ダイナミックレン
ジを向上できる増幅型固体撮像素子を実現する。【解決手段】ｐ型の半導体基板１にゲート絶縁膜を介
して第１のゲート電極２および第２のゲート電極３を形
成し、第２のゲート電極３の一側部は第１のゲート電極
２に隣接しており、第１のゲート電極２下の半導体表面
側にｎ型のウェル層４を形成し、ウェル層４内に第１の
ゲート電極２をゲートとするＭＯＳ型トランジスタのソ
ース（ソース領域）５及びドレイン（ドレイン領域）６
用のｎ⁺拡散層が形成された構成において、ソース領域
５の中心を、画素の中心位置７から第２のゲート電極３
の方向にεだけ偏位させる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、増幅型固体撮像素
子に関し、特に増幅型固体撮像装置に応用した場合に、
駆動電圧が低く、画素特性の向上が図れる増幅型固体撮
像素子に関する。

【０００２】

【従来の技術】固体撮像装置としては、現在、電荷結合
素子（ＣＣＤ）型のものが主流であり、様々な分野に広
く利用されている。ＣＣＤ型固体撮像装置では、フォト
ダイオ−ドないし、Ｍ０Ｓダイオードで入射光を光電変
換し、蓄積された信号電荷をＣＣＤ転送チャネルを介し
て高感度の電荷検出部へ導き、そこで電圧信号に変換す
る構成としている。そのため、Ｓ／Ｎ比が高く、出力電
圧も大きいという特徴を備えている。

【０００３】しかしながら、固体撮像装置の小型化・多
画素化を進めるに従い、画素サイズは小さくなり、ＣＣ
Ｄの転送可能電荷量は次第に少なくなる。このため、ダ
イナミックレンジの低下が深刻な問題となる。更に、Ｃ
ＣＤでは素子全体を数相のクロックで駆動するため、負
荷容量が大きく駆動電圧も高いため、多画素になるほど
消費電力が急激に大きくなるという問題もある。

【０００４】これらの問題に対処するため、各画素で発
生した信号電荷そのものを読み出さず、画素内で信号電
荷を増幅した後に走査回路により読み出す、増幅型撮像
装置が提案されている。これにより、読み出しによる信
号量の制限はなくなり、ダイナミックレンジはＣＣＤよ
り有利となる。また、駆動は信号読み出し画素を含む水
平・垂直ラインのみの駆動でよいので、駆動電圧も低
く、消費電力はＣＣＤより少ない。

【０００５】ところで、画素内での増幅には、トランジ
スタを用いるのが一般的で、トランジスタの種類によ
り、ＳＩＴ型、パイポーラ型、ＭＯＳ型等に分けられ
る。読み出しの走査回路は、通常、ＭＯＳ型が構造が簡
単で作製しやすいため、ＭＯＳ型が好ましく、画素内で
の増幅用のランジスタもＭＯＳ型にすると、両者をモノ
リシックに形成できるため、装置全体の構成上有利であ
る。

【０００６】また、ＭＯＳ型のトランジスタの内、画素
内に単一のＭＯＳトランジスタのみを含むものが、画素
密度を高める上で有利となる。このタイプのものとし
て、ＣＭＤ型、ＦＧＡ型及びＢＣＭＤ型の画素が報告さ
れている。

【０００７】図６（ａ）、（ｂ）に、ＣＭＤ型の画素を
示す。このＣＭＤ型の画素は、−中村他、『ゲート蓄積
型ＭＯＳフォトトランジスタ・イメージセンサ』、１９
８６年テレビジョン学会全国大会、ｐ．５７−に記載さ
れているものである。以下にその概略構成を説明する。

【０００８】図６（ｂ）に示すように、ｐ型の半導体基
板１５上にｎ型のウェル層１６が埋め込みチャネルとし
て形成され、ｎ型ウェル層１６上に絶縁膜を介してゲー
ト電極１７が形成されている。また、ｎ型ウェル層１６
にはゲート電極１７により分離された高濃度ｎ層（ｎ⁺
層）からなるソース１８及びドレイン１９が形成されて
いる。

【０００９】なお、図６（ａ）に示すように、このＣＭ
Ｄ型の画素を２次元イメージセンサに応用する場合は、
ゲート電極１７は水平方向に共通に、ＶＧ（ｉ）、ＶＧ
（ｉ＋１）と標記したクロックラインに接続される。ま
た、ソース１８は垂直方向に共通にＶＳ（ｉ）、ＶＳ
（ｉ＋１）と標記した信号ラインに接続される。一方、
ドレイン１９には各画素の周辺において周辺部よりドレ
イン電圧ＶＤが与えられる。

【００１０】次に、図７に基づきこのＣＭＤ型の画素の
動作を説明する。まず、信号蓄積時はゲート電極１７へ
のゲート電圧を低めのＶ_Lとし、光電変換により発生し
た信号電荷（正孔）を半導体／絶縁膜界面に蓄積する。
なお、電子はドレイン１９に流出する。次いで、信号読
み出し時は、ゲート電圧を中程のＶ_Mとする。これによ
り、信号電荷の量に応じてドレイン／ソース間の電流が
変化するため、その値を信号出力として読み出す。な
お、このとき同一信号線上の他の画素は、Ｖ_Lレベルの
ため検出されない。

【００１１】信号電荷をクリアし、次の信号蓄積に備え
るリセット動作は、ゲート電圧を高めのＶ_Hとし、これ
により図７に示すように、深さ方向に単調減少するポテ
ンシャル勾配を付ける。この結果、半導体／絶縁膜界面
に蓄積された信号電荷は、図６（ｂ）に点線で示すよう
に、その真下の半導体基板１５に排出される。

【００１２】ところで、ＣＭＤ型の画素では、リセット
動作時のゲート電圧が非常に高くなるため、駆動電圧の
低い増幅型固体撮像装置を実現できないという問題点が
ある。即ち、ＣＭＤ型の画素において、信号電荷の蓄積
密度を高めるためには、埋め込みチャネルの濃度を高め
る必要がある。しかるに、埋め込みチャネルの濃度を高
めると、リセット動作時のゲート電圧が非常に高くなる
からである。

【００１３】

【発明が解決しようとする課題】以上の問題点を解決す
る増幅型固体撮像装置として、本願出願人が、例えば特
願平６−３０３９５３号で先に提案したＴＧＭＩＳ（Ｔ
ｗｉｎＧａｔｅＭＯＳＩｍａｇｅＳｅｎｓｏ
ｒ）型の増幅型固体撮像装置がある。このＴＧＭＩＳ型
の増幅型固体撮像装置は、半導体基板上に形成されたＭ
０Ｓ型トランジスタのゲート領域で入射光を光電変換
し、このゲート領域に蓄積された信号電荷によるＭＯＳ
トランジスタのポテンシャル変化をセンサ出力する構造
を採用している。

【００１４】図８に従ってこのＴＧＭＩＳ型の増幅型固
体撮像装置について今少し説明する。ｐ型の半導体基板
２０の上部には、ｎ型のウェル層２３が形成され、ウェ
ル層２３上にはゲート絶縁膜（酸化膜）を介して第１の
ゲート領域となる第１のゲート電極２１が形成されてい
る。また、ウェル層２３内には、第１のゲート電極２１
をゲートとするＭ０Ｓトランジスタのソース（ソース領
域）２４とドレイン（ドレイン領域）２５が形成されて
いる。ソース２４及びドレイン２５は高濃度ｎ層（ｎ⁺
層）からなる。加えて、半導体基板２０上には、第１の
ゲート電極２１に隣接して第２のゲート電極２２が絶縁
膜を介して形成されている。第２のゲート電極は第２の
ゲート領域を構成する。なお、図８（ａ）に示すよう
に、光電変換領域となる第１のゲート領域は、ソース２
４を中心とした周囲に形成されている。また、第１のゲ
ート電極２１は水平方向に共通に、ＶＡ（ｉ）、ＶＡ
（ｉ＋１）と標記したクロックラインに接続される。同
様に、第２のゲート電極２２は水平方向に共通に、ＶＢ
（ｉ）、ＶＢ（ｉ＋１）と標記したクロックラインに接
続される。また、ソース２４は垂直方向に共通にＶＳ
（ｊ）、ＶＳ（ｊ＋１）と標記した信号ラインに接続さ
れる。一方、ドレイン２５には各画素の周辺において周
辺部よりドレイン電圧ＶＤが与えられる。

【００１５】上記構成において、第１のゲート領域の半
導体／絶縁膜界面に光電変換によって生成した信号電荷
（正孔）を蓄積し、第２のゲート領域を介して信号電荷
を半導体基板２０へ流出させ、これにより蓄積された信
号電荷をゼロにするリセット動作が行われる。本明細書
では信号電荷を排出することをリセット動作と称する。
このＴＧＭＩＳ型の増幅型固体撮像装置によれば、第２
のゲート電極２２直下の半導体基板２０表面にリセット
チャネルが形成され、第２のゲート電極２２に所定の電
圧を印加してポテンシャルバリアを少し引き下げてやれ
ば、信号電荷を簡単にリセットできるので、リセット動
作時のゲート電圧を低くすることが可能になる。即ち、
ＴＧＭＩＳ型の増幅型固体撮像装置によれば、上記のＣ
ＭＤ型の画素が有する問題点を解決できる。

【００１６】しかしながら、このＴＧＭＩＳ型の増幅型
固体撮像装置においても、まだまだ克服すべき課題があ
る。即ち、この増幅型固体撮像装置では、図８（ｂ）に
示すように、ソース領域２４（なお、本明細書ではソー
スとソース領域及びドレインとドレイン領域とを適宜使
い分けて表現している。）は平面視正方形に形成されて
おり、その中心は画素中心７に一致している。また、第
１のゲート電極２１の下の光電変換領域の一側縁端にド
レイン２５の一側縁端が接している。このため、ソース
領域２４〜当該画素のドレイン２５との間隔とソース領
域２４〜隣接する画素側（第２ゲート電極に隣接する）
ドレイン２５との間隔の相違に起因して、図９に示すよ
うに、第１のゲート領域の半導体表面のポテンシャルが
画素中で不均一になる。但し、図９は信号電荷の蓄積動
作時において、信号電荷が蓄積されていない状態での深
さ方向のポテンシャル分布を示している。

【００１７】今少し具体的に説明すると、図９に示すよ
うに、ソース２４と第２のゲート電極２２との間の第１
のゲート電極２１下のポテンシャル分布２６´と、ソー
ス２４とドレイン２５との間の第１のゲート電極２１下
のポテンシャル分布２７´とが異なっている。例えば、
この増幅型固体撮像装置においては、信号電荷の蓄積時
には、第１のゲート電極２１に低めの電圧ＶＡ（Ｌ）＝
−３．０Ｖを印加し、第２のゲート電極２２に中程の電
圧Ｖ_B（Ｍ）＝１．０Ｖを印加する。このため、信号電
荷が存在しないとき、図示例では、ソース２４と第２の
ゲート電極２２との間の第１のゲート電極２１下の表面
ポテンシャルは、ドレイン２５とソース２４との間の第
１のゲート電極２１下の表面ポテンシャルに比べて０．
２Ｖ低くなる。

【００１８】この結果、光照射によって信号電荷（正
孔）が生成した場合、信号電荷はポテンシャルの低い所
に集まる性質を有すため、ソース２４と第２のゲート電
極２２との間の第１のゲート電極２１下に溜まりやす
い。ここで、信号電荷量に応じた信号量をソース２４の
電位として検出する際、第１のゲート電極２１下のポテ
ンシャルの極大値が検出される。この結果、図示例で
は、ドレイン２５とソース２４との間の第１のゲート電
極２１下のポテンシャル極大値が最大となるので、そこ
でのポテンシャル値が検出される。

【００１９】しかるに、画素中に蓄積されている信号電
荷量が少なく、図示例のように、第１のゲート電極２１
下のポテンシャル分布が均一でない場合、ドレイン２５
とソース２４との間の第１のゲート電極２１下では、画
素全体で蓄積している信号電荷量を反映した半導体中の
ポテンシャルの変動を得ることができず、信号電荷量に
対する感度が低くなる。即ち、上記のＴＧＭＩＳ型の増
幅型固体撮像装置では、信号電荷に応じたセンサ出力
（ソース電位）を得ることが困難であり、検出精度の向
上を図る上で一定の制限があった。

【００２０】また、かかる増幅型固体撮像装置において
も、多画素化及び小型化の要請があり、そのためには画
素サイズを縮小する必要がある。しかしながら、画素サ
イズを縮小すると、その分、ドレイン２５が光電変換領
域に接近するため、ドレイン電圧の影響が強くなり第１
のゲート電極２１下のポテンシャル値が高くなる。この
ため、ポテンシャル値がドレイン電圧に近づき、ダイナ
ミックレンジが低下するという課題もある。

【００２１】本発明はこのような現状に鑑みてなされた
ものであり、ＴＧＭＩＳ型の増幅型固体撮像装置に応用
した場合に、信号電荷に応じたセンサ出力を得ることが
でき、検出精度の向上を図ることができる増幅型固体撮
像装素子を提供することを目的とする。

【００２２】本発明の他の目的は、ＴＧＭＩＳ型の増幅
型固体撮像装置に応用した場合に、ダイナミックレンジ
を向上でき、多画素化及び小型化の要請に答えることが
できる増幅型固体撮像素子を提供することにある。

【００２３】

【課題を解決するための手段】上記目的を達成するため
に、本発明の増幅型固体撮像素子は、ソース領域の周囲
に光電変換領域である第１ゲート領域が形成され、該第
１ゲート領域の外側方に隣接して第２ゲート領域が形成
され、該第１ゲート領域に蓄積された信号電荷を該第２
ゲート領域を介してリセットする増幅型固体撮像素子で
あって、該ソース領域の位置を画素の中心から偏位させ
ている。

【００２４】好ましくは、前記第１ゲート領域は、半導
体基体の表面に形成されたトランジスタの一部であり、
該トランジスタに於いて、光電変換により発生した信号
電荷の蓄積量に応じた電気信号の変化を出力するように
して成してあり、前記第２ゲート領域は、該半導体基体
の表面に形成されており、該第２ゲート領域での信号電
荷のリセットは、該半導体基体の内部で行う。

【００２５】また、好ましくは、前記第１ゲート領域
は、半導体基体の表面に形成されたトランジスタの一部
であり、該トランジスタに於いて、光電変換により発生
した信号電荷の蓄積量に応じた電気信号の変化を出力す
るようにして成してあり、前記第２ゲート領域は、該半
導体基体の表面に形成されており、該第２ゲート領域に
隣接する他方端部の該半導体基体の表面にリセットドレ
インを有しており、該信号電荷のリセットは、該第２ゲ
ート領域を介して該リセットドレインで行うように成し
てあり、該トランジスタでの電気信号の変化の出力は、
前記ソース領域とドレインとして作用する半導体基体と
の間に流れる電流の変化で行う。

【００２６】また、好ましくは、前記第１ゲート領域
は、半導体基体の表面に形成されたトランジスタの一部
であり、該トランジスタに於いて、光電変換により発生
した信号電荷の蓄積量に応じた電気信号の変化を出力す
るようにして成してあり、前記第２ゲート領域は、該半
導体基体の表面に形成されており、さらに該第２ゲート
領域内であって、該半導体基体の表面にリセットドレイ
ンを有する。

【００２７】また、好ましくは、前記第２ゲート領域
の、前記第１ゲート領域に隣接する部分に対して他方端
部分の前記半導体基体の表面及びその近傍部に、電界阻
止部を形成する。

【００２８】また、好ましくは、前記ソース領域の中心
位置を、前記第２ゲート領域の方向に偏位させる。

【００２９】また、好ましくは、前記ソース領域の形状
を、前記画素の中心から前記第２ゲート方向の端部迄の
距離が該画素の中心から該第２ゲート領域と反対方向の
端部迄の距離よりも長くなる形状とする。

【００３０】以下に作用について説明する。

【００３１】ＴＧＭＩＳ型の増幅型固体撮像装置に好適
な増幅型固体撮像素子において、ソース領域を画素の中
央付近にレイアウトした場合、ソース領域と第２のゲー
ト領域に挟まれた第１のゲ一ト領域下では、ドレインと
ソース領域に挟まれた第１のゲート領域下に比べて、ド
レインから離れているので、その分、ドレインに印加さ
れる電圧による影響が少ない。このため、半導体表面の
ポテンシャルが低くなり、信号電荷（正孔）を蓄積しや
すくなる。即ち、両領域における半導体表面のポテンシ
ャルが不均一になっている。

【００３２】ここで、上記の状態から、ソース領域の一
部（一側部）を第２のゲート領域に近づけた場合、ソー
ス領域と第２のゲート領域に挟まれた第１のゲート領域
下の半導体表面のポテンシャルは、距離が接近した分だ
け、隣接する画素のドレインに印加される電圧の影響で
上昇する。即ち、上記の不均一を解消し得る方向に表面
ポテンシャルが上昇する。

【００３３】このため、ソース領域と第２のゲート領域
の距離を最適化すれば、ソース領域と第２のゲート領域
との間の第１のゲート領域（第１のゲート電極）下の表
面ポテンシャルと、ドレイン領域とソース領域との間の
第１のゲート領域下の表面ポテンシャルとを同一の値に
設定することが可能になる。即ち、第１のゲ一ト領域下
の半導体表面のポテンシャルを均一にすることができ
る。そこで、本発明では、第１のゲ一ト領域下の半導体
表面のポテンシャルを均一にすべく、ソース領域を画素
の中心から偏位させており、その手段として、例えばソ
ース領域の中心位置を、前記第２ゲート領域の方向に偏
位させたり、ソース領域の形状を、画素の中心から第２
ゲート方向の端部迄の距離が画素の中心から第２ゲート
領域と反対方向の端部迄の距離よりも長くなる形状とし
ているのである。

【００３４】これによって、信号電荷は画素中の第１の
ゲート領域下に均一に蓄積され、蓄積された信号電荷量
に対してセンサ出力されるソース電圧の変化の直線的関
係が改善される。

【００３５】また、ソース領域の一側端部をドレイン領
域から遠ざけた場合は、ソース領域とドレイン領域に挟
まれた第１のゲート領域下の半導体中において、ドレイ
ンに印加される電圧の影響が弱まることにより、基板深
さ方向のポテンシャルの極大値が小さくなる。このた
め、ソースの電位として検出されるＭＯＳトランジスタ
のポテンシャルは小さくなる。

【００３６】ここで、ソース電位で検出することのでき
る電圧の上限は、ドレインに印加される電圧以上にはな
りえない。ドレインに印加できる一定電圧が低く、検出
できる電圧がドレインに印加される電圧で制限される場
合、基板中のポテンシャル極大値を小さくすることによ
り、読み出すことのできる電圧の幅であるダイナミック
レンジを向上することができる。

【００３７】従って、本発明によれば、上記構成とした
ことにより、結果的に、ソース領域の一側部がドレイン
領域から遠ざかることになるので、ダイナミックレンジ
を向上できる。

【００３８】

【発明の実施の形態】以下に本発明の実施の形態を図面
に従って説明する。

【００３９】（実施形態１）図１（ａ）、（ｂ）は本発
明増幅型固体撮像素子の実施形態１を示す。

【００４０】ｐ型の半導体基板１上にはゲート絶縁膜
（図示せず）を介して第１のゲート電極２および第２の
ゲート電極３が形成されている。第２のゲート電極３の
一側部は第１のゲート電極２に隣接している。第１のゲ
ート電極２下の半導体表面側にはｎ型のウェル層（以下
ｎ層と称する）４が形成され、ウェル層４内には第１の
ゲート電極２をゲートとするＭＯＳ型トランジスタのソ
ース（ソース領域）５及びドレイン（ドレイン領域）６
用のｎ⁺拡散層が形成されている。

【００４１】なお、図１（ａ）に示すように、光電変換
領域となる第１のゲート領域は、ソース５を中心とした
周囲に形成されている。また、第１のゲート電極２は水
平方向に共通に、ＶＡ（ｉ）、ＶＡ（ｉ＋１）と標記し
たクロックラインに接続される。同様に、第２のゲート
電極３は水平方向に共通に、ＶＢ（ｉ）、ＶＢ（ｉ＋
１）と標記したクロックラインに接続される。また、ソ
ース５は垂直方向に共通にＶＳ（ｊ）、ＶＳ（ｊ＋１）
と標記した信号ラインに接続される。一方、ドレイン６
には各画素の周辺において周辺部よりドレイン電圧ＶＤ
が与えられる。

【００４２】図１（ｂ）に示すように、本実施形態１に
おいては、ソース領域５の中心は、画素の中心、即ち第
１ゲート電極２の中心位置７から第２のゲート電極３の
方向にε（例えば、０．４μｍ）だけ偏位した位置８に
位置している。なお、偏位させる前のソース領域端と第
２のゲート電極３の端又はドレイン領域６の端との距離
は、１．５μｍであり、上述の本願出願人が先に提案し
た増幅型固体撮像装置に使用される増幅型固体撮像素子
では、ソース領域５の中心は、画素の中心位置７にあっ
た。

【００４３】また、上記半導体基板１の材質はＳｉであ
り、基板濃度等の条件は以下の通りである。

【００４４】基板濃度：１×１０¹⁵ｃｍ^-3 ｎ層濃度：３×１０¹⁵ｃｍ^-3 ｎ層厚：１．５μｍゲート絶縁膜厚：８０ｎｍ上記構成において、第１のゲート電極２を貫いて入射し
た光ｈνは、光電変換により電子・正孔対を発生する
が、電子はドレイン６へ流出する。一方、正孔はｎ層４
の半導体／絶縁膜界面に蓄積し、信号電荷となる。この
とき、ドレイン６には、一定電圧（本実施形態１では、
５Ｖとする）を印加しておく。

【００４５】信号電荷が蓄積されると、蓄積された信号
電荷量に応じてｎ層４のポテンシャルが変化する。本発
明の増幅型固体撮像素子では、この変化量をソース５の
電位変化として読み出し、出力信号とする。一方、信号
電荷の排出、即ちリセット動作は、第２のゲート電極３
下のポテンシャルバリアを引き下げることにより、図１
（ｂ）の点線で示す経路で半導体基板１へ信号電荷を流
すことにより達成される。

【００４６】次に、図２に従いソース領域５の中心を画
素の中心位置７からεだけ偏位させたことによる効果に
ついて説明する。蓄積動作時では、第１のゲート電極２
に低めの電圧ＶＡ（Ｌ）＝−３．０Ｖを印加し、第２の
ゲート電極３に中程の電圧Ｖ_B（Ｍ）＝１．０Ｖを印加
する。

【００４７】ソース６を画素の中央付近に設けた場合、
即ち本願出願人が先に提案したものと同様の構成では、
上述のように、信号電荷が存在しないとき、ソース５と
第２のゲート電極３との間の第１のゲート電極２下の表
面ポテンシャルは、ドレイン６とソース５との間の第１
のゲート電極２下の表面ポテンシャルに比べて０．２Ｖ
低くなる。即ち、第１のゲート電極２下の表面ポテンシ
ャルは均一になっていない。このため、上述のように、
画素全体で蓄積している信号電荷量を反映した半導体中
のポテンシャルの変動を得ることができず、信号電荷量
に対する感度が低くなる。

【００４８】一方、本実施形態１のように、画素中のソ
ース５の中心を第２のゲート電極３の方向にεだけ偏位
させた場合は、信号電荷が存在しないとき、ソース５と
第２のゲート電極３との間の第１のゲート電極２下の半
導体表面のポテンシャルは、第２のゲート電極３に隣接
するドレイン６の印加電圧（５．０Ｖ）の影響により、
０．１Ｖ深くなる。即ち、このドレイン６にソース５が
接近した分だけ、その影響を受けるため、ポテンシャル
が０．１Ｖ深くなる。

【００４９】逆に、ドレイン６とソース５との間の第１
のゲート電極２下の半導体中のポテンシャルは、ドレイ
ン６の印加電圧（５．０Ｖ）の影響により、０．１Ｖ浅
くなる。即ち、遠くなった分だけ、その影響が弱まるか
らである。

【００５０】このように、ソース領域５の中心を第２の
ゲート電極３にεだけ近づければ、ソース５と第２のゲ
ート電極３との間の第１のゲート電極２下のポテンシャ
ル分布２６と、ソース５とドレイン６との間の第１のゲ
ート電極２下のポテンシャル分布２７において、一方の
表面ポテンシャルが下るのに対し、他方の表面ポテンシ
ャルが上るので、結局、ソース領域５の中心が画素中心
にあった場合に存在していた表面ポテンシャルの差が解
消され、図２中に記号◎で示すように両者が一致する。
このため、本実施形態１によれば、画素全体に蓄積され
た信号電荷量に応じたセンサ出力を得ることができる。

【００５１】なお、ε以上近づけると、ソース５と第２
のゲート電極３との間の表面ポテンシャルは更に深くな
るのに対し、ソース５とドレイン６との間の表面ポテン
シャルは更に浅くなるので、表面ポテンシャルの差が生
じていく。

【００５２】次に、図３に従い本実施形態１の増幅型固
体撮像素子の読み出し動作時を本願出願人が先に提案し
たものと対比しながら説明する。但し、図３（ａ）は、
ソース領域５の中心を画素の中心７から第２のゲート領
域側へ０．４μｍずらした場合の第１ゲート領域下の半
導体中の深さ方向のポテンシャル分布、即ち本実施形態
１の増幅型固体撮像素子のポテンシャル分布を示し、同
図（ｂ）はソース領域５の中心を画素の中心７と一致さ
せた場合の第１ゲート領域下の半導体中の深さ方向のポ
テンシャル分布、即ち本願出願人が先に提案したものの
ポテンシャル分布を示している。

【００５３】読み出し動作時には、第１のゲート電極２
に高めの電圧Ｖ_A（Ｈ）＝０．０Ｖを印加し、第２のゲ
ート電極に高めの電圧Ｖ_B（Ｈ）＝５．０Ｖを印加す
る。第１のゲート電極２下の半導体中のポテンシャルの
一番深い値（極大値）がソース電圧として検出される。

【００５４】ここで、増幅型固体撮像装置の低駆動電圧
化、低消費電力化等を図るため、ドレイン６に印加する
電圧を低くしたい場合、検出できるソース電位はドレイ
ン電圧以上になり得ないので、読み出される第１のゲー
ト電極２下のポテンシャルが低くなる構造の方が、読み
出せる電圧の幅であるダイナミックレンジが広くなる。
ドレイン６に印加する電圧が５．０Ｖの場合、画素のソ
ース領域５の中心位置を第２のゲート領域に０．４μｍ
近づけることにより、図３（ａ）と（ｂ）とを対比して
みれば分かるように、第１のゲート領域下のポテンシャ
ルの最大値は小さくできる。このため、本実施形態１の
構造によれば、本願出願人が先に提案したものに比べて
ダイナミックレンジを、０．１Ｖ向上させることができ
る。

【００５５】なお、図中３０はソース５と第２のゲート
電極３との間の第１のゲート電極２下の読み出し時にお
けるポテンシャル分布を、３１はソース５とドレイン６
との間の第１のゲート電極２１の読み出し時におけるポ
テンシャル分布を示している。また、３０´、３１´は
本願出願人が先に提案したものの読み出し時における上
記３０、３１に対応するポテンシャル分布を示す。

【００５６】（実施形態２）図４及び図５は本発明増幅
型固体撮像素子の実施形態２を示す。本実施形態２で
は、図４（ａ）に示すように、画素中のソース領域５の
形状を長方形に形成し、画素中心７〜第２ゲート領域側
端部までの距離が、画素中心７〜反対側の端部迄の距離
よりも長くなるように構成し、これにより表面ポテンシ
ャルが第１のゲート領域において均一になるようにして
ある。

【００５７】具体的には、ソース領域５と第２のゲート
領域間の第１のゲート領域の幅を従来１．５μｍであっ
たものを０．８μｍと短くし、その分、ソース領域５の
第２ゲート領域側端部を長くして、ソース領域５の形状
を従来の正方形（図８（ａ）参照）から長方形に変更し
ている。

【００５８】なお、実施形態１と対応する部分には、同
一の符号を付して具体的な説明は省略する。

【００５９】本実施形態２によれば、ソース領域５の第
２ゲート領域側端部が延長される分、隣接するドレイン
６の影響を受け、この領域における表面ポテンシャルを
上昇できるので、上記実施形態１のものと同様に、ソー
ス領域５の中心が画素中心７にあった場合に存在してい
た表面ポテンシャルの差が解消されるので、図５に示す
ように表面ポテンシャルを第１のゲート領域において均
一化できる。このため、同様に、画素全体に蓄積された
信号電荷量に応じたセンサ出力を得ることができる。

【００６０】上記の実施形態２では、ソース領域５の形
状を長方形としたが、この形状に限定されるものではな
く、画素中心〜第２ゲート領域側の端部までの距離が画
素中心〜反対側の端部迄の距離よりも短くするものであ
れば、即ち画素中心を形状中心とする正方形以外の形状
を広く選択することができる。

【００６１】更に、上記実施形態１及び２では、ＴＧＭ
ＩＳの増幅型固体撮像素子についての述べられており、
それは図８を元にして、図１及び図４の様に改良できる
ことを示しているが、本発明はこれらに限定されるもの
ではなく、他の構造の増幅型固体撮像素子にも適用でき
る。以下にその概略を説明する。

【００６２】（実施形態３）図１０は本願出願人が特願
平７−５１６４１号で先に提案したＢＤＭＩＳ（Ｂｕｌ
ｋＤｒａｉｎＭＯＳＩｍａｇｅＳｅｎｓｏｒ）
型の固体撮像素子であり、この固体撮像素子についても
本発明を適用できる。

【００６３】まず、図１０に従いこのＢＤＭＩＳ型の固
体撮像素子の概要を説明する。この素子は、第１ゲート
電極ＶＡの下側に入射光によって発生した信号電荷（こ
こでは電子）を蓄積し、この蓄積状況によって第１ゲー
ト下のポテンシャルが変化し、その結果としてソースＶ
ＳとドレインＶＤ間に流れる電流（ここでは正孔）が変
化するので、この電流変化を外部へ信号として出力させ
ている。

【００６４】ＴＧＭＩＳ型と比べ本素子の特徴は、ドレ
インが半導体基板であることと、信号電荷を半導体基板
100表面で、第２ゲート電極ＶＢを介してリセットドレ
インＶＲに排出する構成としている点である。

【００６５】図１０では信号電荷が電子である場合の例
を示しているが、信号電荷が正孔の場合は半導体層104
の導電性を逆極性にすればよい。

【００６６】図１１はＢＤＭＩＳ型の固体撮像素子に本
発明を適用した実施形態３を示す。ここでは１画素部分
の断面を示しているが、画素の中心部、即ち第１ゲート
電極ＶＡの中心から左に、つまり信号リセットゲートで
ある第２ゲート電極ＶＢの方向に、εだけ変位した所
に、ソース領域の中心がある。即ち、第１ゲート電極Ｖ
Ａ下のポテンシャルが画素の信号電荷蓄積部分で均一に
なるようにソース領域を偏位させてある。

【００６７】また、信号読み出しは、第３ゲート電極Ｖ
Ｃを介してドレインである半導体基板100に電流を流す
ことにより行われる。なお、図１１から明らかなよう
に、本実施形態では、読み出し電流は最終的には基板10
0側に流れるが、それまでは読み出し電流が半導体基板1
00表面に沿って一方向にのみ流れるタイプのＢＤＭＩＳ
型固体撮像素子に適用すれば効果的である。

【００６８】（実施形態４）図１２は本発明増幅型固体
撮像素子の実施形態４を示す。この実施形態４では、本
願出願人が特願平８−１９１９９号で先に提案した表面
リセットタイプのＴＧＭＩＳ型の固体撮像素子に本発明
を適用したものである。

【００６９】本素子の特願平６−３０３９５３号で先に
提案したＴＧＭＩＳ型固体撮像素子との違いは、リセッ
トドレインが基板100表面にあることであり、第１ゲー
ト電極ＶＡの下側に蓄積された信号電荷を、第１ゲート
電極ＶＡに隣接する第２ゲート電極ＶＢの下側で、基板
100表面にリセットドレインＶＲを設けて、第２ゲート
電極ＶＢを介してここに信号電荷を排出する構成として
いる。

【００７０】ここでもソース領域の中心が、信号電荷蓄
積部分の中心（第１ゲート電極ＶＡの中心）からεだ
け、第２ゲート電極ＶＢ側に偏位させてある。このた
め、第１ゲート電極ＶＡ下のポテンシャルが信号電荷蓄
積部分で均一になっている。

【００７１】（実施形態５）図１３は本発明増幅型固体
撮像素子の実施形態５を示す。この実施形態５では、本
願出願人が特願平８−１９２００号で先に提案した、基
板表面に電界阻止手段を設けたタイプのＴＧＭＩＳ型の
固体撮像素子に本発明を適用したものである。

【００７２】本素子の特願平６−３０３９５３号で先に
提案したＴＧＭＩＳ型固体撮像素子との違いは、基板10
0表面の信号蓄積用の第１ゲート電極ＶＡと、信号リセ
ット用の第２ゲート電極ＶＢとの隣接する部分から離れ
た部分に、例えばトレンチ構造からなる電界阻止手段10
5を配設している点である。

【００７３】これにより、基板100表面から深さ方向の
中程に、信号のリセット動作の支障となるポテンシャル
の尾根が発生するのを阻止して、基板100側に信号電荷
を排出することができる。

【００７４】ここでもやはりソース領域の中心が、信号
電荷蓄積部分の中心（第１ゲート電極ＶＡの中心）から
εだけ、第２ゲート電極ＶＢ側に偏位させてある。この
ため、第１ゲート電極ＶＡ下のポテンシャルが信号電荷
蓄積部分で均一になっている。

【００７５】

【発明の効果】以上の本発明増幅型固体撮像素子によれ
ば、増幅型固体撮像装置に応用した場合に、低電圧で駆
動できる低消費電力が可能な増幅型固体撮像装置を実現
できる。

【００７６】また、本発明増幅型固体撮像素子によれ
ば、ソース領域の中心位置を画素の中心から偏位させて
あるので、第１ゲート領域における表面ポテンシャルを
均一にできるので、蓄積信号電荷量（正孔）に対するセ
ンサ出力の感度を向上することができる。このため、検
出精度を向上できる。

【００７７】また、特に請求項１又請求項２記載の増幅
型固体撮像素子によれば、基板中のポテンシャル極大値
を小さくすることにより、読み出すことのできる電圧の
幅であるダイナミックレンジを向上できる利点がある。

【図面の簡単な説明】

【図１】本発明増幅型固体撮像素子の実施形態１を示
す、（ａ）は複数画素の平面図、（ｂ）は（ａ）図にお
けるＡ−Ａ線による拡大断面図。

【図２】実施形態１の増幅型固体撮像素子の蓄積動作時
の第１のゲート領域下の深さ方向ポテンシャル分布図。

【図３】（ａ）に実施形態１の増幅型固体撮像素子の読
み出し時の第１のゲート領域下の深さ方向ポテンシャル
分布を示し、（ｂ）に本願出願人が先に提案したものの
読み出し時の第１のゲート領域下の深さ方向ポテンシャ
ル分布を対比して示す、効果説明図。

【図４】本発明増幅型固体撮像素子の実施形態２を示
す、（ａ）は複数画素の平面図、（ｂ）は（ａ）図にお
けるＢ−Ｂ線による拡大断面図。

【図５】実施形態２の増幅型固体撮像素子の蓄積動作時
の第１のゲート領域下の深さ方向ポテンシャル分布図。

【図６】ＣＭＤ型の画素を示す、（ａ）は平面図、
（ｂ）は（ａ）図におけるＣ−Ｃ線による拡大断面図。

【図７】ＣＭＤ型の画素のゲート領域下の深さ方向ポテ
ンシャル分布図。

【図８】本願出願人が先に提案したＴＧＭＩＳ型増幅型
固体撮像素子を示す、（ａ）は複数画素の平面図、
（ｂ）は（ａ）図におけるＤ−Ｄ線による拡大断面図。

【図９】本願出願人が先に提案したＴＧＭＩＳ型増幅型
固体撮像素子の蓄積動作時の第１のゲート領域下の深さ
方向ポテンシャル分布図。

【図１０】本願出願人が先に提案したＢＤＭＩＳ型の固
体撮像素子を示す断面図。

【図１１】本発明増幅型固体撮像素子の実施形態３を示
す断面図。

【図１２】本発明増幅型固体撮像素子の実施形態４を示
す断面図。

【図１３】本発明増幅型固体撮像素子の実施形態５を示
す断面図。

【符号の説明】

１半導体基板２第１のゲート電極（ホトゲート）３第２のゲート電極（リセットゲート）４半導体ウェル層５ソース（ソース領域）６ドレイン（ドレイン領域）７画素中心２６信号蓄積時のソース領域と第２のゲート電極との
問の、第１のゲート電極下の深さ方向ポテンシャル分布２７信号蓄積時のソース領域とドレイン領域間の第１
ゲート電極下の深さ方向ポテンシャル分布３０信号読み出し時のソース領域とドレイン領域間の
第１ゲート電極下の深さ方向ポテンシャル分布３１信号読み出し時のソース領域と、ドレイン領域で
の、第１のゲート下の深さ方向ポテンシャル分布

Claims

【特許請求の範囲】

【請求項１】ソース領域の周囲に光電変換領域である
第１ゲート領域が形成され、該第１ゲート領域の外側方
に隣接して第２ゲート領域が形成され、該第１ゲート領
域に蓄積された信号電荷を該第２ゲート領域を介してリ
セットする増幅型固体撮像素子であって、該ソース領域の位置を画素の中心から偏位させた増幅型
固体撮像素子。
【請求項２】前記第１ゲート領域は、半導体基体の表
面に形成されたトランジスタの一部であり、該トランジ
スタに於いて、光電変換により発生した信号電荷の蓄積
量に応じた電気信号の変化を出力するようにして成して
あり、前記第２ゲート領域は、該半導体基体の表面に形成され
ており、該第２ゲート領域での信号電荷のリセットは、
該半導体基体の内部で行うように成してある請求項１記
載の増幅型個体撮像素子。
【請求項３】前記第１ゲート領域は、半導体基体の表
面に形成されたトランジスタの一部であり、該トランジ
スタに於いて、光電変換により発生した信号電荷の蓄積
量に応じた電気信号の変化を出力するようにして成して
あり、前記第２ゲート領域は、該半導体基体の表面に形成され
ており、該第２ゲート領域に隣接する他方端部の該半導
体基体の表面にリセットドレインを有しており、該信号電荷のリセットは、該第２ゲート領域を介して該
リセットドレインで行うように成してあり、該トランジスタでの電気信号の変化の出力は、前記ソー
ス領域とドレインとして作用する半導体基体との間に流
れる電流の変化で、行われるように成してある請求項１
記載の増幅型固体撮像素子。
【請求項４】前記第１ゲート領域は、半導体基体の表
面に形成されたトランジスタの一部であり、該トランジ
スタに於いて、光電変換により発生した信号電荷の蓄積
量に応じた電気信号の変化を出力するようにして成して
あり、前記第２ゲート領域は、該半導体基体の表面に形成され
ており、さらに該第２ゲート領域内であって、該半導体
基体の表面にリセットドレインを有する請求項１記載の
増幅型固体撮像素子。
【請求項５】前記第２ゲート領域の、前記第１ゲート
領域に隣接する部分に対して他方端部分の前記半導体基
体の表面及びその近傍部に、電界阻止部が形成されてい
る請求項１記載の増幅型固体撮像素子。
【請求項６】前記ソース領域の中心位置を、前記第２
ゲート領域の方向に偏位させた請求項１〜請求項５のい
ずれかに記載の増幅型固体撮像素子。
【請求項７】前記ソース領域の形状を、前記画素の中
心から前記第２ゲート方向の端部迄の距離が該画素の中
心から該第２ゲート領域と反対方向の端部迄の距離より
も長くなる形状とした請求項１〜請求項５のいずれかに
記載の増幅型固体撮像素子。