JP3447326B2 - 固体撮像素子 - Google Patents
固体撮像素子Info
- Publication number
- JP3447326B2 JP3447326B2 JP15506493A JP15506493A JP3447326B2 JP 3447326 B2 JP3447326 B2 JP 3447326B2 JP 15506493 A JP15506493 A JP 15506493A JP 15506493 A JP15506493 A JP 15506493A JP 3447326 B2 JP3447326 B2 JP 3447326B2
- Authority
- JP
- Japan
- Prior art keywords
- photodiode
- unit pixel
- fet
- charge
- solid
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Solid State Image Pick-Up Elements (AREA)
- Transforming Light Signals Into Electric Signals (AREA)
Description
【０００１】
【産業上の利用分野】本発明は多画素混合型のＭＯＳ型
固体撮像素子に係わり、特にアバランシェ増倍作用を利
用して高感度化を達成する固体撮像素子に関する。
固体撮像素子に係わり、特にアバランシェ増倍作用を利
用して高感度化を達成する固体撮像素子に関する。
【０００２】［発明の概要］本発明は多画素混合型のＭ
ＯＳ型固体撮像素子において、光電変換された蓄積電荷
を混合する際、画素混合用ＦＥＴによって、電荷のアバ
ランシェ増倍作用を生じさせることにより、高感度で、
高利得の固体撮像素子を実現可能にしたものである。
ＯＳ型固体撮像素子において、光電変換された蓄積電荷
を混合する際、画素混合用ＦＥＴによって、電荷のアバ
ランシェ増倍作用を生じさせることにより、高感度で、
高利得の固体撮像素子を実現可能にしたものである。
【０００３】
【従来の技術】従来、多画素混合型のＭＯＳ型固体撮像
素子は、固体撮像素子の開口率を向上させ、高解像度化
および多画素化を実現するための手段として用いられて
きた。
素子は、固体撮像素子の開口率を向上させ、高解像度化
および多画素化を実現するための手段として用いられて
きた。
【０００４】
【発明が解決しようとする課題】しかしながら、従来の
多画素混合型のＭＯＳ型固体撮像素子では、光電変換に
よって生じた電荷より大きな電荷量を、ホトダイオード
出力として取り出すことができないという問題があっ
た。
多画素混合型のＭＯＳ型固体撮像素子では、光電変換に
よって生じた電荷より大きな電荷量を、ホトダイオード
出力として取り出すことができないという問題があっ
た。
【０００５】また、このような多画素混合型のＭＯＳ型
固体撮像素子では、ノイズの理論により、光電変換部と
増幅部とが離れていると、配線の引き回しによって生じ
る外来ノイズや、スイッチングノイズなどが付加される
ことから、高Ｓ／Ｎ（信号対雑音比）の撮像デバイスを
実現するために、光電変換部により近いところに信号増
幅部を設けることが必要であり、その分だけ素子の配置
余裕度が小さくなってしまうという問題があった。
固体撮像素子では、ノイズの理論により、光電変換部と
増幅部とが離れていると、配線の引き回しによって生じ
る外来ノイズや、スイッチングノイズなどが付加される
ことから、高Ｓ／Ｎ（信号対雑音比）の撮像デバイスを
実現するために、光電変換部により近いところに信号増
幅部を設けることが必要であり、その分だけ素子の配置
余裕度が小さくなってしまうという問題があった。
【０００６】そこで、このような問題を解決するため、
固体撮像素子の出力にアンプを設けることも行われてい
るが、このような方法では、撮像素子自身が持っている
Ｓ／Ｎより大きなＳ／Ｎを得ることはできないという問
題があった。
固体撮像素子の出力にアンプを設けることも行われてい
るが、このような方法では、撮像素子自身が持っている
Ｓ／Ｎより大きなＳ／Ｎを得ることはできないという問
題があった。
【０００７】また、他の方法として、高感度化（高ＳＮ
比化）の目的を実現するため、ホトダイオード自身に光
電流の増倍作用のあるＡＰＤ（アバランシェ ホトダイ
オード）を用いる固体撮像素子が既に提案されている
(H.Komobuchi,M.Morimoto,andT.Ando,IEEE Electron De
vice Letters,vol.10,no.5 May,1989) 。
比化）の目的を実現するため、ホトダイオード自身に光
電流の増倍作用のあるＡＰＤ（アバランシェ ホトダイ
オード）を用いる固体撮像素子が既に提案されている
(H.Komobuchi,M.Morimoto,andT.Ando,IEEE Electron De
vice Letters,vol.10,no.5 May,1989) 。
【０００８】しかしながら、このようなＡＰＤを使用す
る方法では、素子構造や回路構成が複雑になってしまう
という問題があった。
る方法では、素子構造や回路構成が複雑になってしまう
という問題があった。
【０００９】本発明は、上記事情に鑑み、ＡＰＤより簡
単な構造、回路構成にしながら、受光画素の近傍に蓄積
電荷のアバランシェ増倍機構を持たせ、光電変換により
生じた電荷より大きな電荷量を、出力として取り出すこ
とができる固体撮像素子を提供することを目的としてい
る。
単な構造、回路構成にしながら、受光画素の近傍に蓄積
電荷のアバランシェ増倍機構を持たせ、光電変換により
生じた電荷より大きな電荷量を、出力として取り出すこ
とができる固体撮像素子を提供することを目的としてい
る。
【００１０】
【課題を解決するための手段】上記の目的を達成するた
めに本発明は、複数の単位画素センサを格子状に配置し
て光電変換を行なう固体撮像素子において、前記各単位
画素センサを多画素混合型にし、これらの各単位画素セ
ンサを構成する各ホトダイオードの間に、蓄積電荷混合
用ＦＥＴを形成し、この蓄積電荷混合用ＦＥＴのソー
ス、ドレイン領域の不純物濃度に蓄積電荷のアバランシ
ェ増倍が生じるに足る濃度差を設ける処理、または蓄積
電荷混合時に蓄積電荷混合用ＦＥＴのソース、ドレイン
領域の電位に蓄積電荷のアバランシェ増倍が生じるに足
る電位差を設ける処理を行ない、前記単位画素センサに
よって多画素混合型のＭＯＳ型固体素子を構成すること
を特徴としている。
めに本発明は、複数の単位画素センサを格子状に配置し
て光電変換を行なう固体撮像素子において、前記各単位
画素センサを多画素混合型にし、これらの各単位画素セ
ンサを構成する各ホトダイオードの間に、蓄積電荷混合
用ＦＥＴを形成し、この蓄積電荷混合用ＦＥＴのソー
ス、ドレイン領域の不純物濃度に蓄積電荷のアバランシ
ェ増倍が生じるに足る濃度差を設ける処理、または蓄積
電荷混合時に蓄積電荷混合用ＦＥＴのソース、ドレイン
領域の電位に蓄積電荷のアバランシェ増倍が生じるに足
る電位差を設ける処理を行ない、前記単位画素センサに
よって多画素混合型のＭＯＳ型固体素子を構成すること
を特徴としている。
【００１１】
【００１２】
【作用】上記の構成の本発明では、光電変換された蓄積
電荷が混合されるとき、ホトダイオード間に形成された
蓄積電荷混合用ＦＥＴのチャネル領域によって電荷の増
倍作用が行なわれて光電変換により生じた電荷より大き
な電荷量がホトダイオード出力として取り出される。
電荷が混合されるとき、ホトダイオード間に形成された
蓄積電荷混合用ＦＥＴのチャネル領域によって電荷の増
倍作用が行なわれて光電変換により生じた電荷より大き
な電荷量がホトダイオード出力として取り出される。
【００１３】また、第２の発明では、光電変換された蓄
積電荷がホトダイオードから垂直転送路に転送される
際、アバランシェ増倍を生ずるに足る電位差によって電
荷の増倍作用が行われて光電変換により生じた電荷より
大きな電荷量がホトダイオード出力として取り出され
る。
積電荷がホトダイオードから垂直転送路に転送される
際、アバランシェ増倍を生ずるに足る電位差によって電
荷の増倍作用が行われて光電変換により生じた電荷より
大きな電荷量がホトダイオード出力として取り出され
る。
【００１４】
【実施例】以下、本発明の実施例について図面を参照し
て説明する。
て説明する。
【００１５】図１は本発明による固体撮像素子のうち、
２画素混合型固体撮像素子の一実施例の単位画素センサ
の概略構成を示す回路図である。
２画素混合型固体撮像素子の一実施例の単位画素センサ
の概略構成を示す回路図である。
【００１６】この図に示す固体撮像素子の単位画素セン
サ１は固体撮像素子としてＰ型基板上に形成された２画
素混合型のＡＭＩ(Amplified MOS Imager)を構成するセ
ンサであり、前記Ｐ型基板上に、ドーズ量が小さくなる
ように構成されるとともに、各アノードが前記Ｐ型基板
に接続され、入射した光の光量に応じた電荷を生成する
第１Ａ側ホトダイオード２および第１Ｂ側ホトダイオー
ド３と、これら第１Ａ側、第１Ｂ側ホトダイオード２、
３より不純物濃度（ドーズ量）が大きくなるように構成
され、アノードが前記Ｐ型基板に接続されるとともに、
カソードがｎ層に接続され、入射した光の光量に応じた
電荷を生成する第２ホトダイオード４と、ソース・ドレ
イン間の不純物濃度が蓄積電荷のアバランシェ増倍が生
じるに足る濃度差となるように構成され、ゲートがＡ側
フィールド選択線５に接続されるとともに、ソースが前
記第１Ａ側ホトダイオード２のカソードに接続され、ド
レインが前記第２ホトダイオード４のカソードに接続さ
れる蓄積電荷混合用Ａ側ＦＥＴ６とを備えている。
サ１は固体撮像素子としてＰ型基板上に形成された２画
素混合型のＡＭＩ(Amplified MOS Imager)を構成するセ
ンサであり、前記Ｐ型基板上に、ドーズ量が小さくなる
ように構成されるとともに、各アノードが前記Ｐ型基板
に接続され、入射した光の光量に応じた電荷を生成する
第１Ａ側ホトダイオード２および第１Ｂ側ホトダイオー
ド３と、これら第１Ａ側、第１Ｂ側ホトダイオード２、
３より不純物濃度（ドーズ量）が大きくなるように構成
され、アノードが前記Ｐ型基板に接続されるとともに、
カソードがｎ層に接続され、入射した光の光量に応じた
電荷を生成する第２ホトダイオード４と、ソース・ドレ
イン間の不純物濃度が蓄積電荷のアバランシェ増倍が生
じるに足る濃度差となるように構成され、ゲートがＡ側
フィールド選択線５に接続されるとともに、ソースが前
記第１Ａ側ホトダイオード２のカソードに接続され、ド
レインが前記第２ホトダイオード４のカソードに接続さ
れる蓄積電荷混合用Ａ側ＦＥＴ６とを備えている。
【００１７】さらに、前記単位画素センサ１は前記蓄積
電荷混合用Ａ側ＦＥＴ６と同様に、ソース・ドレイン間
の不純物濃度が蓄積電荷のアバランシェ増倍が生じるに
足る濃度差となるように構成され、ゲートがＢ側フィー
ルド選択線７に接続されるとともに、ソースが前記第１
Ｂ側ホトダイオード３のカソードに接続され、ドレイン
が前記第２ホトダイオード４のカソードに接続される蓄
積電荷混合用Ｂ側ＦＥＴ８と、ゲートがリセット用選択
線９に接続されるとともに、ドレインがリード電圧線１
０に接続され、ソースが前記第２ホトダイオード４のカ
ソードに接続されるリセット用ＦＥＴ１１と、ゲートが
前記第２ホトダイオード４のアノードに接続されるとと
もに、ドレインが前記リード電圧線１０に接続される信
号増幅用ＦＥＴ１２と、ゲートが垂直選択線１３に接続
されるとともに、ドレインが前記信号増幅用ＦＥＴ１２
のソースに接続され、ソースが信号出力線１４に接続さ
れる画素選択用ＦＥＴ１５とを備えている。
電荷混合用Ａ側ＦＥＴ６と同様に、ソース・ドレイン間
の不純物濃度が蓄積電荷のアバランシェ増倍が生じるに
足る濃度差となるように構成され、ゲートがＢ側フィー
ルド選択線７に接続されるとともに、ソースが前記第１
Ｂ側ホトダイオード３のカソードに接続され、ドレイン
が前記第２ホトダイオード４のカソードに接続される蓄
積電荷混合用Ｂ側ＦＥＴ８と、ゲートがリセット用選択
線９に接続されるとともに、ドレインがリード電圧線１
０に接続され、ソースが前記第２ホトダイオード４のカ
ソードに接続されるリセット用ＦＥＴ１１と、ゲートが
前記第２ホトダイオード４のアノードに接続されるとと
もに、ドレインが前記リード電圧線１０に接続される信
号増幅用ＦＥＴ１２と、ゲートが垂直選択線１３に接続
されるとともに、ドレインが前記信号増幅用ＦＥＴ１２
のソースに接続され、ソースが信号出力線１４に接続さ
れる画素選択用ＦＥＴ１５とを備えている。
【００１８】次に、図１に示す回路を参照しながら、こ
の単位画素センサ１の信号読出し動作を説明する。
の単位画素センサ１の信号読出し動作を説明する。
【００１９】まず、この単位画素センサ１では、蓄積電
荷混合用Ａ側ＦＥＴ６と、蓄積電荷混合用Ｂ側ＦＥＴ８
とを２画素の電荷混合用ＦＥＴとして使用し、撮像時の
フィールドごとに、蓄積電荷混合用Ａ側ＦＥＴ６と、蓄
積電荷混合用Ｂ側ＦＥＴ８とを交互に切り替えて、第１
Ａ側ホトダイオード２の蓄積電荷または第１Ｂ側ホトダ
イオード３の蓄積電荷のいずれか一方を第２ホトダイオ
ード４の蓄積電荷と混合する。
荷混合用Ａ側ＦＥＴ６と、蓄積電荷混合用Ｂ側ＦＥＴ８
とを２画素の電荷混合用ＦＥＴとして使用し、撮像時の
フィールドごとに、蓄積電荷混合用Ａ側ＦＥＴ６と、蓄
積電荷混合用Ｂ側ＦＥＴ８とを交互に切り替えて、第１
Ａ側ホトダイオード２の蓄積電荷または第１Ｂ側ホトダ
イオード３の蓄積電荷のいずれか一方を第２ホトダイオ
ード４の蓄積電荷と混合する。
【００２０】この場合、初期状態において、第１Ａ側、
第１Ｂ側ホトダイオード２、３が空乏化されるととも
に、第２ホトダイオード４がリセット電圧にセットされ
る。
第１Ｂ側ホトダイオード２、３が空乏化されるととも
に、第２ホトダイオード４がリセット電圧にセットされ
る。
【００２１】この後、第２ホトダイオード４が受光する
と、光励起された電子、正孔対のうち正孔が基板側に流
出し、電子が第２ホトダイオードのｎ層側（Ａ点）に移
動するため、入射光に応じてＡ点の電位が減少する。
と、光励起された電子、正孔対のうち正孔が基板側に流
出し、電子が第２ホトダイオードのｎ層側（Ａ点）に移
動するため、入射光に応じてＡ点の電位が減少する。
【００２２】そして、最初のフィールド（フィールド
Ａ）では、Ａ側フィールド選択線５に選択パルスが印加
されて蓄積電荷混合用Ａ側ＦＥＴ６がオンされ、第１Ａ
側ホトダイオード２の蓄積電荷が、よりポテンシャルの
低い第２ホトダイオード４側に流れ込まされ、この第２
ホトダイオード４の蓄積電荷と混合されてＡ点の電位が
減少する。
Ａ）では、Ａ側フィールド選択線５に選択パルスが印加
されて蓄積電荷混合用Ａ側ＦＥＴ６がオンされ、第１Ａ
側ホトダイオード２の蓄積電荷が、よりポテンシャルの
低い第２ホトダイオード４側に流れ込まされ、この第２
ホトダイオード４の蓄積電荷と混合されてＡ点の電位が
減少する。
【００２３】また、第２ホトダイオード４の動作と同様
にして、第１Ａ側ホトダイオード２が受光すると、入射
光に応じてＢ点の電位が減少する。
にして、第１Ａ側ホトダイオード２が受光すると、入射
光に応じてＢ点の電位が減少する。
【００２４】同様に、第１Ｂ側ホトダイオード３側が受
光すると、入射光に応じてＣ点の電位が減少する。
光すると、入射光に応じてＣ点の電位が減少する。
【００２５】そして、この電位変化が信号増幅用ＦＥＴ
１２のゲートに加えられて増幅され、垂直選択線１３に
印加された読み出しパルスによって画素選択用ＦＥＴ１
５がスイッチングされて信号出力線１４を介して映像信
号として外部に読み出される。
１２のゲートに加えられて増幅され、垂直選択線１３に
印加された読み出しパルスによって画素選択用ＦＥＴ１
５がスイッチングされて信号出力線１４を介して映像信
号として外部に読み出される。
【００２６】次に、リセット用選択線９にリセットパル
スが印加されてリセット用ＦＥＴ１１がオンされ、第２
ホトダイオード４の蓄積電荷がキャンセルされる。
スが印加されてリセット用ＦＥＴ１１がオンされ、第２
ホトダイオード４の蓄積電荷がキャンセルされる。
【００２７】そして、次のフィールド（フィールドＢ）
では、Ｂ側フィールド選択線７に選択パルスが印加され
て蓄積電荷混合用Ｂ側ＦＥＴ８がオンされて、第１Ｂ側
ホトダイオード３の蓄積電荷が、よりポテンシャルの低
い第２ホトダイオード４側に流れ込まされ、この第２ホ
トダイオード４の蓄積電荷と、混合され、Ａ点の電位が
下げられる。
では、Ｂ側フィールド選択線７に選択パルスが印加され
て蓄積電荷混合用Ｂ側ＦＥＴ８がオンされて、第１Ｂ側
ホトダイオード３の蓄積電荷が、よりポテンシャルの低
い第２ホトダイオード４側に流れ込まされ、この第２ホ
トダイオード４の蓄積電荷と、混合され、Ａ点の電位が
下げられる。
【００２８】以下、フィールドＡの動作と同様に、電位
変化が信号増幅用ＦＥＴ１２のゲートに加えられて増幅
され、垂直選択線１３に印加された読み出しパルスによ
って画素選択用ＦＥＴ１５がスイッチングされて信号出
力線１４を介して映像信号として外部に読み出された
後、リセット用選択線９にリセットパルスが印加されて
リセット用ＦＥＴ１１がオンされ、第２ホトダイオード
４の蓄積電荷がキャンセルされる。
変化が信号増幅用ＦＥＴ１２のゲートに加えられて増幅
され、垂直選択線１３に印加された読み出しパルスによ
って画素選択用ＦＥＴ１５がスイッチングされて信号出
力線１４を介して映像信号として外部に読み出された
後、リセット用選択線９にリセットパルスが印加されて
リセット用ＦＥＴ１１がオンされ、第２ホトダイオード
４の蓄積電荷がキャンセルされる。
【００２９】次に、図２および図３に示すポテンシャル
図を参照しながら、単位画素センサ１のアバランシェ増
倍動作を説明する。
図を参照しながら、単位画素センサ１のアバランシェ増
倍動作を説明する。
【００３０】まず、この図２および図３は図１に示す第
１Ａ側ホトダイオード２と、第２ホトダイオード４と、
第１Ｂ側ホトダイオード３とのポテンシャルの状態のう
ち、最初のフィールド（フィールドＡ）におけるポテン
シャルの状態を示しており、縦軸によって電子に対する
エネルギーポテンシャルが表され、上に行くほど電子の
エネルギーが高くなっている。
１Ａ側ホトダイオード２と、第２ホトダイオード４と、
第１Ｂ側ホトダイオード３とのポテンシャルの状態のう
ち、最初のフィールド（フィールドＡ）におけるポテン
シャルの状態を示しており、縦軸によって電子に対する
エネルギーポテンシャルが表され、上に行くほど電子の
エネルギーが高くなっている。
【００３１】そして、図１に示す単位画素センサ１で
は、第１Ａ側、第１Ｂ側ホトダイオード２、３に対する
不純物のドース量と、第２ホトダイオード４に対する不
純物のドース量との違いから第１Ａ側、第１Ｂ側ホトダ
イオード２、３におけるポテンシャルの深さが第２ホト
ダイオード４のポテンシャルの深さより浅くなり、これ
によって第１Ａ側、第１Ｂ側ホトダイオード２、３のポ
テンシャルがグランドレベル近傍に位置するとともに、
これら第１Ａ側、第１Ｂ側ホトダイオード２、３におけ
るポテンシャルの深さと、第２ホトダイオード４のリセ
ット電圧に対するポテンシャルの差がΔＥになる。
は、第１Ａ側、第１Ｂ側ホトダイオード２、３に対する
不純物のドース量と、第２ホトダイオード４に対する不
純物のドース量との違いから第１Ａ側、第１Ｂ側ホトダ
イオード２、３におけるポテンシャルの深さが第２ホト
ダイオード４のポテンシャルの深さより浅くなり、これ
によって第１Ａ側、第１Ｂ側ホトダイオード２、３のポ
テンシャルがグランドレベル近傍に位置するとともに、
これら第１Ａ側、第１Ｂ側ホトダイオード２、３におけ
るポテンシャルの深さと、第２ホトダイオード４のリセ
ット電圧に対するポテンシャルの差がΔＥになる。
【００３２】ここで、図１に示す単位画素センサ１に光
が入射すると、図２に示す如く第１Ａ側、第１Ｂ側ホト
ダイオード２、３に光電変換された電荷Ｑ１が蓄積さ
れ、第２ホトダイオード４に光電変換された電荷Ｑ２が
蓄積される。
が入射すると、図２に示す如く第１Ａ側、第１Ｂ側ホト
ダイオード２、３に光電変換された電荷Ｑ１が蓄積さ
れ、第２ホトダイオード４に光電変換された電荷Ｑ２が
蓄積される。
【００３３】この状態で、第２ホトダイオード４の読み
出し動作をする前に、蓄積電荷混合用Ａ側ＦＥＴ６がオ
ンされると、第１Ａ側ホトダイオード２の電荷Ｑ１が、
よりポテンシャルの低い第２ホトダイオード４側に流れ
込み電荷Ｑ２と混合される。
出し動作をする前に、蓄積電荷混合用Ａ側ＦＥＴ６がオ
ンされると、第１Ａ側ホトダイオード２の電荷Ｑ１が、
よりポテンシャルの低い第２ホトダイオード４側に流れ
込み電荷Ｑ２と混合される。
【００３４】そして、これら電荷Ｑ１と、電荷Ｑ２とが
混合されるとき、ポテンシャルの差ΔＥがアバランシェ
増倍を生じさせるのに必要なポテンシャルの深さの差Δ
ＥBKd に近づくにつれて、蓄積電荷混合用Ａ側ＦＥＴ６
のゲートチャネルと、ドレイン接合部とにおけるアバラ
ンシェによりキャリヤの増殖Ｍが起こる。これは、経験
的に次の式で表すことができる。
混合されるとき、ポテンシャルの差ΔＥがアバランシェ
増倍を生じさせるのに必要なポテンシャルの深さの差Δ
ＥBKd に近づくにつれて、蓄積電荷混合用Ａ側ＦＥＴ６
のゲートチャネルと、ドレイン接合部とにおけるアバラ
ンシェによりキャリヤの増殖Ｍが起こる。これは、経験
的に次の式で表すことができる。
【００３５】Ｍ＝１／｛１−（ΔＥ／ΔＥBKd ）n ｝
このとき、実際のシリコンの例では、係数ｎが“４”で
あることが多く、またアバランシェ増倍が生じるのに必
要なポテンシャルの深さの差ΔＥBKd がソース、ドレイ
ン間の不純物濃度差および印加電圧差の関数で与えられ
る。
あることが多く、またアバランシェ増倍が生じるのに必
要なポテンシャルの深さの差ΔＥBKd がソース、ドレイ
ン間の不純物濃度差および印加電圧差の関数で与えられ
る。
【００３６】ここで、このアバランシェ増倍により増え
た電荷量をΔＱ１とすると、図３に示す如く電荷Ｑ１と
電荷Ｑ２との混合時の増倍を用いることにより光電変換
により生じた電荷（Ｑ１＋Ｑ２）より大きな電荷量（Ｑ
１＋Ｑ２＋ΔＱ１）を出力として取り出すことができ
る。
た電荷量をΔＱ１とすると、図３に示す如く電荷Ｑ１と
電荷Ｑ２との混合時の増倍を用いることにより光電変換
により生じた電荷（Ｑ１＋Ｑ２）より大きな電荷量（Ｑ
１＋Ｑ２＋ΔＱ１）を出力として取り出すことができ
る。
【００３７】図４は、図１に示す単位画素センサ１をマ
トリックス状に配置してエリアセンサにした場合の回路
構成図である。
トリックス状に配置してエリアセンサにした場合の回路
構成図である。
【００３８】この図に示すエリアセンサ２１は第１Ａ側
ホトダイオード２と第１Ｂ側ホトダイオード３とが互い
に共用されるように、マトリックス状に配置される複数
の単位画素センサ１と、これの各単位画素センサ１を構
成する各リセット用ＦＥＴ１１を順次、オン／オフさせ
るリセット用垂直走査回路２０と、前記各単位画素セン
サ１を構成する各画素選択用ＦＥＴ１５を順次、オン／
オフさせる読出し用垂直走査回路１６と、各水平位置毎
に読出しパルスを順次、生成する水平走査回路１７と、
この水平走査回路１７から順次、出力される読出しパル
スによってオン／オフされ、前記各単位画素センサ１を
構成する各信号出力線１４の信号を順次、選択して出力
端子１８から外部に出力する複数の水平走査用ＦＥＴ１
９とを備えている。
ホトダイオード２と第１Ｂ側ホトダイオード３とが互い
に共用されるように、マトリックス状に配置される複数
の単位画素センサ１と、これの各単位画素センサ１を構
成する各リセット用ＦＥＴ１１を順次、オン／オフさせ
るリセット用垂直走査回路２０と、前記各単位画素セン
サ１を構成する各画素選択用ＦＥＴ１５を順次、オン／
オフさせる読出し用垂直走査回路１６と、各水平位置毎
に読出しパルスを順次、生成する水平走査回路１７と、
この水平走査回路１７から順次、出力される読出しパル
スによってオン／オフされ、前記各単位画素センサ１を
構成する各信号出力線１４の信号を順次、選択して出力
端子１８から外部に出力する複数の水平走査用ＦＥＴ１
９とを備えている。
【００３９】そして、読出し用垂直走査回路１６によっ
て各単位画素センサ１をライン単位で順次、オン状態に
しながら、水平走査回路１７によって各水平走査用ＦＥ
Ｔ１９を水平方向に順次、オン状態にするとともに、オ
ン状態にしたラインの各単位画素センサ１から出力され
信号を順次、選択してこれを出力端子１８から外部に出
力する。
て各単位画素センサ１をライン単位で順次、オン状態に
しながら、水平走査回路１７によって各水平走査用ＦＥ
Ｔ１９を水平方向に順次、オン状態にするとともに、オ
ン状態にしたラインの各単位画素センサ１から出力され
信号を順次、選択してこれを出力端子１８から外部に出
力する。
【００４０】また、この動作と並行し、所定のタイミン
グでリセット用垂直走査回路２０によって各単位画素セ
ンサ１をライン単位で順次、リセットする。
グでリセット用垂直走査回路２０によって各単位画素セ
ンサ１をライン単位で順次、リセットする。
【００４１】この場合、図１に示す各単位画素センサ１
によってエリアセンサ２１を構成し、各単位画素センサ
１を構成する第１Ａ側、第１Ｂ側ホトダイオード２、３
の各電荷と、第２ホトダイオード４の電荷とを混合する
とき、蓄積電荷混合用Ａ側ＦＥＴ６と、蓄積電荷混合用
Ｂ側ＦＥＴ８とによって電荷をアバランシェ増倍させる
ようにしているので、ＡＰＤより簡単な構造、回路構成
にしながら、受光画素の近傍に蓄積電荷のアバランシェ
増倍機構を持たせ、光電変換により生じた電荷より大き
な電荷量を、出力として取り出すことができる。
によってエリアセンサ２１を構成し、各単位画素センサ
１を構成する第１Ａ側、第１Ｂ側ホトダイオード２、３
の各電荷と、第２ホトダイオード４の電荷とを混合する
とき、蓄積電荷混合用Ａ側ＦＥＴ６と、蓄積電荷混合用
Ｂ側ＦＥＴ８とによって電荷をアバランシェ増倍させる
ようにしているので、ＡＰＤより簡単な構造、回路構成
にしながら、受光画素の近傍に蓄積電荷のアバランシェ
増倍機構を持たせ、光電変換により生じた電荷より大き
な電荷量を、出力として取り出すことができる。
【００４２】但し、図１の単位画素センサ１において
は、第１Ａ側ホトダイオード２と、第１Ｂ側ホトダイオ
ード３の蓄積電荷がアバランシェ増倍されるが、第２ホ
トダイオード４の蓄積電荷がアバランシェ増倍されない
ことから、水平ラインむらなどが生ずる可能性もある。
は、第１Ａ側ホトダイオード２と、第１Ｂ側ホトダイオ
ード３の蓄積電荷がアバランシェ増倍されるが、第２ホ
トダイオード４の蓄積電荷がアバランシェ増倍されない
ことから、水平ラインむらなどが生ずる可能性もある。
【００４３】そこで、このような不都合を取り除くため
に、各単位画素センサ１を構成する第２ホトダイオード
４を遮光するようにしても良い。
に、各単位画素センサ１を構成する第２ホトダイオード
４を遮光するようにしても良い。
【００４４】このようにすることにより、図５に示す如
く第２ホトダイオード４の蓄積電荷Ｑ２を無視できる程
度にすることができ、これによって第１Ａ側ホトダイオ
ード２の電荷Ｑ１を第２ホトダイオード４の電荷Ｑ２と
混合させたとき、図６に示す如く第２ホトダイオード４
の電荷Ｑ２をほぼ零にして水平ラインむらが生じないよ
うにすることができる。
く第２ホトダイオード４の蓄積電荷Ｑ２を無視できる程
度にすることができ、これによって第１Ａ側ホトダイオ
ード２の電荷Ｑ１を第２ホトダイオード４の電荷Ｑ２と
混合させたとき、図６に示す如く第２ホトダイオード４
の電荷Ｑ２をほぼ零にして水平ラインむらが生じないよ
うにすることができる。
【００４５】しかし、この方法では、水平ライン数が半
分となる（現行ＮＴＳＣ方式の場合、２２６本）ので、
水平ラインの画素数を倍にする必要がある。
分となる（現行ＮＴＳＣ方式の場合、２２６本）ので、
水平ラインの画素数を倍にする必要がある。
【００４６】また、上述した実施例においては、不純物
濃度を変えて、蓄積電荷混合用Ａ側ＦＥＴ６および蓄積
電荷混合用Ｂ側ＦＥＴ８のソース、ドレイン間のポテン
シャルの深さの差ΔＥを増やすようにしているが、より
効果的に差ΔＥを増やすために、第１Ａ側、第１Ｂ側ホ
トダイオード２、３と、第２ホトダイオード４とのバイ
アス電圧を分離して印加するようにしても良い。
濃度を変えて、蓄積電荷混合用Ａ側ＦＥＴ６および蓄積
電荷混合用Ｂ側ＦＥＴ８のソース、ドレイン間のポテン
シャルの深さの差ΔＥを増やすようにしているが、より
効果的に差ΔＥを増やすために、第１Ａ側、第１Ｂ側ホ
トダイオード２、３と、第２ホトダイオード４とのバイ
アス電圧を分離して印加するようにしても良い。
【００４７】この場合の１つの方法としては、図１にお
いて、リード電圧線１０に印加されるリード電圧ＶRDを
より高い電位に設定し、図７に示す如く上述した実施例
に比べて第２ホトダイオード４のポテンシャルをより更
に低くするようにすれば良い。
いて、リード電圧線１０に印加されるリード電圧ＶRDを
より高い電位に設定し、図７に示す如く上述した実施例
に比べて第２ホトダイオード４のポテンシャルをより更
に低くするようにすれば良い。
【００４８】これによって、第１Ａ側ホトダイオード２
の電荷Ｑ１を第２ホトダイオード４の電荷Ｑ２と混合さ
せたとき、図８に示す如く光電変換により生じた電荷
（Ｑ１＋Ｑ２）より大きな電荷量（Ｑ１＋Ｑ２＋ΔＱ
１）を出力として取り出すことができる。
の電荷Ｑ１を第２ホトダイオード４の電荷Ｑ２と混合さ
せたとき、図８に示す如く光電変換により生じた電荷
（Ｑ１＋Ｑ２）より大きな電荷量（Ｑ１＋Ｑ２＋ΔＱ
１）を出力として取り出すことができる。
【００４９】また、このような方法に加えて、第１Ａ
側、第１Ｂ側ホトダイオード２、３と第２ホトダイオー
ド４のバイアス用配線を分離するようにしても良い。
側、第１Ｂ側ホトダイオード２、３と第２ホトダイオー
ド４のバイアス用配線を分離するようにしても良い。
【００５０】図９はこのようなバイアス用配線を分離す
る方法を適用した単位画素センサ１ｂの回路構成図であ
る。なお、この図において、図１の各部と同じ部分に
は、同じ符号が付してある。
る方法を適用した単位画素センサ１ｂの回路構成図であ
る。なお、この図において、図１の各部と同じ部分に
は、同じ符号が付してある。
【００５１】この図に示す単位画素センサ１ｂが図１に
示す単位画素センサ１と異なる点は、第１Ａ側、第１Ｂ
側ホトダイオード２、３のポテンシャルを高めるため、
２つの新たなバイアス用選択線２５、２６と、２つのバ
イアス用ＦＥＴ２７、２８を設け、バイアス用選択線２
５、２６によって第１Ａ側、第１Ｂ側ホトダイオード
２、３のリセットレベルをより低いバイアス電圧にし、
これによって第１Ａ側、第１Ｂ側ホトダイオード２、３
の底のポテンシャルをより高いポテンシャルレベルに設
定することにより、第１Ａ側、第１Ｂ側ホトダイオード
２、３のポンテシャルと、第２ホトダイオード４のポテ
ンシャルとの差ΔＥを更に高めるとともに、図７および
図８の場合と同様に、リード電圧線１０に印加されるリ
ード電圧ＶRDを高い電位レベルに設定し、第２ホトダイ
オード４のポテンシャルを図２および図３に示すポテン
シャルに比べてより深くするようにしたことである。
示す単位画素センサ１と異なる点は、第１Ａ側、第１Ｂ
側ホトダイオード２、３のポテンシャルを高めるため、
２つの新たなバイアス用選択線２５、２６と、２つのバ
イアス用ＦＥＴ２７、２８を設け、バイアス用選択線２
５、２６によって第１Ａ側、第１Ｂ側ホトダイオード
２、３のリセットレベルをより低いバイアス電圧にし、
これによって第１Ａ側、第１Ｂ側ホトダイオード２、３
の底のポテンシャルをより高いポテンシャルレベルに設
定することにより、第１Ａ側、第１Ｂ側ホトダイオード
２、３のポンテシャルと、第２ホトダイオード４のポテ
ンシャルとの差ΔＥを更に高めるとともに、図７および
図８の場合と同様に、リード電圧線１０に印加されるリ
ード電圧ＶRDを高い電位レベルに設定し、第２ホトダイ
オード４のポテンシャルを図２および図３に示すポテン
シャルに比べてより深くするようにしたことである。
【００５２】この場合、読み出し機構（図示は省略す
る）によって画素混合の後、蓄積電荷混合用Ａ側ＦＥＴ
６がオフ状態にされたままで、バイアス用ＦＥＴ２７が
オンされて、第１Ａ側、第１Ｂ側ホトダイオード２、３
のリセットレベルより、低く設定される。
る）によって画素混合の後、蓄積電荷混合用Ａ側ＦＥＴ
６がオフ状態にされたままで、バイアス用ＦＥＴ２７が
オンされて、第１Ａ側、第１Ｂ側ホトダイオード２、３
のリセットレベルより、低く設定される。
【００５３】これによって、この実施例では、図１０お
よび図１１に示す如く最初のフィールド（フィールドＡ
とする）における第１Ａ側ホトダイオード２と、第２ホ
トダイオード４と、第１Ｂ側ホトダイオード３とのポテ
ンシャル状態から明らかなように、上述した各実施例に
比べて第１Ａ側、第１Ｂ側ホトダイオード２、３のポテ
ンシャルを高めることができる。
よび図１１に示す如く最初のフィールド（フィールドＡ
とする）における第１Ａ側ホトダイオード２と、第２ホ
トダイオード４と、第１Ｂ側ホトダイオード３とのポテ
ンシャル状態から明らかなように、上述した各実施例に
比べて第１Ａ側、第１Ｂ側ホトダイオード２、３のポテ
ンシャルを高めることができる。
【００５４】この結果、第１Ａ側、第１Ｂ側ホトダイオ
ード２、３におけるポテンシャルの深さと、第２ホトダ
イオード４のリセット電圧に対するポテンシャルの差Δ
Ｅを大きくすることができ、アバランシェ増倍を容易に
実現できるとともに、アバランシェ増倍により生じる電
荷ΔＱ１を大きくすることができる。
ード２、３におけるポテンシャルの深さと、第２ホトダ
イオード４のリセット電圧に対するポテンシャルの差Δ
Ｅを大きくすることができ、アバランシェ増倍を容易に
実現できるとともに、アバランシェ増倍により生じる電
荷ΔＱ１を大きくすることができる。
【００５５】また、上述した各実施例においては、第１
Ａ側、第１Ｂ側ホトダイオード２、３の蓄積電荷を別の
第２ホトダイオード４に混合する際に生じるアバラシェ
増倍を用いて電荷を増加させる２画素混合型のＡＭＩを
例にとって本発明を説明しているが、２つ以上のホトダ
イオードの蓄積電荷を別の１つ以上のホトダイオードに
混合する、いわゆる多画素混合型のＡＭＩに対して本発
明を適用するようにしても良い。
Ａ側、第１Ｂ側ホトダイオード２、３の蓄積電荷を別の
第２ホトダイオード４に混合する際に生じるアバラシェ
増倍を用いて電荷を増加させる２画素混合型のＡＭＩを
例にとって本発明を説明しているが、２つ以上のホトダ
イオードの蓄積電荷を別の１つ以上のホトダイオードに
混合する、いわゆる多画素混合型のＡＭＩに対して本発
明を適用するようにしても良い。
【００５６】また、上述した各実施例においては、半導
体基板としてｐ型基板を使用するようにしているが、ｎ
型基板を用いて同様な回路を構成するようにしても良
い。
体基板としてｐ型基板を使用するようにしているが、ｎ
型基板を用いて同様な回路を構成するようにしても良
い。
【００５７】また、上述した各実施例においては、ＡＭ
Ｉに応用した例を示したが、一般的な、ＭＯＳ型イメー
ジセンサに応用するようにしても良い。
Ｉに応用した例を示したが、一般的な、ＭＯＳ型イメー
ジセンサに応用するようにしても良い。
【００５８】また、上述した各実施例においては、第１
Ａ側、第１Ｂ側ホトダイオード２、３の蓄積電荷を別の
第２ホトダイオードに混合する際に生じるアバラシェ増
倍を利用するようにしているが、本発明をＣＣＤ型固体
撮像素子に適用し、光電変換された蓄積電荷を第２ホト
ダイオード４から垂直転送路に転送する時に、アバラン
シェ増倍を生ずるに足る電位差を設けるようにしても良
い。
Ａ側、第１Ｂ側ホトダイオード２、３の蓄積電荷を別の
第２ホトダイオードに混合する際に生じるアバラシェ増
倍を利用するようにしているが、本発明をＣＣＤ型固体
撮像素子に適用し、光電変換された蓄積電荷を第２ホト
ダイオード４から垂直転送路に転送する時に、アバラン
シェ増倍を生ずるに足る電位差を設けるようにしても良
い。
【００５９】
【発明の効果】以上説明したように本発明によれば、光
電変換された蓄積電荷の混合時に、ホトダイオード間に
形成された蓄積電荷混合用ＦＥＴのチャネル領域に電荷
の増倍作用を持たせることにより光電変換により生じた
電荷より大きな電荷量を、ホトダイオード出力として取
り出すことができ、これによって従来より、高感度で高
Ｓ／Ｎの固体撮像素子を実現することができる。
電変換された蓄積電荷の混合時に、ホトダイオード間に
形成された蓄積電荷混合用ＦＥＴのチャネル領域に電荷
の増倍作用を持たせることにより光電変換により生じた
電荷より大きな電荷量を、ホトダイオード出力として取
り出すことができ、これによって従来より、高感度で高
Ｓ／Ｎの固体撮像素子を実現することができる。
【図１】本発明による固体撮像素子のうち、２画素混合
型固体撮像素子の一実施例の単位画素センサの概略構成
を示す回路図である。
型固体撮像素子の一実施例の単位画素センサの概略構成
を示す回路図である。
【図２】図１に示す単位画素センサの最初のフィールド
における画素混合前のポテンシャル状態を示す図であ
る。
における画素混合前のポテンシャル状態を示す図であ
る。
【図３】図１に示す単位画素センサの最初のフィールド
における画素混合後のポテンシャル状態を示す図であ
る。
における画素混合後のポテンシャル状態を示す図であ
る。
【図４】図１に示す単位画素センサをマトリックス状に
配置してエリアセンサにした場合の回路構成図である。
配置してエリアセンサにした場合の回路構成図である。
【図５】図４に示す各単位記画素の第２ホトダイオード
を遮光したとき、最初のフィールドにおける画素混合前
のポテンシャル状態を示す図である。
を遮光したとき、最初のフィールドにおける画素混合前
のポテンシャル状態を示す図である。
【図６】図４に示す各単位記画素の第２ホトダイオード
を遮光したとき、最初のフィールドにおける画素混合後
のポテンシャル状態を示す図である。
を遮光したとき、最初のフィールドにおける画素混合後
のポテンシャル状態を示す図である。
【図７】図４に示す各単位記画素のリード電圧ＶRDを高
く設定したとき、最初のフィールドにおける画素混合前
のポテンシャル状態を示す図である。
く設定したとき、最初のフィールドにおける画素混合前
のポテンシャル状態を示す図である。
【図８】図４に示す各単位記画素のリード電圧ＶRDを高
く設定したとき、最初のフィールドにおける画素混合後
のポテンシャル状態を示す図である。
く設定したとき、最初のフィールドにおける画素混合後
のポテンシャル状態を示す図である。
【図９】本発明による固体撮像素子のうち、２画素混合
型固体撮像素子の他の実施例の単位画素センサの概略構
成を示す回路図である。
型固体撮像素子の他の実施例の単位画素センサの概略構
成を示す回路図である。
【図１０】図９に示す各単位記画素のリード電圧ＶRDを
高く設定したとき、最初のフィールドにおける画素混合
前のポテンシャル状態を示す図である。
高く設定したとき、最初のフィールドにおける画素混合
前のポテンシャル状態を示す図である。
【図１１】図９に示す各単位記画素のリード電圧ＶRDを
高く設定したとき、最初のフィールドにおける画素混合
後のポテンシャル状態を示す図である。
高く設定したとき、最初のフィールドにおける画素混合
後のポテンシャル状態を示す図である。
１ 単位画素センサ
２ 第１Ａ側ホトダイオード（ホトダイオード）
３ 第１Ｂ側ホトダイオード（ホトダイオード）
４ 第２ホトダイオード（ホトダイオード）
５ Ａ側フィールド選択線
６ 蓄積電荷混合用Ａ側ＦＥＴ
７ Ｂ側フィールド選択線
８ 蓄積電荷混合用Ｂ側ＦＥＴ
９ リセット用選択線
１０ リード電圧線
１１ リセット用ＦＥＴ
１２ 信号増幅用ＦＥＴ
１３ 垂直選択線
１４ 信号出力線
１５ 画素選択用ＦＥＴ
─────────────────────────────────────────────────────
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
H04N 5/335
H01L 27/146
Claims (2)
- 【請求項１】 複数の単位画素センサを格子状に配置し
て光電変換を行なう固体撮像素子において、 前記各単位画素センサを多画素混合型にし、これらの各
単位画素センサを構成する各ホトダイオードの間に、蓄
積電荷混合用ＦＥＴを形成し、 この蓄積電荷混合用ＦＥＴのソース、ドレイン領域の不
純物濃度に蓄積電荷のアバランシェ増倍が生じるに足る
濃度差を設ける処理、 または蓄積電荷混合時に蓄積電荷混合用ＦＥＴのソー
ス、ドレイン領域の電位に蓄積電荷のアバランシェ増倍
が生じるに足る電位差を設ける処理を行ない、 前記単位画素センサによって多画素混合型のＭＯＳ型固
体素子を構成することを特徴とする固体撮像素子。 - 【請求項２】 前記単位画素センサを構成する各ホトダ
イオードのうち、混合される側のホトダイオードを遮光
する請求項１記載の固体撮像素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15506493A JP3447326B2 (ja) | 1993-06-25 | 1993-06-25 | 固体撮像素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15506493A JP3447326B2 (ja) | 1993-06-25 | 1993-06-25 | 固体撮像素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0730816A JPH0730816A (ja) | 1995-01-31 |
| JP3447326B2 true JP3447326B2 (ja) | 2003-09-16 |
Family
ID=15597885
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15506493A Expired - Fee Related JP3447326B2 (ja) | 1993-06-25 | 1993-06-25 | 固体撮像素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3447326B2 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003079675A1 (fr) * | 2002-03-20 | 2003-09-25 | Sony Corporation | Dispositif capteur d'image a semiconducteurs et son procede d'attaque |
| JP4212623B2 (ja) | 2006-01-31 | 2009-01-21 | 三洋電機株式会社 | 撮像装置 |
| JP4758318B2 (ja) * | 2006-09-29 | 2011-08-24 | 富士フイルム株式会社 | 固体撮像装置 |
| JP4834510B2 (ja) * | 2006-10-16 | 2011-12-14 | 富士フイルム株式会社 | 撮像装置及びデジタルカメラ |
| JP4795910B2 (ja) * | 2006-10-16 | 2011-10-19 | 富士フイルム株式会社 | 信号電荷の読出方法および固体撮像装置 |
| JP4958602B2 (ja) * | 2007-03-30 | 2012-06-20 | 富士フイルム株式会社 | 撮像装置及びその画像合成方法 |
| FR2924862B1 (fr) | 2007-12-10 | 2010-08-13 | Commissariat Energie Atomique | Dispositif microelectronique photosensible avec multiplicateurs par avalanche |
| FR2979485B1 (fr) * | 2011-08-26 | 2016-09-09 | E2V Semiconductors | Capteur d'image a regroupement de pixels |
-
1993
- 1993-06-25 JP JP15506493A patent/JP3447326B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0730816A (ja) | 1995-01-31 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7002626B2 (en) | Image sensor with motion artifact supression and anti-blooming | |
| EP0757476B1 (en) | Solid state image pickup apparatus | |
| US7423302B2 (en) | Pinned photodiode (PPD) pixel with high shutter rejection ratio for snapshot operating CMOS sensor | |
| US20080136933A1 (en) | Apparatus for controlling operation of a multiple photosensor pixel image sensor | |
| US9654713B2 (en) | Image sensors, methods, and pixels with tri-level biased transfer gates | |
| US6876019B2 (en) | Charge transfer apparatus | |
| US8373781B2 (en) | Image pixel employing floating base readout concept, and image sensor and image sensor array including the image pixel | |
| US20050128327A1 (en) | Device and method for image sensing | |
| US6697114B1 (en) | Triple slope pixel sensor and arry | |
| Hynecek | A new device architecture suitable for high-resolution and high-performance image sensors | |
| JPS63100879A (ja) | 固体撮像装置 | |
| US7265397B1 (en) | CCD imager constructed with CMOS fabrication techniques and back illuminated imager with improved light capture | |
| US5854100A (en) | Method of forming a new bipolar/CMOS pixel for high resolution imagers | |
| US6259124B1 (en) | Active pixel sensor with high fill factor blooming protection | |
| US5274459A (en) | Solid state image sensing device with a feedback gate transistor at each photo-sensing section | |
| JP3311004B2 (ja) | 固体撮像装置 | |
| JPH04312082A (ja) | 固体撮像装置 | |
| EP0022323B1 (en) | Solid-state imaging device | |
| Mabuchi et al. | CMOS image sensor using a floating diffusion driving buried photodiode | |
| JP3447326B2 (ja) | 固体撮像素子 | |
| JP3919243B2 (ja) | 光電変換装置 | |
| JP4672976B2 (ja) | 固体撮像装置 | |
| JP3590158B2 (ja) | Ｍｏｓ増幅型撮像装置 | |
| JPH11111960A (ja) | 固体撮像素子 | |
| US7977716B2 (en) | CMOS image sensor with improved fill-factor and reduced dark current |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |