JP4523681B2

JP4523681B2 - 半導体集積回路装置

Info

Publication number: JP4523681B2
Application number: JP06424399A
Authority: JP
Inventors: 健治元持; 政志縣
Original assignee: Panasonic Corp; Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Corp; Panasonic Holdings Corp
Priority date: 1999-03-11
Filing date: 1999-03-11
Publication date: 2010-08-11
Anticipated expiration: 2019-03-11
Also published as: JP2000260885A

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路装置に関するもので、チップレイアウト構成に係る。
【０００２】
【従来の技術】
従来より、１トランジスタ１キャパシタ型ＤＲＡＭメモリセルで構成された種々のＤＲＡＭチップが開発され、大容量化、高速化のために、さまざまな工夫がなされてきた。
【０００３】
図６は、従来の１トランジスタ１キャパシタ型ＤＲＡＭメモリセルと、フォールデッド型ビット線対、シェアード・センスアンプで構成されたＤＲＡＭコアのレイアウトイメージ図である。同図において、１はセンスアンプユニットセル、２はセンスアンプユニットセル１内のセンスアンプ回路、３Ｌはセンスアンプユニットセル１内の左端に配置されたシェアード・スイッチ、３Ｒはセンスアンプユニットセル１内の右端に配置されたシェアード・スイッチ、４はワード線、５はビット線対、６はメモリセルトランジスタ、７はメモリセルキャパシタである。また、Ｓ１、Ｓ２、Ｓ３は、センスアンプユニットセルが、ビット線４本（２ビット線対）分のピッチで複数個１列にアレイ配置されて構成されたセンスアンプ列、Ｍ１２は、センスアンプ列Ｓ１とセンスアンプ列Ｓ２の間に配置された第一のメモリセルアレイ、Ｍ２３は、センスアンプ列Ｓ２とセンスアンプ列Ｓ３の間に配置された第二のメモリセルアレイである。隣接する２対のビット線対の一方は、メモリセルアレイの右側のセンスアンプユニットに接続され、もう一方は、左側のセンスアンプユニットに接続される。
【０００４】
ここで、図６に示す１トランジスタ１キャパシタ型ＤＲＡＭコアの動作について説明する。
【０００５】
第一のメモリセルアレイＭ１２内のワード線４が選択される場合には、センスアンプ列Ｓ１と、センスアンプ列Ｓ２が活性化し、センスアンプ列Ｓ１内の右側のシェアード・スイッチ３Ｒが、ＯＮとなり、左側のシェアード・スイッチ３Ｌは、ＯＦＦとなる。他方、センスアンプ列Ｓ２内の右側のシェアード・スイッチ３Ｒは、ＯＦＦとなり、左側のシェアード・スイッチ３Ｌは、ＯＮとなる。すなわち、選択されたワード線４に接続される全メモリセルのうちの半数が第一のメモリセルアレイＭ１２の右側のセンスアンプ列Ｓ２のセンスアンプ２に接続され、あとの半数が、左側のセンスアンプ列Ｓ１のセンスアンプ２に接続される。同様に、第二のメモリセルアレイＭ２３内のワード線４が選択される場合には、センスアンプ列Ｓ２と、センスアンプ列Ｓ３が活性化し、センスアンプ列Ｓ２内の右側のシェアード・スイッチ３Ｒが、ＯＮとなり、左側のシェアード・スイッチ３Ｌは、ＯＦＦとなる。他方、センスアンプ列Ｓ３内の右側のシェアード・スイッチ３Ｒは、ＯＦＦとなり、左側のシェアード・スイッチ３Ｌは、ＯＮとなる。すなわち、選択されたワード線４に接続される全メモリセルのうちの半数が第二のメモリセルアレイＭ２３の右側のセンスアンプ列Ｓ３のセンスアンプ２に接続され、あとの半数が、左側のセンスアンプ列Ｓ２のセンスアンプ２に接続される。
【０００６】
以上のようなレイアウト構成と動作によって、１トランジスタ１キャパシタ型ＤＲＡＭコアとしては、レイアウト面積と動作性能を考慮した最適な構造となっている。
【０００７】
【発明が解決しようとする課題】
しかしながら、従来のＤＲＡＭコアは、１ポートのみを有する１トランジスタ１キャパシタ型ＤＲＡＭメモリセルで構成されたものであり、上記従来の技術のフォールデッド型ビット線対の構造を、２ポートを有する２トランジスタ１キャパシタ型ＤＲＡＭコアに適用した場合、レイアウト面積が大幅に増大するという問題がある。
【０００８】
以下に、問題の例をあげて説明する。
【０００９】
図７は、２トランジスタ１キャパシタ型ＤＲＡＭメモリセルの回路図である。２個のトランジスタＴＲａ、ＴＲｂと１個のキャパシタＣｃｅｌｌで構成され、キャパシタＣｃｅｌｌの一方の端子はセルプレート電位Ｖｃｐに接続され、もう一方の端子は、ワード線ＷＬａが選択された場合に、トランジスタＴＲａを介してビット線ＢＬａに接続され、ワード線ＷＬｂが選択された場合に、トランジスタＴＲｂを介してビット線ＢＬｂに接続されるようになっている。以下、トランジスタＴＲａを介してビット線ＢＬａとキャパシタＣｃｅｌｌが接続される経路をポートａ、トランジスタＴＲｂを介してビット線ＢＬｂとキャパシタＣｃｅｌｌが接続される経路をポートｂという。図８は、２トランジスタ１キャパシタ型ＤＲＡＭメモリセルのレイアウト図である。同図において、ＴＲａ、ＴＲｂはトランジスタ、Ｃｃｅｌｌはキャパシタ、ＷＬａはトランジスタＴＲａのゲートを制御するワード線、ＷＬｂはトランジスタＴＲｂのゲートを制御するワード線、ＢＬａは、ワード線ＷＬａが選択された場合にキャパシタＣｃｅｌｌと接続されるビット線、ＢＬｂは、ワード線ＷＬｂが選択された場合にキャパシタＣｃｅｌｌと接続されるビット線である。さらに、図９は、上記図８の２トランジスタ１キャパシタ型ＤＲＡＭメモリセルと、従来の技術のフォールデッド型ビット線対、シェアード・センスアンプで構成されたＤＲＡＭコアのレイアウトイメージ図である。同図において、Ｓａ０、Ｓａ１、Ｓｂ０はセンスアンプユニットセルであり、これらのセンスアンプユニットセルは、それぞれ中央にセンスアンプ回路２、左端にシェアード・スイッチ３Ｌ、右端にシェアード・スイッチ３Ｒを有している。また、ＷＬａ０、ＷＬａ１はポートａに対応するワード線、ＷＬｂ０、ＷＬｂ１はポートｂに対応するワード線、ＢＬａ０、／ＢＬａ０はセンスアンプユニットセルＳａ０に接続されポートａに対応するビット線対、ＢＬｂ０、／ＢＬｂ０はセンスアンプユニットセルＳｂ０に接続されポートｂに対応するビット線対、ＢＬａ１、／ＢＬａ１はセンスアンプユニットセルＳａ１に接続されポートａに対応するビット線対である。また、Ｓ１、Ｓ２、Ｓ３は、センスアンプユニットセルが、ビット線４本（２ビット線対）分のピッチで複数個１列にアレイ配置されて構成されたセンスアンプ列、Ｍ１２は、センスアンプ列Ｓ１とセンスアンプ列Ｓ２の間に配置された第一のメモリセルアレイ、Ｍ２３は、センスアンプ列Ｓ２とセンスアンプ列Ｓ３の間に配置された第二のメモリセルアレイである。隣接する２対のビット線対の一方は、メモリセルアレイの右側のセンスアンプユニットに接続され、もう一方は、左側のセンスアンプユニットに接続される。
【００１０】
ここで、図９に示す２トランジスタ１キャパシタ型ＤＲＡＭコアの動作について説明する。
第一のメモリセルアレイＭ１２内のワード線ＷＬａ０、あるいはＷＬａ１が選択される場合には、センスアンプ列Ｓ１のみが活性化し、センスアンプ列Ｓ１内の右側のシェアード・スイッチ３Ｒが、ＯＮとなり、左側のシェアード・スイッチ３Ｌは、ＯＦＦとなる。すなわち、選択されたワード線ＷＬａ０、あるいはＷＬａ１に接続される全メモリセルの半数のみが第一のメモリセルアレイＭ１２の左側のセンスアンプ列Ｓ１のセンスアンプ２に接続される。また、第一のメモリセルアレイＭ１２内のワード線ＷＬｂ０、あるいはＷＬｂ１が選択される場合には、センスアンプ列Ｓ２のみが活性化し、センスアンプ列Ｓ２内の左側のシェアード・スイッチ３Ｌが、ＯＮとなり、右側のシェアード・スイッチ３Ｒは、ＯＦＦとなる。すなわち、選択されたワード線ＷＬｂ０、あるいはＷＬｂ１に接続される全メモリセルの半数のみが第一のメモリセルアレイＭ１２の右側のセンスアンプ列Ｓ２のセンスアンプ２に接続される。
【００１１】
第二のメモリセルアレイＭ２３内のワード線が選択される場合も、同様の動作である。
【００１２】
以上のようなレイアウト構成と動作によって、上記従来の技術のフォールデッド型ビット線対とシェアード・センスアンプの構成を用いた２トランジスタ１キャパシタ型ＤＲＡＭコアを実現することは可能である。ところが、このような構成では、メモリセルアレイ内の全メモリセルの半数が、センス動作時のリファレンスとしてのみ使用されるダミーセルとなり、従来の１トランジスタ１キャパシタ型ＤＲＡＭと同じデータ記憶容量を実現しようとすると、レイアウト面積が４倍に増大するという問題が発生する。
【００１３】
本発明は、上記問題点を解決するもので、レイアウト面積の増大を抑え、２トランジスタ１キャパシタ型ＤＲＡＭコアとして最適なレイアウト構成を有する半導体集積回路装置を提供することを目的とする。
【００１６】
【課題を解決するための手段】
請求項１記載の半導体集積回路装置は、２ポートを有する２トランジスタ１キャパシタ型ＤＲＡＭセルで構成された複数個のメモリセルアレイと、複数個のメモリセルアレイの間に配置される、センスアンプユニットからなる２列のセンスアンプ列とを備え、２列のセンスアンプ列に於いては、センスアンプ回路部と、センスアンプ回路部に接続されず、配線終端の両端ともセンスアンプユニットのセル枠に接している１本のスルービット線と、センスアンプ回路部に接続され、配線終端の両端がともにセンスアンプユニットのセル枠に接している第１のビット線と、センスアンプ回路部に接続され、配線終端の片端のみがセンスアンプユニットのセル枠に接している第２のビット線を有するセンスアンプ・ユニットセルを、複数個１列にアレイ配置することで、一方のセンスアンプ列が構成され、センスアンプ・ユニットセルを１８０度回転配置して、複数個１列にアレイ配置することで、他方のセンスアンプ列が構成され、一方のセンスアンプ列のスルービット線の配線終端と、他方のセンスアンプ列の第２のビット線の配線終端が、センスアンプユニットのセル枠に於いて同一配線層で直接接続されることで一本の配線として互いに接続し合うように、それぞれ２つのセンスアンプ列が配置されていることを特徴とするものである。
【００１７】
請求項１記載の半導体集積回路装置によれば、センスアンプ・ユニットセルを、複数個１列にアレイ配置する際のピッチサイズを、ビット線４本分の長さにすることができる。これは従来方式を採用した場合と同じであるため、センスアンプの特性を損なうことのないレイアウトを容易に実現することができ、また２列のセンスアンプ列間にこれらを接続するための特殊な配線領域等は必要なく、同一のセンスアンプ・ユニットセルで構成された２列のセンスアンプ列を相互に１８０度回転配置するだけでよいため、小面積の最適レイアウトを実現できる。
【００１８】
請求項２記載の半導体集積回路装置は、２ポートを有する２トランジスタ１キャパシタ型ＤＲＡＭセルで構成された複数のメモリセルアレイとセンスアンプ列とがオープンビット線方式で接続され、複数個のメモリセルアレイは、コアブロック内部に配置される通常のメモリセルアレイと、コアブロック端部に配置されるダミーメモリセルアレイを含み、ダミーメモリセルアレイのビット線方向の長さは、通常のメモリセルアレイのビット線方向の長さの１／２であって、センスアンプ列が接続配置されない側のアレイ終端部で隣り合った２本のビット線を折り返し接続することで、通常のメモリセルアレイのビット線１本分と同じ長さのビット線を形成することを特徴とするものである。
【００１９】
請求項２記載の半導体集積回路装置によれば、ダミーメモリセルアレイ領域の面積を、通常メモリセルアレイ領域の１／２にでき、レイアウト面積の縮小化を図ることができる。
請求項３記載の半導体集積回路は、請求項１に記載の半導体集積回路装置において、２ポートを有する２トランジスタ１キャパシタ型ＤＲＡＭセルで構成された複数のメモリセルアレイとセンスアンプ列とがオープンビット線方式で接続され、複数個のメモリセルアレイは、コアブロック内部に配置される通常のメモリセルアレイと、コアブロック端部に配置されるダミーメモリセルアレイを含み、ダミーメモリセルアレイのビット線方向の長さは、通常のメモリセルアレイのビット線方向の長さの１／２であって、センスアンプ列が接続配置されない側のアレイ終端部で隣り合った２本のビット線を折り返し接続することで、通常のメモリセルアレイのビット線１本分と同じ長さのビット線を形成することを特徴とする。
請求項３記載の半導体集積回路によれば、請求項２と同様の効果を有する。
【００２０】
請求項４記載の半導体集積回路装置は、請求項１〜３のいずれかに記載の半導体集積回路装置において、２ポートを有する２トランジスタ１キャパシタ型ＤＲＡＭセルで構成された複数のメモリセルアレイとセンスアンプ列とがオープンビット線方式で接続され、複数個のメモリセルアレイと、複数個のメモリセルアレイ間にそれぞれ配置された各々２列からなるセンスアンプ列群と、センスアンプ列群の各々を２ポートのどちらか一方に対応させて、センスアンプ列を構成する２列のセンスアンプ列を区別することなく同時に制御するセンスアンプ制御回路とを備えたものである。
【００２１】
請求項４記載の半導体集積回路装置によれば、２列のセンスアンプ列に対して、１個のセンスアンプ制御回路を設けるだけでよく、センスアンプ制御回路を配置するためのレイアウト面積を削減することができる。
【００２６】
【発明の実施の形態】
以下、本発明の実施の形態について、図１から図５を参照しながら説明する。
【００２７】
図１は、本発明の一実施の形態の半導体集積回路装置のＤＲＡＭ（ダイナミック・ランダム・アクセス・メモリを指す）コア全体レイアウト構成の概要を示す図である。同図において、１は通常のメモリセルアレイ、２はＤＲＡＭコアのブロック端に配置されるもので半数のビット線は無効で残りの半数のビット線のみが有効である。ダミーメモリセルアレイ、３は通常のメモリセルアレイ１とダミーメモリセルアレイ２の間、および通常のメモリセルアレイ１と通常のメモリセルアレイ１の間に配置される２列のセンスアンプ列、４は通常のメモリセルアレイ１に接して配置されるローデコーダ、５は２列のセンスアンプ列３に接して配置されるセンスアンプ制御回路、６はダミーメモリセルアレイ２に接するダミーロー領域である。
【００２８】
次に、図２は本発明の一実施の形態の半導体集積回路装置のセンスアンプユニットセルのレイアウト構成図である。同図において、ｔＢＬはセンスアンプユニットセル内を素通りするスルービット線、ＳＡはセンスアンプ回路部、ＢＬはセンスアンプ回路ＳＡに接続されるトゥルービット線、／ＢＬはセンスアンプ回路ＳＡに接続されるバービット線である。スルービット線ｔＢＬ、バービット線／ＢＬは、配線終端の左右両端とも、センスアンプユニットセルのセル枠に接しており、トゥルービット線ＢＬは、配線終端の一方がセンスアンプユニットセルのセル枠に接し、もう一方は、センスアンプユニットセル内で閉じた形になっている。
【００２９】
以上のように、本発明の半導体集積回路装置のセンスアンプユニットセルは、３本のビット線を有している。
【００３０】
さらに、図３は本発明の一実施の形態の半導体集積回路装置のメモリセルとセンスアンプの接続関係、およびセンスアンプ制御方式を示す図である。同図において、１は通常のメモリセルアレイ、２はＤＲＡＭコアのブロック端に配置されるダミーメモリセルアレイ、３ａは通常のメモリセルアレイ１とダミーメモリセルアレイ２の間に配置される２列のセンスアンプ列、３ｂは通常のメモリセルアレイ１と通常のメモリセルアレイ１の間に配置される２列のセンスアンプ列である。２列のセンスアンプ列は、ともに、同一のセンスアンプユニットセルが、ビット線４本分のピッチで複数個１列にアレイ配置された構成になっており、相互に１８０度回転配置された関係になっている。こうした構成により、センスアンプに繋がるビット線対は、センスアンプを挟んで左右すなわちビット線方向に延びるオープンビット線型になっている。なお、ビット線対の一方のトゥルービット線と、他方のバービット線の関係は、選択されるワード線により、その役割が逆となることは言うまでもない。また、５ａ、５ｂは２列のセンスアンプ列３ａ、３ｂに接して配置されるセンスアンプ制御回路、７はポートａに対応するワード線、８はポートｂに対応するワード線である。なお、通常のメモリセルアレイ内のワード線端に記載の“a”あるいは“ｂ”は、それぞれ“ポートａ”と“ポートｂ”を意味し、それぞれのワード線が、ａ，ｂどちらのポートに対応するのかを示してある。さらに、９はメモリセルキャパシタ、１０はメモリセルトランジスタ、１１はダミーメモリセルアレイ２の終端部で隣り合った２本のビット線を接続した折り返しバービット線である。また、ｃｔｒｌ＿ａはポートａ活性化信号で、２列のセンスアンプ列３ａを制御するセンスアンプ制御回路５ａに接続され、ｃｔｒｌ＿ｂはポートｂ活性化信号で、２列のセンスアンプ列３ｂを制御するセンスアンプ制御回路５ｂに接続される。
【００３１】
以上のように構成された半導体集積回路装置について、以下、その動作について説明する。
【００３２】
まず、ポートａ活性化信号ｃｔｒｌ＿ａが発生されると、センスアンプ制御回路５ａが活性化され、２列のセンスアンプ列３ａがセンスアンプ制御回路５ａによって制御される。同時に、通常のメモリセル１内の複数のワード線の中から、ポートａに対応する１本のワード線ａが選択され、ワード線ａに繋がるすべてのメモリセルトランジスタ１０がＯＮし、メモリセルキャパシタ９とビット線が接続され、２列のセンスアンプ列３ａをとおして、メモリセルキャパシタ９のデータがアクセスされる。このとき、センス動作のリファレンスとして使用されるのがダミーメモリセルアレイ２内の折り返しバービット線１１である。また、ポートｂ活性化信号ｃｔｒｌ＿ｂが発生されると、センスアンプ制御回路５ｂが活性化され、２列のセンスアンプ列３ｂがセンスアンプ制御回路５ｂによって制御される。同時に、２列のセンスアンプ列３ｂの左右に配置された通常のメモリセルアレイ１のどちらか一方の通常のメモリセルアレイ１内の複数のワード線の中から、ポートｂに対応する１本のワード線ｂが選択され、ワード線ｂに繋がるすべてのメモリセルトランジスタ１０がＯＮし、メモリセルキャパシタ９とビット線が接続され、２列のセンスアンプ列３ｂをとおして、メモリセルキャパシタ９のデータがアクセスされる。このとき、センス動作のリファレンスとして使用されるのは、非選択側の通常のメモリセルアレイ１内のビット線である。
【００３３】
さらに、図４は本発明の一実施の形態の半導体集積回路装置のメモリセルアレイ上に配置されたデータ線のレイアウト構成を示す図である。同図において、１は通常のメモリセルアレイ、３は通常のメモリセルアレイ１の両側に配置される２列のセンスアンプ列である。また、ＤＬａはポートａ用のデータ線対、ＤＬｂはポートｂ用のデータ線対、Ｙは列選択線である。各配線名の接尾につけた（ｎ−１）、（ｎ）、（ｎ＋１）はそれぞれの配線の順番を表すもので、同じ順番のポートａ用のデータ線対ＤＬａとポートｂ用のデータ線対ＤＬｂの間には、これらのデータ線対と同じ順番の列選択線Ｙが配置される。また、順番が１つ異なるポートａ用のデータ線対ＤＬａとポートｂ用のデータ線対ＤＬｂの間には、電源配線ＶＤＤあるいは接地配線ＶＳＳが配置される。このようなレイアウト構成により、ポートａ用のデータとポートｂ用のデータが相互に干渉することがなくなり、干渉ノイズによる誤動作を防止することができる。
【００３４】
さらに、図５（ａ）は、本発明の一実施の形態の半導体集積回路装置のロー冗長フューズ信号配線のレイアウト構成を示す図である。同図において、４はローデコーダ、５はセンスアンプ制御回路、６はダミーロー領域である。また、１２はダミーロー領域に配置されたロー冗長フューズ回路、１３はロー冗長フューズ回路１２から延びるロー冗長フューズ信号線である。ロー冗長フューズ回路１２は、ローデコーダブロックの両端にあるそれぞれのダミーロー領域６に配置され、ロー冗長フューズ信号線１３はそれぞれのロー冗長フューズ回路１２からローデコーダブロックの中央に向かって延び、中央のセンスアンプ制御回路５に到達したところで終端されている。
【００３５】
これに対し、図５（ｂ）は、ロー冗長フューズ回路１２をローデコーダブロックの左端に接する周辺回路領域１４に配置した場合の、ロー冗長フューズ信号配線のレイアウト構成を示す図である。同図において、ロー冗長フューズ回路１２から延びるロー冗長フューズ信号線１３は、ローデコーダブロックに配置される最も右側のセンスアンプ制御回路５に到達したところで終端されている。
【００３６】
上記図５（ａ）と図５（ｂ）のレイアウト構成を比較すれば明らかであるが、図５（ａ）のように、ローデコーダブロック両端のそれぞれのダミーロー領域に、ロー冗長フューズ回路を配置することにより、ローデコーダ上を走るロー冗長フューズ信号線の本数を半減させることができ、ローデコーダブロックのレイアウト面積を大幅に縮小することができる。
【００３８】
【発明の効果】
請求項１記載の半導体集積回路装置によれば、センスアンプ・ユニットセルを、複数個１列にアレイ配置する際のピッチサイズを、ビット線４本分の長さにすることができる。これは従来方式を採用した場合と同じであるため、センスアンプの特性を損なうことのないレイアウトを容易に実現することができ、また２列のセンスアンプ列間にこれらを接続するための特殊な配線領域等は必要なく、同一のセンスアンプ・ユニットセルで構成された２列のセンスアンプ列を相互に１８０度回転配置するだけでよいため、小面積の最適レイアウトを実現できる。
【００３９】
請求項２、３記載の半導体集積回路装置によれば、ダミーメモリセルアレイ領域の面積を、通常メモリセルアレイ領域の１／２にでき、レイアウト面積の縮小化を図ることができる。
【００４０】
請求項４記載の半導体集積回路装置によれば、２列のセンスアンプ列に対して、１個のセンスアンプ制御回路を設けるだけでよく、センスアンプ制御回路を配置するためのレイアウト面積を削減することができる。
【図面の簡単な説明】
【図１】本発明の一実施の形態の半導体集積回路装置のＤＲＡＭコア全体レイアウト構成を概略的に示す説明図である。
【図２】本発明の一実施の形態の半導体集積回路装置のセンスアンプユニットセルのレイアウト構成を概略的に示す説明図である。
【図３】本発明の一実施の形態の半導体集積回路装置のメモリセルとセンスアンプの接続関係、およびセンスアンプ制御方式を示す説明図である。
【図４】本発明の一実施の形態の半導体集積回路装置のメモリセルアレイ上に配置されたデータ線のレイアウト構成を概略的に示す説明図である。
【図５】（ａ）は本発明の一実施の形態の半導体集積回路装置のロー冗長フューズ信号配線のレイアウト構成を概略的に示す図、（ｂ）はロー冗長フューズ回路を周辺回路領域に配置した場合の、ロー冗長フューズ信号配線のレイアウト構成を示す図である。
【図６】従来の１トランジスタ１キャパシタ型ＤＲＡＭメモリセルと、フォールデッド型ビット線対、シェアード・センスアンプで構成されたＤＲＡＭコアのレイアウトイメージ図である。
【図７】２トランジスタ１キャパシタ型ＤＲＡＭメモリセルの回路図である。
【図８】２トランジスタ１キャパシタ型ＤＲＡＭメモリセルのレイアウト概略図である。
【図９】２トランジスタ１キャパシタ型ＤＲＡＭメモリセルと、従来の技術のフォールデッド型ビット線対、シェアード・センスアンプで構成されたＤＲＡＭコアのレイアウト概略図である。
【符号の説明】
１通常のメモリセルアレイ
２ダミーメモリセルアレイ
３、３ａ、３ｂ２列のセンスアンプ列
４ローデコーダ
５、５ａ、５ｂセンスアンプ制御回路
６ダミーロー領域
７ポートａに対応するワード線
８ポートｂに対応するワード線
１０メモリセルトランジスタ
１１折り返しバービット線
１２ロー冗長フューズ回路
１３ロー冗長フューズ信号線
１４周辺回路領域

Claims

２ポートを有する２トランジスタ１キャパシタ型ＤＲＡＭセルで構成された複数個のメモリセルアレイと、前記複数個のメモリセルアレイの間に配置される、センスアンプユニットからなる２列のセンスアンプ列とを備え、前記２列のセンスアンプ列に於いては、センスアンプ回路部と、前記センスアンプ回路部に接続されず、配線終端の両端とも前記センスアンプユニットのセル枠に接している１本のスルービット線と、前記センスアンプ回路部に接続され、配線終端の両端がともに前記センスアンプユニットのセル枠に接している第１のビット線と、前記センスアンプ回路部に接続され、配線終端の片端のみが前記センスアンプユニットのセル枠に接している第２のビット線を有するセンスアンプ・ユニットセルを、複数個１列にアレイ配置することで、一方のセンスアンプ列が構成され、前記センスアンプ・ユニットセルを１８０度回転配置して、複数個１列にアレイ配置することで、他方のセンスアンプ列が構成され、前記一方のセンスアンプ列の前記スルービット線の配線終端と、前記他方のセンスアンプ列の前記第２のビット線の配線終端が、前記センスアンプユニットのセル枠に於いて同一配線層で直接接続されることで一本の配線として互いに接続し合うように、それぞれ２つのセンスアンプ列が配置されていることを特徴とする半導体集積回路装置。
２ポートを有する２トランジスタ１キャパシタ型ＤＲＡＭセルで構成された複数のメモリセルアレイとセンスアンプ列とがオープンビット線方式で接続され、前記複数個のメモリセルアレイは、コアブロック内部に配置される通常のメモリセルアレイと、コアブロック端部に配置されるダミーメモリセルアレイを含み、前記ダミーメモリセルアレイのビット線方向の長さは、前記通常のメモリセルアレイのビット線方向の長さの１／２であって、前記センスアンプ列が接続配置されない側のアレイ終端部で隣り合った２本のビット線を折り返し接続することで、前記通常のメモリセルアレイのビット線１本分と同じ長さのビット線を形成することを特徴とする半導体集積回路装置。
２ポートを有する２トランジスタ１キャパシタ型ＤＲＡＭセルで構成された複数のメモリセルアレイとセンスアンプ列とがオープンビット線方式で接続され、前記複数個のメモリセルアレイは、コアブロック内部に配置される通常のメモリセルアレイと、コアブロック端部に配置されるダミーメモリセルアレイを含み、前記ダミーメモリセルアレイのビット線方向の長さは、前記通常のメモリセルアレイのビット線方向の長さの１／２であって、前記センスアンプ列が接続配置されない側のアレイ終端部で隣り合った２本のビット線を折り返し接続することで、前記通常のメモリセルアレイのビット線１本分と同じ長さのビット線を形成することを特徴とする請求項１記載の半導体集積回路装置。
２ポートを有する２トランジスタ１キャパシタ型ＤＲＡＭセルで構成された複数のメモリセルアレイとセンスアンプ列とがオープンビット線方式で接続され、前記複数個のメモリセルアレイと、前記複数個のメモリセルアレイ間にそれぞれ配置された各々２列からなるセンスアンプ列群と、前記センスアンプ列群の各々を前記２ポートのどちらか一方に対応させて、前記センスアンプ列を構成する２列のセンスアンプ列を区別することなく同時に制御するセンスアンプ制御回路とを備えた請求項１〜３のいずれかに記載の半導体集積回路装置。