KR100706233B1 - 반도체 기억 소자 및 그 제조방법 - Google Patents

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Abstract

반도체 기억 소자 및 그 제조방법이 제공된다. 이 소자는 장축 및 단축을 가지는 막대형 제 1 및 제 2 활성영역들을 포함한다. 상기 제 1 활성영역들과 상기 제 2 활성영역들은 각각 단축 방향으로 일정 간격 이격되어 배열된다. 상기 제 2 활성영역들은 상기 제 1 활성영역들로 부터 장축방향으로 일정 간격 이격되어 배치되고 단축방향으로 상기 제 1 활성영역들에 대해 1/2 피치 이동하여 배치된다. 기존의 사선형 6F2 셀 구조와 달리 수평축 및 수직축 방향의 막대형 6F2 셀 구조를 가지기 때문에 레티클 제작시 세그먼트 분할에 따른 드로잉 시간에 비해 드로잉 시간을 현저히 감소시킬 수 있다.

Description

반도체 기억 소자 및 그 제조방법{SEMICONDUCTOR MEMORY DEVICE AND METHOD OF FABRICATING THE SAME}
도 1 및 도 2는 종래의 디램셀 어레이를 나타낸 평면도이다.
도 3 및 도 4는 본 발명의 실시예들에 따른 반도체 기억 소자 어레이를 나타낸 평면도이다.
도 5 내지 도 9, 도 10a, 10b 및 10c는 본 발명의 제 1 실시예에 따른 반도체 기억 소자의 제조방법을 설명하기 위한 평면도들이다.
도 11 내지 도 13, 14a, 14b 및 14c는 본 발명의 제 2 실시예에 따른 반도체 기억 소자의 제조방법을 설명하기 위한 평면도들이다.
도 15a, 15b 및 15c는 본 발명의 바람직한 실시예에 따른 반도체 기억 소자의 단면도들이다.
도 16a 내지 도 16c는 각각 본 발명의 제 1 실시예에 따른 반도체 기억 소자의 패드 마스크를 나타낸 도면이다.
도 17a 내지 도 17c는 각각 본 발명의 제 2 실시예에 따른 반도체 기억 소자의 패드 마스크를 나타낸 도면이다.
본 발명은 반도체 기억소자 및 그 제조방법에 관한 것으로써, 더 구체적으로 셀의 면적이 6F2인 고집적 반도체 기억소자 및 그 제조방법에 관한 것이다.
스위칭 소자와 정보저장 소자로 구성된 기억 셀로 구성되는 보편적인 반도체 기억소자의 셀 어레이는 셀 면적이 8F2 구조이다. 여기서 F는 디자인 룰에 적용된 최소선폭을 나타낸다. 소자의 고집적화를 위해서 기억셀이 차지하는 면적을 줄이는 방법이 요구되고 있고, 이러한 요구에 따라 반도체 기억소자는 8F2 구조에서 6F2 셀 구조로 변화되는 추세이다. 현재 개발되고 소개되어진 6F2 구조의 셀 어레이의 활성영역은 사선형(diagonal)을 가진다.
도 1 및 도 2는 기존의 사선형 활성영역으로 구성된 셀 어레이의 일부분을 나타낸 도면이다.
도 1 및 도 2에 도시된 것과 같이, 기존의 셀 어레이 구조는 복수개의 사선형 활성영역()으로 구성되고, 이웃한 활성영역들이 장축방향으로 마주보며 배치되어 있다. 사선형상을 레티클 상에 정의하기 위해서는 노광하고자 하는 영역을 소정 폭의 세그먼트(S, S')로 분할하여 불연속적으로 노광한다. 따라서, 수직 또는 수평 축 방향을 가지는 사각형 구조에 비해서 레티클 제작 시간이 많이 소요되고, 패턴과 패턴 사이의 거리(B, B')와 패턴의 기울기에 따라 세그먼트의 크기가 결정되기 때문에 패턴의 수정이 용이하지 않다. 또한, 도시된 것과 같이 장축 방향이 서로 마주보며 패턴이 배치되는 경우, 이웃한 패턴 사이의 거리가 최소선폭(A)이 되는 경우 기판에 전사된 패턴에 브릿지가 발생할 수 있고, 도 2와 같이 이웃한 패턴들 이 사선으로 마주보는 경우에는 패턴 사이의 거리(A')는 최소선폭보다 더 좁아져 브릿지의 발생 확률이 더 높아진다.
노광공정에서 정상적인 패턴을 형성하기 위해서 패턴의 기울어진 축에 대응되는 방향의 광원이 광학적으로 요구된다. 따라서, 패턴의 축에 대응되는 방향의 빛을 선택하여 조사하기 위한 독특한 구조의 어퍼쳐가 광학계에 채택되어야 되는 등 공정장치의 선택에 있어서도 제약이 있다.
본 발명이 이루고자 하는 기술적 과제는 수평 및 수직 방향의 축을 가지는 구조의 활성영역들로 구성된 셀 어레이를 제공하는데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 디자인이 용이하고 광학적으로 안정된 패턴으로 구성된 셀 어레이를 제공하는데 있다.
상기 기술적 과제를 달성하기 위하여 본 발명은 장축 및 단축을 가지는 막대형 활성영역으로 구성된 셀 어레이를 가지는 반도체 기억소자를 제공한다.
이 소자는 장축 및 단축을 가지는 막대형 제 1 및 제 2 활성영역들을 포함한다. 상기 제 1 활성영역들과 상기 제 2 활성영역들은 각각 단축 방향으로 일정 간격 이격되어 배열된다. 상기 제 2 활성영역들은 상기 제 1 활성영역들로 부터 장축방향으로 일정 간격 이격되어 배치되고 단축방향으로 상기 제 1 활성영역들에 대해 1/2 피치 이동하여 배치된다.
구체적으로, 상기 제 1 및 제 2 활성영역들은 인접한 활성영역들과 각 축 방 향으로 최소선폭만큼 이격되고, 상기 제 1 및 제 2 활성영역들의 장축 방향의 길이는 최소선폭의 5배로 형성될 때, 기억 셀은 6F2 구조를 가질 수 있다.
이 소자는 상기 제 1 활성영역들 또는 상기 제 2 활성영역들의 상부를 가로지르는 워드라인 쌍을 더 포함할 수 있다. 상기 워드라인 쌍은 그 하부의 활성영역을 세 영역으로 분할한다. 상기 워드라인 쌍은 최소선폭의 워드라인으로 구성될 수 있고, 상기 워드라인 쌍에 의해 분할된 영역은 상기 활성영역의 장축방향의 길이가 최소선폭을 가질 수 있다.
이 소자는 상기 제 1 활성영역 및 상기 제 2 활성영역에 번갈아 접속된 복수개의 비트라인을 더 포함할 수 있다. 상기 비트 라인은 복수개의 제 1 활성영역들과, 상기 제 1 활성영역들로 부터 일 방향으로 1/2 피치만큼 이동되어 배치된 복수개의 제 2 활성영역들에 번갈아 접속될 수 있다. 구체적으로, 상기 비트 라인은 인접한 한쌍의 제 1 활성영역들 사이와, 상기 제 1 활성영역들로 부터 일 방향으로 1/2 피치만큼 이동되어 배치된 한쌍의 제 2 활성영역들 사이에 배치되거나, 상기 제 1 활성영역의 상부를 일 방향으로 비스듬하게 가로지르고, 제 2 활성영역의 상부를 타 방향으로 비스듬하게 가로지르는 지그재그 형태로 배치될 수 있다.
상기 비트라인이 제 1 활성영역들 사이와 제 1 활성영역들로 부터 1/2 피치만큼 이동되어 배치된 제 2 활성영역들 사이에 배치되는 경우, 상기 워드라인 쌍을 이루는 워드라인들 사이의 분할된 활성영역에 접속되되 일방향으로 신장되어 상기 비트라인과 중첩된 드레인 패드를 통하여 상기 제 1 및 제 2 활성영역들에 접속될 수 있다.
이 소자는 상기 워드라인 쌍 양측의 분할된 활성영역들에 각각 접속된 정보저장 소자(data storage device)를 더 포함할 수 있다. 상기 정보저장 소자는 커패시터 또는 저항 소자일 수 있다. 예컨대, 강유전체 기억소자 또는 디램인 경우 상기 정보저장 소자는 커패시터일 수 있고, 상변환 기억소자 또는 MTJ소자(magnetic tunneling juction device)인 경우 상기 정보저장 소자는 저항 소자 일 수 있다. 상기 정보저장 소자는 상기 제 1 및 제 2 활성영역들에 각각 접속된 소오스 패드와, 상기 소오스 패드와 상기 정보 저장 소자 사이에 개재된 버퍼 전극을 통하여 제 1 또는 제 2 활성영역들에 접속될 수 있다. 상기 버퍼 전극의 일부분은 상기 워드라인의 상부에 중첩될 수도 있다. 상기 정보저장 소자는 상기 소오스 패드 상부에 중첩되고, 일방향으로 신장되어 상기 워드라인 상부에 중첩되거나, 또는 상기 워드라인 상부에 중첩된 측벽을 가지고, 상기 워드라인 상부에 중첩된 측벽에 대향하는 측벽은 상기 제 1 또는 제 2 활성영역에 중첩될 수도 있다. 상기 정보저장 소자들은 상기 활성영역의 단축방향으로 최소선폭만큼 이격되어 배치될 수 있다.
상기 기술적 과제를 달성하기 위하여 본 발명은 장축 및 단축을 가지는 막대형 활성영역으로 구성된 셀 어레이를 가지는 반도체 기억소자의 제조방법을 제공한다. 이 방법은 반도체 기판에 소자분리막을 형성하여 장축 및 단축을 가지는 막대형 제 1 및 제 2 활성영역들을 한정하는 것을 포함한다. 상기 제 1 활성영역들 및 상기 제 2 활성영역들은 각각 단축 방향으로 일정 간격 이격되어 배열하고, 상기 제 2 활성영역들은 상기 제 1 활성영역들로 부터 장축방향으로 일정 간격 이격되고 단축방향으로 상기 제 1 활성영역들에 대해 1/2 피치 이동하여 배치한다.
상기 제 1 활성영역들 또는 상기 제 2 활성영역들의 상부를 가로지르며 그 하부의 활성영역을 세 영역으로 분할하는 복수개의 워드라인 쌍을 형성하고, 상기 제 1 활성영역과 상기 제 1 활성영역에 번갈아 접속된 복수개의 비트라인을 형성한다. 상기 워드라인 쌍의 양측에 분할된 활성영역에 각각 접속된 복수개의 정보 저장 소자를 형성하는 단계를 포함한다.
본 발명은 상기 워드라인 쌍이 형성된 기판의 전면에 제 1 층간절연막을 형성하고, 상기 제 1 층간절연막을 관통하여 상기 워드라인 쌍을 구성하는 워드라인들 사이의 분할된 활성영역에 접속된 드레인 패드와 상기 워드라인 쌍의 양측의 분할된 활성영역에 각각 접속된 소오스 패드를 형성하는 단계를 더 포함할 수 있다.
이 때, 상기 드레인 패드는 일 방향으로 신장되어 상기 소자분리막 상부에 중첩되도록 형성한다. 상기 드레인 패드 및 상기 소오스 패드가 형성된 기판의 전면에 제 2 층간절연막을 형성하고, 상기 제 2 층간절연막을 관통하여 상기 드레인 패드에 접속시킬 수 있다. 상기 비트 라인은 인접한 한쌍의 제 1 활성영역들 사이와, 상기 제 1 활성영역들로 부터 일 방향으로 1/2 피치만큼 이동되어 배치된 한쌍의 제 2 활성영역들 사이에 배치하고, 상기 제 2 층간절연막을 관통하여 상기 드레인 패드에 접속시킬 수 있다. 상기 비트라인이 형성된 기판의 전면에 제 3 층간절연막을 형성하고, 상기 제 3 층간절연막, 상기 제 2 층간절연막을 순차적으로 관통하여 상기 소오스 패드에 접속된 정보 저장 소자를 형성하는 단계를 더 포함할 수도 있다.
본 발명에서 상기 비트 라인은 상기 제 1 활성영역의 상부를 일 방향으로 비 스듬하게 가로지르고, 제 2 활성영역의 상부를 타 방향으로 비스듬하게 가로지르는 지그재그 형태로 배치할 수도 있다. 상기 비트라인이 형성된 기판의 전면에 제 3 층간절연막을 형성하고, 상기 제 3 층간절연막, 상기 제 2 층간절연막을 순차적으로 관통하여 상기 소오스 패드에 접속된 정보 저장 소자를 형성할 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
도 3 및 도 4는 각각 본 발명의 제 1 실시예 및 제 2 실시예에 따른 반도체 기억소자의 셀 어레이를 나타낸 평면도들이다.
도 3을 참조하면, 제 1 실시예에 따른 반도체 기억소자는 장축 및 단축을 가지는 막대형 제 1 활성영역(102a) 및 제 2 활성영역(102b)을 포함한다. 활성영역의 장축은 기판의 수평축(또는 수직축)이고, 단축은 기판의 수직축(또는 수평축)일 수 있다.상기 제 1 활성영역(102a)은 단축 방향으로 일정 간격으로 배열되고, 상기 제 2 활성영역(102b)도 단축 방향으로 일정 간격 이격되어 배열된다. 상기 제 2 활성 영역들(102b)은 장축 방향으로 상기 제 1 활성영역들(102a)로 부터 일정 간격 이격되어 배치되고, 장축 방향으로는 상기 제 1 활성영역들(102a)에 대하여 1/2 피치 이동하여 배치된다. 셀 어레이는 상기 제 1 활성영역들(102a)로 구성된 열과 상기 제 2 활성영역들(102b)로 구성된 열이 교대로 배치되어 구성된다. 상기 제 1 활성영역(102a)과 상기 제 2 활성영역(102b)은 동일한 형태를 가진다. 상기 제 1 활성영역(102a)과 상기 제 2 활성영역(102b)은 장축 방향은 길이는 최소선폭의 5배이고, 각 활성영역들은 이웃한 활성영역들과, 단축 방향 또는 장축 방향으로 최소선폭만큼 이격되어 배치된다.
상기 제 1 활성영역들(102a) 또는 상기 제 2 활성영역들(102b)의 상부를 가로질러 두 개의 워드라인들(104)로 이루어진 워드라인 쌍이 배치된다. 상기 워드라인 쌍을 구성하는 워드라인(104)은 최소선폭을 가진다. 상기 워드라인 쌍은 상기 제 1 활성영역(102a) 또는 상기 제 2 활성영역(102b)을 세 영역으로 분할한다. 상기 워드라인 쌍을 구성하는 워드라인들 사이에 분할된 활성영역에 드레인 패드(106d)가 접속되고, 상기 워드라인 쌍 양측에 분할된 활성영역들에 각각 소오스 패드(106b)가 접속된다. 상기 드레인 패드(106d)는 상기 활성영역의 상부로 부터 신장되어 상기 활성영역들 사이의 영역, 즉 소자 분리 영역에 중첩된다. 상기 워드라인들(104)의 상부를 가로질러 비트라인들(110)이 배치된다. 상기 비트라인(110)은 상기 제 1 활성영역들(102a) 및 상기 제 2 활성영역들(102b)에 번갈아 접속된다. 상기 비트라인(110)들은 상기 드레인 패드(106d)를 통하여 상기 제 1 활성영역(102a) 및 상기 제 2 활성영역(102b)에 연결된다. 상기 비트라인(110)은 한 쌍의 제 1 활성영역들(102a) 사이를 지나, 상기 제 1 활성영역들(102a)로 부터 일 방향으로 1/2 피치 이동하여 배치된 한쌍의 제 2 활성영역들(102b) 사이를 지닌다. 상기 드레인 패드(106d)는 상기 활성영역()으로부터 신장되어 소자분리 영역까지 신장되기 때문에 상기 비트라인(110)과 중첩되어 접속될 수 있다. 상기 비트라인(110)도 최소선폭을 가질 수 있고, 이웃한 비트라인과 최소선폭만큼 이격되어 배치될 수 있다. 상기 비트라인(110)은 비트라인 플러그(108)를 통하여 상기 드레인 패드(106d)에 연결될 수 있다. 상기 비트라인 플러그(108)는 상기 비트라인에 일체형으로 형성될 수도 있다.
상기 워드라인 쌍 양측에 분할된 활성영역들에 각각 정보저장 소자(116)가 접속된다. 디램인 경우 상기 정보저장 소자는 실린더형 커패시터, 박스형 커패시터 또는 MIM커패시터일 수 있고, 강유전체 기억소자인 경우 강유전체 커패시터일 수 있고, 상변환 기억소자인 경우 상변환 저항소자 일수 있고, 자기 기억 소자인 경우 MTJ 저항소자일 수 있다.
상기 정보저장 소자(116)는 상기 소오스 패드(106b)를 통하여 활성영역에 접속될 수 있다. 상기 소오스 패드(106b)와 상기 정보저장 소자(116) 사이에 버퍼 전극(114)이 더 형성될 수도 있다. 상기 버퍼 전극(114)은 상기 소오스 패드(106b) 상부에 중첩되고, 일부분은 상기 워드라인 상부에 중첩된다. 상기 버퍼 전극(114)은 활성영역의 중앙을 향하는 구조를 가지기 때문에 인접한 활성영역들에 연결되는 정보저장 소자(116)들 사이의 간격을 넓여줄 수 있다. 상기 버퍼 전극(114)은 스토리지 플러그(112)를 통하여 상기 소오스 패드(106b)에 접속되어, 상기 정보저장 소 자(116)는 상기 버퍼 전극(114), 상기 소오스 패드(106b) 및 상기 소오스 패드(106b)를 통하여 상기 활성영역에 접속된다.
도시하지는 않았지만, 상기 스토리지 플러그(112)는 직접 상기 정보저장 소자(116)에 연결될 수도 있다. 이 때에는 상기 버퍼 전극(114)은 형성되지 않는다.
또한, 상기 정보저장 소자(116)는 상기 소오스 패드(106b) 상부에 일부분 중첩되도록 형성되어 서로 이웃하는 제 1 활성영역 및 제 2 활성영역 상에 형성되는 정보저장 소자들의 간격이 더 이격되도록 형성할 수도 있다. 즉, 상기 정보저장 소자(116)는 상기 워드라인 상부에 중첩된 측벽을 가지고, 상기 워드라인 상부에 중첩된 측벽에 대향하는 측벽은 상기 활성영역 상부에 중첩된 구조를 가질 수 있다.
도 4를 참조하면, 제 2 실시예에 따른 반도체 기억소자의 활성 영역의 배열은 상기 제 1 실시예와 동일한 배열을 가진다. 이 기억 소자의 셀 어레이는 장축 및 단축을 가지는 막대형 제 1 활성영역(202a) 및 제 2 활성영역(202b)을 포함한다. 상기 제 1 활성영역(202a)은 단축 방향으로 일정 간격으로 배열되고, 상기 제 2 활성영역(202b)도 단축 방향으로 일정 간격 이격되어 배열된다. 상기 제 2 활성영역들(202b)은 장축 방향으로 상기 제 1 활성영역들(202a)로 부터 일정 간격 이격되어 배치되고, 장축 방향으로는 상기 제 1 활성영역들(202a)에 대하여 1/2 피치 이동하여 배치된다. 셀 어레이는 상기 제 1 활성영역들(202a)로 구성된 열과 상기 제 2 활성영역들(202b)로 구성된 열이 교대로 배치되어 구성된다. 상기 제 1 활성영역(202a)과 상기 제 2 활성영역(202b)은 동일한 형태를 가진다. 상기 제 1 활성영역(202a)과 상기 제 2 활성영역(202b)은 장축 방향은 길이는 최소선폭의 5배이 고, 각 활성영역들은 이웃한 활성영역들과, 단축 방향 또는 장축 방향으로 최소선폭만큼 이격되어 배치된다.
상기 제 1 활성영역들(202a) 또는 상기 제 2 활성영역들(202b)의 상부를 가로질러 두 개의 워드라인들(204)로 이루어진 워드라인 쌍이 배치된다. 상기 워드라인 쌍을 구성하는 워드라인(204)은 최소선폭을 가진다. 상기 워드라인 쌍은 상기 제 1 활성영역(202a) 또는 상기 제 2 활성영역(202b)을 세 영역으로 분할한다. 상기 워드라인 쌍을 구성하는 워드라인들 사이에 분할된 활성영역에 드레인 패드(206d)가 접속되고, 상기 워드라인 쌍 양측에 분할된 활성영역들에 각각 소오스 패드(206b)가 접속된다. 상기 워드라인들(204)의 상부를 가로질러 비트라인들(210)이 배치된다. 상기 비트라인(210)은 상기 제 1 활성영역들(202a) 및 상기 제 2 활성영역들(202b)에 번갈아 접속된다. 상기 비트라인(210)들은 상기 드레인 패드(206d)를 통하여 상기 제 1 활성영역(202a) 및 상기 제 2 활성영역(202b)에 연결된다. 상기 비트라인(210)은 제 1 활성영역들(202a)을 일방향으로 비스듬하게 가로지르고, 제 2 활성영역들(202b)을 타 방향으로 비스듬하게 가로지르는 지그재그 형태로 배치된다. 따라서, 상기 드레인 패드(206d)는 제 1 실시예와 달리 상기 활성영역 상에만 위치할 수 있다. 제 2 실시예의 상기 비트라인(210)도 최소선폭을 가질 수 있고, 이웃한 비트라인과 최소선폭만큼 이격되어 배치될 수 있다. 상기 비트라인(210)은 비트라인 플러그(208)를 통하여 상기 드레인 패드(206d)에 연결될 수 있다. 상기 비트라인 플러그(208)는 상기 비트라인에 일체형으로 형성될 수도 있다.
상기 워드라인 쌍 양측에 분할된 활성영역들에 각각 정보저장 소자(216)가 접속된다. 디램인 경우 상기 정보저장 소자는 실린더형 커패시터, 박스형 커패시터 또는 MIM커패시터일 수 있고, 강유전체 기억소자인 경우 강유전체 커패시터일 수 있고, 상변환 기억소자인 경우 상변환 저항소자 일수 있고, 자기 기억 소자인 경우 MTJ 저항소자일 수 있다.
상기 정보저장 소자(216)는 상기 소오스 패드(206b)를 통하여 활성영역에 접속될 수 있다. 상기 소오스 패드(206b)와 상기 정보저장 소자(216) 사이에 버퍼 전극(214)이 더 형성될 수도 있다. 상기 버퍼 전극(214)은 상기 소오스 패드(206b) 상부에 중첩되고, 일부분은 상기 워드라인 상부에 중첩된다. 상기 버퍼 전극(214)은 활성영역의 중앙을 향하는 구조를 가지기 때문에 인접한 활성영역들에 연결되는 정보저장 소자(216)들 사이의 간격을 넓여줄 수 있다. 상기 버퍼 전극(214)은 스토리지 플러그(212)를 통하여 상기 소오스 패드(206b)에 접속되어, 상기 정보저장 소자(216)는 상기 버퍼 전극(214), 상기 소오스 패드(206b) 및 상기 소오스 패드(206b)를 통하여 상기 활성영역에 접속된다.
도시하지는 않았지만, 상기 스토리지 플러그(212)는 직접 상기 정보저장 소자(216)에 연결될 수도 있다. 이 때에는 상기 버퍼 전극(214)은 형성되지 않는다.
또한, 상기 정보저장 소자(216)는 상기 소오스 패드(206b) 상부에 일부분 중첩되도록 형성되어 서로 이웃하는 제 1 활성영역 및 제 2 활성영역 상에 형성되는 정보저장 소자들의 간격이 더 이격되도록 형성할 수도 있다. 즉, 상기 정보저장 소자(216)는 상기 워드라인 상부에 중첩된 측벽을 가지고, 상기 워드라인 상부에 중 첩된 측벽에 대향하는 측벽은 상기 활성영역 상부에 중첩된 구조를 가질 수 있다.
도 5 내지 도 9, 도 10a, 10b 및 10c는 본 발명의 제 1 실시예에 따른 반도체 기억 소자의 제조방법을 설명하기 위한 평면도들이다.
도 5를 참조하면, 기판(100)에 소자분리막을 형성하여 제 1 활성영역들(102a) 및 제 2 활성영역들(102b)을 형성한다. 상기 제 1 활성영역들(102a) 및 상기 제 2 활성영역들(102b)은 장축 및 단축을 가지는 막대형태로 형성하고, 단축 방향으로 제 1 활성영역들(102a) 및 제 2 활성영역들(102b)이 각각 일정간격으로 배열한다. 제 1 활성영역들의 열과 제 2 활성영역들의 열은 셀 어레이에서 교대로 배열한다. 제 1 활성영역들(102a)은 최소선폭 간격으로 배치되고, 제 2 활성영역들(102b)도 최소선폭 간격으로 배열한다. 제 1 활성영역들(102a)과 제 2 활성영역들(102b)은 장축 방향으로 최소선폭 간격을 가진다. 제 2 활성영역들(102b)은 단축방향으로는 상기 제 1 활성영역들(102a)에 대하여 1/2 피치 이동하여 배치한다. 상기 제 1 활성영역들(102a) 및 상기 제 2 활성영역들(102b)은 동일한 형상을 가지고, 장축방향으로는 최소선폭의 5배 길이를 가진다. 단축 방향으로는 최소선폭을 가질 수 있다.
도 6을 참조하면, 상기 제 1 활성영역들(102a) 또는 상기 제 2 활성영역들(102b)의 상부를 가로지르는 워드라인들(104)을 형성한다. 두개의 워드라인들로 구성된 워드라인 쌍이 제 1 활성영역들(102a) 또는 제 2 활성영역들(102b)의 상부를 가로지르게 형성한다. 따라서, 상기 제 1 활성영역들(102a) 또는 상기 제 2 활성영역들(102b)은 상기 워드라인 쌍에 의해 세 영역으로 분할된다. 상기 워드라인(104) 은 최소선폭을 가진다. 상기 워드라인들(104)에 의해 분할된 활성영역은 장축 방향으로 최소선폭을 가진다.
도 7을 참조하면, 상기 워드라인 쌍을 이루는 두개의 워드라인들(104) 사이의 분할된 활성영역에 드레인 패드(106d)를 형성하고, 상기 워드라인 쌍의 양측에 분할된 활성영역들에 각각 소오스 패드(106b)를 형성한다. 상기 드레인 패드(106d)는 상기 활성영역으로부터 일 방향으로 신장되어 소자분리막 상부에 중첩되도록 배치한다. 상기 드레인 패드(106d) 및 상기 소오스 패드(106b)는 상기 워드라인이 형성된 기판을 덮는 제 1 층간절연막을 형성하고, 자기정렬 콘택(SAC; Self Aligned Contact)공정을 적용하여 형성할 수 있다.
도 8을 참조하면, 상기 워드라인들(104)의 상부를 가로지르고, 제 1 활성영역(102a) 및 제 2 활성영역(102b)에 교대로 접속된 비트라인들(110)을 형성한다. 상기 비트라인들(110)은 이웃한 제 1 활성영역들(102a) 사이를 지나, 상기 제 1 활성영역들(102a)로 부터 일 방향으로 1/2 피치 이동하여 배치된 제 2 활성영역들(102b) 사이를 지나도록 형성한다. 상기 비트라인들(110)은 비트라인 플러그(108)를 통하여 상기 드레인 패드(106d)에 연결될 수 있다. 따라서, 상기 소오스 패드(106b) 및 상기 드레인 패드(106d)가 형성된 기판의 전면에 제 2 층간 절연막을 형성하고, 상기 절연막을 관통하여 상기 드레인 패드(106d)에 연결된 비트라인 플러그(108)를 형성한 이후에 상기 비트라인 플러그(108)에 접소된 비트라인을 형성할 수도 있다. 이와 다른 방법으로, 듀얼 다마신 공정을 적용하여 상기 드레인 패드(106d)가 노출된 콘택홀을 형성함과 동시에 비트라인 그루브를 형성하고, 상기 콘 택홀 및 그루브에 도전막을 채워 비트라인이 직접 드레인 패드에 연결되게 형성할 수도 있다.
도 9를 참조하면, 스토리지 플러그(112)를 통하여 상기 소오스 패드(106b)에 접속된 버퍼 전극(114)을 형성한다. 상기 버퍼 전극(114)은 제 1 활성영역에 연결되는 정보저장 소자와 인접한 제 2 활성영역에 연결되는 정보저장 소자 사이의 간격을 확보하고, 정보저장 소자의 점유면적을 증가시키는 역할을 한다.
상기 비트라인(110)이 형성된 기판의 전면에 제 3 층간절연막을 형성하고, 상기 제 3 층간절연막과 상기 제 2 층간절연막을 순차적으로 관통하여 상기 소오스 패드(106b)에 연결된 스토리지 플러그(112)를 형성하고, 상기 스토리지 플러그(112) 상에 상기 버퍼 전극(114)을 형성할 수 있다.
도 10a을 참조하면, 상기 버퍼 전극(114) 상부에 각각 정보저장 소자(116)를 형성한다. 상기 정보저장 소자(116)는 상기 워드라인 상부에 중첩되도록 형성하여 점유면적을 증가시킬 수 있다. 상기 정보저장 소자(116)는 반도체 기억 소자의 종류에 따라 커패시터 또는 저항소자로 형성할 수 있고, 정보저장 소자(116)의 형성방법은 각 기억 소자의 종류에 따라 변형될 수 있고, 통상의 기술을 적용하여 형성할 수 있다.
도 10b는 제 1 실시예의 변형례를 나타낸 평면도이다. 이 변형례는 버퍼 전극(114)을 형성하지 않는다. 즉 도 9의 단계에서, 버퍼전극을 형성하지 않고, 스토리지 플러그(112a)를 형성한 후 정보저장 소자(116a)를 상기 스토리지 플러그(112a) 상에 직접 연결할 수도 있다. 상기 정보저장 소자(116a)는 일부분이 상기 워드라인 상부에 중첩되도록 형성한다.
도 10c는 제 1 실시예의 다른 변형례를 나타낸 평면도이다. 이 변형례는 정보저장 소자(116)의 점유면적 증가보다는 제 1 활성영역(102a)에 접속되는 정보저장 소자와 제 2 활성영역(102b)에 접속되는 정보저장 소자 사이의 간격을 확보하는 목적으로 적용될 수 있다. 이 실시예에서, 상기 정보저장 소자(116b)는 상기 소오스 패드(106b) 상부에서 측방으로 쉬프트되어 상기 워드라인(104) 상부에 중첩된 측벽을 가지고, 상기 워드라인 상부에 중첩된 측벽의 대향하는 측벽은 하부의 활성영역 상에 중첩된다. 이 구조는 상기 버퍼 전극(114)을 포함하기 때문에 가능하다. 따라서, 여유공간을 활용함으로써 인접한 정보저장 소자 간의 단락을 방지할 수 있다.
도 11 내지 도 13, 14a, 14b 및 14c는 본 발명의 제 2 실시예에 따른 반도체 기억 소자의 제조방법을 설명하기 위한 평면도들이다.
도 11을 참조하면, 상술한 제 1 실시예와 동일한 방법으로 제 1 활성영역(202a) 및 제 2 활성영역(202b)을 형성하고, 워드라인 쌍을 형성한다.
상기 워드라인 쌍을 이루는 두개의 워드라인들(204) 사이의 분할된 활성영역에 드레인 패드(206d)를 형성하고, 상기 워드라인 쌍의 양측에 분할된 활성영역들에 각각 소오스 패드(206b)를 형성한다. 제 1 실시예와 달리 상기 드레인 패드(206d)는 상기 활성영역으로부터 일 방향으로 신장되지 않고 상기 활성영역 상에 형성한다. 상기 드레인 패드(206d) 및 상기 소오스 패드(206b)는 상기 워드라인이 형성된 기판을 덮는 제 1 층간절연막을 형성하고, 자기정렬 콘택(SAC; Self Aligned Contact)공정을 적용하여 형성할 수 있다.
도 12을 참조하면, 상기 워드라인들(204)의 상부를 가로지르고, 제 1 활성영역(202a) 및 제 2 활성영역(202b)에 교대로 접속된 비트라인들(210)을 형성한다. 상기 비트라인들(210)은 제 1 활성영역들(202a)을 일방향으로 비스듬하게 가로지르고, 제 2 활성영역들(202b)을 타 방향으로 비스듬하게 가로지르는 지그재그 형태로 배치한다. 상기 비트라인(210)은 제 1 활성영역들(202a)과 상기 제 1 활성영역들(202a)로부터 일 방향으로 1/2 피치만큼 이동하여 배치된 제 2 활성영역들(202b)에 연결한다. 상기 비트라인들(210)은 비트라인 플러그(208)를 통하여 상기 드레인 패드(206d)에 연결될 수 있다. 따라서, 상기 소오스 패드(206b) 및 상기 드레인 패드(206d)가 형성된 기판의 전면에 제 2 층간 절연막을 형성하고, 상기 절연막을 관통하여 상기 드레인 패드(206d)에 연결된 비트라인 플러그(208)를 형성한 이후에 상기 비트라인 플러그(208)에 접소된 비트라인을 형성할 수도 있다. 이와 다른 방법으로, 듀얼 다마신 공정을 적용하여 상기 드레인 패드(206d)가 노출된 콘택홀을 형성함과 동시에 비트라인 그루브를 형성하고, 상기 콘택홀 및 그루브에 도전막을 채워 비트라인이 직접 드레인 패드에 연결되게 형성할 수도 있다.
도 13를 참조하면, 스토리지 플러그(212)를 통하여 상기 소오스 패드(206b)에 접속된 버퍼 전극(214)을 형성한다. 상기 버퍼 전극(214)은 제 1 활성영역에 연결되는 정보저장 소자와 인접한 제 2 활성영역에 연결되는 정보저장 소자 사이의 간격을 확보하고, 정보저장 소자의 점유면적을 증가시키는 역할을 한다.
상기 비트라인(210)이 형성된 기판의 전면에 제 3 층간절연막을 형성하고, 상기 제 3 층간절연막과 상기 제 2 층간절연막을 순차적으로 관통하여 상기 소오스 패드(206b)에 연결된 스토리지 플러그(212)를 형성하고, 상기 스토리지 플러그(212) 상에 상기 버퍼 전극(214)을 형성할 수 있다.
도 14a을 참조하면, 상기 버퍼 전극(214) 상부에 각각 정보저장 소자(216)를 형성한다. 상기 정보저장 소자(216)는 상기 워드라인 상부에 중첩되도록 형성하여 점유면적을 증가시킬 수 있다. 상기 정보저장 소자(216)는 반도체 기억 소자의 종류에 따라 커패시터 또는 저항소자로 형성할 수 있고, 정보저장 소자(216)의 형성방법은 각 기억 소자의 종류에 따라 변형될 수 있고, 통상의 기술을 적용하여 형성할 수 있다.
도 14b는 제 2 실시예의 변형례를 나타낸 평면도이다. 이 변형례는 버퍼 전극(214)을 형성하지 않는다. 즉 도 9의 단계에서, 버퍼전극을 형성하지 않고, 스토리지 플러그(212a)를 형성한 후 정보저장 소자(216a)를 상기 스토리지 플러그(212a) 상에 직접 연결할 수도 있다. 상기 정보저장 소자(216a)는 일부분이 상기 워드라인 상부에 중첩되도록 형성한다.
도 14c는 제 2 실시예의 다른 변형례를 나타낸 평면도이다. 이 변형례는 정보저장 소자(216)의 점유면적 증가보다는 제 1 활성영역(202a)에 접속되는 정보저장 소자와 제 2 활성영역(202b)에 접속되는 정보저장 소자 사이의 간격을 확보하는 목적으로 적용될 수 있다. 이 실시예에서, 상기 정보저장 소자(216b)는 상기 소오스 패드(206b) 상부에서 측방으로 쉬프트되어 상기 워드라인(204) 상부에 중첩된 측벽을 가지고, 상기 워드라인 상부에 중첩된 측벽의 대향하는 측벽은 하부의 활성 영역 상에 중첩된다. 이 구조는 상기 버퍼 전극(214)을 포함하기 때문에 가능하다. 따라서, 여유공간을 활용함으로써 인접한 정보저장 소자 간의 단락을 방지할 수 있다.
도 15a, 15b 및 15c는 본 발명의 바람직한 실시예에 따른 반도체 기억 소자의 단면도들이다.
여기서 실린더형 스토리지 노드를 가지는 디램 셀을 예를 들어 설명하였다. 그러나, 본 발명은 여기에 한정되지 않고 디램 셀 이외에 스위칭 소자와 정보저장 소자로 구성된 기억 셀을 가지는 반도체 기억소자에 적용될 수 있다.
도 15a를 참조하면, 기판(300) 상에 소자분리막이 형성되어 활성영역(302)을 한정하고 있다. 상기 활성영역(302)의 상부를 가로질러 두개의 워드라인(304)으로 구성된 워드라인 쌍이 배치되나. 상기 워드라인 쌍이 형성된 기판 상에 평탄한 제 1 층간절연막(307)을 형성하고, 상기 제 1 층간절연막(307)을 패터닝하여 상기 워드라인에 자기정렬된 콘택홀(308)을 형성하고, 상기 콘택홀 내에 도전물질을 채워 소오스 패드(306b) 및 드레인 패드(306d)를 형성한다. 소오스 패드(306b) 및 드레인 패드(306d)가 형성된 기판의 전면에 제 2 층간절연막(309)이 덮여있고, 상기 제 2 층간절연막(309)을 관통하여 상기 드레인 패드(306d)에 비트라인(310)이 접속된다. 상기 비트라인(310)이 형성된 기판의 전면에 제 3 층간절연막(311)이 덮여있고, 상기 제 3 층간절연막(311) 및 제 2 층간절연막(309)을 순차적으로 관통하여 상기 소오스 패드(306b)에 스토리지 플러그(312)가 연결된다.
상기 스토리지 플러그(312) 상에 버퍼 전극(314)이 접속된다. 상기 버퍼 전 극(314)은 일부분이 상기 워드라인(304) 상부에 중첩되어 있다. 상기 버퍼 전극(314)이 형성된 기판(300)의 전면에 제 4 층간절연막(313)이 형성되고, 상기 버퍼 전극(314) 상에 스토리지 전극(316)이 접속된다. 상기 스토리지 전극(316A)은 지지층(315)에 의해 지지될 수도 있다.
도 15a에서 상기 스토리지 전극(316a)은 상기 워드라인(304) 상부에 중첩될 수 있다. 즉, 스토리지 전극의 표면적을 증가시키기 위하여 인접한 다른 활성영역에 형성된 스토리지 전극과의 간격을 유지하면서, 상대적으로 여유있는 공간인 워드라인 상부까지 스토리지 전극의 점유면적을 증가시킬 수 있다. 그러나, 스토리지 전극의 면적을 고려하지 않고, 인접한 스토리지 전극과의 간격을 유지하기 위하여 도 15b에 도시된 것과 같이, 스토리지 전극(316b)을 활성영역 중앙으로 쉬프트되도록 형성할 수도 있다. 도 15c는 버퍼 전극(314)을 형성하지 않고, 스토리지 플러그(312)에 직접 연결된 스토리지 전극(316c)을 도시하고 있다.
도 16a 내지 16c는 상술한 본 발명의 제 1 실시예에 적용된 패드 마스크를 나타낸 도면이다.
도 16a에 도시된 것과 같이, 드레인 패드 및 소오스 패드를 형성하기 위한 마스크(405)는 활성영역 사이의 소자분리 영역을 덮는 막대형 마스크 영역들로 구성되어 워드라인들(404)과, 워드라인들 사이의 영역들을 노출시키는 오프닝(407a)을 가진다.
도 16b는 활성영역 형성 마스크의 역상으로 패드 마스크(405)를 형성할 수 있다. 이 패드 마스크(405)는 활성영역에 해당하는 부분에 오프닝(407b)을 가지기 때문에 워드라인들(405)과 워드라인들 사이의 영역들이 노출된다.
16c는 드레인 패드 및 소오스 패드가 형성될 영역에 제 1 오프닝(407c')과 제 2 오프닝(407c)을 가지는 패드 마스크를 도시한다. 상기 제 1 오프닝(407c')은 상기 드레인 패드를 형성하기 위한 콘택홀을 정의하고, 상기 제 2 오프닝(407c)은 상기 소오스 패드를 형성하기 위한 콘택홀을 정의한다. 상기 제 1 오프닝(407c') 및 제 2 오프닝(407c)은 상기 워드라인 상부에 일부분 중첩될 수 있다.
이상과 같이 다양한 패드마스크를 사용하여 제 1 실시예의 드레인 패드 및 소오스 패드를 형성할 수 있다. 제 1 실시예는 드레인 패드가 소자분리영역까지 신장되기 때문에, 상기 패드마스크들의 오프닝들(407a, 407b, 407c')은 넓혀진 부분을 포함한다.
도 17a 내지 17c는 상술한 본 발명의 제 2 실시예에 적용된 패드 마스크를 나타낸 도면이다.
도 17a 내지 도 17c의 패드 마스크는 각각 도 16a 내지 도 16c의 패드마스크와 유사한 형태를 가진다. 다만, 오프닝들(407a', 407b', 407d)의 형태에서 상기 제 1 실시예의 패드마스크와 달리 드레인 패드를 형성하기 위한 넓혀진 부분을 가지지 않는다. 그 이외의 워드라인들(405)과 오프닝들(407a', 407b', 407d)의 위치는 제 1 실시예의 패드마스크와 동일하다.
상술한 것과 같이 본 발명에 따르면, 기존의 사선형 6F2 셀 구조와 달리 수평축 및 수직축 방향의 막대형 6F2 셀 구조를 가지기 때문에 레티클 제작시 세그먼 트 분할에 따른 드로잉 시간에 비해 드로잉 시간을 현저히 감소시킬 수 있고, 세그먼트로 구성된 사선형 셀 구조에 비해 패턴 수정의 여유도가 높다. 또한, 노광 공정에서 여타 공정에서 사용되는 어퍼쳐를 사용하는 조명계를 채택할 수 있기 때문에 사선형 셀 구조에 비해 사용 장비의 제한이 적다.
더 나아가서, 패턴의 장축이 서로 마주보지 않고, 1/2 피치만큼 어긋나게 배치되기 때문에 장축의 근접으로 인한 브릿지를 방지할 수 있다.

Claims (44)

  1. 장축 및 단축을 가지며 단축 방향의 길이가 최소선폭인 막대형 제 1 및 제 2 활성영역들을 포함하되,
    제 1 활성영역들은 단축 방향으로 최소선폭 간격으로 이격되어 배열되고,
    제 2 활성영역들은 단축 방향으로 최소선폭 간격으로 이격되어 배열되되, 상기 제 1 활성영역들로 부터 장축방향으로 최소선폭 간격으로 이격되어 배치되고 단축방향으로 상기 제 1 활성영역들에 대해 1/2 피치 이동하여 배치된 것을 특징으로 하는 반도체 기억 소자.
  2. 제 1 항에 있어서,
    상기 제 1 및 제 2 활성영역들은 인접한 활성영역들과 각 축 방향으로 최소선폭만큼 이격된 것을 특징으로 하는 반도체 기억 소자.
  3. 제 1 항에 있어서,
    상기 제 1 및 제 2 활성영역들의 장축 방향의 길이는 최소선폭의 5배인 것을 특징으로 하는 반도체 기억 소자.
  4. 제 1 항에 있어서,
    상기 제 1 활성영역들 또는 상기 제 2 활성영역들의 상부를 가로지르는 워드라인 쌍을 더 포함하되,
    상기 워드라인 쌍은 그 하부의 활성영역을 세 영역으로 분할하는 것을 특징으로 하는 반도체 기억 소자.
  5. 제 4 항에 있어서,
    상기 워드라인 쌍은 최소선폭의 워드라인으로 구성된 것을 특징으로 하는 반도체 기억 소자.
  6. 제 4 항에 있어서,
    상기 워드라인 쌍에 의해 분할된 영역은 상기 활성영역의 장축방향의 길이가 최소선폭인 것을 특징으로 하는 반도체 기억 소자.
  7. 제 1 항에 있어서,
    상기 제 1 활성영역 및 상기 제 2 활성영역에 번갈아 접속된 복수개의 비트라인을 더 포함하는 것을 특징으로 하는 반도체 기억 소자.
  8. 제 7 항에 있어서,
    상기 비트 라인은 복수개의 제 1 활성영역들과, 상기 제 1 활성영역들로 부터 일 방향으로 1/2 피치만큼 이동되어 배치된 복수개의 제 2 활성영역들에 번갈아 접속된 것을 특징으로 하는 반도체 기억 소자.
  9. 제 7 항에 있어서,
    상기 비트 라인은 인접한 한쌍의 제 1 활성영역들 사이와, 상기 제 1 활성영역들로 부터 일 방향으로 1/2 피치만큼 이동되어 배치된 한쌍의 제 2 활성영역들 사이에 배치된 것을 특징으로 하는 반도체 기억 소자.
  10. 제 9 항에 있어서,
    상기 워드라인 쌍을 이루는 워드라인들 사이의 분할된 활성영역에 접속되되 일방향으로 신장되어 상기 비트라인과 중첩된 드레인 패드를 더 포함하되,
    상기 비트 라인은 상기 드레인 패드를 통하여 상기 제 1 및 제 2 활성영역들에 접속된 것을 특징으로 하는 반도체 기억 소자.
  11. 제 8 항에 있어서,
    상기 비트 라인은 상기 제 1 활성영역의 상부를 일 방향으로 비스듬하게 가로지르고, 제 2 활성영역의 상부를 타 방향으로 비스듬하게 가로지르는 지그재그 형태로 배치된 것을 특징으로 하는 반도체 기억 소자.
  12. 제 1 항에 있어서,
    상기 제 1 및 제 2 활성영역들은 인접한 활성영역들과 각 축 방향으로 최소선폭만큼 이격되고, 상기 제 1 및 제 2 활성영역들의 장축 방향의 길이는 최소선폭의 5배인 것을 특징으로 하는 반도체 기억 소자.
  13. 제 12 항에 있어서,
    상기 제 1 활성영역들 또는 상기 제 2 활성영역들의 상부를 가로질러, 그 하부의 활성영역을 세 영역으로 분할하는 워드라인 쌍; 및
    상기 워드라인 쌍의 상부를 가로지르고, 상기 제 1 활성영역 및 상기 제 2 활성영역에 번갈아 접속된 복수개의 비트라인을 더 포함하되,
    상기 비트라인은 상기 워드라인 쌍을 이루는 워드라인들 사이의 분할된 활성영역에 접속된 것을 특징으로 하는 반도체 기억 소자.
  14. 제 13 항에 있어서,
    상기 활성영역들의 분할된 영역과 상기 워드라인은 각각 상기 활성영역의 장축 방향으로 최소선폭을 가지는 것을 특징으로 하는 반도체 기억 소자.
  15. 제 13 항에 있어서,
    상기 워드라인 쌍 양측의 분할된 활성영역들에 각각 접속된 정보저장 소자(data storage device)를 더 포함하는 반도체 기억 소자.
  16. 제 15 항에 있어서,
    상기 제 1 및 제 2 활성영역들에 각각 접속된 소오스 패드;및
    상기 소오스 패드와 상기 정보 저장 소자 사이에 개재되고, 일부분이 상기 워드라인 상부에 중첩된 버퍼 전극을 더 포함하되,
    상기 정보저장 소자는 상기 소오스 패드 및 상기 버퍼 전극을 통하여 제 1 또는 제 2 활성영역들에 접속된 것을 특징으로 하는 반도체 기억 소자.
  17. 제 16 항에 있어서,
    상기 정보저장 소자는 상기 소오스 패드 상부에 중첩되되, 일방향으로 신장되어 상기 워드라인 상부에 중첩된 것을 특징으로 하는 반도체 기억 소자.
  18. 제 16 항에 있어서,
    상기 정보저장 소자는 상기 워드라인 상부에 중첩된 측벽을 가지고, 상기 워드라인 상부에 중첩된 측벽에 대향하는 측벽은 상기 제 1 또는 제 2 활성영역에 중첩된 것을 특징으로 하는 반도체 기억 소자.
  19. 제 15 항에 있어서,
    상기 정보저장 소자들은 상기 활성영역의 단축방향으로 최소선폭만큼 이격된 것을 특징으로 하는 반도체 기억 소자.
  20. 장축 및 단축을 가지며 단축 방향의 길이는 최소선폭이고, 단축 방향으로 최소선폭 간격으로 이격되어 배열된 복수개의 막대형 제 1 활성영역들;
    장축 및 단축을 가지며 단축 방향의 길이는 최소선폭이고, 단축 방향으로 최소 선폭 간격으로 이격되어 배열되되, 제 1 활성영역들로 부터 장축방향으로 최소 선폭 간격으로 이격되고 단축방향으로 상기 제 1 활성영역들에 대해 1/2 피치 이동하여 배치된 제 2 활성영역들;
    상기 제 1 활성영역들 또는 상기 제 2 활성영역들의 상부를 가로지르며 그 하부의 활성영역을 세 영역으로 분할하는 워드라인 쌍; 및
    상기 제 1 활성영역과 상기 제 1 활성영역에 번갈아 접속된 복수개의 비트라인을 포함하되, 상기 비트 라인은 인접한 한쌍의 제 1 활성영역들 사이와, 상기 제 1 활성영역들로 부터 일 방향으로 1/2 피치만큼 이동되어 배치된 한쌍의 제 2 활성영역들 사이에 배치된 것을 특징으로 하는 반도체 기억 소자.
  21. 제 20 항에 있어서,
    상기 제 1 및 제 2 활성영역들은 인접한 활성영역들과 각 축 방향으로 최소선폭만큼 이격되고, 상기 제 1 및 제 2 활성영역들의 장축 방향의 길이는 최소선폭의 5배인 것을 특징으로 하는 반도체 기억 소자.
  22. 제 20 항에 있어서,
    상기 워드라인 쌍은 최소선폭을 가지는 워드라인으로 구성되고, 상기 워드라인 쌍에 의해 분할된 영역은 상기 활성영역의 장축방향으로 최소선폭을 가지는 것을 특징으로 하는 반도체 기억 소자.
  23. 제 20 항에 있어서,
    상기 워드라인 쌍을 이루는 워드라인들 사이의 분할된 활성영역에 접속되되 일방향으로 신장되어 상기 비트라인에 중첩된 드레인 패드를 더 포함하되,
    상기 비트 라인은 상기 드레인 패드를 통하여 상기 제 1 및 제 2 활성영역들에 접속된 것을 특징으로 하는 반도체 기억 소자.
  24. 제 20 항에 있어서,
    상기 워드라인 쌍 양측의 분할된 활성영역들에 각각 접속된 정보저장 소자(data storage device)를 더 포함하는 반도체 기억 소자.
  25. 제 24 항에 있어서,
    상기 제 1 및 제 2 활성영역들에 각각 접속된 소오스 패드;및
    상기 소오스 패드와 상기 정보 저장 소자 사이에 개재되고, 일부분이 상기 워드라인 상부에 중첩된 버퍼 전극을 더 포함하되,
    상기 정보저장 소자는 상기 소오스 패드 및 상기 버퍼 전극을 통하여 제 1 및 제 2 활성영역들에 접속된 것을 특징으로 하는 반도체 기억 소자.
  26. 제 25 항에 있어서,
    상기 정보저장 소자는 상기 소오스 패드 상부에 중첩되되, 일방향으로 신장되어 상기 워드라인 상부에 중첩된 것을 특징으로 하는 반도체 기억 소자.
  27. 제 25 항에 있어서,
    상기 정보저장 소자는 상기 워드라인 상부에 중첩된 측벽을 가지고, 상기 워드라인 상부에 중첩된 측벽에 대향하는 측벽은 상기 제 1 또는 제 2 활성영역에 중첩된 것을 특징으로 하는 반도체 기억 소자.
  28. 제 24 항에 있어서,
    상기 정보저장 소자들 상기 활성영역의 단축 방향으로 최소선폭만큼 이격된 것을 특징으로 하는 반도체 기억 소자.
  29. 장축 및 단축을 가지며 단축방향의 길이가 최소선폭이고 단축 방향으로 최소선폭 간격으로 이격되어 배열된 복수개의 막대형 제 2 활성영역들;
    장축 및 단축을 가지며 단축방향의 길이가 최소선폭이고 단축 방향으로 일정간격 이격되어 배열되되, 제 1 활성영역들로 부터 장축방향으로 최소선폭 간격으로 이격되고 단축방향으로 상기 제 1 활성영역들에 대해 1/2 피치 이동하여 배치된 제 2 활성영역들;
    상기 제 1 활성영역들 또는 상기 제 2 활성영역들의 상부를 가로지르며 그 하부의 활성영역을 세 영역으로 분할하는 워드라인 쌍; 및
    상기 제 1 활성영역과 상기 제 1 활성영역에 번갈아 접속된 복수개의 비트라인을 포함하되, 상기 비트 라인은 상기 제 1 활성영역의 상부를 일 방향으로 비스듬하게 가로지르고, 제 2 활성영역의 상부를 타 방향으로 비스듬하게 가로지르는 지그재그 형태로 배치된 것을 특징으로 하는 반도체 기억 소자.
  30. 제 29 항에 있어서,
    상기 제 1 및 제 2 활성영역들은 인접한 활성영역들과 각 축 방향으로 최소선폭만큼 이격되고, 상기 제 1 및 제 2 활성영역들의 장축 방향의 길이는 최소선폭의 5배인 것을 특징으로 하는 반도체 기억 소자.
  31. 제 29 항에 있어서,
    상기 워드라인 쌍은 최소선폭을 가지는 워드라인으로 구성되고, 상기 워드라인 쌍에 의해 분할된 영역은 상기 활성영역의 장축방향으로 최소선폭을 가지는 것을 특징으로 하는 반도체 기억 소자.
  32. 제 29 항에 있어서,
    상기 워드라인 쌍을 이루는 워드라인들 사이의 분할된 활성영역에 접속된 드레인 패드를 더 포함하되,
    상기 비트 라인은 상기 드레인 패드를 통하여 상기 제 1 및 제 3 활성영역들에 접속된 것을 특징으로 하는 반도체 기억 소자.
  33. 제 29 항에 있어서,
    상기 워드라인 쌍 양측의 분할된 활성영역들에 각각 접속된 정보저장 소자(data storage device)를 더 포함하는 반도체 기억 소자.
  34. 제 33 항에 있어서,
    상기 제 1 및 제 2 활성영역들에 각각 접속된 소오스 패드;및
    상기 소오스 패드와 상기 정보 저장 소자 사이에 개재되고, 일부분이 상기 워드라인 상부에 중첩된 버퍼 전극을 더 포함하되,
    상기 정보저장 소자는 상기 소오스 패드 및 상기 버퍼 전극을 통하여 제 1 및 제 2 활성영역들에 접속된 것을 특징으로 하는 반도체 기억 소자.
  35. 제 34 항에 있어서,
    상기 정보저장 소자는 상기 소오스 패드 상부에 중첩되되, 일방향으로 신장되어 상기 워드라인 상부에 중첩된 것을 특징으로 하는 반도체 기억 소자.
  36. 제 34 항에 있어서,
    상기 정보저장 소자는 상기 워드라인 상부에 중첩된 측벽을 가지고, 상기 워드라인 상부에 중첩된 측벽에 대향하는 측벽은 상기 제 1 또는 제 2 활성영역에 중첩된 것을 특징으로 하는 반도체 기억 소자.
  37. 제 33 항에 있어서,
    상기 정보저장 소자는 상기 활성영역의 단축방향으로 최소선폭만큼 이격된 것을 특징으로 하는 반도체 기억 소자.
  38. 반도체 기판에 소자분리막을 형성하여 장축 및 단축을 가지며 단축방향의 길이는 최소선폭이고 단축 방향으로 최소선폭 간격으로 이격되어 배열된 복수개의 막대형 제 1 활성영역들과, 장축 및 단축을 가지며 단축방향의 길이는 최소선폭이고 단축 방향으로 최소선폭 간격으로 이격되어 배열되되, 제 1 활성영역들로 부터 장축방향으로 최소선폭 간격으로 이격되고 단축방향으로 상기 제 1 활성영역들에 대해 1/2 피치 이동하여 배치된 제 2 활성영역들을 한정하는 단계;
    상기 제 1 활성영역들 또는 상기 제 2 활성영역들의 상부를 가로지르며 그 하부의 활성영역을 세 영역으로 분할하는 복수개의 워드라인 쌍을 형성하는 단계;
    상기 제 1 활성영역과 상기 제 2 활성영역에 번갈아 접속된 복수개의 비트라인을 형성하는 단계; 및
    상기 워드라인 쌍의 양측에 분할된 활성영역에 각각 접속된 복수개의 정보 저장 소자를 형성하는 단계를 포함하을 포함하는 반도체 기억 소자 제조 방법.
  39. 제 38 항에 있어서,
    상기 워드라인 쌍이 형성된 기판의 전면에 제 1 층간절연막을 형성하는 단계; 및
    상기 제 1 층간절연막을 관통하여 상기 워드라인 쌍을 구성하는 워드라인들 사이의 분할된 활성영역에 접속된 드레인 패드와, 상기 워드라인 쌍의 양측의 분할된 활성영역에 각각 접속된 소오스 패드를 형성하는 단계를 더 포함하는 반도체 기억 소자 제조 방법.
  40. 제 39 항에 있어서,
    상기 드레인 패드는 일 방향으로 신장되어 상기 소자분리막 상부에 중첩되도록 형성하는 것을 특징으로 하는 반도체 기억 소자 제조 방법.
  41. 제 40 항에 있어서,
    상기 드레인 패드 및 상기 소오스 패드가 형성된 기판의 전면에 제 2 층간절연막을 형성하는 단계를 더 포함하고,
    상기 비트 라인은 인접한 한쌍의 제 1 활성영역들 사이와, 상기 제 1 활성영역들로 부터 일 방향으로 1/2 피치만큼 이동되어 배치된 한쌍의 제 2 활성영역들 사이에 배치하고, 상기 제 2 층간절연막을 관통하여 상기 드레인 패드에 접속시키는 것을 특징으로 하는 반도체 기억 소자 제조 방법.
  42. 제 41 항에 있어서,
    상기 비트라인이 형성된 기판의 전면에 제 3 층간절연막을 형성하는 단계; 및
    상기 제 3 층간절연막, 상기 제 2 층간절연막을 순차적으로 관통하여 상기 소오스 패드에 접속된 정보 저장 소자를 형성하는 단계를 더 포함하는 반도체 기억 소자 제조 방법.
  43. 제 39 항에 있어서,
    상기 드레인 패드 및 상기 소오스 패드가 형성된 기판의 전면에 제 2 층간절연막을 형성하는 단계를 더 포함하고,
    상기 비트 라인은 상기 제 1 활성영역의 상부를 일 방향으로 비스듬하게 가로지르고, 제 2 활성영역의 상부를 타 방향으로 비스듬하게 가로지르는 지그재그 형태로 배치하고, 상기 제 2 층간절연막을 관통하여 상기 드레인 패드에 접속시키는 것을 특징으로 하는 반도체 기억 소자 제조 방법.
  44. 제 43 항에 있어서,
    상기 비트라인이 형성된 기판의 전면에 제 3 층간절연막을 형성하는 단계; 및
    상기 제 3 층간절연막, 상기 제 2 층간절연막을 순차적으로 관통하여 상기 소오스 패드에 접속된 정보 저장 소자를 형성하는 단계를 더 포함하는 반도체 기억 소자 제조 방법.
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