JP2515037B2 - 半導体メモリ - Google Patents
半導体メモリInfo
- Publication number
- JP2515037B2 JP2515037B2 JP2123583A JP12358390A JP2515037B2 JP 2515037 B2 JP2515037 B2 JP 2515037B2 JP 2123583 A JP2123583 A JP 2123583A JP 12358390 A JP12358390 A JP 12358390A JP 2515037 B2 JP2515037 B2 JP 2515037B2
- Authority
- JP
- Japan
- Prior art keywords
- node electrode
- active region
- bit line
- cell
- quadrangle
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】 （イ）産業上の利用分野 本発明は、半導体メモリに関するものである。こと
に、この発明は、スタックト型メモリキャパシタを備え
たMOS型ダイナミックメモリに関するものである。
に、この発明は、スタックト型メモリキャパシタを備え
たMOS型ダイナミックメモリに関するものである。
（ロ）従来の技術 LSIメモリの高集積化とともに、セル容量を確保する
ために、半導体素子の表面段差を３次元的に利用するス
タックト型メモリキャパシタが開発され、実用化されつ
つある。
ために、半導体素子の表面段差を３次元的に利用するス
タックト型メモリキャパシタが開発され、実用化されつ
つある。
さて、折り返しビット線方式でのスタックト型キャパ
シタレイアウト例を第２図に示す。
シタレイアウト例を第２図に示す。
第２図において、スタックト型キャパシタは、活性領
域21およびその活性領域の長手方向（図示Ｃで示す矢印
方向）に直角な方向（図示Ｄで示す矢印方向）に延設さ
れたワード線（トランスファーゲート）22を有する半導
体基板上に、ノード電極用コンタクト23およびノード電
極24をそれぞれ１つずつ含み、かつビット線コンタクト
領域25a〜25eおよび活性領域21をそれぞれ半分ずつ、少
なくとも含んで１単位（１セル）とする複数のセル26〜
30が各々Ｃ方向に沿って配列され、 さらに、Ｄ方向に隣接するセル間、例えば、符号26,2
7で示すセル間や符号28,29で示すセル間では、となりあ
うこれらセル26,27,28,29のビット線コンタクト領域25
a,25bや25c,25dがＤ方向に平行な同一線上に配設され、 しかも、ノード電極24の投影形状がノード電極として
適合する四角形の形状を有する。
域21およびその活性領域の長手方向（図示Ｃで示す矢印
方向）に直角な方向（図示Ｄで示す矢印方向）に延設さ
れたワード線（トランスファーゲート）22を有する半導
体基板上に、ノード電極用コンタクト23およびノード電
極24をそれぞれ１つずつ含み、かつビット線コンタクト
領域25a〜25eおよび活性領域21をそれぞれ半分ずつ、少
なくとも含んで１単位（１セル）とする複数のセル26〜
30が各々Ｃ方向に沿って配列され、 さらに、Ｄ方向に隣接するセル間、例えば、符号26,2
7で示すセル間や符号28,29で示すセル間では、となりあ
うこれらセル26,27,28,29のビット線コンタクト領域25
a,25bや25c,25dがＤ方向に平行な同一線上に配設され、 しかも、ノード電極24の投影形状がノード電極として
適合する四角形の形状を有する。
更に、１セルのサイズは、Ｃ方向に６μm,D方向に２
μｍの大きさを有する。
μｍの大きさを有する。
通常、折り返しビツト線方式では、ノード電極24の短
片方向（Ｄ方向）はデザインルールで規定されるノード
電極24,24間の最小寸法に設定され、そのため、自動的
に、各層とのオーバーラップにより、ノード電極24の投
影最大面積がきまる。なお、36はプレート電極をきめる
レイアウト層である。
片方向（Ｄ方向）はデザインルールで規定されるノード
電極24,24間の最小寸法に設定され、そのため、自動的
に、各層とのオーバーラップにより、ノード電極24の投
影最大面積がきまる。なお、36はプレート電極をきめる
レイアウト層である。
（ハ）発明が解決しようとする課題 しかし、上記セルレイアウト（折り返しビット線方
式）では、各層とのオーバーラップにより、ノード電極
の投影面積が決まるため、セルサイズが決まれば、セル
容量が決定する。
式）では、各層とのオーバーラップにより、ノード電極
の投影面積が決まるため、セルサイズが決まれば、セル
容量が決定する。
従って、LSIメモリの高集積化がすすむにつれ、セル
サイズが縮小され、セル容量の確保が難しくなってくる
という問題点があった。
サイズが縮小され、セル容量の確保が難しくなってくる
という問題点があった。
（ニ）課題を解決するための手段及び作用 この発明は、活性領域およびその活性領域の長手方向
に直角な方向に延設されたワード線を有する半導体基板
上に、ノード電極用コンタクトおよびノード電極をそれ
ぞれ１つずつ含み、かつビット線コンタクト領域および
活性領域をそれぞれ半分ずつ、少なくとも含んで１単位
とする複数のセルが各々上記長手方向に沿って配列さ
れ、さらに、ワード線の延設方向に隣接するセル間で
は、となり合うビット線のそれぞれのビット線コンタク
ト領域が上記長手方向に1/4単位ずれて相互配置され、
しかも、ノード電極の投影形状が実質的にノード電極と
して適合する四角形よりも多角で、少なくとも内角の１
つが鈍角に設定され、それによって四角形よりも実質的
に大きな投影面積を有する多角形である半導体メモリで
ある。
に直角な方向に延設されたワード線を有する半導体基板
上に、ノード電極用コンタクトおよびノード電極をそれ
ぞれ１つずつ含み、かつビット線コンタクト領域および
活性領域をそれぞれ半分ずつ、少なくとも含んで１単位
とする複数のセルが各々上記長手方向に沿って配列さ
れ、さらに、ワード線の延設方向に隣接するセル間で
は、となり合うビット線のそれぞれのビット線コンタク
ト領域が上記長手方向に1/4単位ずれて相互配置され、
しかも、ノード電極の投影形状が実質的にノード電極と
して適合する四角形よりも多角で、少なくとも内角の１
つが鈍角に設定され、それによって四角形よりも実質的
に大きな投影面積を有する多角形である半導体メモリで
ある。
すなわち、この発明は、ワード線の延設方向に沿っ
て、となり合うビット線のビット線コンタクトを、活性
領域の長手方向に沿う方向に沿う１セル長の1/4の長さ
分だけずらせて相互配置するとともに、各セルのノード
電極を、四角形では無く、少なくとも１つの内角が鈍角
となるような多角形の投影形状に設定し、それによって
同一セルサイズで折り返しビット線方式より大きなセル
容量を確保できる。
て、となり合うビット線のビット線コンタクトを、活性
領域の長手方向に沿う方向に沿う１セル長の1/4の長さ
分だけずらせて相互配置するとともに、各セルのノード
電極を、四角形では無く、少なくとも１つの内角が鈍角
となるような多角形の投影形状に設定し、それによって
同一セルサイズで折り返しビット線方式より大きなセル
容量を確保できる。
この発明において、ノード電極が四角形よりも実質的
に大きな投影面積を有する多角形とは、例えば、第２図
に示すように、Ｃ方向に沿う長辺からなる長方形の投影
形状を有する従来のノード電極と、第１図に示す本実施
例の多角形のノード電極の投影形状とを比較すると、多
角形が、上記四角形と同じ長さの長辺ｌの１つとこれに
直角に交わる、四角形と同じ長さの短辺ｍの１つとを有
し、さらに、残りの４辺を有し、しかもその４辺によっ
て作られる内角うち、α，βで示す内角が鈍角に設定さ
れ、それによって第２図に示す四角形よりも約９％大き
な面積を有する６角形であることを意味する。
に大きな投影面積を有する多角形とは、例えば、第２図
に示すように、Ｃ方向に沿う長辺からなる長方形の投影
形状を有する従来のノード電極と、第１図に示す本実施
例の多角形のノード電極の投影形状とを比較すると、多
角形が、上記四角形と同じ長さの長辺ｌの１つとこれに
直角に交わる、四角形と同じ長さの短辺ｍの１つとを有
し、さらに、残りの４辺を有し、しかもその４辺によっ
て作られる内角うち、α，βで示す内角が鈍角に設定さ
れ、それによって第２図に示す四角形よりも約９％大き
な面積を有する６角形であることを意味する。
（ホ）実施例 以下、図に示す実施例にもとづいてこの発明を詳述す
る。なお、これによってこの発明は限定を受けるもので
はない。
る。なお、これによってこの発明は限定を受けるもので
はない。
第１図において、スタックト型キャパシタは、活性領
域１およびその活性領域の長手方向（図示Ａで示す矢印
方向）に直角な方向（図示Ｂで示す矢印方向）に延設さ
れたワード線（トランスファーゲート）２を有する半導
体基板上に、ノード電極用コンタクト３およびノード電
極４をそれぞれ１つずつ含み、かつビット線コンタクト
領域5a〜5eおよび活性領域１をそれぞれ半分ずつ、少な
くとも含んで１単位（１セル）とする複数のセル16〜20
が各々Ａ方向に沿って配列され、 さらに、Ｂ方向に隣接するセル間、例えば、符号16,1
7で示すセル間や符号18,19で示すセル間では、となりあ
うこれらセル16,17や18,19のビット線コンタクト領域5
a,5bや5c,5dがＡ方向に1/4単位ずれて相互配置され、 しかも、ノード電極４の投影形状が四角形よりも多角
形の６角形で、例えば、セル17に示すように、内角α，
βが鈍角に設定されている。
域１およびその活性領域の長手方向（図示Ａで示す矢印
方向）に直角な方向（図示Ｂで示す矢印方向）に延設さ
れたワード線（トランスファーゲート）２を有する半導
体基板上に、ノード電極用コンタクト３およびノード電
極４をそれぞれ１つずつ含み、かつビット線コンタクト
領域5a〜5eおよび活性領域１をそれぞれ半分ずつ、少な
くとも含んで１単位（１セル）とする複数のセル16〜20
が各々Ａ方向に沿って配列され、 さらに、Ｂ方向に隣接するセル間、例えば、符号16,1
7で示すセル間や符号18,19で示すセル間では、となりあ
うこれらセル16,17や18,19のビット線コンタクト領域5
a,5bや5c,5dがＡ方向に1/4単位ずれて相互配置され、 しかも、ノード電極４の投影形状が四角形よりも多角
形の６角形で、例えば、セル17に示すように、内角α，
βが鈍角に設定されている。
更に、１セルのサイズはＡ方向に６μm,B方向に２μ
ｍの大きさを有する。
ｍの大きさを有する。
この実施例のものは上記構成を有するから、従来の１
セルと同一セルサイズ（２μｍ×６μｍ）でのノード電
極の投影面積を、本実施例の６角形の方が従来の四角形
よりも約９％大きく設定でき、従って、セル容量に関し
ては、約９％大きくセル容量を確保できる。
セルと同一セルサイズ（２μｍ×６μｍ）でのノード電
極の投影面積を、本実施例の６角形の方が従来の四角形
よりも約９％大きく設定でき、従って、セル容量に関し
ては、約９％大きくセル容量を確保できる。
（ヘ）発明の効果 以上のようにこの発明によれば、となりあうビット線
のビット線コンタクトを1/4セルづつ配置し、ノード電
極の投影形状が四角形でなく、多角形のノード電極の投
影形状をもつことにより、同一セルサイズで折り返しビ
ット線方式より、より大きなセル容量を確保することが
できる効果がある。
のビット線コンタクトを1/4セルづつ配置し、ノード電
極の投影形状が四角形でなく、多角形のノード電極の投
影形状をもつことにより、同一セルサイズで折り返しビ
ット線方式より、より大きなセル容量を確保することが
できる効果がある。
第１図はこの発明の一実施例によるスタックト型キャパ
シタのレイアウトを示す構成説明図、 第２図は折り返しビット線方式での従来例のスタックト
型キャパシタのレイアウトを示す構成説明図である。 １……活性領域をきめるレイアウト層、 ２……トランスファーゲートをきめるレイアウト層、 ３……ノード電極用コンタクトをきめるレイアウト層、 ４……ノード電極をきめるレイアウト層、 5a,5b,5c,5d,5e……ビット線コンタクトをきめるレイア
ウト層、 16,17,18,19,20……セル。
シタのレイアウトを示す構成説明図、 第２図は折り返しビット線方式での従来例のスタックト
型キャパシタのレイアウトを示す構成説明図である。 １……活性領域をきめるレイアウト層、 ２……トランスファーゲートをきめるレイアウト層、 ３……ノード電極用コンタクトをきめるレイアウト層、 ４……ノード電極をきめるレイアウト層、 5a,5b,5c,5d,5e……ビット線コンタクトをきめるレイア
ウト層、 16,17,18,19,20……セル。
Claims (1)
- 【請求項１】活性領域およびその活性領域の長手方向に
直角な方向に延設されたワード線を有する半導体基板上
に、ノード電極用コンタクトおよびノード電極をそれぞ
れ１つずつ含み、かつビット線コンタクト領域および活
性領域をそれぞれ半分ずつ、少なくとも含んで１単位と
する複数のセルが各々上記長手方向に沿って配列され、 さらに、ワード線の延設方向に隣接するセル間では、と
なり合うビット線のそれぞれのビット線コンタクト領域
が上記長手方向に1/4単位ずれて相互配置され、 しかも、ノード電極の投影形状が実質的にノード電極と
して適合する四角形よりも多角で、少なくとも内角の１
つが鈍角に設定され、それによって四角形よりも実質的
に大きな投影面積を有する多角形である半導体メモリ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2123583A JP2515037B2 (ja) | 1990-05-14 | 1990-05-14 | 半導体メモリ |
| US07/699,348 US5309386A (en) | 1990-05-14 | 1991-05-13 | Semiconductor memory with enhanced capacity |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2123583A JP2515037B2 (ja) | 1990-05-14 | 1990-05-14 | 半導体メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0423357A JPH0423357A (ja) | 1992-01-27 |
| JP2515037B2 true JP2515037B2 (ja) | 1996-07-10 |
Family
ID=14864185
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2123583A Expired - Lifetime JP2515037B2 (ja) | 1990-05-14 | 1990-05-14 | 半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2515037B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW318281B (ja) * | 1994-08-30 | 1997-10-21 | Mitsubishi Electric Corp |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5140389A (en) | 1988-01-08 | 1992-08-18 | Hitachi, Ltd. | Semiconductor memory device having stacked capacitor cells |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61110459A (ja) * | 1984-11-02 | 1986-05-28 | Nippon Telegr & Teleph Corp <Ntt> | 半導体メモリ |
| JPH0834258B2 (ja) * | 1987-09-30 | 1996-03-29 | 日本電気株式会社 | 不揮発性半導体メモリ |
| KR930002289B1 (ko) * | 1989-05-23 | 1993-03-29 | 가부시키가이샤 도시바 | 반도체 기억장치 |
| JPH03225955A (ja) * | 1990-01-31 | 1991-10-04 | Fujitsu Ltd | 半導体装置 |
-
1990
- 1990-05-14 JP JP2123583A patent/JP2515037B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5140389A (en) | 1988-01-08 | 1992-08-18 | Hitachi, Ltd. | Semiconductor memory device having stacked capacitor cells |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0423357A (ja) | 1992-01-27 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2792211B2 (ja) | 半導体記憶装置 | |
| US5332923A (en) | Semiconductor memory | |
| KR950010393B1 (ko) | 반도체 기억장치 | |
| US8013374B2 (en) | Semiconductor memory devices including offset bit lines | |
| US7375390B2 (en) | Semiconductor memory device having high electrical performance and mask and photolithography friendliness | |
| JPS61110459A (ja) | 半導体メモリ | |
| JPH03278573A (ja) | 半導体記憶装置 | |
| JP2000124331A (ja) | 半導体記憶装置 | |
| JPS636870A (ja) | 半導体装置 | |
| JPS61140170A (ja) | 半導体記憶装置 | |
| TWI732090B (zh) | 記憶體元件以及其操作方法 | |
| JPH08222706A (ja) | 半導体記憶装置 | |
| US5770874A (en) | High density semiconductor memory device | |
| JP3629123B2 (ja) | Ｄｒａｍセルアレイ及びｄｒａｍセルアレイの構成要素を配列する方法 | |
| JP2515037B2 (ja) | 半導体メモリ | |
| JP3247573B2 (ja) | ダイナミック型半導体記憶装置 | |
| JP2000133784A (ja) | 強誘電体メモリ装置 | |
| US7547936B2 (en) | Semiconductor memory devices including offset active regions | |
| JPH08293587A (ja) | 半導体記憶装置 | |
| JP3008892B2 (ja) | 半導体装置 | |
| JP2585183B2 (ja) | 半導体記憶装置 | |
| JPH0837241A (ja) | スタティック記憶セル | |
| JPH07202022A (ja) | 半導体記憶装置 | |
| JP2005223137A (ja) | 強誘電体メモリ装置 | |
| JP4018275B2 (ja) | 半導体メモリ装置のレイアウト構造 |