JP4257486B2 - Dramの電源制御装置 - Google Patents
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Description
【発明の属する技術分野】
本発明は、DRAMスタンバイ時の消費電流を低減する電源制御装置に関するものである。
【0002】
【従来の技術】
一般にDRAMのスタンバイ時には、外部クロック信号である/RAS、/CASをHレベルに固定し、ビット線のイコライズやデータバス、周辺回路の初期化を行っている。このスタンバイ時に電流を消費している主な回路は、ワード線電圧昇圧回路とバックバイアス降圧回路である。ワード線電圧やバックバイアスは、スタンバイ時でもセンサにより一定値を下回るとオシレータによってポンピングされて設定値が保持される。このため、スタンバイ時でもセンサやポンピングによって常に電流が消費している。また、プロセス欠陥により、メモリセル内部でワード線・ビット線間でショート等があった場合には、常に電源(VCC)とGND(VSS)との間で電流を消費している。
【0003】
【発明が解決しようとする課題】
ところで、携帯機器へのDRAMの需要が高まるにつれ、より低消費電流化が要求されることになるが、従来の技術では、スタンバイ時の消費電流を低減するためには、電源電圧を低下させる以外に方法がなく、この方法では実機での制御が非常に複雑となっていた。
【0004】
【課題を解決するための手段】
本発明に係るDRAMの電源制御装置は、所定の入力端子を通じてDRAMのEnable状態を検知したときLレベルの信号を出力し、入力端子を通じてDRAMのDisable 状態を検知したときは信号をHレベルに反転するモード検出回路と、外部電源と内部電源との間に並列に接続された一対のPチャネル・トランジスタからなる内部電源ドライバ回路と、モード検出回路からの信号がLレベルのとき内部電源ドライバ回路の一方のPチャネル・トランジスタをオンして、内部電源が外部電源の電圧と同じになるようにし、モード検出回路からの信号がHレベルに反転したときは他方のPチャネル・トランジスタを制御して、内部電源が外部電源の電圧より低くなるようにする内部電源基準回路とを備えたものである。
【0006】
【発明の実施の形態】
実施の形態1.
図1は本発明の実施の形態1に係るDRAMの電源制御装置の構成を示すブロック図、図2はDRAMの電源制御装置の動作を示す波形図、図3はモード検出回路の説明図、図4は内部電源基準回路及び内部電源ドライバ回路の説明図である。
【0007】
図1に示すDRAMの電源制御装置は、外部電源VCCが印加された電源端子1とGND端子2との間に挿入され、スタンバイモード端子3がHレベルのとき(Enable状態)、LレベルのDisable 信号を出力し、スタンバイモード端子3がLレベルになったときは(Disable状態) 、そのDisable信号 をHレベルに反転するモード検出回路4と、このモード検出回路4に並列に接続され、LレベルのDisable信号 が入力されたとき第1ドライバ制御信号をLレベルに、第2ドライバ制御信号をHレベルにし、HレベルのDisable信号 が入力されたときは第1ドライバ制御信号をHレベルに反転し、第2ドライバ制御信号のレベルを制御する内部電源基準回路5と、Enable時は、Lレベルの第1ドライバ制御信号によりPch-Tr6bがオン、Hレベルの第2ドライバ制御信号によりPch-Tr6aがオフし、外部電源VCCを内部電源IVCとして周辺回路21、メモリセル22、内部電圧回路23にそれぞれ供給し、Disable 時は、Hレベルの第1ドライバ制御信号によりPch-Tr6bがオフ、第2ドライバ制御信号のレベルに応じてPch-Tr6aがオンし、外部電圧VCCより低い内部電源IVC1を周辺回路21、メモリセル22、内部電圧回路23にそれぞれ供給する内部電源ドライバ回路6とから構成されている。
【0008】
スタンバイモード端子3がHレベルになるときはDRAMの通常動作時(Enable状態)であり、スタンバイモード端子3がLレベルになるときは、DRAMが動作を停止しているときや、メモリセル12の情報を記憶しておく必要がない状態(Disable状態) である。
【0009】
前述したモード検出回路4は、図3に示すように、入力保護回路41と、入力初段回路42と、第1インバータ43及び第2インバータ44とから構成されている。
入力保護回路41は、ドレインが入力側のスタンバイモード端子3に、ゲート及びソースがGND側にそれぞれ接続されたNch-Tr41aと、一端がスタンバイモード端子3側に、他端が本回路41の出力側にそれぞれ接続された抵抗素子41bと、ドレインが抵抗素子41bの他端側に、ゲート及びソースがGND側(VSS)にそれぞれ接続されたNch-Tr41cとからなっている。
【0010】
入力初段回路42は、ドレインが外部電源VCC側に、ゲートが入力保護回路41の出力側に、ソースが本回路42の出力側にそれぞれ接続されたPch-Tr42aと、ゲートが外部電源VCC側に接続され、ドレインが本回路42の出力側に接続されたNch-Tr42bと、ゲートが入力保護回路41の出力側に接続され、Nch-Tr42bのソース及びGND間に挿入されたNch-Tr42cとからなり、スタンバイモード端子3がHレベルのときは(Enable状態)、Nch-Tr42b及びNch-Tr42cがオンして出力をLレベルにし、また、スタンバイモード端子3がLレベルのときは(Disable状態) 、Pch-Tr42aがオンして出力をHレベルに反転する。
【0011】
第1インバータ43は、ドレインが外部電源VCC側に、ゲートが入力初段回路42の出力側に、ソースが本インバータ43の出力側にそれぞれ接続されたPch-Tr43aと、ゲートが入力初段回路42の出力側に、ドレインが本インバータ43の出力側に、ソースがGND側にそれぞれ接続されたNch-Tr43bとからなり、入力初段回路42の出力がLレベルのときは(Enable状態)、Pch-Tr43aがオンして出力をHレベルにし、入力初段回路42の出力がHレベルのときは(Disable状態) 、Nch-Tr43bがオンして出力をLレベルに反転する。
【0012】
また、第2インバータ44は、ドレインが外部電源VCC側に、ゲートがインバータ43の出力側に、ソースが本インバータ44の出力側にそれぞれ接続されたPch-Tr44aと、ゲートがインバータ43の出力側に、ドレインが本インバータ44の出力側に、ソースがGND側にそれぞれ接続されたNch-Tr44bとからなり、第1インバータ43の出力がHレベルのとき(Enable状態)、Nch-Tr44bがオンしてLレベルのDisable 信号を出力し、第1インバータ43の出力がLレベルのときは(Disable状態) 、Pch-Tr44aがオンしてDisable 信号をHレベルに反転する。
【0013】
前記の内部電源基準回路5は、図4に示すように定電流源制御回路51と、基準電位回路52と、トリミング回路53と、IVC制御回路54と、第1及び第2インバータ55,56とから構成されている。
定電流源制御回路51は、抵抗素子51aとカレントミラー回路51bとから構成され、一対のNch-Trのゲート接続点NodeAに発生する定電流を出力する。基準電位回路52は、外部電源VCCから分岐して直列に接続された抵抗素子52a,52b,52cと、ドレインが抵抗素子52c側に、ゲートが抵抗素子52a,52bの接続点にそれぞれ接続されたNch-Tr52dと、ドレインがNch-Tr52dのソース側に、ゲートが外部電源VCC側に、ソースがGND側にそれぞれ接続されたNch-Tr52eと、ドレインが抵抗素子52b,52cの接続点に、ゲートがNch-Tr52dのドレイン側に、ソースがGND側にそれぞれ接続されたPch-Tr52fとから構成され、抵抗素子52b,52cの接続点NodeBに発生する基準電位を出力する。
【0014】
トリミング回路53は、定電流源制御回路51のNodeAに発生する定電流をバイアス用の電源とする差動増幅器53aと、ドレインが外部電源VCC側に、ゲートが差動増幅器53aの出力側にそれぞれ接続されたPch-Tr53bと、一端がPch-Tr53bのソース側に、他端がGND側にそれぞれ接続された抵抗素子53cとから構成され、基準電位回路52のNodeBに発生する基準電位と抵抗素子53cの任意の点を比較し、抵抗配分比により増幅された電位をPch-Tr53bと抵抗素子53cの接続点NodeCから出力する。
【0015】
IVC制御回路54は、定電流源制御回路51のNodeAに発生する定電流をバイアス用の電源とする差動増幅器54aと、トリミング回路53のNodeCとGND間に直列に接続されたPch-Tr及びMos-Trを有し、前記NodeCに発生する電位を1/2レベルにする第1半値回路54bと、内部電源IVCとGND間に直列に接続されたPch-Tr及びMos-Trを有し、前記内部電源IVCを1/2レベルにする第2半値回路54cとからなり、内部電源ドライバ回路6のPch-Tr6bがオンしたとき、第1半値回路54bの出力レベルよりも第2半値回路54cの出力レベルが十分に高くなるので、差動増幅器54aの出力からHレベルの第2ドライバ制御信号を内部電源ドライバ回路6に出力してPch-Tr6aをオフし、前記Pch-Tr6bがオフになったときは、周辺回路21の接合リーク、オフリーク等による自然放電後に、第1半値回路54bの出力レベルで決定される内部電源IVC1を得るべく第2ドライバ制御信号を差動増幅器54aより生成しPch-Tr6aを制御する。
【0016】
第1インバータ55は、ドレインが外部電源VCC側に、ゲートがモード検出回路4の出力側(Disable信号)にそれぞれ接続されたPch-Tr55aと、ドレインがPch-Tr55aのソース側に、ゲートがモード検出回路4の出力側に、ソースがGND側にそれぞれ接続されたNch-Tr55bとから構成され、モード検出回路4からのDisable 信号がLレベルのとき(Enable状態)、Pch-Tr55aがオンして出力(Pch-Tr55a及びNch-Tr55bの接続点)をHレベルにし、前記Disable 信号がHレベルのときは(Disable状態) 、Nch-Tr55bがオンしてその出力をLレベルに反転する。
【0017】
第2インバータ56は、ドレインが外部電源VCC側に、ゲートが第1インバータ55の出力側にそれぞれ接続されたPch-Tr56aと、ドレインがPch-Tr56aのソース側に、ゲートが第1インバータ55の出力側に、ソースがGND側にそれぞれ接続されたNch-Tr56bとから構成され、第1インバータ55の出力がHレベルのとき(Enable状態)、Nch-Tr56bがオンし、Lレベルの第1ドライバ制御信号を内部電源ドライバ回路6に出力してPch-Tr6bをオンし、第1インバータ55の出力がLレベルのときは(Disable状態) 、Pch-Tr56aがオンし、第1ドライバ制御信号をHレベルに反転して内部電源ドライバ回路6のPch-Tr6bをオフする。
【0018】
前述した内部電源ドライバ回路6は、同図4に示すように、ドレインが外部電源VCC側に、ゲートがIVC制御回路54の差動増幅器54aの出力側に、ソースが内部電源IVC側にそれぞれ接続されたPch-Tr6aと、ドレインが外部電源VCC側に、ゲートが第2インバータ56の出力側に、ソースが内部電源IVC側にそれぞれ接続されたPch-Tr6bとから構成されている。
【0019】
次に、実施の形態1の動作を図2に示す波形図を参照しながら説明する。
スタンバイモード端子3がHレベル(Enable状態)のときは(図2(a)参照)、モード検出回路4は、入力初段回路42及び2段のインバータ43,44によりLレベルのDisable 信号を生成し((b)参照)、内部電源基準回路5に出力する。この内部電源基準回路5は、LレベルのDisable 信号が入力されると、第1及び第2インバータ55,56によりLレベルの第1ドライバ制御信号が生成され((c)参照)、内部電源ドライバ6のPch-Tr6bをオンし、外部電源VCCを内部電源IVCとして周辺回路21,メモリセル22,内部電圧回路23にそれぞれ供給する((e)(f)参照)。この時、IVC制御回路54の第1半値回路54bの出力レベルよりも第2半値回路54cの出力レベルが十分に高くなるので、差動増幅器54aの出力(第2ドライバ制御信号)がHレベルとなり((d)参照)、内部電源ドライバ6のPch-Tr6aをオフする。
【0020】
また、スタンバイモード端子3がLレベル(Disable状態) になったときは(図2(a)参照)、モード検出回路4は、LレベルのDisable 信号をHレベルに反転し((b)参照)、内部電源基準回路5に出力する。内部電源基準回路5は、HレベルのDisable 信号が入力されたとき第1ドライバ制御信号をHレベルに反転し((c)参照)、内部電源ドライバ6のPch-Tr6bをオフする。一方、IVC制御回路54は、周辺回路21の接合リーク、オフリーク等による自然放電後に、第1半値回路54bの出力レベルで決定される内部電源IVC1を得るべく第2ドライバ制御信号を差動増幅器54aより生成し((d)参照)、内部電源ドライバ6のPch-Tr6aを制御する((e)(f)参照)。
【0021】
以上のように実施の形態1においては、スタンバイモード端子3がHレベルのとき(Enable状態)、Disable信号 をLレベルにし、スタンバイモード端子3がLレベルのときは(Disable状態) 、Disable信号 をHレベルに反転するモード検出回路4と、LレベルのDisable信号 が入力されたとき第1ドライバ制御信号をLレベルに、第2ドライバ制御信号をHレベルにし、HレベルのDisable信号 が入力されたときは第1ドライバ制御信号をHレベルに反転し、第2ドライバ制御信号のレベルを制御する内部電源基準回路5と、Enable時は、Lレベルの第1ドライバ制御信号によりPch-Tr6bがオン、Hレベルの第2ドライバ制御信号によりPch-Tr6aがオフし、外部電源VCCを内部電源IVCとして周辺回路21、メモリセル22、内部電圧回路23にそれぞれ供給し、Disable 時は、Hレベルの第1ドライバ制御信号によりPch-Tr6bがオフ、第2ドライバ制御信号のレベルに応じてPch-Tr6aがオンし、外部電圧VCCより低い内部電源IVC1を周辺回路21、メモリセル22、内部電圧回路23にそれぞれ供給する内部電源ドライバ回路6とを設けたので、外部電源VCCの電圧を変動させることなく、Disable時 のスタンバイ電流を低減することが可能になり、消費電力を抑えることができる。
【0022】
実施の形態2.
図5は本発明の実施の形態2に係るDRAMの電源制御装置の構成を示すブロック図、図6はDRAMの電源制御装置の動作を示す波形図、図7は内部電源基準回路及び内部電源ドライバ回路の説明図である。なお、図1、図3及び図4で説明した実施の形態1と同一又は相当部分には同じ符号を付し説明を省略する。
【0023】
図5に示すDRAMの電源制御装置は、前述したモード検出回路4と、このモード検出回路4からのDisable 信号がLレベルのとき(Enable状態)、外部電源VCC以上昇圧したHレベルの第1ドライバ制御信号を出力すると共に、Hレベルの第2ドライバ制御信号を出力し、Disable 信号がHレベルのときは(Disable状態) 、第1ドライバ制御信号をLレベルに反転すると共に、外部電源VCCより低い内部電源IVC1が得られるようレベルを制御した第2ドライバ制御信号を出力する内部電源基準回路7と、Hレベルの第1及び第2ドライバ制御信号が入力されたときNch-Tr8bがオン、Pch-Tr9aがオフし、外部電源VCCを内部電源IVC(=VCC)として周辺回路21、メモリセル22、内部電圧回路23にそれぞれ供給し、Lレベルの第1及び第2ドライバ制御信号が入力されたときはNch-Tr8bがオフ、Pch-Tr8aがオンし、外部電圧VCCより低い内部電源IVC1を周辺回路21、メモリセル22、内部電圧回路23にそれぞれ供給する内部電源ドライバ回路8とから構成されている。
【0024】
前述した内部電源基準回路7は、図7に示すように、昇圧回路9と、一対のNch-Trのゲート接続点NodeAに発生する定電流を出力する定電流源制御回路51と、抵抗素子52b,52cの接続点NodeBに発生する基準電位を出力する基準電位回路52と、基準電位回路52のNodeBに発生する基準電位と抵抗素子53cの任意の点を比較し、抵抗配分比により増幅された電位をPch-Tr53bと抵抗素子53cの接続点NodeCから出力するトリミング回路53と、Nch-Tr8bのオンにより内部電源IVCが外部電源VCCと同じレベルになったとき、第1半値回路54bの出力レベルよりも第2半値回路54cの出力レベルが高くなって差動増幅器54aの出力(第2ドライバ制御信号)がHレベルとなり、また、Nch-Tr8bがオフしたときは、第1半値回路54bの出力レベルに基づくLレベルの第2ドライバ制御信号が差動増幅器54aから出力されるIVC制御回路54とからなっている。
【0025】
前記の昇圧回路9は、第1インバータ91及び第2インバータ92と、リングオシレータ93と、チャージポンプ回路94とを備えている。
第1インバータ91は、ドレインが外部電源VCC側に、ゲートがモード検出回路4の出力側に、ソースが本インバータ91の出力側にそれぞれ接続されたPch-Tr91aと、ゲートがモード検出回路4の出力側に、ドレインがPch-Tr91aのソース側に、ソースがGND側(VSS)にそれぞれ接続されたNch-Tr91bとからなり、モード検出回路4のDisable 信号がLレベルのときは(Enable状態)、Pch-Tr91aがオンして出力をHレベルにし、Disable 信号がHレベルに反転したときは(Disable状態) 、Nch-Tr91bがオンして出力をLレベルに反転する。
【0026】
第2インバータ92は。ドレインが外部電源VCC側に、ゲートが第1インバータ91の出力側に、ソースが本インバータ92の出力側にそれぞれ接続されたPch-Tr92aと、ゲートが第1インバータ91の出力側に、ドレインがPch-Tr92aのソース側に、ソースがGND側(VSS)にそれぞれ接続されたNch-Tr92bとからなり、第1インバータ91の出力がHレベルのとき(Enable状態)、Nch-Tr92bがオンして出力をLレベルにし、第1インバータ92の出力がLレベルのときは(Disable状態) 、Pch-Tr92aがオンしてその出力をHレベルに反転する。
【0027】
リングオシレータ93は、第1インバータ91の出力とOSCとが入力されるNAND93aと、ゲートがNAND93aの出力側に、ドレインが外部電源VCC側に接続されたPch-Tr93bと、一端がPch-Tr93bのソース側に接続された抵抗素子93cと、ドレインが抵抗素子93cの他端側に、ゲートがNAND93aの出力側に、ソースがGND側(VSS)にそれぞれ接続されたNch-Tr93dと、一端がPch-Tr93bのソース側に、他端がGND側(VSS)にそれぞれ接続され、抵抗素子93cとで遅延回路を構成するMos-CAP 93eと、3段からなり、入力端がPch-Tr93bのソース側に、出力端がNAND93aの入力側に接続された3段のインバータ93fとから構成されている。
【0028】
このリングオシレータ93は、第1インバータ91の出力がHレベルになると(Enable状態)、OSC信号がHレベルからLレベルとなり、抵抗素子93cとMos-CAP 93eの遅延回路による遅延時間経過後にOSC信号がLレベルからHレベルになり、これを繰り返す。また、第1インバータ91の出力がLレベルに反転したときは(Disable状態) 、OSC信号のレベルがHレベルのままである。
【0029】
チャージポンプ回路94は、リングオシレータ93からのOSC信号が入力される第1インバータ94aと、一端(ソース・ドレイン)が第1インバータ94aの出力側に接続された昇圧用Mos-CAP 94bと、外部電源VCCと昇圧用Mos-CAP 94bとの間に挿入されたPULL UP及びCLUMP用のNch-Tr94cと、第1インバータ94aの出力側に設けられた第2インバータ94dと、一端(ソース・ドレイン)が第2インバータ94dの出力側に接続された昇圧用Mos-CAP 94eと、ドレインが外部電源VCC側に、ゲートがMos-CAP 94bの他端側(ゲート)に、ソースが昇圧用Mos-CAP 94eの他端側(ゲート)のNodeCに接続されたNch-Tr94fと、外部電源VCCと昇圧用Mos-CAP 94eの他端側(ゲート)のNodeCの間に挿入されたPULL UP及びCLUMP用のNch-Tr94gと、第2インバータ94dの出力側に設けられた第3インバータ94hと、第3インバータ94hの出力側に設けられたポンピング用Mos-CAP 94iと、PULL UP 用のNch-Trを有し、ドレインが外部電源VCCに、ゲートがNodeC側に、ソースがポンピング用Mos-CAP 94iの一端側(ゲート)のNodeAにそれぞれ接続されたNch-Tr94jと、ドレイン及びゲートがNodeA側に、ソースがNodeB側にそれぞれ接続されたNch-Tr94kと、リングオシレータ93の前段側に設けられた第2インバータ92の出力が入力される第4インバータ94mと、第1インバータ94a及び第4インバータ94mの各出力が入力されるNAND94nと、ドレインがNodeB側に、ゲートがNAND94nの出力側に、ソースが本回路94の出力側にそれぞれ接続されたPch-Tr94pと、ドレインがPch-Tr94pのソース側に、ゲートが前記第2インバータ92の出力側に、ソースがGND側(VSS)にそれぞれ接続されたNch-Tr94qとから構成されている。
【0030】
チャージポンプ回路94は、リングオシレータ93の出力のOSC信号がHレベルのとき、NodeCが外部電源以上(VCC+Vtn+α)となり、また第3インバータ94hの出力がLレベルになるため、NodeAがVCCレベルに、NodeBがVCC−Vtnレベルになるが、第1インバータ94aの出力がLレベルであるためPch-Tr94pがオフし、本回路94の出力がLレベルとなる。リングオシレータ93からのOSC信号がLレベルに反転したときは、NodeCがVCCとなり、第3インバータ94hの出力がLレベルからHレベルに反転するため、NodeAがVCCレベルからVCC+Vtn+αレベルに、、NodeBがVCC+αレベルになると共に、第1インバータ94aの出力がLレベルからHレベルに反転するためPch-Tr94pがオンし、本回路94の出力がVCC+αレベルとなり、第1ドライバ制御信号として出力する。前記OSC信号は前述したようにリングオシレータ93により一定周波数で発振するため、OSC信号がHレベルのときとHレベルのときの動作は繰り返し行われ、本回路94の出力が最終的にVCC+Vtn+αレベルとなる。
【0031】
LレベルのDisable 信号の入力によるリングオシレータ93のOSC信号がHレベルのときは、第2インバータ92の出力がHレベルであるため、Pch-Tr94pがオフし、Nch-Tr94qがオンし、本回路の出力がLレベルとなる。
【0032】
内部電源ドライバ回路8は、同図7に示すように、ドレインが外部電源VCCに、ゲートがIVC制御回路54の出力側に、ソースが内部電源IVC側にそれぞれ接続されたPch-Tr8aと、ドレインが外部電源VCCに、ゲートが昇圧回路9の出力側に、ソースが内部電源IVC側にそれぞれ接続されたNch-Tr8bとからなり、昇圧回路9の出力の第1ドライバ制御信号及びIVC制御回路54の出力の第2ドライバ制御信号が共にHレベルのときNch-Tr8bがオン、Pch-Tr8aがオフし、外部電源VCCを内部電源IVC(=VCC)として周辺回路21、メモリセル22、内部電圧回路23にそれぞれ供給する。前述の第1及び第2ドライバ制御信号が共にLレベルに反転したときはNch-Tr8bがオフ、Pch-Tr8aがオンし、外部電圧VCCより低い内部電源IVC1を周辺回路21、メモリセル22、内部電圧回路23にそれぞれ供給する。
【0033】
次に、実施の形態2の動作を図6に示す波形図を参照しながら説明する。
スタンバイモード端子3がHレベル(Enable状態)になると(図6(a)参照)、モード検出回路4は、LレベルのDisable 信号を内部電源基準回路7に出力する((b)参照)。この内部電源基準回路7は、LレベルのDisable 信号が入力されると、リングオシレータ93及び昇圧回路94により、第1ドライバ制御信号のレベルをVCC+Vtn+αまで昇圧し((c)参照)、内部電源ドライバ回路8のNch-Tr8bをオンして、外部電源VCCを内部電源IVCとして周辺回路21,メモリセル22,内部電圧回路23にそれぞれ供給する((d)(e)参照)。この時、IVC制御回路54の第1半値回路54bの出力レベルよりも第2半値回路54cの出力レベルが十分に高くなるので、差動増幅器54aの出力がHレベルとなり((c)参照)、第2ドライバ制御信号として内部電源ドライバ6のPch-Tr8aをオフする。
【0034】
また、スタンバイモード端子3がHレベルからLレベル(Disable状態) に反転すると(図6(a)参照)、モード検出回路4は、HレベルのDisable 信号を内部電源基準回路7に出力する((b)参照)。この内部電源基準回路7は、HレベルのDisable 信号が入力されると、昇圧回路9のリングオシレータ93のOSC信号がHレベルのままとなり、昇圧回路9の第2インバータ92の出力がHレベルとなって、チャージポンプ回路94のPch-Tr94pがオフ、Nch-Tr94qがオンするので、Hレベルの第1ドライバ制御信号をLレベルに反転し((c)参照)、内部電源ドライバ回路8のNch-Tr8bをオフする。この時、IVC制御回路54は、第1半値回路54bの出力レベルに基づく差動増幅器54aの出力(第2ドライバ制御信号)によりPch-Tr8aを制御し、所定レベルの内部電源IVC1を生成し、周辺回路21,メモリセル22,内部電圧回路23にそれぞれ供給する((d)(e)参照)。
【0035】
以上のように実施の形態2においては、スタンバイモード端子3がHレベルのとき(Enable状態)、LレベルのDisable 信号を出力し、スタンバイモード端子3がLレベルのときは(Disable状態) 、Disable 信号をHレベルに反転するモード検出回路4と、LレベルのDisable 信号が入力されたとき(Enable状態)、VCC+Vtn+αまで昇圧した第1ドライバ制御信号を出力すると共に、Hレベルの第2ドライバ制御信号を出力し、Disable 信号がHレベルになったときは(Disable状態) 、第1ドライバ制御信号をLレベルに反転すると共に、所定の内部電源IVC1が得られるようレベルを制御した第2ドライバ制御信号を出力する内部電源基準回路7と、Hレベルの第1及び第2ドライバ制御信号が入力されたときNch-Tr8bがオン、Pch-Tr98がオフし、外部電源VCCを内部電源IVCとして周辺回路21、メモリセル22、内部電圧回路23にそれぞれ供給し、Lレベルの第1及び第2ドライバ制御信号が入力されたときはNch-Tr8bがオフ、Pch-Tr8aがオンし、外部電圧VCCより低い内部電源IVC1を周辺回路21、メモリセル22、内部電圧回路23にそれぞれ供給する内部電源ドライバ回路8とを設けたので、外部電源VCCの電圧を変動させることなく、Disable時 のスタンバイ電流を低減でき、かつ、内部電源ドライバ回路8の一方にNch-Tr8bを使用しているので、移動度が速く応答速度が速くなり、このため、内部電源ドライバ回路8を小型にでき、パターン面積を抑えることができる。
【0036】
実施の形態3.
図8は本発明の実施の形態3に係るDRAMの電源制御装置の構成を示すブロック図、図9はDRAMの電源制御装置の動作を示す波形図、図10は第1及び第2内部電源基準回路並びに内部電源ドライバ回路の説明図である。図1で説明した実施の形態1と同一又は相当部分には同じ符号を付し説明を省略する。
【0037】
図8に示すDRAMの電源制御装置は、Enable時にLレベルのDisable 信号を出力し、Disable 時にDisable信号 をHレベルに反転するモード検出回路4と、Pch-Tr6a及びPch-Tr6bからなる内部電源ドライバ回路6と、LレベルのDisable信号 が入力されたとき第1ドライバ制御信号のレベルを制御してPch-Tr6bをオンし、外部電源VCCより低い内部電源IVC1を周辺回路21、メモリセル22、内部電圧回路23にそれぞれ供給し、HレベルのDisable信号 が入力されたときは第1ドライバ制御信号をHレベルに反転してPch-Tr6bをオフする第1内部電源基準回路10と、Pch-Tr6bがオンされたときに第2ドライバ制御信号をHレベルにしてPch-Tr6aをオフし、Pch-Tr6bがオフされたときは第2ドライバ制御信号のレベルを制御してPch-Tr6aをオンし、内部電源IVC1より低い内部電源IVC2を周辺回路21、メモリセル22、内部電圧回路23にそれぞれ供給する第2内部電源基準回路11とから構成されている。
【0038】
前述した第1内部電源基準回路10は、図10に示すようにインバータ101と、第1トリミング回路102と、第1IVC制御回路103とから構成されている。
インバータ101は、ドレインが外部電源VCC側に、ゲートがモード検出回路4の出力側に、ソースが本インバータ101の出力側にそれぞれ接続されたPch-Tr101aと、ドレインがPch-Tr101aのソース側に、ゲートがPch-Tr101aのゲート側に、ソースがGND側(VSS)にそれぞれ接続されたNch-Tr101bとからなり、LレベルのDisable信号 が入力されると(Enable状態)、出力をHレベルにし、HレベルのDisable信号 が入力されたときは(Disable状態) 、出力をLレベルに反転する。
【0039】
第1トリミング回路102は、後述する定電流源制御回路111のNodeAに発生する定電流をバイアス用の電源とする差動増幅器102aと、ゲートが差動増幅器102aの出力側に、ドレインが外部電源VCC側にそれぞれ接続されたPch-Tr102bと、一端がPch-Tr102bのソース側に、他端がGND側にそれぞれ接続された抵抗素子102cとからなり、前記インバータ101の出力がHレベルのとき(Enable状態)、差動増幅器102aのPch-Tr102dがオフとなるので、基準電位回路112のNodeBに発生する基準電位と抵抗素子102cの任意の点を比較し、抵抗配分比により増幅された電位をPch-Tr102bと抵抗素子102cの接続点NodeDから出力し、インバータ101の出力がLレベルのときは(Disable状態) 、差動増幅器102aのPch-Tr102dがオンするので、出力がHレベルとなり、Pch-Tr102bがオフするのでNodeDをLレベルにする。
【0040】
第1IVC制御回路103は、定電流源制御回路111のNodeAに発生する定電流をバイアス用の電源とする差動増幅器103aと、第1トリミング回路102のNodeDとGND間に直列に接続されたPch-Tr及びMos-Trを有し、前記NodeDに発生する電位を1/2レベルにする第1半値回路103bと、内部電源IVC1とGND間に直列に接続されたPch-Tr及びMos-Trを有し、前記内部電源IVC1を1/2レベルにする第2半値回路103cとからなり、インバータ101の出力がHレベルのとき(Enable状態)、差動増幅器103aのPch-Tr103dがオフとなるので、第1半値回路103bの出力レベルで決定される内部電源IVC1(<VCC)を得るべく第1ドライバ制御信号を差動増幅器103aより生成してPch-Tr6bを制御し、インバータ101の出力がLレベルのときは(Disable状態) 、第1半値回路103bの出力がLレベルで、差動増幅器103aのPch-Tr130dがオンするので、第1ドライバ制御信号をHレベルにし、Pch-Tr6abオフする。
【0041】
また、第2内部電源基準回路11は、定電流源制御回路111と、基準電位回路112と、第2トリミング回路113と、第2IVC制御回路114とから構成されている。
定電流源制御回路111は、抵抗素子111aとカレントミラー回路111bとから構成され、一対のNch-Trのゲート接続点NodeAに発生する定電流を出力する。基準電位回路112は、外部電源VCCから分岐して直列に接続された抵抗素子112a,112b,112cと、ドレインが抵抗素子112c側に、ゲートが抵抗素子112a,112bの接続点にそれぞれ接続されたNch-Tr112dと、ドレインがNch-Tr112dのソース側に、ゲートが外部電源VCC側に、ソースがGND側にそれぞれ接続されたNch-Tr112eと、ゲートがNch-Tr112dのドレイン側に、ドレインが抵抗素子112a,112bの接続点に、ソースがGND側にそれぞれ接続されたPch-Tr112fとから構成され、抵抗素子112b,112cの接続点NodeBに発生する基準電位を出力する。
【0042】
第2トリミング回路113は、定電流源制御回路111のNodeAに発生する定電流をバイアス用の電源とする差動増幅器113aと、ゲートが差動増幅器113aの出力側に、ドレインが外部電源VCC側にそれぞれ接続されたPch-Tr113bと、一端がPch-Tr113bのソース側に、他端がGND側にそれぞれ接続された抵抗素子113cとから構成され、基準電位回路112のNodeBに発生する基準電位と、NodeD>NodeCとなる抵抗分配比になる任意の点とを比較し、抵抗配分比により増幅された電位をPch-Tr113bと抵抗素子113cの接続点NodeCから出力する。
【0043】
第2IVC制御回路114は、定電流源制御回路111のNodeAに発生する定電流をバイアス用の電源とする差動増幅器114aと、第2トリミング回路113のNodeCとGND間に直列に接続されたPch-Tr及びMos-Trを有し、前記NodeCに発生する電位を1/2レベルにする第1半値回路114bと、内部電源IVC1とGND間に直列に接続されたPch-Tr及びMos-Trを有し、前記内部電源IVC1を1/2レベルにする第2半値回路114cとからなり、内部電源ドライバ回路6のPch-Tr6bがオンしたとき、第1半値回路114bの出力レベルよりも第2半値回路114cの出力レベルが十分に高くなるので、差動増幅器114aの出力からHレベルの第2ドライバ制御信号を内部電源ドライバ回路6に出力してPch-Tr6aをオフし、前記Pch-Tr6bがオフになったときは、周辺回路21の接合リーク、オフリーク等による自然放電後に、第1半値回路114bの出力レベルで決定される内部電源IVC2(<IVC1)を得るべく第2ドライバ制御信号を差動増幅器114aより生成しPch-Tr6aを制御する。
【0044】
次に、実施の形態3の動作を図9に示す波形図を参照しながら説明する。
スタンバイモード端子3がHレベル(Enable状態)のときは(図9(a)参照)、モード検出回路4は、入力初段回路42及び2段のインバータ43,44によりLレベルのDisable 信号を生成し((b)参照)、第1内部電源基準回路10に出力する。この第1内部電源基準回路10は、LレベルのDisable 信号が入力されると、インバータ101がHレベルに反転し、第1トリミング回路102は、差動増幅器102aのPch-Tr102dがオフとなるので、基準電位回路112のNodeBに発生する基準電位と抵抗素子102cの任意の点を比較し、抵抗配分比により増幅された電位をPch-Tr102bと抵抗素子102cの接続点NodeDから出力する。第1IVC制御回路103は、インバータ101の出力がHレベルのとき、差動増幅器103aのPch-Tr103dがオフとなるので、第1半値回路103bの出力レベルで決定される内部電源IVC1(<VCC)を得るべく第1ドライバ制御信号を差動増幅器103aより生成してPch-Tr6bを制御する((c)参照)。この時、周辺回路21、メモリセル22、内部電圧回路23に外部電源VCCより低い内部電源IVC1が印加される((e)(f)参照)。
【0045】
一方、第2内部電源基準回路11の第2IVC制御回路114は、内部電源ドライバ回路6のPch-Tr6bがオンしたとき、第1半値回路114bの出力レベルよりも第2半値回路114cの出力レベルが十分に高くなるので、差動増幅器114aの出力からHレベルの第2ドライバ制御信号が出力され((d)参照)、内部電源ドライバ回路6のPch-Tr6aをオフする。
【0046】
また、スタンバイモード端子3がLレベル(Disable状態) になったときは(図9(a)参照)、モード検出回路4は、LレベルのDisable 信号をHレベルに反転し((b)参照)、第1内部電源基準回路10に出力する。この第1内部電源基準回路10は、HレベルのDisable 信号が入力されたとき、インバータ101がLレベルに反転し、第1トリミング回路102は、差動増幅器102aのPch-Tr102dがオンするので、出力がHレベルとなりNodeDをLレベルにする。第1IVC制御回路103は、第1半値回路103bの出力がLレベルで、インバータ101の出力(Lレベル)により差動増幅器103aのPch-Tr130dがオンとなるので、第1ドライバ制御信号をHレベルに反転し((c)参照)、内部電源ドライバ回路6のPch-Tr6bをオフする。
【0047】
一方、第2内部電源基準回路11の第2IVC制御回路114は、Pch-Tr6bがオフになると、周辺回路21の接合リーク、オフリーク等による自然放電後に、第1半値回路114bの出力レベルで決定される内部電源IVC2(<IVC1)を得るべく第2ドライバ制御信号を差動増幅器114aより生成し((d)参照)、内部電源ドライバ回路6のPch-Tr6aを制御する。この時、周辺回路21、メモリセル22、内部電圧回路23に内部電源IVC1より低いIVC2が印加される((e)(f)参照)。
【0048】
以上のように実施の形態3においては、Enable時にLレベルのDisable 信号を出力し、Disable 時にDisable信号 をHレベルに反転するモード検出回路4と、Pch-Tr6a及びPch-Tr6bからなる内部電源ドライバ回路6と、LレベルのDisable信号 が入力されたとき第1ドライバ制御信号のレベルを制御してPch-Tr6bをオンし、外部電源VCCより低い内部電源IVC1を周辺回路21、メモリセル22、内部電圧回路23にそれぞれ供給し、HレベルのDisable信号 が入力されたときは第1ドライバ制御信号をHレベルに反転してPch-Tr6bをオフする第1内部電源基準回路10と、Pch-Tr6bがオンされたときに第2ドライバ制御信号をHレベルにしてPch-Tr6aをオフし、Pch-Tr6bがオフされたときは第2ドライバ制御信号のレベルを制御してPch-Tr6aをオンし、内部電源IVC1より低い内部電源IVC2を周辺回路21、メモリセル22、内部電圧回路23にそれぞれ供給する第2内部電源基準回路11とを設けたので、Disable 時だけでなくEnable時の消費電流も低減することができる。
【0049】
実施の形態4.
図11は本発明の実施の形態4に係るDRAMの電源制御装置の構成を示すブロック図、図12はDRAMの電源制御装置の動作を示す波形図、図13はドライバ制御回路及び内部電源ドライバ回路の説明図である。なお、図1及び図3で説明した実施の形態1と同一又は相当部分には同じ符号を付し説明を省略する。
【0050】
図11に示すDRAMの電源制御装置は、Enable時にLレベルのDisable 信号を出力し、Disable 時にDisable信号 をHレベルに反転するモード検出回路4と、LレベルのDisable信号 が入力されたとき一対のドライバ制御信号をLレベルにし、HレベルのDisable信号 が入力されたときはそのドライバ制御信号をHレベルに反転するドライバ制御回路12と、Lレベルのドライバ制御信号が入力されたときNch-Tr13bがオフ、Pch-Tr13aがオンし、外部電源VCCを内部電源IVCとして周辺回路21、メモリセル22、内部電圧回路23にそれぞれ供給し、Hレベルのドライバ制御信号が入力されたときはPch-Tr13aがオフ、Nch-Tr13bがオンして内部電源IVCをGNDレベル(VSS)にする内部電源ドライバ回路13とから構成されている。
【0051】
前述したドライバ制御回路12は、図13に示すようにIVC制御回路14からなっている。
このIVC制御回路14は、外部電源VCCとGND間に接続されたPch-Tr141a及びNch-Tr141bからなり、モード検出回路4からのDisable信号 を入力とする第1インバータ141と、Pch-Tr142a及びNch-Tr142bからなり、第1インバータ141からの信号を入力とする第2インバータ142と、Pch-Tr143a及びNch-Tr143bからなり、第2インバータ142からの信号を入力とする第3インバータ143と、Pch-Tr144a及びNch-Tr144bからなり、第3インバータ143からの信号を入力とする第4インバータ144と、Pch-Tr145a,145b及びNch-Tr145c,145dからなり、第2インバータ142及び第4インバータ144からの各信号を入力とするNOR回路145と、Pch-Tr146a及びNch-Tr146bからなり、NOR回路145からの信号を入力とする第5インバータ146と、Pch-Tr147a,147b及びNch-Tr147c,147dからなり、第2インバータ142及び第4インバータ144からの各信号を入力とするNAND回路147と、Pch-Tr148a及びNch-Tr148bからなり、NAND回路147からの信号を入力とする第6インバータ148とから構成されている。
【0052】
内部電源ドライバ回路13は、ドレインが外部電源VCC側に、ゲートがIVC制御回路14の第5インバータ146の出力側に、ソースが内部電源IVC側にそれぞれ接続されたPch-Tr13aと、ドレインが内部電源IVC側に、ゲートが第6インバータ148の出力側に、ソースがGND側に接続されたNch-Tr13bとから構成されている。
【0053】
次に、実施の形態4の動作を図12に示す波形図を参照しながら説明する。
スタンバイモード端子3がHレベル(Enable状態)のときは(図12(a)参照)、モード検出回路4は、入力初段回路42と2段の第1及び第2インバータ43,44とによりLレベルのDisable 信号を生成し((b)参照)、IVC制御回路14の第1インバータ141に出力する。この時、第6インバータ148は、前段のNAND回路147の出力がHレベルになるので、Pch-Tr148aがオフ、Nch-Tr148bがオンしてドライバ制御信号をLレベルにし((c)参照)、内部電源ドライバ回路13のNch-Tr13bをオフする。一方、第5インバータ146は、前段のNOR回路145の出力がHレベルになるので、Pch-Tr146aがオフ、Nch-Tr146bがオンしてドライバ制御信号をLレベルにし((c)参照)、内部電源ドライバ回路13のPch-Tr13aをオンし、外部電源VCCを内部電源IVCとして周辺回路21,メモリセル22,内部電圧回路23にそれぞれ供給する((d)(e)参照)。内部電源ドライバ回路13のPch-Tr13aがオンするタイミングは、第3及び第4インバータによる遅延時間後である。
【0054】
スタンバイモード端子3がLレベル(Disable状態) になったときは(図12(a)参照)、モード検出回路4は、LレベルのDisable 信号をHレベルに反転し(同図(b)参照)、IVC制御回路14の第1インバータ141に出力する。この時、第5インバータ146は、前段のNOR回路145の出力がLレベルになるので、Pch-Tr146aがオン、Nch-Tr146bがオフしてドライバ制御信号をHレベルにし(同図(c)参照)、内部電源ドライバ回路13のPch-Tr13aをオフし、一方、第6インバータ148は、前段のNAND回路147の出力がLレベルになるので、Pch-Tr148aがオン、Nch-Tr148bがオフしてドライバ制御信号をHレベルにし(同図(c)参照)、内部電源ドライバ回路13のNch-Tr13bをオンし、内部電源IVCをGNDレベルにする(同図(d)(e)参照)。
【0055】
以上のように実施の形態4においては、スタンバイモード端子3がHレベルのとき(Enable状態)、Lレベルのドライバ制御信号を出力し、スタンバイモード端子3がLレベルのときは(Disable状態) 、Hレベルのドライバ制御信号を出力するドライバ制御回路12と、Lレベルのドライバ制御信号が入力されたとき、外部電源VCCを内部電源IVCとして周辺回路21、メモリセル22、内部電圧回路23にそれぞれ供給し、Hレベルのドライバ制御信号が入力されたときは、内部電源IVCをGNDレベル(VSS)にする内部電源ドライバ回路13とを設けたので、外部電源VCCの電圧を変動させることなく、Disable時 のスタンバイ電流を低減することが可能になり、消費電力を抑えることができる。
【0056】
また、Disable状態のとき内部電源ドライバ回路13のNch-Tr13bがオンして内部電源IVCをGNDレベル(VSS)とするので、昇圧回路及びメモリセル22の欠陥によりVCC−GND間に流れる電流を完全に遮断できる。
【0057】
実施の形態5.
図14は本発明の実施の形態5に係るDRAMの電源制御装置の構成を示すブロック図、図15はDRAMの電源制御装置の動作を示す波形図、図16はスーパーボルテージ回路の説明図である。なお、図11及び図13で説明した実施の形態4と同一又は相当部分には同じ符号を付し説明を省略する。
【0058】
図14に示すDRAMの電源制御装置は、CLOCK 端子3aを介して入力されたCLOCK のレベルが所定のしきい値よりも低いとき(Enable状態)、LレベルのDisable信号 を出力し、CLOCK のレベルが前記しきい値以上のときは(Disable状態) 、HレベルのDisable信号 を出力するスーパーボルテージ回路15と、LレベルのDisable信号 が入力されたときLレベルのドライバ制御信号を出力し、HレベルのDisable信号 が入力されたときはHレベルのドライバ制御信号を出力するドライバ制御回路14と、Lレベルのドライバ制御信号が入力されたとき、Nch-Tr13bがオフ、Pch-Tr13aがオンして外部電源VCCを内部電源IVCとして、周辺回路21、メモリセル22、内部電圧回路23にそれぞれ供給し、Hレベルのドライバ制御信号が入力されたときは、Pch-Tr13aがオフ、Nch-Tr13bがオンして内部電源IVCをGNDレベル(VSS)にする内部電源ドライバ回路13とから構成されている。
【0059】
前述したスーパーボルテージ回路15は、図16に示すように、入力保護回路151と、スーパーボルテージ初段回路152と、第1インバータ153と、第2インバータ154とからなっている。前記の入力保護回路151は、ドレインが入力側のCLOCK 端子3aに、ゲート及びソースがGND側にそれぞれ接続されたNch-Tr151aと、一端がCLOCK 端子3aに、他端が本回路41の出力側にそれぞれ接続された抵抗素子151bと、ドレインが抵抗素子151bの他端側に、ゲート及びソースがGND側にそれぞれ接続されたNch-Tr151cとから構成されている。
【0060】
スーパーボルテージ初段回路152は、ドレイン及びゲートが入力保護回路151の出力側に接続されたNch-Tr152aと、ドレインがNch-Tr152aのソース側に、ゲートが外部電源VCC側に、ソースが本回路152の出力側にそれぞれ接続されたPch-Tr152bと、ドレインがPch-Tr152bのソース側に、ゲートが外部電源VCC側に、ソースがGND側にそれぞれ接続されたNch-Tr152cとからなり、入力保護回路151を介して入力されたCLOCK のレベルがNch-Tr152a及びPch-Tr152bの動作点(VCC+Vtp+Vtn)であるしきい値よりも低いときNch-Tr152cのみがオンして出力をLレベルにし、前記CLOCK のレベルがNch-Tr152a及びPch-Tr152bのしきい値以上のときは出力をHレベルにする。
【0061】
第1インバータ153は、ドレインが外部電源VCC側に、ゲートがGND側に接続されたPch-Tr153aと、ドレインがPch-Tr153aのソース側に、ゲートがスーパーボルテージ初段回路152の出力側に、ソースが本インバータ153の出力側にそれぞれ接続されたPch-Tr153bと、ドレインがPch-Tr153bのソース側に、ゲートがPch-Tr153bのゲート側に、ソースがGND側にそれぞれ接続されたNch-Tr153cとからなり、スーパーボルテージ初段回路152からの入力がLレベルのとき(Enable状態)、Pch-Tr153bがオンして出力をHレベルにし、前記入力がHレベルのときは(Disable状態) 、Nch-Tr153cのみがオンして出力をLレベルにする。
【0062】
第2インバータ154は、ドレインが外部電源VCC側に、ゲートが第1インバータ153の出力側に、ソースが本インバータ154の出力側にそれぞれ接続されたPch-Tr154aと、ドレインがPch-Tr154aのソース側に、ゲートがPch-Tr154aのゲート側に、ソースがGND側にそれぞれ接続されたNch-Tr154bとからなり、第1インバータ153からの入力がHレベルのとき、Nch-Tr154bがオンしてLレベルのDisable 信号を出力し(Enable状態)、前記入力がLレベルのときは、Pch-Tr154aがオンしてHレベルのDisable 信号を出力する(Disable状態) 。
【0063】
また、ドライバ制御回路14は、図13に示すIVC制御回路と同じ構成からなり、第2インバータ154からのDisable 信号がLレベルのとき(Enable 状態) 、Lレベルのドライバ制御信号を内部電源ドライバ回路13に出力してNch-Tr13bをオフ、Pch-Tr13aをオンし、外部電源VCCを内部電源IVCとし、第2インバータ154からのDisable 信号がHレベルのときは(Disable状態) 、Hレベルのドライバ制御信号を出力してPch-Tr13aをオフ、Nch-Tr13bをオンし、内部電源IVCをGNDレベル(VSS)にする。
【0064】
次に、実施の形態5の動作を図15に示す波形図を参照しながら説明する。
CLOCK 端子3aにDRAMのHレベル入力電圧範囲内(VIHmax〜VIHmin)のレベルを有するCLOCK (Enable 状態) が入ってくると(図15(a)参照)、スーパーボルテージ回路15は、入力保護回路151を介して入力する。このCLOCK のレベルがスーパーボルテージ初段回路152のNch-Tr152a及びPch-Tr152bのしきい値(動作点:VCC+Vtp+Vtn)よりも低いので、Nch-Tr152cのみがオンして出力をLレベルにする。この時、第1インバータ153がそのレベルをHレベルに反転し、さらに、第2インバータ154が第1インバータ153の出力をLレベルに反転し、Disable 信号としてドライバ制御回路14に出力する((b)参照)。
【0065】
このドライバ制御回路14は、LレベルのDisable 信号が入力されたときは(Enable 状態) 、Lレベルのドライバ制御信号を生成し((c)参照)、内部電源ドライバ回路13のPch-Tr13aとNch-Tr13bとにそれぞれ出力する。この時、Nch-Tr13bがオフし、Pch-Tr13aがオンし、外部電源VCCを内部電源IVCとして周辺回路21、メモリセル22、内部電圧回路23にそれぞれ供給する((d)(e)参照)。
【0066】
また、DRAMのHレベル入力電圧範囲以上(VIHmax以上)のレベルを有するCLOCK (Disable状態) がCLOCK 端子3aを介してスーパーボルテージ回路15の入力保護回路151に入力されると((a)参照)、このCLOCK のレベルがスーパーボルテージ初段回路152のNch-Tr152a及びPch-Tr152bのしきい値以上であれば出力をHレベルにする。この時、第1インバータ153がそのレベルをLレベルに反転し、さらに、第2インバータ154が第1インバータ153の出力をHレベルに反転し、Disable 信号としてドライバ制御回路14に出力する((b)参照)。
【0067】
このドライバ制御回路14は、HレベルのDisable 信号が入力されたときは(Disable状態) 、Hレベルのドライバ制御信号を生成し((c)参照)、内部電源ドライバ回路13のPch-Tr13aとNch-Tr13bとにそれぞれ出力する。この時、Pch-Tr13aがオフし、Nch-Tr13bがオンして内部電源IVCをGNDレベル(VSS)にする((d)(e)参照)。
【0068】
以上のように実施の形態5においては、CLOCK 端子3aを介して入力されたCLOCK のレベルがNch-Tr152a及びPch-Tr152bのしきい値よりも低いとき(Enable状態)、LレベルのDisable信号 を出力し、CLOCK のレベルが前記しきい値以上のときは(Disable状態) 、HレベルのDisable信号 を出力するスーパーボルテージ回路15と、LレベルのDisable信号 が入力されたときLレベルのドライバ制御信号を出力し、HレベルのDisable信号 が入力されたときはHレベルのドライバ制御信号を出力するドライバ制御回路14と、Lレベルのドライバ制御信号が入力されたとき、外部電源VCCを内部電源IVCとして周辺回路21、メモリセル22、内部電圧回路23にそれぞれ供給し、Hレベルのドライバ制御信号が入力されたときは、内部電源IVCをGNDレベル(VSS)にする内部電源ドライバ回路13とを設けたので、外部電源VCCの電圧を変動させることなく、Disable時 のスタンバイ電流を低減することが可能になり、消費電力を抑えることができる。また、スーパーボルテージ回路15を内蔵することで前記実施の形態のようにスタンバイモード端子3に印加する信号を追加することなく、CLOCK 端子3aにスーパーボルテージを印加するだけでDRAMのスタンバイ時をDisable ・Enable状態で切り分けることが可能になる。
【0069】
実施の形態6.
図17は本発明の実施の形態6に係るDRAMの電源制御装置の構成を示すブロック図、図18はDRAMの電源制御装置の動作を示す波形図、図19はタイミング検出回路の説明図である。なお、図11及び図13で説明した実施の形態4と同一又は相当部分には同じ符号を付し説明を省略する。
【0070】
図17に示すDRAMの電源制御装置は、CLOCK 端子3aを介して入力された時分割のCLOCK (RAS、CAS、WE)のレベルがHレベルのとき(Enable 状態) 、LレベルのDisable信号 を出力し、RASがHレベルのときにCAS、WEがLレベルになると(Disable状態) 、Disable信号 をHレベルに反転するタイミング検出回路16と、LレベルのDisable信号が入力されたときLレベルのドライバ制御信号を出力し、HレベルのDisable信号 が入力されたときはHレベルのドライバ制御信号を出力するドライバ制御回路12と、Lレベルのドライバ制御信号が入力されたときNch-Tr13bがオフ、Pch-Tr13aがオンし、外部電源VCCを内部電源IVCとして周辺回路21、メモリセル22、内部電圧回路23にそれぞれ供給し、Hレベルのドライバ制御信号が入力されたときはPch-Tr13aがオフ、Nch-Tr13bがオンし、内部電源IVCをGNDレベル(VSS)にする内部電源ドライバ回路13とから構成されている。
【0071】
前述したタイミング検出回路16は、各CLOCK (RAS、CAS、WE)に応じて設けられた入力保護回路161,162,163と、それぞれの入力保護回路161,162,163の出力側に設けられ、例えば3段のインバータからなる入力回路164,165,166と、入力回路164の出力側に設けられた第1NAND回路167と、入力回路165,166の出力側に設けられた第2NAND回路168と、第2NAND回路168の出力側に設けられたインバータ169とからなっている。前記の第1NAND回路167の出力は第2NAND回路168の入力側と接続され、この第2NAND回路168の出力はインバータ169及び第1NAND回路167の入力側と接続されている。
【0072】
なお、入力保護回路161,162,163は、図3で説明した実施の形態1のモード検出回路4の入力保護回路41と同じ構成からなっている。また、前述したドライバ制御回路12は、図13で説明した実施の形態4のIVC制御回路14と同じ構成からなっている。
【0073】
次に、実施の形態6の動作を図18に示す波形図を参照しながら説明する。
CLOCK 端子3aを介したCLOCK のRASが入力保護回路161に、CASが入力保護回路162に、WEが入力保護回路163にそれぞれHレベルの状態(Enable 状態) で入力されると(図8(a)参照)、各入力回路164,165,166は、それぞれ出力をLレベルにする。この時、第1NAND167及び第2NAND168は、そのLレベルをHレベルに反転して出力し、インバータ169は、第2NAND168からのHレベルの入力をLレベルに反転し、Disable信号としてドライバ制御回路12に出力する((b)参照)。このドライバ制御回路12は、LレベルのDisable 信号が入力されたときは(Enable 状態) 、Lレベルのドライバ制御信号を生成し((c)参照)、内部電源ドライバ回路13のPch-Tr13aとNch-Tr13bとにそれぞれ出力する。この時、Nch-Tr13bがオフし、Pch-Tr13aがオンし、外部電源VCCを内部電源IVCとして周辺回路21、メモリセル22、内部電圧回路23にそれぞれ供給する((d)(e)参照)。
【0074】
また、CLOCK のRASがHレベルのときにCAS、WEがLレベルに反転(Disable状態) したときは((a)参照)、入力回路164は出力(Lレベル)を保持したままであるが,入力回路165,166は、それぞれ出力をHレベルにする。この時、第1NAND167は出力をHレベルにし、第2NAND168は、Hレベルの入力をLレベルに反転して出力し、インバータ169は、第2NAND168からのLレベルの入力をHレベルに反転すると共に波形整形し、Disable 信号としてドライバ制御回路12に出力する((b)参照)。このドライバ制御回路12は、HレベルのDisable 信号が入力されたときは(Disable状態) 、Hレベルのドライバ制御信号を生成し((c)参照)、内部電源ドライバ回路13のPch-Tr13aとNch-Tr13bとにそれぞれ出力する。この時、Pch-Tr13aがオフし、Nch-Tr13bがオンし、内部電源IVCをGNDレベル(VSS)にする((d)(e)参照)。
【0075】
以上のように実施の形態6においては、CLOCK 端子3aを介して入力された時分割のCLOCK (RAS、CAS、WE)のレベルがHレベルのとき(Enable 状態) 、LレベルのDisable信号 を出力し、RASがHレベルのときにCAS、WEがLレベルになると(Disable状態) 、Disable信号 をHレベルに反転するタイミング検出回路16と、LレベルのDisable信号が入力されたときLレベルのドライバ制御信号を出力し、HレベルのDisable信号 が入力されたときはHレベルのドライバ制御信号を出力するドライバ制御回路12と、Lレベルのドライバ制御信号が入力されたとき、外部電源VCCを内部電源IVCとして周辺回路21、メモリセル22、内部電圧回路23にそれぞれ供給し、Hレベルのドライバ制御信号が入力されたときは、内部電源IVCをGNDレベル(VSS)にする内部電源ドライバ回路13とを設けたので、実施の形態1のように外部信号を追加することなく、また実施の形態5のようにCLOCK 端子3aに高電圧のCLOCK を印加することなく、Disable時 のスタンバイ電流を低減することができる。
【0076】
実施の形態7.
図20は本発明の実施の形態7に係るDRAMの電源制御装置の構成を示すブロック図、図21はDRAMの電源制御装置の動作を示す波形図、図22ドライバ制御回路及び内部電源ドライバ回路の説明図である。なお、図1、図3及び図7で説明した実施の形態1、2と同一又は相当部分には同じ符号を付し説明を省略する。
【0077】
図20に示すDRAMの電源制御装置は、モード検出回路4と、このモード検出回路4からのDisable 信号がLレベルのとき(Enable状態)、Hレベルの第1ドライバ制御信号を出力すると共に、Lレベルの第2ドライバ制御信号を出力し、Disable 信号がHレベルのときは(Disable状態) 、第1ドライバ制御信号をLレベルに反転すると共に、第2ドライバ制御信号をHレベルに反転するドライバ制御回路17と、Enable時にNch-Tr18aがオン、Nch-Tr18bがオフし、外部電源VCCを内部電源IVCとして周辺回路21、メモリセル22、内部電圧回路23にそれぞれ供給し、Disable 時にNch-Tr18aがオフ、Nch-Tr18bがオンし、内部電源IVCをGNDレベルにする内部電源ドライバ回路18とから構成されている。
【0078】
前述したドライバ制御回路17は、図7に示す第1及び第2インバータ91,92と、リングオシレータ93と、チャージポンプ回路94とを備えた昇圧回路9からなり、LレベルのDisable 信号が入力されたときは、実施の形態2で説明したようにリングオシレータ93及びチャージポンプ回路94により第1ドライバ制御信号のレベルがHレベル(VCC+Vtn+α)となり、第2インバータ92の出力Hレベルを第2ドライバ制御信号として出力し、HレベルのDisable 信号が入力されたときは、リングオシレータ93のOSC信号がHレベルとなるため、チャージポンプ回路94のPch-Tr94pがオフして第1ドライバ制御信号がLレベルとなり、第2インバータ92の出力Lレベルを第2ドライバ制御信号として出力する。
【0079】
内部電源ドライバ回路18は、ドレインが外部電源VCC側に、ゲートがチャージポンプ回路94のPch-Tr94pとNch-Tr94qとの接続点側に、ソースが内部電源IVC側にそれぞれ接続されたNch-Tr18aと、ドレインが内部電源IVC側に、ゲートが第2インバータ92の出力側に、ソースがGND側(VSS)にそれぞれ接続されたNch-Tr18bとから構成されている。
【0080】
次に、実施の形態7の動作を図21に示す波形図を参照しながら説明する。
スタンバイモード端子3がHレベル(Enable状態)のときは(図21(a)参照)、モード検出回路4は、LレベルのDisable 信号をドライバ制御回路17に出力する((b)参照)。このドライバ制御回路17は、LレベルのDisable 信号が入力されると、リングオシレータ93及び昇圧回路94によりVCC+Vtn+αまで昇圧されたHレベルの第1ドライバ制御信号を出力すると共に、第1及び第2インバータ91,92により生成されたLレベルの第2ドライバ制御信号を出力する((c)(d)参照)。この時、内部電源ドライバ回路8のNch-Tr18aがオンすると共にNch-Tr18bがオフし、外部電源VCCを内部電源IVCとして周辺回路21,メモリセル22,内部電圧回路23にそれぞれ供給する((e)(f)参照)。
【0081】
また、スタンバイモード端子3がHレベルからLレベル(Disable状態) に反転したときは(図21(a)参照)、モード検出回路4は、HレベルのDisable 信号をドライバ制御回路17に出力する((b)参照)。ドライバ制御回路17は、HレベルのDisable 信号が入力されると、リングオシレータ93のOSC信号がHレベルとなるため、チャージポンプ回路94のPch-Tr94pがオフして第1ドライバ制御信号をLレベルに反転すると共に、第2インバータ92の出力Hレベルを第2ドライバ制御信号として出力する((c)(d)参照)。この時、内部電源ドライバ回路8のNch-Tr18aがオフすると共にNch-Tr18bがオンし、内部電源IVCをGNDレベルにする((e)(f)参照)。
【0082】
以上のように実施の形態7においては、モード検出回路4と、このモード検出回路4からのDisable 信号がLレベルのとき(Enable状態)、Hレベルの第1ドライバ制御信号を出力すると共に、Lレベルの第2ドライバ制御信号を出力し、Disable 信号がHレベルのときは(Disable状態) 、第1ドライバ制御信号をLレベルに反転すると共に、第2ドライバ制御信号をHレベルに反転するドライバ制御回路17と、Enable時にNch-Tr18aがオン、Nch-Tr18bがオフし、外部電源VCCを内部電源IVCとして周辺回路21、メモリセル22、内部電圧回路23にそれぞれ供給し、Disable 時にNch-Tr18aがオフ、Nch-Tr18bがオンし、内部電源IVCをGNDレベルにする内部電源ドライバ回路18とを設けたので、外部電源VCCの電圧を変動させることなく、Disable時 のスタンバイ電流を低減でき、かつ、内部電源ドライバ回路8をNch-Trを使用しているので、移動度が速く応答速度が速くなり、このため、内部電源ドライバ回路8を小型にでき、パターン面積を抑えることができる。
【0083】
なお、図4で説明した実施の形態1の内部電源基準回路5のうち第2ドライバ制御信号のレベルを制御する回路側(定電流源制御回路51、基準電位回路52、トリミング回路53及びIVC制御回路54)を図23に示すような回路構成であってもよいし、また、図7で説明した実施の形態2の内部電源基準回路7のうち第2ドライバ制御信号のレベルを制御する回路側を図23に示すような回路構成であってもよい。
【0084】
図23に示す回路は、定電流源制御回路51の前段側にDisable 信号を入力するインバータを備え、Disable 信号をゲート入力するPch-Tr1及びインバータの出力をゲート入力するNch-Tr1を定電流源制御回路51に設け、また、基準電位回路52のNch-Tr2を外部電源VCCの入力に代えてDisable 信号をゲート入力するようにし、トリミング回路53の差動増幅器53aにDisable 信号をゲート入力するPch-Tr2を、IVC制御回路54の差動増幅器54aにDisable 信号をゲート入力するPch-Tr3を付加したものである。
【0085】
この回路を実施の形態1に用いた場合の動作は以下のようになる。
モード検出回路4からのDisable 信号がLレベルになった場合は(Enable状態)、実施の形態1と同様に内部電源ドライバ回路6のPch-Tr6bが第1及び第2インバータ55,56によるLレベルの第1ドライバ制御信号によりオンし、外部電源VCCを内部電源IVCとして供給する。一方、図23に示す定電流源制御回路51のPch-Tr1及びNch-Tr1と、トリミング回路53のPch-Tr2と、IVC制御回路54のPch-Tr3とがオンし、基準電位回路52のNch-Tr2がオフするので、定電流源制御回路51、基準電位回路52、トリミング回路53及びIVC制御回路54の全てが非活性化される。この時、IVC制御回路54のPch-Tr3がオンになっているので、第2ドライバ制御信号がHレベルとなり、内部電源ドライバ回路6のPch-Tr6aをオフする。
【0086】
Disable 信号がHレベルに反転したときは(Disable状態) 、第1ドライバ制御信号がHレベルに反転して内部電源ドライバ回路6のPch-Tr6bがオフする。この時、図23に示すPch-Tr1及びNch-Tr1、Pch-Tr2、Pch-Tr3がオフし、Nch-Tr2がオンするので、定電流源制御回路51、基準電位回路52、トリミング回路53及びIVC制御回路54の全てが活性化され、実施の形態1と同様に第2ドライバ制御信号がLレベルに反転して内部電源ドライバ回路6のPch-Tr6aをオンする。
【0087】
また、前述した回路を実施の形態2に用いた場合の動作は以下のようになる。モード検出回路4からのDisable 信号がLレベルになった場合は(Enable状態)、実施の形態2と同様に内部電源ドライバ回路8のPch-Tr8bが昇圧回路9により昇圧されたHレベルの第1ドライバ制御信号によってオンし、外部電源VCCを内部電源IVCとして供給する。一方、図23に示す定電流源制御回路51のPch-Tr1及びNch-Tr1と、トリミング回路53のPch-Tr2と、IVC制御回路54のPch-Tr3とがオンし、基準電位回路52のNch-Tr2がオフするので、定電流源制御回路51、基準電位回路52、トリミング回路53及びIVC制御回路54の全てが非活性化される。この時、IVC制御回路54のPch-Tr3がオンになっているので、第2ドライバ制御信号がHレベルとなり、内部電源ドライバ回路8のPch-Tr8aをオフする。
【0088】
Disable 信号がHレベルに反転したときは(Disable状態) 、第1ドライバ制御信号がLレベルに反転して内部電源ドライバ回路8のPch-Tr8bがオフする。この時、図23に示すPch-Tr1及びNch-Tr1、Pch-Tr2、Pch-Tr3がオフし、Nch-Tr2がオンするので、定電流源制御回路51、基準電位回路52、トリミング回路53及びIVC制御回路54の全てが活性化され、実施の形態2と同様に第2ドライバ制御信号がLレベルに反転して内部電源ドライバ回路8のPch-Tr8aをオンする。
【0089】
【発明の効果】
以上のように本発明によれば、モード検出回路からの信号がLレベル(DRAMのEnable状態)のとき内部電源ドライバ回路の一方のPチャネル・トランジスタをオンして、内部電源が外部電源の電圧と同じになるようにし、モード検出回路からの信号がHレベル(DRAMのDisable 状態)に反転したときは他方のPチャネル・トランジスタを制御して、内部電源が外部電源の電圧より低くなるようにしたので、外部電源の電圧を変動させることなく、Disable時 の電流を低減することが可能になり、消費電力を抑えることができる。
【図面の簡単な説明】
【図1】本発明の実施の形態1に係るDRAMの電源制御装置の構成を示すブロック図である。
【図2】DRAMの電源制御装置の動作を示す波形図である。
【図3】モード検出回路の説明図である。
【図4】内部電源基準回路及び内部電源ドライバ回路の説明図である。
【図5】本発明の実施の形態2に係るDRAMの電源制御装置の構成を示すブロック図である。
【図6】DRAMの電源制御装置の動作を示す波形図である。
【図7】内部電源基準回路及び内部電源ドライバ回路の説明図である。
【図8】本発明の実施の形態3に係るDRAMの電源制御装置の構成を示すブロック図である。
【図9】DRAMの電源制御装置の動作を示す波形図である。
【図10】第1及び第2内部電源基準回路並びに内部電源ドライバ回路の説明図である。
【図11】本発明の実施の形態4に係るDRAMの電源制御装置の構成を示すブロック図である。
【図12】DRAMの電源制御装置の動作を示す波形図である。
【図13】ドライバ制御回路及び内部電源ドライバ回路の説明図である。
【図14】本発明の実施の形態5に係るDRAMの電源制御装置の構成を示すブロック図である。
【図15】DRAMの電源制御装置の動作を示す波形図である。
【図16】スーパーボルテージ回路の説明図である。
【図17】本発明の実施の形態6に係るDRAMの電源制御装置の構成を示すブロック図である。
【図18】DRAMの電源制御装置の動作を示す波形図である。
【図19】タイミング検出回路の説明図である。
【図20】本発明の実施の形態7に係るDRAMの電源制御装置の構成を示すブロック図である。
【図21】DRAMの電源制御装置の動作を示す波形図である。
【図22】ドライバ制御回路及び内部電源ドライバ回路の説明図である。
【図23】実施の形態1、2の変形例を示す内部基準電源回路の説明図である。
【符号の説明】
1 電源端子、2 GND端子、3 スタンバイモード端子、4 モード検出回路、5,7 内部電源基準回路、6,8,13,18 内部電源ドライバ回路、10 第1内部電源基準回路、11 第2内部電源基準回路、12,17 ドライバ制御回路、15 スーパーボルテージ回路、16 タイミング回路。
Claims (3)
- 所定の入力端子を通じてDRAMのEnable状態を検知したときLレベルの信号を出力し、前記入力端子を通じてDRAMのDisable 状態を検知したときは前記信号をHレベルに反転するモード検出回路と、
外部電源と内部電源との間に並列に接続された一対のPチャネル・トランジスタからなる内部電源ドライバ回路と、
前記モード検出回路からの信号がLレベルのとき前記内部電源ドライバ回路の一方のPチャネル・トランジスタをオンして、内部電源が外部電源の電圧と同じになるようにし、前記モード検出回路からの信号がHレベルに反転したときは他方のPチャネル・トランジスタを制御して、内部電源が外部電源の電圧より低くなるようにする内部電源基準回路とを備えたことを特徴とするDRAMの電源制御装置。 - 所定の入力端子を通じてDRAMのEnable状態を検知したときLレベルの信号を出力し、前記入力端子を通じてDRAMのDisable 状態を検知したときは前記信号をHレベルに反転するモード検出回路と、
外部電源と内部電源との間に並列に接続されたNチャネル及びPチャネル・トランジスタからなる内部電源ドライバ回路と、
前記モード検出回路からの信号がLレベルのとき前記内部電源ドライバ回路のNチャネル・トランジスタに外部電源以上の電圧を印加して、内部電源が外部電源の電圧と同じになるようにし、前記モード検出回路からの信号がHレベルに反転したときはPチャネル・トランジスタを制御して、内部電源が外部電源の電圧より低くなるようにする内部電源基準回路と
を備えたことを特徴とするDRAMの電源制御装置。 - 所定の入力端子を通じてDRAMのEnable状態を検知したときLレベルの信号を出力し、前記入力端子を通じてDRAMのDisable 状態を検知したときは前記信号をHレベルに反転するモード検出回路と、
外部電源と内部電源との間に並列に接続された一対のPチャネル・トランジスタからなる内部電源ドライバ回路と、
前記モード検出回路からの信号がLレベルのとき前記内部電源ドライバ回路の一方のPチャネル・トランジスタを制御して、内部電源が外部電源の電圧より低くなるようにし、前記モード検出回路からの信号がHレベルに反転したときは他方のPチャネル・トランジスタを制御して、内部電源より低い電圧を生成する内部電源基準回路と
を備えたことを特徴とするDRAMの電源制御装置。
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