JP5246123B2 - 半導体記憶装置、半導体装置及び電子機器 - Google Patents

半導体記憶装置、半導体装置及び電子機器 Download PDF

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Description

半導体記憶装置、半導体装置及び電子機器に関するものである。
近年、電子機器は、環境問題の点から低消費電力化が要求されている。これに伴い、電子機器に搭載される半導体記憶装置（メモリ）も同様に低消費電力化が要求されている。
このような状況下において、半導体記憶装置の待機時の制御としてスリープモードが開発されている。スリープモードは、半導体記憶装置に供給される電源電圧を通常動作時（通常モード）の電圧レベルから降圧して低消費電力化を図る動作モードである。
詳述すると、通常モードでは、半導体記憶装置は、メモリセルへのデータの書き込みやメモリセルから記憶しているデータの読み出しを行う。このとき、半導体記憶装置は、上記書き込み及び読み出しのための回路動作を行うことから、その回路動作時に流れる電流により電源電圧が低下する。半導体記憶装置は、このように、電源電圧が低下しても、メモリセルが記憶しているデータを消去しない電源電圧（通常電源電圧）が供給されるようになっている。
一方、スリープモードでは、外部から入力されるメモリセルへのデータを入力しない状態で、メモリセルに対応する図示しないビット線やワード線が非選択となり、メモリセルへのデータの記憶や、メモリセルに記憶されたデータの読み出しが行われないようになっている。このとき、スリープモードでは、半導体記憶装置は、記憶しているデータを消去しない最低の電源電圧（最低電源電圧）が供給されるようになっている。
ところで、行列状に配置されたメモリセルにて構成されたメモリセルアレイを備えている半導体記憶装置では、スリープモードから通常モードへ切替えるとき、短い時間にて切替える。このとき、半導体記憶装置は、スリープモードから通常モードへ切替える時に流れる電流（復帰電流）が大きくなり、電源電圧が低下してメモリセルに記憶しているデータを消去する等の動作不具合が発生してしまうという虞があった。
これは、スリープモードから通常モードへ切替えると、半導体記憶装置における配線や回路の容量成分が通常電源電圧になるまで充電される。この充電の際に、スリープモードから通常モードへ切替える時間が短いと、半導体記憶装置に大きな復帰電流が流れる。その結果、半導体記憶装置は、この大きな復帰電流により、電源電圧が低下してしまう。
そこで、メモリセルアレイと接地電位の間にトランジスタを複数並列に設け、そのトランジスタを順番にオンしてコンダクタンスを段階的に大きく、つまり電流を段階的に流れ易くしている。これにより、半導体記憶装置及び電子機器は、スリープモードから通常モードへ切替える時間を長くして復帰電流の最大値を低下させることによって、電源電圧の低下の抑制を図っていた（例えば、特許文献１）。
特開２００８−２２６３８４号公報
しかしながら、上記の半導体記憶装置では、複数のメモリセルアレイを有するメモリマクロを複数備える半導体記憶装置の場合、全てのメモリマクロがスリープモードから通常モードへ切替えるための信号を同時に入力して同時に切替えをしていた。これにより、上記の半導体記憶装置は、複数のメモリセル又はメモリマクロのスリープモードから通常モードへの切替え動作が重なって、電源電圧の低下を抑制しきれずに、動作不具合を起こしてしまう虞があった。
この半導体記憶装置、半導体装置及び電子機器は、電源電圧の低下を抑制することを目的とする。
この半導体記憶装置は、通常モードとスリープモードを有し、行列状のメモリセルアレイを有するメモリセルアレイ部を複数備えたメモリマクロを複数備え、前記各メモリマクロは、通常モード又はスリープモードに切替えるためのモード制御信号に基づいて先頭の前記メモリマクロから順番に最終の前記メモリマクロまで通常モード又はスリープモードに切替え、前記各メモリマクロの各メモリセルアレイ部は、低電位電源昇圧回路と仮想電源制御回路を有し、前記低電位電源昇圧回路は、前記メモリセルアレイの低電位電源とグランドとの間に接続され、通常モードにおいて前記メモリセルアレイの低電位電源をグランドに接続し、スリープモードにおいて前記メモリセルアレイの低電位電源をグランドより高い電圧レベルにし、前記仮想電源制御回路は、複数のスイッチを有し、該複数のスイッチが低電位電源昇圧回路と並列接続され、複数の前記スイッチは、前記モード制御信号を順番に入力し、通常モードに切替える前記モード制御信号を入力するとオンし、反対に、スリープモードに切替える前記モード制御信号を入力するとオフする半導体記憶装置であって、前記各メモリマクロは、複数の前記メモリセルアレイ部のうち、１つの前記メモリセルアレイ部が備える前記仮想電源制御回路の複数の前記スイッチに順番に入力される前記モード制御信号を検出し、通常モードに切替える前記モード制御信号を検出すると、次段の前記メモリマクロに前記モード制御信号を出力するスリープ解除検出回路を備えるようにした。
開示された半導体記憶装置、半導体装置及び電子機器は、電源電圧の低下を抑制することができる。
半導体記憶装置の概略構成図である。 第１実施形態のメモリマクロの電気ブロック図である。 仮想電源制御回路の電気回路図である。 （ａ）〜（ｇ）は、半導体記憶装置のスリープモードから通常モードへの復帰動作の説明図である。 第２実施形態のメモリマクロの電気ブロック図である。 第３実施形態のメモリマクロの電気ブロック図である。 第４実施形態の半導体装置の概略構成図である。 第５実施形態のメモリマクロの電気ブロック図である。 別例のメモリマクロの電気ブロック図である。 別例の半導体装置の概略構成図である。 別例のメモリマクロの電気ブロック図である。 遅延回路の回路図である。 遅延回路の回路図である。
（第１実施形態）
以下、第１実施形態を図１〜図４に従って説明する。
図１に示す半導体記憶装置１０は通常モード及びスリープモードを備え、これら通常モード及びスリープモードを設定するための第１スリープ信号ＳＬＰ１が図示しない外部装置から入力される。半導体記憶装置１０は、入力された第１スリープ信号ＳＬＰ１に応答して、通常モード及びスリープモードに切替わるようになっている。
つまり、半導体記憶装置１０は、Ｈレベルの第１スリープ信号ＳＬＰ１を入力すると、通常モードになり、反対に、半導体記憶装置１０は、Ｌレベルの第１スリープ信号ＳＬＰ１を入力すると、スリープモードになる。
図１に示すように、半導体記憶装置１０は、第１〜第４メモリマクロ１１〜１４を備えている。
図２に示すように、第１メモリマクロ１１は、駆動回路１７、第１〜第ｎメモリセルアレイ部Ｍ１〜Ｍｎ、スリープ解除検出回路１８を有している。
駆動回路１７は、第１及び第２インバータ回路２０ａ，２０ｂが直列接続されて構成されている。駆動回路１７は、図示しない外部装置から第１スリープ信号ＳＬＰ１が入力され、その第１スリープ信号ＳＬＰ１の駆動能力を上げて、駆動スリープ信号ＳＬＰｄとして第１〜第ｎメモリセルアレイ部Ｍ１〜Ｍｎ及びスリープ解除検出回路１８に出力する。
各メモリセルアレイ部Ｍ１〜Ｍｎは、仮想電源制御回路２３、メモリセルアレイ２４、低電位電源昇圧回路としてのＮチャネルＭＯＳトランジスタＴ１をそれぞれ有している。
仮想電源制御回路２３は、後記するメモリセルアレイ２４の低電位電源としての仮想電源線ＬＫの電圧レベルを制御する。仮想電源制御回路２３は、通常モードでは、仮想電源線ＬＫを接地電位ＧＮＤに接続する。これによってメモリセルアレイ２４は、高電位電源として電源電圧Ｖｃｃが供給され、低電位電源として接地電位ＧＮＤに接続されている。一方、仮想電源制御回路２３は、スリープモードでは、仮想電源線ＬＫの電圧レベルを後記するＮチャネルＭＯＳトランジスタＴ１の閾値電圧に制御する。これによってメモリセルアレイ２４は、高電位電源として電源電圧Ｖｃｃが供給され、低電位電源としてＮチャネルＭＯＳトランジスタＴ１の閾値電圧が供給される。
すなわち、通常モードに比べてスリープモードでは、メモリセルアレイ２４は、ＮチャネルＭＯＳトランジスタＴ１の閾値電圧分だけ低い電圧にて回路動作することから、その分低消費電力化することになる。
図３は、第１メモリセルアレイ部Ｍ１に設けた仮想電源制御回路２３の回路を示す。なお、第１メモリセルアレイ部Ｍ１に設けた仮想電源制御回路２３は、スリープ解除検出回路１８に、第３遅延スリープ信号ＳＬＰｔ３を出力する点が、第２〜第ｎメモリセルアレイ部Ｍ２〜Ｍｎに設けた仮想電源制御回路２３と相違するが、他は第２〜第ｎメモリセルアレイ部Ｍ２〜Ｍｎに設けた仮想電源制御回路２３と同じ構成である。
図３に示すように、第１メモリセルアレイ部Ｍ１に設けた仮想電源制御回路２３は、第１〜第４トランジスタＴａ〜Ｔｄ、第１〜第３遅延回路３１〜３３を有している。なお、本実施形態では、第１〜第４トランジスタＴａ〜ＴｄはＮチャネルＭＯＳトランジスタよりなり、そのトランジスタサイズは、第１〜第４トランジスタＴａ〜Ｔｄの順に大きくなっている。
そして、駆動回路１７からの駆動スリープ信号ＳＬＰｄは、第１トランジスタＴａのゲートに供給されるとともに、第１遅延回路３１に供給される。
第１トランジスタＴａは、そのドレインがメモリセルアレイ２４の仮想電源線ＬＫに接続され、ソースが接地電位ＧＮＤに接続される。そして、第１トランジスタＴａは、駆動回路１７から駆動スリープ信号ＳＬＰｄを入力すると、オン・オフして仮想電源線ＬＫと接地電位ＧＮＤを接続または遮断する。
つまり、第１トランジスタＴａは、Ｈレベル（通常モード）の駆動スリープ信号ＳＬＰｄを入力すると、オンして仮想電源線ＬＫと接地電位ＧＮＤを接続する。反対に、第１トランジスタＴａは、Ｌレベル（スリープモード）の駆動スリープ信号ＳＬＰｄを入力すると、オフして仮想電源線ＬＫと接地電位ＧＮＤを遮断する。
第１遅延回路３１は、第１及び第２インバータ回路３５ａ，３５ｂが直列接続されて構成されている。第１遅延回路３１は、駆動回路１７から駆動スリープ信号ＳＬＰｄが入力されると、その駆動スリープ信号ＳＬＰｄを遅延時間ｔ１遅延させて第１遅延スリープ信号ＳＬＰｔ１として第２トランジスタＴｂのゲート及び第２遅延回路３２に出力する。
第２トランジスタＴｂは、そのドレインが仮想電源線ＬＫに接続され、そのソースが接地電位ＧＮＤに接続される。第２トランジスタＴｂは、そのゲートに第１遅延回路３１から出力される第１遅延スリープ信号ＳＬＰｔ１が供給される。第２トランジスタＴｂは、第１遅延回路３１から第１遅延スリープ信号ＳＬＰｔ１を入力すると、オン・オフして仮想電源線ＬＫ及び接地電位ＧＮＤを接続または遮断する。
つまり、第２トランジスタＴｂのオン・オフは、第１トランジスタＴａのオン・オフのタイミングから遅延時間ｔ１遅れてオン・オフする。そして、第２トランジスタＴｂは、Ｈレベル（通常モード）の第１遅延スリープ信号ＳＬＰｔ１を入力するとオンして仮想電源線ＬＫと接地電位ＧＮＤを接続する。反対に、第２トランジスタＴｂは、Ｌレベル（スリープモード）の第１遅延スリープ信号ＳＬＰｔ１を入力するとオフして仮想電源線ＬＫと接地電位ＧＮＤを遮断する。
第２遅延回路３２は第１及び第２インバータ回路３６ａ，３６ｂが直列接続されて構成されている。第２遅延回路３２は、第１遅延回路３１から第１遅延スリープ信号ＳＬＰｔ１が入力され、この第１遅延スリープ信号ＳＬＰｔ１を遅延時間ｔ１遅延させて第２遅延スリープ信号ＳＬＰｔ２として第３トランジスタＴｃのゲート及び第３遅延回路３３に出力する。
第３トランジスタＴｃは、そのドレインが仮想電源線ＬＫに接続され、そのソースが接地電位ＧＮＤに接続される。第３トランジスタＴｃは、そのゲートに第２遅延回路３２から出力される第２遅延スリープ信号ＳＬＰｔ２が供給される。第３トランジスタＴｃは、第２遅延回路３２から第２遅延スリープ信号ＳＬＰｔ２を入力すると、オン・オフして仮想電源線ＬＫ及び接地電位ＧＮＤを接続または遮断する。
つまり、第３トランジスタＴｃのオン・オフは、第２トランジスタＴｂのオン・オフのタイミングから遅延時間ｔ１遅れてオン・オフする。換言すると、第３トランジスタＴｃのオン・オフは、第１トランジスタＴａのオン・オフのタイミングから遅延時間ｔ２（＝２×ｔ１）遅れてオン・オフする。
そして、第３トランジスタＴｃは、Ｈレベル（通常モード）の第２遅延スリープ信号ＳＬＰｔ２を入力するとオンして仮想電源線ＬＫと接地電位ＧＮＤを接続する。反対に、第３トランジスタＴｃは、Ｌレベル（スリープモード）の第２遅延スリープ信号ＳＬＰｔ２を入力するとオフして仮想電源線ＬＫと接地電位ＧＮＤを遮断する。
第３遅延回路３３は第１及び第２インバータ回路３７ａ，３７ｂが直列接続されて構成されている。第３遅延回路３３は、第２遅延回路３２から第２遅延スリープ信号ＳＬＰｔ２が入力され、この第２遅延スリープ信号ＳＬＰｔ２を遅延時間ｔ１遅延させて第３遅延スリープ信号ＳＬＰｔ３として第４トランジスタＴｄのゲートに出力する。
第４トランジスタＴｄは、そのドレインが仮想電源線ＬＫに接続され、そのソースが接地電位ＧＮＤに接続される。第４トランジスタＴｄは、そのゲートに第３遅延回路３３から出力される第３遅延スリープ信号ＳＬＰｔ３が供給される。第４トランジスタＴｄは、第３遅延回路３３から第３遅延スリープ信号ＳＬＰｔ３を入力すると、オン・オフして仮想電源線ＬＫ及び接地電位ＧＮＤを接続または遮断する。
つまり、第４トランジスタＴｄのオン・オフは、第３トランジスタＴｃのオン・オフのタイミングから遅延時間ｔ１遅れてオン・オフする。換言すると、第４トランジスタＴｄのオン・オフは、第１トランジスタＴａのオン・オフのタイミングから遅延時間ｔ３（＝３×ｔ１）遅れてオン・オフする。
すなわち、遅延時間ｔ３は、第１メモリマクロ１１において、スリープモードから通常モードへの切替えを開始し、第１〜第４トランジスタＴａ〜Ｔｄが全てオンしてスリープモードから通常モードへの切替え時に流れる復帰電流が略最大になったことを検出するまでの時間になっている。
そして、第４トランジスタＴｄは、Ｈレベル（通常モード）の第３遅延スリープ信号ＳＬＰｔ３を入力するとオンして仮想電源線ＬＫと接地電位ＧＮＤを接続する。反対に、第４トランジスタＴｄは、Ｌレベル（スリープモード）の第３遅延スリープ信号ＳＬＰｔ３を入力するとオフして仮想電源線ＬＫと接地電位ＧＮＤを遮断する。
従って、仮想電源制御回路２３は、駆動回路１７からＨレベルの駆動スリープ信号ＳＬＰｄが入力されると、この駆動スリープ信号ＳＬＰｄを第１〜第３遅延回路３１〜３３にて順番に遅延させることにより、第２〜第４トランジスタＴｂ〜Ｔｄをそれぞれ遅延時間ｔ１，ｔ２（＝２×ｔ１），ｔ３（＝３×ｔ１）を要してオンさせ仮想電源線ＬＫと接地電位ＧＮＤを接続させている。
すなわち、仮想電源制御回路２３は、スリープモードから通常モードになるとき、第１〜第４トランジスタＴａ〜Ｔｄを順番にオンして段階的にコンダクタンスを大きくして、仮想電源線ＬＫから接地電位ＧＮＤへの電流を流れ易くしている。
詳述すると、仮想電源制御回路２３は、スリープモードから通常モードへの切替え時において、仮想電源線ＬＫの電圧レベルを段階的に接地電位ＧＮＤに下げるようにして、スリープモードにおける最低電源電圧から通常モードにおける通常電源電圧（＞最低電源電圧）に段階的に引き上げて切替え時間を長くすることにより、復帰電流の最大値を低下させている。
第１メモリセルアレイ部Ｍ１のメモリセルアレイ２４は、図示しない行列状に配置された複数のメモリセルを有する。メモリセルは「１」又は「０」のデータを記憶し、そのデータを書き込み又は読み出しされる。各メモリセルには、高電位電源としての電源電圧Ｖｃｃ及び低電位電源としての仮想電源線ＬＫの電圧が供給される。
第１メモリセルアレイ部Ｍ１のＮチャネルＭＯＳトランジスタＴ１は、そのドレイン及びゲートがメモリセルアレイ２４の仮想電源線ＬＫに接続され、そのソースが接地電位ＧＮＤに接続されている。ＮチャネルＭＯＳトランジスタＴ１は、対応する仮想電源制御回路２３の動作に応じて、オン・オフして仮想電源線ＬＫと接地電位ＧＮＤを接続又は遮断する。
つまり、第１メモリセルアレイ部Ｍ１のＮチャネルＭＯＳトランジスタＴ１は、仮想電源制御回路２３が仮想電源線ＬＫと接地電位ＧＮＤを遮断すると、メモリセルアレイ２４からスリープモードにおけるそのメモリセルアレイ２４の待機電流が供給されて、そのゲート電圧が閾値電圧付近に固定されてオンする。これにより、仮想電源線ＬＫの電圧レベルはＮチャネルＭＯＳトランジスタＴ１の閾値電圧になる。
反対に、ＮチャネルＭＯＳトランジスタＴ１は、仮想電源制御回路２３が仮想電源線ＬＫと接地電位ＧＮＤを接続すると、そのドレイン及びゲートが接地電位ＧＮＤに接続されてオフする。これにより、仮想電源線ＬＫの電圧レベルは接地電位ＧＮＤになる。
言い換えると、ＮチャネルＭＯＳトランジスタＴ１は、スリープモードのとき、オンし、仮想電源線ＬＫの電圧レベルはＮチャネルＭＯＳトランジスタの閾値電圧付近になる。反対に、ＮチャネルＭＯＳトランジスタＴ１は、通常モードのとき、オフし、仮想電源線ＬＫの電圧レベルは接地電位ＧＮＤになる。
第２〜第ｎメモリセルアレイ部Ｍ２〜Ｍｎは、第１メモリセルアレイ部Ｍ１と異なり、第３遅延回路３３からの第３遅延スリープ信号ＳＬＰｔ３は、スリープ解除検出回路１８に出力しない構成になっている。そして、その他の構成については、第１メモリセルアレイ部Ｍ１と第２〜第ｎメモリセルアレイ部Ｍ２〜Ｍｎは同じ構成になっている。
つまり、第１〜第ｎメモリセルアレイ部Ｍ１〜Ｍｎの仮想電源制御回路２３がそれぞれ備える第１〜第４トランジスタＴａ〜Ｔｄは、同じタイミングでオン・オフする。そのため、各メモリセルアレイ部Ｍ１〜Ｍｎの仮想電源制御回路２３に設けた第１〜第４トランジスタＴａ〜Ｔｄが全てオンしていることを知らせる第３遅延スリープ信号ＳＬＰｔ３は、第１メモリセルアレイ部Ｍ１の仮想電源制御回路２３からのみ出力させるようにしている。このため、第２〜第ｎメモリセルアレイ部Ｍ２〜Ｍｎは、説明の便宜上説明を省略する。
図２に示すように、スリープ解除検出回路１８は、ナンド回路４０及びインバータ回路４１を有している。
ナンド回路４０は、駆動回路１７から出力される駆動スリープ信号ＳＬＰｄ、及び、その駆動スリープ信号ＳＬＰｄから遅延時間ｔ３遅れて第１メモリセルアレイ部Ｍ１の仮想電源制御回路２３から出力される第３遅延スリープ信号ＳＬＰｔ３が入力される。ナンド回路４０は、入力される駆動スリープ信号ＳＬＰｄ及び第３遅延スリープ信号ＳＬＰｔ３が共にＨレベルのとき、Ｌレベルの制御完了信号Ｓｋをインバータ回路４１に出力する。
インバータ回路４１は、ナンド回路４０から制御完了信号Ｓｋが入力され、その制御完了信号Ｓｋを反転して第２スリープ信号ＳＬＰ２として第２メモリマクロ１２に出力する。
つまり、スリープ解除検出回路１８は、第１〜第ｎメモリセルアレイ部Ｍ１〜Ｍｎが備える各仮想電源制御回路２３において第１〜第４トランジスタＴａ〜Ｔｄが全てオンするとき、第１メモリセルアレイ部Ｍ１の仮想電源制御回路２３からＨレベルの第３遅延スリープ信号ＳＬＰｔ３が入力され、そのＨレベルの第３遅延スリープ信号ＳＬＰｔ３に応答してＨレベル（通常モード）の第２スリープ信号ＳＬＰ２を出力する。
反対に、スリープ解除検出回路１８は、第１〜第ｎメモリセルアレイ部Ｍ１〜Ｍｎが備える各仮想電源制御回路２３において第１〜第４トランジスタＴａ〜Ｔｄがオフするとき、駆動回路１７から出力される駆動スリープ信号ＳＬＰｄがＬレベルである為、Ｌレベルの第２スリープ信号ＳＬＰ２を出力する。
すなわち、スリープ解除検出回路１８は、第１メモリセルアレイ部Ｍ１においてスリープモードから通常モードへ切替えを開始し、第１〜第４トランジスタＴａ〜Ｔｄが全てオンして復帰電流が略最大になったことを検出してから、つまり、遅延時間ｔ３（＝３×ｔ１）が経過した時、第２メモリマクロ１２にＨレベル（通常モード）の第２スリープ信号ＳＬＰ２を出力し、第２メモリマクロ１２がスリープモードから通常モードへの切替えを開始するようにしている。
尚、第２〜第４メモリマクロ１２〜１４は、第１メモリマクロ１１と同じ構成になっている。このため、第２〜第４メモリマクロ１２〜１４の構成は、説明の便宜上説明を省略する。
上記のように構成した半導体記憶装置１０のスリープモードから通常モードへの切替えにおける動作を図４に従って説明する。
今、時刻ｔｋ０において、半導体記憶装置１０は、外部装置からＬレベル（スリープモード）の第１スリープ信号ＳＬＰ１を入力しているため、スリープモードになっている。
そして、図４（ａ）に示すように、時刻ｔｋ１において、外部装置から出力される第１スリープ信号ＳＬＰ１がＬレベルからＨレベルに立ち上がる。つまり、外部装置は、半導体記憶装置１０をスリープモードから通常モードに切替えさせるため、第１スリープ信号ＳＬＰ１をＬレベルからＨレベルに立ち上げて第１メモリマクロ１１の駆動回路１７に出力する。
そして、図４（ｂ）に示すように、時刻ｔｋ１において、第１メモリマクロ１１の駆動回路１７から出力される駆動スリープ信号ＳＬＰｄがＬレベルからＨレベルに立ち上がる。つまり、第１メモリマクロ１１の駆動回路１７は、外部装置から入力された第１スリープ信号ＳＬＰ１の駆動能力を上げて、駆動スリープ信号ＳＬＰｄとして第１メモリマクロ１１の第１トランジスタＴａのゲート、第１遅延回路３１、及び、スリープ解除検出回路１８に出力する。第１メモリマクロ１１の第１トランジスタＴａは、そのゲートに入力された駆動スリープ信号ＳＬＰｄがＬレベルからＨレベルに立ち上がると、オンして仮想電源線ＬＫと接地電位ＧＮＤを接続する。
次に、図４（ｃ）に示すように、第１メモリマクロ１１の第１遅延回路３１から出力される第１遅延スリープ信号ＳＬＰｔ１がＬレベルからＨレベルに立ち上がる。つまり、第１メモリマクロ１１の第１遅延回路３１は、駆動回路１７から入力される駆動スリープ信号ＳＬＰｄを遅延時間ｔ１遅延させて第１遅延スリープ信号ＳＬＰｔ１として第１メモリマクロ１１の第２トランジスタＴｂのゲート及び第２遅延回路３２に出力する。第１メモリマクロ１１の第２トランジスタＴｂは、そのゲートに入力された第１遅延スリープ信号ＳＬＰｔ１がＬレベルからＨレベルに立ち上がると、オンして仮想電源線ＬＫと接地電位ＧＮＤを接続する。
続いて、図４（ｄ）に示すように、第１メモリマクロ１１の第２遅延回路３２から出力される第２遅延スリープ信号ＳＬＰｔ２がＬレベルからＨレベルに立ち上がる。つまり、第１メモリマクロ１１の第２遅延回路３２は、第１遅延回路３１から入力される第１遅延スリープ信号ＳＬＰｔ１を遅延時間ｔ１遅延させて第２遅延スリープ信号ＳＬＰｔ２として第１メモリマクロ１１の第３トランジスタＴｃのゲート及び第３遅延回路３３に出力する。第１メモリマクロ１１の第３トランジスタＴｃは、そのゲートに入力された第２遅延スリープ信号ＳＬＰｔ２がＬレベルからＨレベルに立ち上がると、オンして仮想電源線ＬＫと接地電位ＧＮＤを接続する。
そして、図４（ｅ）に示すように、第１メモリマクロ１１の第３遅延回路３３から出力される第３遅延スリープ信号ＳＬＰｔ３がＬレベルからＨレベルに立ち上がる。つまり、第１メモリマクロ１１の第３遅延回路３３は、第２遅延回路３２から入力される第２遅延スリープ信号ＳＬＰｔ２を遅延時間ｔ１遅延させて第３遅延スリープ信号ＳＬＰｔ３として第１メモリマクロ１１の第４トランジスタＴｄのゲート及びスリープ解除検出回路１８に出力する。
第１メモリマクロ１１の第４トランジスタＴｄは、そのゲートに入力された第３遅延スリープ信号ＳＬＰｔ３がＬレベルからＨレベルに立ち上がると、オンして仮想電源線ＬＫと接地電位ＧＮＤを接続する。第１メモリマクロ１１のスリープ解除検出回路１８は、Ｈレベルの駆動スリープ信号ＳＬＰｄが先に入力され、第３遅延回路３３から入力された第３遅延スリープ信号ＳＬＰｔ３がＬレベルからＨレベルに立ち上がると、Ｈレベル（通常モード）の第２スリープ信号ＳＬＰ２を第２メモリマクロ１２に出力する。
すなわち、第１メモリマクロ１１は、外部装置からＨレベル（通常モード）の第１スリープ信号ＳＬＰ１を入力すると、入力した第１スリープ信号ＳＬＰ１を遅延時間ｔ３（＝３×ｔ１）遅延させ、第１メモリマクロ１１の第１〜第４トランジスタＴａ〜Ｔｄが全てオンして仮想電源線ＬＫと接地電位ＧＮＤを接続したことを検出してからＨレベル（通常モード）の第２スリープ信号ＳＬＰ２を第２メモリマクロ１２に出力する。
そして、図４（ｆ）に示すように、時刻ｔｋ３において、第２メモリマクロ１２のスリープ解除検出回路１８から出力される第３スリープ信号ＳＬＰ３がＬレベルからＨレベルに立ち上がる。図４（ｇ）に示すように、時刻ｔｋ４において、第３メモリマクロ１３のスリープ解除検出回路１８から出力される第４スリープ信号ＳＬＰ４がＬレベルからＨレベルに立ち上がる。
つまり、第２メモリマクロ１２は、第１メモリマクロ１１からＨレベル（通常モード）の第２スリープ信号ＳＬＰ２を入力すると、入力した第２スリープ信号ＳＬＰ２を遅延時間ｔ３（＝３×ｔ１）遅延させ、第２メモリマクロ１２の第１〜第４トランジスタＴａ〜Ｔｄが全てオンして仮想電源線ＬＫと接地電位ＧＮＤを接続したことを検出してからＨレベル（通常モード）の第３スリープ信号ＳＬＰ３を第３メモリマクロ１３に出力する。
第３メモリマクロ１３は、第２メモリマクロ１２からＨレベル（通常モード）の第３スリープ信号ＳＬＰ３を入力すると、入力した第３スリープ信号ＳＬＰ３を遅延時間ｔ３（＝３×ｔ１）遅延させ、第３メモリマクロ１３の第１〜第４トランジスタＴａ〜Ｔｄが全てオンして仮想電源線ＬＫと接地電位ＧＮＤを接続したことを検出してからＨレベルの（通常モード）の第４スリープ信号ＳＬＰ４を第４メモリマクロ１４に出力する。
従って、第１メモリマクロ１１がＨレベル（通常モード）の第１スリープ信号ＳＬＰ１を入力すると、第１〜第４メモリマクロ１１〜１４において、スリープモードから通常モードへの切替えを遅延時間ｔ３（＝３×ｔ１）毎に順番に開始する。
以上記述したように、本実施の形態によれば、以下の効果を奏する。
（１）スリープ解除検出回路１８は、第１メモリセルアレイ部Ｍ１の仮想電源制御回路２３から出力される第３遅延スリープ信号ＳＬＰｔ３を検出することで、第１メモリセルアレイ部Ｍ１の第４トランジスタＴｄがオン又はオフして仮想電源線ＬＫと接地電位ＧＮＤを接続したかどうかを検出している。そして、スリープ解除検出回路１８は、Ｈレベルの第３遅延スリープ信号ＳＬＰｔ３が入力されると、Ｈレベル（通常モード）の第２スリープ信号ＳＬＰ２を次段の第２メモリマクロ１２に出力する。
第１メモリセルアレイ部Ｍ１の構成は、第２〜第ｎメモリセルアレイ部Ｍ２〜Ｍｎの構成と同じため、第１メモリセルアレイ部Ｍ１の第４トランジスタＴｄがオンしたときには、第２〜第ｎメモリセルアレイ部Ｍ２〜Ｍｎの第４トランジスタＴｄもオンしている。
すなわち、スリープ解除検出回路１８は、第１〜第ｎメモリセルアレイ部Ｍ１〜Ｍｎが備える仮想電源制御回路２３の第１〜第４トランジスタＴａ〜Ｔｄが全てオンしているかを検出して仮想電源線ＬＫと接地電位ＧＮＤを接続したことを検出することできる。
従って、前段のメモリマクロにおいて復帰電流が略最大になってから後段のメモリマクロがスリープモードから通常モードへ切替える。この結果、半導体記憶装置１０の復帰電流は、第１〜第４メモリマクロ１１〜１４が同時にスリープモードから通常モードへ切替えを開始する場合に比べて、復帰電流を小さくして電源電圧Ｖｃｃの低下を抑制することができる。
（第２実施形態）
以下、第２実施形態を図５に従って説明する。
図５に示すように、駆動回路１７から出力される駆動スリープ信号ＳＬＰｄが、第１メモリセルアレイ部Ｍ１の仮想電源制御回路２３に入力される。第１メモリセルアレイ部Ｍ１の仮想電源制御回路２３から出力される第３遅延スリープ信号ＳＬＰｔ３が、後段の第２メモリセルアレイ部Ｍ２の仮想電源制御回路２３に出力される。このように、第１〜第ｎメモリセルアレイ部Ｍ１〜Ｍｎにおいて、後段のメモリセルアレイ部が前段のメモリセルアレイ部の第３遅延スリープ信号ＳＬＰｔ３を入力している。そして、スリープ解除検出回路１８は、最終段の第ｎメモリセルアレイ部Ｍｎの第３遅延スリープ信号ＳＬＰｔ３を入力している。
つまり、各メモリマクロの第１〜第ｎメモリセルアレイ部Ｍ１〜Ｍｎは、前段のメモリセルアレイ部に設けた仮想電源制御回路２３の第１〜第４トランジスタＴａ〜Ｔｄが全てオンしてから、後段のメモリセルアレイ部に設けた仮想電源制御回路２３の第１〜第４トランジスタＴａ〜Ｔｄがオンするようになっている。
言い換えると、各メモリマクロにおいて、第１〜第ｎメモリセルアレイ部Ｍ１〜Ｍｎは、前段のメモリセルアレイ部がスリープモードから通常モードへ切替えを開始して遅延時間ｔ３経過後に、後段のメモリセルアレイ部がスリープモードから通常モードへ切替えを開始する。
従って、各メモリマクロにおいて、第１〜第ｎメモリセルアレイ部Ｍ１〜Ｍｎがスリープモードから通常モードへ順番に切替えを開始し、最終段の第ｎメモリセルアレイ部Ｍｎの第１〜第４トランジスタＴａ〜Ｔｄが全てオンすると、スリープ解除検出回路１８がそれぞれ後段のメモリマクロに対してＨレベルの第２〜第４スリープ信号ＳＬＰ２〜ＳＬＰ４をそれぞれ出力する。
以上記述したように、本実施の形態によれば、以下の効果を奏する。
（１）仮想電源制御回路２３は、前段のメモリセルアレイ部の仮想電源制御回路２３から出力される第３遅延スリープ信号ＳＬＰｔ３を入力している。そして、スリープ解除検出回路１８は、最終段の第ｎメモリセルアレイ部Ｍｎの仮想電源制御回路２３から出力される第３遅延スリープ信号ＳＬＰｔ３の電圧レベルを検出している。
すなわち、前段のメモリセルアレイ部の第１〜第４トランジスタＴａ〜Ｔｄが全てオンしてから、後段のメモリセルアレイ部の第１〜第４トランジスタＴａ〜Ｔｄをオンさせるようにした。そして、最終段の第ｎメモリセルアレイ部Ｍｎの第１〜第４トランジスタＴａ〜Ｔｄが全てオンしてから後段のメモリマクロがスリープモードから通常モードに切替えを開始するようにした。
従って、各メモリセルアレイ部Ｍ１〜Ｍｎにおいて、その復帰電流が略最大になってから後段のメモリセルアレイ部がスリープモードから通常モードへ切替えを開始する。その結果、各メモリマクロ１１〜１４の復帰電流が略最大になってから後段のメモリマクロがスリープモードから通常モードへ切替えを開始するため、半導体記憶装置１０の復帰電流は、第１実施形態に比べて、復帰電流を小さくして電源電圧Ｖｃｃの低下を抑制することができる。
（第３実施形態）
次に、第３実施形態を、図１、図３及び図６に従って説明する。
本実施形態の半導体記憶装置は、図１に示す第１実施形態の半導体記憶装置１０と同様に、図示しない外部装置からの第１スリープ信号ＳＬＰ１によって、通常モード及びスリープモードに切替わり、Ｈレベルの第１スリープ信号ＳＬＰ１で、通常モードになり、反対に、Ｌレベルの第１スリープ信号ＳＬＰ１で、スリープモードになる。そして、本実施形態の半導体記憶装置は、第１実施形態の半導体記憶装置１０と同様に、第１〜第４メモリマクロ１１〜１４を備えている。
図６に示すように、第１メモリマクロ１１は、駆動回路１７、第１〜第ｎメモリセルアレイ部Ｍ１〜Ｍｎ、スリープ解除検出回路１８を有しているとともに、内部回路部５０、入出力部５１を有している。
駆動回路１７は、第１及び第２インバータ回路２０ａ，２０ｂが直列接続されて構成されている。駆動回路１７は、図示しない外部装置から第１スリープ信号ＳＬＰ１が入力される。駆動回路１７は、その第１スリープ信号ＳＬＰ１を、駆動能力の大きい第２インバータ回路２０ｂから駆動スリープ信号ＳＬＰｄとして第１〜第ｎメモリセルアレイ部Ｍ１〜Ｍｎ及びスリープ解除検出回路１８に出力する。
各メモリセルアレイ部Ｍ１〜Ｍｎは、仮想電源制御回路２３、メモリセルアレイ２４、低電位電源昇圧回路としてのＮチャネルＭＯＳトランジスタＴ１をそれぞれ有している。
仮想電源制御回路２３は、後記するメモリセルアレイ２４の低電位電源としての仮想電源線ＬＫの電圧レベルを制御する。仮想電源制御回路２３は、通常モードでは、仮想電源線ＬＫを接地電位ＧＮＤに接続する。これによって、メモリセルアレイ２４は、高電位電源として電源電圧Ｖｃｃが供給され、低電位電源として接地電位ＧＮＤに接続されている。一方、仮想電源制御回路２３は、スリープモードでは、仮想電源線ＬＫの電圧レベルを後記するＮチャネルＭＯＳトランジスタＴ１の閾値電圧に制御する。これによって、メモリセルアレイ２４は、高電位電源として電源電圧Ｖｃｃが供給され、低電位電源として接地電位ＧＮＤからＮチャネルＭＯＳトランジスタＴ１の閾値電圧分を昇圧した電圧が供給される。
すなわち、通常モードに比べてスリープモードでは、メモリセルアレイ２４は、ＮチャネルＭＯＳトランジスタＴ１の閾値電圧分だけ低い電源電圧にて回路動作することから、その分低消費電力化することになる。
本実施形態の第１メモリセルアレイ部Ｍ１に設けた仮想電源制御回路２３は、第１実施形態の仮想電源制御回路２３と同じ回路構成なので、図３に従って説明する。
図３に示すように、第１メモリセルアレイ部Ｍ１に設けた仮想電源制御回路２３は、第１〜第４トランジスタＴａ〜Ｔｄ、第１〜第３遅延回路３１〜３３を有している。なお、本実施形態では、第１〜第４トランジスタＴａ〜ＴｄはＮチャネルＭＯＳトランジスタよりなり、そのトランジスタサイズは、第１〜第４トランジスタＴａ〜Ｔｄの順に大きくなっている。
そして、駆動回路１７からの駆動スリープ信号ＳＬＰｄは、第１トランジスタＴａのゲートに供給されるとともに、第１遅延回路３１に供給される。
第１トランジスタＴａは、そのドレインがメモリセルアレイ２４の仮想電源線ＬＫに接続され、ソースが接地電位ＧＮＤに接続される。そして、第１トランジスタＴａは、駆動回路１７から駆動スリープ信号ＳＬＰｄを入力すると、オン・オフして仮想電源線ＬＫと接地電位ＧＮＤを接続または遮断する。
第１トランジスタＴａは、Ｈレベル（通常モード）の駆動スリープ信号ＳＬＰｄを入力すると、オンして仮想電源線ＬＫと接地電位ＧＮＤを接続する。反対に、第１トランジスタＴａは、Ｌレベル（スリープモード）の駆動スリープ信号ＳＬＰｄを入力すると、オフして仮想電源線ＬＫと接地電位ＧＮＤを遮断する。
第１遅延回路３１は、第１及び第２インバータ回路３５ａ，３５ｂが直列接続されて構成されている。第１遅延回路３１は、駆動回路１７から駆動スリープ信号ＳＬＰｄが入力されると、その駆動スリープ信号ＳＬＰｄから遅延時間ｔ１遅延した第１遅延スリープ信号ＳＬＰｔ１を第２トランジスタＴｂのゲート及び第２遅延回路３２に出力する。
第２トランジスタＴｂは、そのドレインが仮想電源線ＬＫに接続され、そのソースが接地電位ＧＮＤに接続される。第２トランジスタＴｂは、そのゲートに第１遅延回路３１から出力される第１遅延スリープ信号ＳＬＰｔ１が供給される。第２トランジスタＴｂは、第１遅延回路３１から第１遅延スリープ信号ＳＬＰｔ１を入力すると、オン・オフして仮想電源線ＬＫ及び接地電位ＧＮＤを接続または遮断する。
つまり、第２トランジスタＴｂのオン・オフは、第１トランジスタＴａのオン・オフのタイミングから遅延時間ｔ１遅れてオン・オフする。そして、第２トランジスタＴｂは、Ｈレベル（通常モード）の第１遅延スリープ信号ＳＬＰｔ１を入力するとオンして仮想電源線ＬＫと接地電位ＧＮＤを接続する。反対に、第２トランジスタＴｂは、Ｌレベル（スリープモード）の第１遅延スリープ信号ＳＬＰｔ１を入力するとオフして仮想電源線ＬＫと接地電位ＧＮＤを遮断する。
第２遅延回路３２は第１及び第２インバータ回路３６ａ，３６ｂが直列接続されて構成されている。第２遅延回路３２は、第１遅延回路３１から第１遅延スリープ信号ＳＬＰｔ１が入力され、この第１遅延スリープ信号ＳＬＰｔ１から遅延時間ｔ１遅延した第２遅延スリープ信号ＳＬＰｔ２を第３トランジスタＴｃのゲート及び第３遅延回路３３に出力する。
第３トランジスタＴｃは、そのドレインが仮想電源線ＬＫに接続され、そのソースが接地電位ＧＮＤに接続される。第３トランジスタＴｃは、そのゲートに第２遅延回路３２から出力される第２遅延スリープ信号ＳＬＰｔ２が供給される。第３トランジスタＴｃは、第２遅延回路３２から第２遅延スリープ信号ＳＬＰｔ２を入力すると、オン・オフして仮想電源線ＬＫ及び接地電位ＧＮＤを接続または遮断する。
つまり、第３トランジスタＴｃのオン・オフは、第２トランジスタＴｂのオン・オフのタイミングから遅延時間ｔ１遅れてオン・オフする。換言すると、第３トランジスタＴｃのオン・オフは、第１トランジスタＴａのオン・オフのタイミングから遅延時間ｔ２（＝２×ｔ１）遅れてオン・オフする。
そして、第３トランジスタＴｃは、Ｈレベル（通常モード）の第２遅延スリープ信号ＳＬＰｔ２を入力するとオンして仮想電源線ＬＫと接地電位ＧＮＤを接続する。反対に、第３トランジスタＴｃは、Ｌレベル（スリープモード）の第２遅延スリープ信号ＳＬＰｔ２を入力するとオフして仮想電源線ＬＫと接地電位ＧＮＤを遮断する。
第３遅延回路３３は第１及び第２インバータ回路３７ａ，３７ｂが直列接続されて構成されている。第３遅延回路３３は、第２遅延回路３２から第２遅延スリープ信号ＳＬＰｔ２が入力され、この第２遅延スリープ信号ＳＬＰｔ２から遅延時間ｔ１遅延した第３遅延スリープ信号ＳＬＰｔ３を第４トランジスタＴｄのゲートに出力する。
第４トランジスタＴｄは、そのドレインが仮想電源線ＬＫに接続され、そのソースが接地電位ＧＮＤに接続される。第４トランジスタＴｄは、そのゲートに第３遅延回路３３から出力される第３遅延スリープ信号ＳＬＰｔ３が供給される。第４トランジスタＴｄは、第３遅延回路３３から第３遅延スリープ信号ＳＬＰｔ３を入力すると、オン・オフして仮想電源線ＬＫ及び接地電位ＧＮＤを接続または遮断する。
つまり、第４トランジスタＴｄのオン・オフは、第３トランジスタＴｃのオン・オフのタイミングから遅延時間ｔ１遅れてオン・オフする。換言すると、第４トランジスタＴｄのオン・オフは、第１トランジスタＴａのオン・オフのタイミングから遅延時間ｔ３（＝３×ｔ１）遅れてオン・オフする。
すなわち、遅延時間ｔ３は、第１メモリマクロ１１において、スリープモードから通常モードへの切替えを開始し、第１〜第４トランジスタＴａ〜Ｔｄが全てオンしてスリープモードから通常モードへの切替え時に流れる復帰電流が略最大になったことを検出するまでの時間になっている。
そして、第４トランジスタＴｄは、Ｈレベル（通常モード）の第３遅延スリープ信号ＳＬＰｔ３を入力するとオンして仮想電源線ＬＫと接地電位ＧＮＤを接続する。反対に、第４トランジスタＴｄは、Ｌレベル（スリープモード）の第３遅延スリープ信号ＳＬＰｔ３を入力するとオフして仮想電源線ＬＫと接地電位ＧＮＤを遮断する。
従って、仮想電源制御回路２３は、駆動回路１７からＨレベルの駆動スリープ信号ＳＬＰｄが入力されると、この駆動スリープ信号ＳＬＰｄを第１〜第３遅延回路３１〜３３にて順番に遅延させることにより、第２〜第４トランジスタＴｂ〜Ｔｄをそれぞれ遅延時間ｔ１，ｔ２（＝２×ｔ１），ｔ３（＝３×ｔ１）を要してオンさせ仮想電源線ＬＫと接地電位ＧＮＤを接続させている。
すなわち、仮想電源制御回路２３は、スリープモードから通常モードになるとき、第１〜第４トランジスタＴａ〜Ｔｄを順番にオンして段階的にコンダクタンスを大きくして、仮想電源線ＬＫから接地電位ＧＮＤへの電流を流れ易くしている。
詳述すると、仮想電源制御回路２３は、スリープモードから通常モードへの切替え時において、仮想電源線ＬＫの電圧レベルを段階的に接地電位ＧＮＤに下げるようにして、スリープモードにおける最低電源電圧から通常モードにおける通常電源電圧（＞最低電源電圧）に段階的に引き上げて切替え時間を長くすることにより、復帰電流の最大値を低下させている。
第１メモリセルアレイ部Ｍ１のメモリセルアレイ２４は、図示しない行列状に配置された複数のメモリセルを有する。メモリセルは「１」又は「０」のデータを記憶し、そのデータを書き込み又は読み出しされる。各メモリセルには、高電位電源としての電源電圧Ｖｃｃ及び低電位電源としての仮想電源線ＬＫの電圧が供給される。
第１メモリセルアレイ部Ｍ１のＮチャネルＭＯＳトランジスタＴ１は、そのドレイン及びゲートが対応するメモリセルアレイ２４の仮想電源線ＬＫにそれぞれ接続され、そのソースが接地電位ＧＮＤにそれぞれ接続されている。ＮチャネルＭＯＳトランジスタＴ１は、仮想電源制御回路２３の動作に応じて、オン・オフして仮想電源線ＬＫと接地電位ＧＮＤを接続又は遮断する。
つまり、第１メモリセルアレイ部Ｍ１のＮチャネルＭＯＳトランジスタＴ１は、仮想電源制御回路２３が仮想電源線ＬＫと接地電位ＧＮＤを遮断すると、メモリセルアレイ２４からスリープモードにおけるそのメモリセルアレイ２４の待機電流が供給されて、そのゲート電圧が閾値電圧付近に固定されてオンする。これにより、仮想電源線ＬＫの電圧レベルはＮチャネルＭＯＳトランジスタＴ１の閾値電圧になる。
反対に、ＮチャネルＭＯＳトランジスタＴ１は、仮想電源制御回路２３が仮想電源線ＬＫと接地電位ＧＮＤを接続すると、そのドレイン及びゲートが接地電位ＧＮＤに接続されてオフする。これにより、仮想電源線ＬＫの電圧レベルは接地電位ＧＮＤになる。
言い換えると、ＮチャネルＭＯＳトランジスタＴ１は、スリープモードのとき、オンし、仮想電源線ＬＫの電圧レベルはＮチャネルＭＯＳトランジスタの閾値電圧付近になる。反対に、ＮチャネルＭＯＳトランジスタＴ１は、通常モードのとき、オフし、仮想電源線ＬＫの電圧レベルは接地電位ＧＮＤになる。
なお、第２〜第ｎメモリセルアレイ部Ｍ２〜Ｍｎの仮想電源制御回路２３は、第１メモリセルアレイ部Ｍ１の仮想電源制御回路２３と異なり、第３遅延回路３３からの第３遅延スリープ信号ＳＬＰｔ３は、スリープ解除検出回路１８に出力しない構成になっている。そして、その他の構成については、第１メモリセルアレイ部Ｍ１の仮想電源制御回路２３と第２〜第ｎメモリセルアレイ部Ｍ２〜Ｍｎの仮想電源制御回路２３は同じ構成になっている。
つまり、第１〜第ｎメモリセルアレイ部Ｍ１〜Ｍｎの仮想電源制御回路２３がそれぞれ備える第１〜第４トランジスタＴａ〜Ｔｄは、同じタイミングでオン・オフする。従って、各メモリセルアレイ部Ｍ１〜Ｍｎの仮想電源制御回路２３に設けた第１〜第４トランジスタＴａ〜Ｔｄが全てオンしていることを知らせる第３遅延スリープ信号ＳＬＰｔ３は、第１メモリセルアレイ部Ｍ１の仮想電源制御回路２３からのみ出力させるようにしている。このため、第２〜第ｎメモリセルアレイ部Ｍ２〜Ｍｎの仮想電源制御回路２３は、説明の便宜上説明を省略する。
図６に示すように、第１メモリマクロ１１のスリープ解除検出回路１８は、ナンド回路４０及びインバータ回路４１を有している。
ナンド回路４０は、駆動回路１７から出力される駆動スリープ信号ＳＬＰｄ、及び、その駆動スリープ信号ＳＬＰｄから遅延時間ｔ３遅れて第１メモリセルアレイ部Ｍ１の仮想電源制御回路２３から出力される第３遅延スリープ信号ＳＬＰｔ３が入力される。ナンド回路４０は、入力される駆動スリープ信号ＳＬＰｄ及び第３遅延スリープ信号ＳＬＰｔ３が共にＨレベルのとき、Ｌレベルの制御完了信号Ｓｋをインバータ回路４１、内部回路部５０、入出力部５１に出力する。
インバータ回路４１は、ナンド回路４０から制御完了信号Ｓｋが入力され、その制御完了信号Ｓｋを反転して第２スリープ信号ＳＬＰ２として第２メモリマクロ１２に出力する。
つまり、スリープ解除検出回路１８は、第１〜第ｎメモリセルアレイ部Ｍ１〜Ｍｎが備える各仮想電源制御回路２３において第１〜第４トランジスタＴａ〜Ｔｄが全てオンするとき、第１メモリセルアレイ部Ｍ１の仮想電源制御回路２３からＨレベルの第３遅延スリープ信号ＳＬＰｔ３が入力され、そのＨレベルの第３遅延スリープ信号ＳＬＰｔ３に応答して、Ｌレベルの制御完了信号Ｓｋを内部回路部５０及び入出力部５１に出力するとともに、Ｈレベル（通常モード）の第２スリープ信号ＳＬＰ２を第２メモリマクロ１２に出力する。
反対に、スリープ解除検出回路１８は、第１〜第ｎメモリセルアレイ部Ｍ１〜Ｍｎが備える各仮想電源制御回路２３において第１〜第４トランジスタＴａ〜Ｔｄがオフするとき、駆動回路１７から出力される駆動スリープ信号ＳＬＰｄがＬレベルである為、Ｈレベルの制御完了信号Ｓｋを内部回路部５０及び入出力部５１を出力するとともに、Ｌレベルの第２スリープ信号ＳＬＰ２を第２メモリマクロ１２に出力する。
内部回路部５０は、内部回路５２、電源制御トランジスタＴ３を有している。内部回路５２は、ワード線及びビット線を選択するデコーダなどの第１メモリマクロ１１に備えた第１〜第ｎメモリセルアレイ部Ｍ１〜Ｍｎの周辺回路である。電源制御トランジスタＴ３はＰチャネルＭＯＳトランジスタであって、そのソースが電源線ＬＶに接続され、そのドレインが内部回路５２に接続されている。また、電源制御トランジスタＴ３は、そのゲートにスリープ解除検出回路１８から制御完了信号Ｓｋが入力される。そして、電源制御トランジスタＴ３は、その制御完了信号Ｓｋに応じてオン・オフし、内部回路５２へ電源電圧Ｖｃｃを供給又は遮断する。
具体的には、電源制御トランジスタＴ３は、Ｈレベルの制御完了信号Ｓｋを入力すると、オフして電源線ＬＶと内部回路５２とを遮断して内部回路５２に電源電圧Ｖｃｃを供給しない。反対に、電源制御トランジスタＴ３は、Ｌレベルの制御完了信号Ｓｋを入力すると、オンして電源線ＬＶと内部回路５２とを接続して内部回路５２に電源電圧Ｖｃｃを供給する。
入出力部５１は、入出力回路５３、電源制御トランジスタＴ４を有している。入出力回路５３は、メモリセルに記憶又は読み出すデータ信号、及び、データ信号を記憶又は読み出すメモリセルを選択するアドレス信号などを外部装置に対して入出力する第１メモリマクロ１１に備えた回路である。電源制御トランジスタＴ４はＰチャネルＭＯＳトランジスタであって、そのソースが電源線ＬＶに接続され、そのドレインが入出力回路５３に接続されている。また、電源制御トランジスタＴ４は、そのゲートにスリープ解除検出回路１８から制御完了信号Ｓｋが入力される。そして、電源制御トランジスタＴ４は、その制御完了信号Ｓｋに応じてオン・オフして入出力回路５３へ電源電圧Ｖｃｃを供給又は遮断する。
具体的には、電源制御トランジスタＴ４は、Ｈレベルの制御完了信号Ｓｋを入力すると、オフして電源線ＬＶと入出力回路５３とを遮断して入出力回路５３に電源電圧Ｖｃｃを供給しない。反対に、電源制御トランジスタＴ４は、Ｌレベルの制御完了信号Ｓｋを入力すると、オンして電源線ＬＶと入出力回路５３を接続して入出力回路５３に電源電圧Ｖｃｃを供給する。
すなわち、第１メモリマクロ１１のスリープ解除検出回路１８は、第１メモリセルアレイ部Ｍ１においてスリープモードから通常モードへ切替えを開始し、第１〜第４トランジスタＴａ〜Ｔｄが全てオンして復帰電流が略最大になったことを検出してから、つまり、遅延時間ｔ３（＝３×ｔ１）が経過した時、内部回路部５０及び入出力部５１の電源制御トランジスタＴ３，Ｔ４にＬレベルの制御完了信号Ｓｋを出力し、内部回路５２及び入出力回路５３への電源供給を開始する。
なお、後段のメモリマクロ１２〜１４では、前段の第１〜第３メモリマクロ１１〜１３から第２〜第４スリープ信号ＳＬＰ２〜ＳＬＰ４を入力すると、第１メモリマクロ１１と同様に、スリープ解除検出回路１８は、第１メモリセルアレイ部Ｍ１においてスリープモードから通常モードへ切替えを開始し、第１〜第４トランジスタＴａ〜Ｔｄが全てオンして復帰電流が略最大になったことを検出してから、つまり、遅延時間ｔ３（＝３×ｔ１）が経過した時、それぞれ自身の内部回路部５０及び入出力部５１の電源制御トランジスタＴ３，Ｔ４にＬレベルの制御完了信号Ｓｋを出力し、自身の内部回路５２及び入出力回路５３への電源供給を開始するようになっている。
以上記述したように、本実施の形態によれば、以下の効果を奏する。
（１）第１〜第４メモリマクロ１１〜１４のスリープ解除検出回路１８は、スリープモードから通常モードへの切替えにおいて、仮想電源制御回路２３によってメモリセルアレイ２４に印加される低電位電圧（仮想電源線ＬＫの電位）が段階的に降圧され、通常モードの電源電圧になったことを検出すると、内部回路５２及び入出力回路５３に電源電圧Ｖｃｃを供給する。
従って、第１〜第４メモリマクロ１１〜１４は、スリープモードから通常モードへの切替えにおいて、メモリセルアレイ２４に通常モードの電源電圧が印加された後に、内部回路５２及び入出力回路５３へ電源電圧Ｖｃｃを供給することができ、その際に発生する電源ノイズを抑制することができる。
さらに、第１〜第４メモリマクロ１１〜１４は、スリープモードにおいて、スリープ解除検出回路１８によって、内部回路５２及び入出力回路５３への電源電圧Ｖｃｃの供給が停止されているため、内部回路５２及び入出力回路５３の消費電流分を低消費電力化することができる。
（第４実施形態）
第３実施形態では、第１〜第４メモリマクロ１１〜１４は、制御完了信号Ｓｋに基づいて、その内部回路５２及び入出力回路５３への電源電圧Ｖｃｃの供給を制御するようにしていた。第４実施形態では、半導体記憶装置１０と特定の機能を有する、例えば、中央処理装置（ＣＰＵ）等の第１〜第４機能ブロックＢ１〜Ｂ４を有する半導体装置６０において、第１〜第４メモリマクロ１１〜１４は、制御完了信号Ｓｋに基づいて、第１〜第４機能ブロックＢ１〜Ｂ４への電源電圧Ｖｃｃの供給を制御するものである。
以下、第１〜第４機能ブロックＢ１〜Ｂ４への電源電圧Ｖｃｃの供給を制御する場合について、図７に従って、第３実施形態との相違点を中心に説明する。なお、先の図１〜図６に示した部材と同一の部材にはそれぞれ同一の符号を付して示し、それら各要素については説明の便宜上その説明を省略する。
図７に示すように、半導体装置６０は、第１〜第４メモリマクロ１１〜１４、第１〜第４機能ブロックＢ１〜Ｂ４、第１〜第４電源制御トランジスタＴ５〜Ｔ８を有している。
第１メモリマクロ１１は、先の図６に示す自身のスリープ解除検出回路１８のナンド回路４０からの制御完了信号Ｓｋを第２反転スリープ信号ＢＳＬＰ２として第１電源制御トランジスタＴ５に出力する。また、第２メモリマクロ１２は、自身のスリープ解除検出回路１８のナンド回路４０からの制御完了信号Ｓｋを第３反転スリープ信号ＢＳＬＰ３として第２電源制御トランジスタＴ６に出力する。
さらに、第３メモリマクロ１３は、自身のスリープ解除検出回路１８のナンド回路４０からの制御完了信号Ｓｋを第４反転スリープ信号ＢＳＬＰ４として第３電源制御トランジスタＴ７に出力する。さらにまた、第４メモリマクロ１４は、自身のスリープ解除検出回路１８のナンド回路４０からの制御完了信号Ｓｋを第５反転スリープ信号ＢＳＬＰ５として第４電源制御トランジスタＴ８に出力する。
第１電源制御トランジスタＴ５は、ＰチャネルＭＯＳトランジスタであって、そのソースが電源線ＬＶに接続され、そのドレインが第１機能ブロックＢ１に接続されている。第１電源制御トランジスタＴ５は、そのゲートに第１メモリマクロ１１からの第２反転スリープ信号ＢＳＬＰ２が入力される。第１電源制御トランジスタＴ５は、その第２反転スリープ信号ＢＳＬＰ２に応じて、電源電圧Ｖｃｃを第１機能ブロックに供給する。
つまり、第１電源制御トランジスタＴ５は、Ｈレベル（スリープモード）の第２反転スリープ信号ＢＳＬＰ２を入力すると、第１機能ブロックＢ１に電源電圧Ｖｃｃを供給しない。反対に、第１電源制御トランジスタＴ５は、Ｌレベル（通常モード）の第２反転スリープ信号ＢＳＬＰ２を入力すると、第１機能ブロックＢ１に電源電圧Ｖｃｃを供給する。
すなわち、第１電源制御トランジスタＴ５は、スリープモードにおいて、第１機能ブロックＢ１への電源電圧Ｖｃｃの供給を停止し、反対に、第１電源制御トランジスタＴ５は、通常モードにおいて、第１機能ブロックＢ１に電源電圧Ｖｃｃを供給する。
第２電源制御トランジスタＴ６は、ＰチャネルＭＯＳトランジスタであって、そのソースが電源線ＬＶに接続され、そのドレインが第２機能ブロックＢ２に接続されている。第２電源制御トランジスタＴ６は、そのゲートに第２メモリマクロ１２からの第３反転スリープ信号ＢＳＬＰ３が入力される。第２電源制御トランジスタＴ６は、その第３反転スリープ信号ＢＳＬＰ３に応じて、電源電圧Ｖｃｃを第２機能ブロックＢ２に供給する。
つまり、第２電源制御トランジスタＴ６は、Ｈレベル（スリープモード）の第３反転スリープ信号ＢＳＬＰ３を入力すると、第２機能ブロックＢ２に電源電圧Ｖｃｃを供給しない。反対に、第２電源制御トランジスタＴ６は、Ｌレベル（通常モード）の第３反転スリープ信号ＢＳＬＰ３を入力すると、第２機能ブロックＢ２に電源電圧Ｖｃｃを供給する。
すなわち、第２電源制御トランジスタＴ６は、スリープモードにおいて、第２機能ブロックＢ２への電源電圧Ｖｃｃの供給を停止し、反対に、第２電源制御トランジスタＴ６は、通常モードにおいて、第２機能ブロックＢ２に電源電圧Ｖｃｃを供給する。
尚、第３及び第４電源制御トランジスタＴ７，Ｔ８は、その接続先（第３電源制御トランジスタＴ７が第３機能ブロックＢ３、第４電源制御トランジスタＴ８が第４機能ブロックＢ４）が異なるだけで、第１及び第２電源制御トランジスタＴ５，Ｔ６と同じ構成になっているため、その詳細な説明を省略する。
以上記述したように、本実施の形態によれば、以下の効果を奏する。
（１）第１〜第４メモリマクロ１１〜１４では、スリープ解除検出回路１８は、スリープモードから通常モードへの切替えにおいて、仮想電源制御回路２３によってメモリセルアレイ２４に印加される低電位電圧（仮想電源線ＬＫの電位）が段階的に降圧され、通常モードの電源電圧になったことを検出すると、対応する機能ブロックＢ１〜Ｂ４に電源電圧Ｖｃｃを供給する。
従って、半導体装置６０は、スリープモードから通常モードへの切替えにおいて、各メモリマクロ１１〜１４のメモリセルアレイ２４に通常モードの電源電圧が印加された後に、第１〜第４機能ブロックＢ１〜Ｂ４へ電源電圧Ｖｃｃを供給することができ、その際に発生する電源ノイズを抑制することができる。
さらに、半導体装置６０は、スリープモードにおいて、第１〜第４メモリマクロ１１〜１４のスリープ解除検出回路１８によって、対応する第１〜第４機能ブロックＢ１〜Ｂ４への電源電圧Ｖｃｃの供給が停止されているため、第１〜第４機能ブロックＢ１〜Ｂ４の消費電流分を低消費電力化することができる。
（第５実施形態）
第３及び第４実施形態では、外部装置からの動作させるデバイスを選択するチップイネーブル信号ＣＥを用いていなかったが、第５実施形態では、チップイネーブル信号ＣＥを用いて、半導体記憶装置１０を選択・非選択して半導体記憶装置１０を動作・非動作させるようになっている。
以下、チップイネーブル信号ＣＥを用いる場合について、図８に従って、第３及び第４実施形態との相違点を中心に説明する。なお、先の図１〜図７に示した部材と同一の部材にはそれぞれ同一の符号を付して示し、それら各要素については説明の便宜上その説明を省略する。
ここで、チップイネーブル信号ＣＥは、半導体記憶装置１０を選択して動作させる、つまり、半導体記憶装置１０中の第１〜第４メモリマクロ１１〜１４を選択して動作させるとき、Ｌレベル（メモリ選択モード）となって各メモリマクロ１１〜１４に入力される。反対に、チップイネーブル信号ＣＥは、半導体記憶装置１０を非選択して非動作させる、つまり、半導体記憶装置１０中の第１〜第４メモリマクロ１１〜１４を非選択して非動作させるとき、Ｈレベル（メモリ非選択モード）となって各メモリマクロ１１〜１４に入力される。
なお、第１〜第４メモリマクロ１１〜１４は、チップイネーブル信号ＣＥがＬレベル（メモリ選択モード）、第１〜第４スリープ信号ＳＬＰ１〜ＳＬＰ４がＬレベル（スリープモード）の条件を禁止モードとし、チップイネーブル信号ＣＥがＨレベル（メモリ非選択モード）、第１〜第４スリープ信号ＳＬＰ１〜ＳＬＰ４がＨレベル（通常モード）の条件をスタンバイモードとしている。
禁止モードでは、第１〜第４メモリマクロ１１〜１４は、印加される電源電圧が下がった状態で、データ信号Ｄの書き込み又は読み出しが可能となる。このため、第１〜第４メモリマクロ１１〜１４は、データ信号Ｄの書き込み又は読み出しを正常に行うことができないことになってしまう。
図８に示すように、第１メモリマクロ１１は、入力回路６５、チップイネーブル制御回路６６を含んでいる。
入力回路６５は、ライトイネーブルバッファ６７、インプットバッファ６８を有している。
ライトイネーブルバッファ６７は、外部装置からライトイネーブル信号ＷＥ、及び、チップイネーブル制御回路６６から第１同期チップイネーブル信号ＣＥｓ１が入力される。ライトイネーブルバッファ６７は、その第１同期チップイネーブル信号ＣＥｓ１に応じて、ライトイネーブル信号ＷＥをライトイネーブル信号ＷＥａとしてラッチする。
具体的には、ライトイネーブルバッファ６７は、Ｌレベル（メモリ選択モード）の第１同期チップイネーブル信号ＣＥｓ１を入力すると、ライトイネーブル信号ＷＥをライトイネーブル信号ＷＥａとしてラッチする。反対に、ライトイネーブルバッファ６７は、Ｈレベル（メモリ非選択モード）の第１同期チップイネーブル信号ＣＥｓ１を入力すると、ライトイネーブル信号ＷＥをラッチしない。
つまり、ライトイネーブルバッファ６７は、Ｌレベル（メモリ選択モード）の第１同期チップイネーブル信号ＣＥｓ１を入力すると、第１〜第ｎメモリセルアレイ部Ｍ１〜Ｍｎのメモリセルアレイ２４にデータ信号Ｄを書き込み可能にする。反対に、ライトイネーブルバッファ６７は、Ｈレベル（メモリ非選択モード）の第１同期チップイネーブル信号ＣＥｓ１を入力すると、第１〜第ｎメモリセルアレイ部Ｍ１〜Ｍｎのメモリセルアレイ２４にデータ信号Ｄを書き込みさせない。
インプットバッファ６８は、外部装置からアドレス信号ＡＤＤとデータ信号Ｄ、及び、チップイネーブル制御回路６６から第１同期チップイネーブル信号ＣＥｓ１が入力される。インプットバッファ６８は、その第１同期チップイネーブル信号ＣＥｓ１に応じて、アドレス信号ＡＤＤ及びデータ信号Ｄをそれぞれアドレス信号ＡＤＤａ及びデータ信号Ｄａとしてラッチする。
具体的には、インプットバッファ６８は、Ｌレベル（メモリ選択モード）の第１同期チップイネーブル信号ＣＥｓ１を入力すると、アドレス信号ＡＤＤ及びデータ信号Ｄをそれぞれアドレス信号ＡＤＤａ及びデータ信号Ｄａとしてラッチする。反対に、インプットバッファ６８は、Ｈレベル（メモリ非選択モード）の第１同期チップイネーブル信号ＣＥｓ１を入力すると、アドレス信号ＡＤＤ及びデータ信号Ｄをラッチしない。
すなわち、第１同期チップイネーブル信号ＣＥｓ１がＬレベル（メモリ選択モード）の場合、ライトイネーブルバッファ６７にラッチされたライトイネーブル信号ＷＥａ、及び、インプットバッファ６８にラッチされたアドレス信号ＡＤＤａ及びデータ信号Ｄａに基づいて、図示しないワード線及びビット線を選択するとともに、第１〜第ｎメモリセルアレイ部Ｍ１〜Ｍｎのメモリセルアレイ２４にビット線からデータＤの書き込み又は読み出しが行われる。
反対に、第１同期チップイネーブル信号ＣＥｓ１がＨレベル（メモリ非選択モード）の場合、第１〜第ｎメモリセルアレイ部Ｍ１〜Ｍｎのメモリセルアレイ２４に、データＤの書き込み又は読み出しが行われない。
尚、第２〜第４メモリマクロ１２〜１４は、第１メモリマクロ１１と同じ構成になっている。このため、第２〜第４メモリマクロ１２〜１４の構成は、説明の便宜上説明を省略する。
ところで、第１〜第４メモリマクロ１１〜１４は、対応する第１〜第４スリープ信号ＳＬＰ１〜ＳＬＰ４を順番に入力するようになっている。また、第１〜第４スリープ信号ＳＬＰ１〜ＳＬＰ４は配線遅延などによって遅延する。これにより、第１〜第４メモリマクロ１１〜１４は、スリープモードと通常モードの切替わりにおいて、外部装置からチップイネーブル信号ＣＥを一斉に入力し、対応する第１〜第４スリープ信号ＳＬＰ１〜ＳＬＰ４が上記に起因し遅れて入力することで、所定の通常モード又はスリープモードにならず、一旦、意図しない禁止モード又はスタンバイモードになってしまう虞がある。
具体的には、スリープモードから通常モードに切替わるとき、第１〜第４メモリマクロ１１〜１４は、第１〜第４スリープ信号ＳＬＰ１〜ＳＬＰ４が上記に起因して遅れることで、第１〜第４スリープ信号ＳＬＰ１〜ＳＬＰ４がＬレベル（スリープモード）からＨレベル（通常モード）に立ち上がる前に、チップイネーブル信号ＣＥがＬレベル（チップ選択モード）になって禁止モードになってしまう虞がある。
一方、通常モードからスリープモードに切替わるとき、第１〜第４メモリマクロ１１〜１４は、第１〜第４スリープ信号ＳＬＰ１〜ＳＬＰ４が上記に起因して遅れることで、第１〜第４スリープ信号ＳＬＰ１〜ＳＬＰ４がＨレベル（通常モード）からＬレベル（スリープモード）に立ち下がる前に、チップイネーブル信号ＣＥがＨレベル（チップ非選択モード）になってスタンバイモードになってしまう虞がある。
そこで、本実施形態では、各メモリマクロ１１〜１４は、外部装置からのチップイネーブル信号ＣＥを入力回路６５が入力するタイミングを制御するチップイネーブル制御回路６６を備えている。
チップイネーブル制御回路６６は、アンド回路７０、Ｄ−ＦＦ（Ｄ型フリップフロップ）回路７１、インバータ回路７２、ナンド回路７３を有している。
アンド回路７０は、外部装置からクロック信号ＣＬＫ、及び、ナンド回路７３から第１調整スリープ信号ＳＬＰａ１が入力される。アンド回路７０は、そのクロック信号ＣＬＫ及び第１調整スリープ信号ＳＬＰａ１に応じて、第１調整クロック信号ＣＬＫａ１をＤ−ＦＦ回路７１のクロック端子ＣＫに出力する。
アンド回路７０は、クロック信号ＣＬＫ及び第１調整スリープ信号ＳＬＰａ１がともにＨレベルのとき、Ｈレベルの第１調整クロック信号ＣＬＫａ１をＤ−ＦＦ回路７１のクロック端子ＣＫに出力する。つまり、アンド回路７０は、第１調整スリープ信号ＳＬＰａ１がＨレベル（通常モード）になると、クロック信号ＣＬＫを第１調整スリープ信号ＳＬＰａ１としてＤ−ＦＦ回路７１のクロック端子ＣＫに出力するようになっている。
Ｄ−ＦＦ回路７１は、そのデータ入力端子Ｄに外部装置からチップイネーブル信号ＣＥが入力され、そのクロック端子ＣＫにアンド回路７０から第１調整クロック信号ＣＬＫａ１が入力される。
Ｄ−ＦＦ回路７１は、第１調整クロック信号ＣＬＫａ１がＨレベルに立ち上がると、チップイネーブル信号ＣＥを保持するとともに第１同期チップイネーブル信号ＣＥｓ１として入力回路６５及びナンド回路７３に出力する。
すなわち、Ｄ−ＦＦ回路７１は、スリープモードから通常モードへの切替わりにおいて、チップイネーブル信号ＣＥがＨレベル（チップ非選択モード）からＬレベル（チップ選択モード）に立ち下がったとき、第１調整クロック信号ＣＬＫａ１を入力すると、Ｌレベル（チップ選択モード）の第１同期チップイネーブル信号ＣＥｓ１を入力回路６５及びナンド回路７３に出力する。
反対に、Ｄ−ＦＦ回路７１は、スリープモードから通常モードへの切替わりにおいて、チップイネーブル信号ＣＥがＨレベル（チップ非選択モード）からＬレベル（チップ選択モード）に立ち下がったとき、第１調整クロック信号ＣＬＫａ１を入力しないと、Ｈレベル（チップ非選択モード）の第１同期チップイネーブル信号ＣＥｓ１の出力を維持する。
従って、Ｄ−ＦＦ回路７１は、スリープモードから通常モードへの切替わりにおいて、Ｌレベル（チップ選択モード）のチップイネーブル信号ＣＥを入力しても、第１調整クロック信号ＣＬＫａ１を入力するまで、Ｌレベル（チップ選択モード）の第１同期チップイネーブル信号ＣＥｓ１を入力回路６５及びナンド回路７３に出力しないようになっている。
インバータ回路７２は、外部装置から第１スリープ信号ＳＬＰ１が入力され、その第１スリープ信号ＳＬＰ１を反転して第１論理スリープ信号ＬＳＬＰ１としてナンド回路７３に出力する。
ナンド回路７３は、インバータ回路７２から第１論理スリープ信号ＬＳＬＰ１、及び、Ｄ−ＦＦ回路７１から第１同期チップイネーブル信号ＣＥｓ１が入力される。ナンド回路７３は、その第１論理スリープ信号ＬＳＬＰ１及び第１同期チップイネーブル信号ＣＥｓ１がともにＨレベルのとき、Ｌレベル（スリープモード）の第１調整スリープ信号ＳＬＰａ１を駆動回路１７及びアンド回路７０に出力する。
換言すると、ナンド回路７３は、スリープモードから通常モードに切替わるとき、Ｈレベル（チップ非選択モード）の第１同期チップイネーブル信号ＣＥｓ１が入力されているため、第１スリープ信号ＳＬＰ１がＬレベル（スリープモード）からＨレベル（通常モード）になると、第１調整スリープ信号ＳＬＰａ１もＬレベル（スリープモード）からＨレベル（通常モード）になる。
一方、ナンド回路７３は、通常モードからスリープモードに切替わるとき、Ｌレベル（チップ選択モード）の第１同期チップイネーブル信号ＣＥｓ１が入力されているため、第１スリープ信号ＳＬＰ１がＨレベル（通常モード）からＬレベル（スリープモード）になっても、Ｈレベル（通常モード）の第１調整スリープ信号ＳＬＰａ１の出力を維持する。
そして、ナンド回路７３は、Ｈレベル（チップ非選択モード）の第１同期チップイネーブル信号ＣＥｓ１を入力してから第１調整スリープ信号ＳＬＰａ１をＨレベル（通常モード）からＬレベル（スリープモード）に立ち下げる。
すなわち、チップイネーブル制御回路６６は、スリープモードから通常モードへの切替わるとき、Ｌレベル（チップ選択モード）のチップイネーブル信号ＣＥを入力しても、Ｈレベル（通常モード）の第１スリープ信号ＳＬＰ１を入力して次にクロック信号ＣＬＫが立ち上がるまで、Ｌレベル（チップ選択モード）の第１同期チップイネーブル信号ＣＥｓ１を入力回路６５に出力しないようになっている。
そして、チップイネーブル制御回路６６は、Ｈレベル（通常モード）の第１スリープ信号ＳＬＰ１を入力して次のクロック信号ＣＬＫが立ち上がると、Ｌレベル（チップ選択モード）の第１同期チップイネーブル信号ＣＥｓ１として、入力回路６５に出力するようになっている。
一方、チップイネーブル制御回路６６は、通常モードからスリープモードへの切替わるとき、Ｈレベル（チップ非選択モード）のチップイネーブル信号ＣＥを入力しても、Ｌレベル（スリープモード）の第１スリープ信号ＳＬＰ１を入力して次にクロック信号ＣＬＫが立ち上がるまで、Ｈレベル（チップ非選択モード）の第１同期チップイネーブル信号ＣＥｓ１を入力回路６５に出力しないようになっている。
そして、チップイネーブル制御回路６６は、Ｌレベル（スリープモード）の第１スリープ信号ＳＬＰ１を入力して次のクロック信号ＣＬＫが立ち上がると、Ｈレベル（チップ非選択モード）の第１同期チップイネーブル信号ＣＥｓ１として、入力回路６５に出力するようになっている。
従って、第１〜第４メモリマクロ１１〜１４は、スリープモードから通常モードへの切替わるとき、対応する第１〜第４スリープ信号ＳＬＰ１〜ＳＬＰ４がＨレベル（通常モード）に立ち上がってから第１同期チップイネーブル信号ＣＥｓ１がＬレベル（チップ選択モード）に立ち下がるようになっている。
また、第１〜第４メモリマクロ１１〜１４は、通常モードからスリープモードへの切替わるとき、対応する第１〜第４スリープ信号ＳＬＰ１〜ＳＬＰ４がＬレベル（スリープモード）に立ち下がってから第１同期チップイネーブル信号ＣＥｓ１がＨレベル（チップ非選択モード）に立ち上がるようになっている。
この結果、第１〜第４メモリマクロ１１〜１４は、通常モードとスリープモードの切り替わりにおいて、意図しない禁止モード又はスタンバイモードになることを防止することができる。
以上記述したように、本実施の形態によれば、以下の効果を奏する。
（１）第１〜第４メモリマクロ１１〜１４のチップイネーブル制御回路６６は、スリープモードから通常モードへの切替えにおいて、外部装置からのＬレベル（チップ選択モード）のチップイネーブル信号ＣＥを、対応するＨレベル（通常モード）の第１〜第４スリープ信号ＳＬＰ１〜ＳＬＰ４が入力された後に、Ｌレベル（チップ選択モード）の第１同期チップイネーブル信号ＣＥｓ１を入力回路６５に出力するようにした。
従って、第１〜第４メモリマクロ１１〜１４は、対応するＨレベル（通常モード）の第１〜第４スリープ信号ＳＬＰ１〜ＳＬＰ４をＬレベル（チップ選択モード）のチップイネーブル信号ＣＥに対して遅延して入力しても、対応する第１〜第４スリープ信号ＳＬＰ１〜ＳＬＰ４がＨレベル（通常モード）に立ち上がってから第１同期チップイネーブル信号ＣＥｓ１をＬレベル（チップ選択モード）に立ち下げるため、禁止モードになることを防止することができる。
（２）第１〜第４メモリマクロ１１〜１４のチップイネーブル制御回路６６は、通常モードからスリープモードへの切替えにおいて、外部装置からのＨレベル（チップ非選択モード）のチップイネーブル信号ＣＥを、対応するＬレベル（スリープモード）の第１〜第４スリープ信号ＳＬＰ１〜ＳＬＰ４が入力された後に、Ｈレベル（チップ非選択モード）の第１同期チップイネーブル信号ＣＥｓ１を入力回路６５に出力するようにした。
従って、第１〜第４メモリマクロ１１〜１４は、対応するＬレベル（スリープモード）の第１〜第４スリープ信号ＳＬＰ１〜ＳＬＰ４をＨレベル（チップ非選択モード）のチップイネーブル信号ＣＥに対して遅延して入力しても、対応する第１〜第４スリープ信号ＳＬＰ１〜ＳＬＰ４がＬレベル（スリープモード）に立ち下がってから第１同期チップイネーブル信号ＣＥｓ１をＨレベル（チップ非選択モード）に立ち上げるため、スタンバイモードになることを防止することができる。
尚、上記実施形態は、以下の態様で実施してもよい。
・上記実施形態において、半導体記憶装置１０は、第１〜第４メモリマクロ１１〜１４を備えていたが、備える数はいくつでもよい。また、第１〜第４メモリマクロ１１〜１４は、第１〜第ｎメモリセルアレイ部Ｍ１〜Ｍｎは有していたが、第１〜第４メモリマクロ１１〜１４は、備える数はいくつでもよい。
・上記実施形態において、スリープ解除検出回路１８は、第３遅延スリープ信号ＳＬＰｔ３を入力していたが、第１及び第２遅延スリープ信号ＳＬＰｔ１，ＳＬＰｔ２を入力してもよい。
・第１実施形態において、スリープ解除検出回路１８は、第１メモリセルアレイ部Ｍ１の第３遅延スリープ信号ＳＬＰｔ３を入力していたが、第２〜第ｎメモリセルアレイ部Ｍ２〜Ｍｎの第３遅延スリープ信号ＳＬＰｔ３を入力してもよい。
・上記実施形態において、メモリセルアレイ２４と接地電位ＧＮＤの間に、ＮチャネルＭＯＳトランジスタＴ１を設け、スリープモードにおいて、メモリセルアレイ２４の低電位電源をＮチャネルＭＯＳトランジスタＴ１の閾値電圧まで上げて低消費電力化していた。
これに限らず、メモリセルアレイ２４と電源電圧Ｖｃｃの間に、高電位電源降圧回路としてＰチャネルＭＯＳトタンジスタを設け、スリープモードにおいて、メモリセルアレイ２４の高電位電源をＰチャネルＭＯＳトランジスタの閾値電圧分下げて低消費電力化してもよい。
この場合、図９に示すメモリセルアレイ２４と電源電圧Ｖｃｃの間に設けたＰチャネルＭＯＳトタンジスタのゲートには、各仮想電源制御回路２３の第１〜第４トランジスタＴａ〜Ｔｄのドレインを接続する。
これに伴い、各仮想電源制御回路２３の第１〜第４トランジスタＴａ〜ＴｄをＮチャネルＭＯＳトランジスタからＰチャネルＭＯＳトランジスタに変更するとともに、各仮想電源制御回路２３の第１〜第４トランジスタＴａ〜Ｔｄのソースに接続されている接地電位ＧＮＤを電源電圧Ｖｃｃに変更する。さらに、図９に示すように、論理を合わせるため、駆動回路１７と第１〜第ｎメモリセルアレイ部Ｍ１〜Ｍｎの仮想電源制御回路２３との間に、駆動スリープ信号ＳＬＰｄを反転させるためのインバータ回路７５を設け、第ｎメモリセルアレイ部Ｍｎの仮想電源制御回路２３とスリープ解除検出回路１８の間に、第３遅延スリープ信号ＳＬＰｔ３を反転させるためのインバータ回路７６を設ける。
このようにしても上記の実施形態の効果と同じ効果を得ることができる。
・さらに、メモリセルアレイ２４と電源電圧Ｖｃｃの間に、ＰチャネルＭＯＳトランジスタを設け、スリープモードにおいて、メモリセルアレイ２４の高電位電源をＰチャネルＭＯＳトランジスタの閾値電圧分下げるとともに、メモリセルアレイ２４と接地電位ＧＮＤの間に、ＮチャネルＭＯＳトタンジスタを設け、スリープモードにおいて、メモリセルアレイ２４の低電位電源をＮチャネルＭＯＳトランジスタの閾値電圧分上げて低消費電力化してもよい。
従って、メモリセルアレイ２４は、上記の実施形態と比較してトランジスタの閾値電圧分低い電源電圧が印加されるため、さらに低消費電力化することができる。
・第４実施形態では、第１〜第４機能ブロックＢ１〜Ｂ４は、第１〜第４電源制御トランジスタＴ５〜Ｔ８を介して電源電圧Ｖｃｃを供給する構成になっていた。これに限らず、図１０に示すように、第１〜第４電源制御トランジスタＴ５〜Ｔ８のドレインを接続し、そのドレインを第１〜第４機能ブロックＢ１〜Ｂ４に接続してもよい。つまり、第１〜第４機能ブロックＢ１〜Ｂ４は、並列接続された第１〜第４電源制御トランジスタＴ５〜Ｔ８のドレインから電源電圧が供給される構成にしてもよい。
このような構成により、第１〜第４電源制御トランジスタＴ５〜Ｔ８は、スリープモードから通常モードに切替わるとき、順番にオンしていくため、オンする毎にそのインピーダンスが小さくなる。
従って、第１〜第４電源制御トランジスタＴ５〜Ｔ８は、スリープモードから通常モードに切替わるとき、徐々にインピーダンスが小さくなるため、第１〜第４機能ブロックＢ１〜Ｂ４に供給する電流を徐々に大きくすることができる。この結果、スリープモードから通常モードに切替えるとき、第１〜第４機能ブロックＢ１〜Ｂ４に流れる電流を抑制することができ、電源ノイズを抑制することができる。
なお、第１〜第４電源制御トランジスタＴ５〜Ｔ８のトランジスタサイズは、特に制限されない。例えば、第１〜第４電源制御トランジスタＴ５〜Ｔ８のトランジスタサイズを同じにすると、並列接続された第１〜第４電源制御トランジスタＴ５〜Ｔ８のインピーダンスは、第１〜第４電源制御トランジスタＴ５〜Ｔ８がオンする数に比例して小さくなる。従って、第１〜第４機能ブロックＢ１〜Ｂ４に流れる電流は、第１〜第４電源制御トランジスタＴ５〜Ｔ８がオンする数に比例して大きくなる。
また、第１〜第４電源制御トランジスタＴ５〜Ｔ８のトランジスタサイズを順番に大きくすると、並列接続された第１〜第４電源制御トランジスタＴ５〜Ｔ８のインピーダンスは、第１〜第４電源制御トランジスタＴ５〜Ｔ８がオンする毎に、最初、緩やかに増大し、後になるほど増加量が大きくなる。従って、第１〜第４機能ブロックＢ１〜Ｂ４に流れる電流は、第１〜第４電源制御トランジスタＴ５〜Ｔ８がオンする毎に、最初、緩やかに増大し、後になるほど増加量が大きくなる。
・第５実施形態では、チップイネーブル制御回路６６がＬレベル（チップ選択モード）のチップイネーブル信号ＣＥを、Ｈレベル（通常モード）の第１スリープ信号ＳＬＰ１を入力して次のクロック信号ＣＬＫが立ち上がってから、Ｌレベル（チップ選択モード）の第１同期チップイネーブル信号ＣＥｓ１として入力回路６５に出力していた。
これに限らず、図１１に示すように、チップイネーブル制御回路６６は、Ｄ−ＦＦ回路７１とナンド回路７３との間に、第１同期チップイネーブル信号ＣＥｓ１を遅延させる遅延回路８０を設けてもよい。従って、チップイネーブル制御回路６６は、第１同期チップイネーブル信号ＣＥｓ１をさらに遅延させて、より確実に禁止モードへの移行を防止することができる。例えば、遅延回路８０としては、図１２又は図１３に示す遅延回路８０ａ，８０ｂである。
図１２に示す遅延回路８０ａは、遅延部８１、ナンド回路８２、インバータ回路８３を有している。
遅延部８１は、インバータ回路８５〜８８の直列回路よりなり、Ｄ−ＦＦ回路７１から第１同期チップイネーブル信号ＣＥｓ１が入力され、その第１同期チップイネーブル信号ＣＥｓ１を遅延させて第１同期チップイネーブル信号ＣＥｓ１ａとしてナンド回路８２に出力する。
ナンド回路８２は、遅延部８１から第１同期チップイネーブル信号ＣＥｓ１ａ、及び、Ｄ−ＦＦ回路７１から第１同期チップイネーブル信号ＣＥｓ１が入力される。ナンド回路８２は、その第１同期チップイネーブル信号ＣＥｓ１，ＣＥｓ１ａがともにＨレベルのとき、Ｌレベルの論理信号Ｓ１をインバータ回路８３に出力する。
インバータ回路８３は、ナンド回路８２から論理信号Ｓ１が入力され、その論理信号Ｓ１を反転して第１同期チップイネーブル信号ＣＥｓ１ｃとして入力回路６５に出力する。
従って、遅延回路８０ａは、遅延部８１による遅延分、第１同期チップイネーブル信号ＣＥｓ１を遅延させて第１同期チップイネーブル信号ＣＥｓ１ｃとして入力回路６５に出力することができる。
図１３に示す遅延回路８０ｂは、Ｄ−ＦＦ回路９０〜９２で構成された遅延部９３を有している。
遅延部９３は、Ｄ−ＦＦ回路９０〜９２から第１同期チップイネーブル信号ＣＥｓ１が入力され、その第１同期チップイネーブル信号ＣＥｓ１をクロック信号ＣＬＫが３回立ち上がった後に、第１同期チップイネーブル信号ＣＥｓ１ｃとして入力回路６５に出力する。
従って、遅延回路８０ｂは、遅延部９３による遅延分、第１同期チップイネーブル信号ＣＥｓ１を遅延させて第１同期チップイネーブル信号ＣＥｓ１ｃとして入力回路６５に出力することができる。
１０ 半導体記憶装置
１１〜１４ メモリマクロ
１８ スリープ解除検出回路
２３ 仮想電源制御回路、第１及び第２仮想電源制御回路、
２４ メモリセルアレイ
５２ 内部回路
５３ 入出力回路
６０ 半導体装置
６５ 入力回路
６６ チップイネーブル制御回路
Ｂ１〜Ｂ４ 機能ブロック
ＣＥ チップイネーブル信号
Ｍ１〜Ｍｎ メモリセルアレイ部
ＳＬＰ１〜ＳＬＰ４ 第１〜第４スリープ信号
Ｔ１ 低電位電源昇圧回路、高電位電源降圧回路
Ｔ３，Ｔ４ 第１及び第２電源制御スイッチ
Ｔ５〜Ｔ８ 第３電源制御スイッチ
Ｔａ〜Ｔｄ 第１〜第４トランジスタ
Ｖｃｃ 電源電圧

Claims (9)

  1. 通常モードとスリープモードを有し、行列状のメモリセルアレイを有するメモリセルアレイ部を複数備えたメモリマクロを複数備え、
    前記各メモリマクロは、通常モード又はスリープモードに切替えるためのモード制御信号に基づいて先頭の前記メモリマクロから順番に最終の前記メモリマクロまで通常モード又はスリープモードに切替え、
    前記各メモリマクロの各メモリセルアレイ部は、低電位電源昇圧回路と仮想電源制御回路を有し、
    前記低電位電源昇圧回路は、前記メモリセルアレイの低電位電源とグランドとの間に接続され、
    通常モードにおいて前記メモリセルアレイの低電位電源をグランドに接続し、スリープモードにおいて前記メモリセルアレイの低電位電源をグランドより高い電圧レベルにし、
    前記仮想電源制御回路は、複数のスイッチを有し、該複数のスイッチが低電位電源昇圧回路と並列接続され、
    複数の前記スイッチは、前記モード制御信号を順番に入力し、通常モードに切替える前記モード制御信号を入力するとオンし、反対に、スリープモードに切替える前記モード制御信号を入力するとオフする半導体記憶装置であって、
    前記各メモリマクロは、複数の前記メモリセルアレイ部のうち、１つの前記メモリセルアレイ部が備える前記仮想電源制御回路の複数の前記スイッチに順番に入力される前記モード制御信号を検出し、通常モードに切替える前記モード制御信号を検出すると、次段の前記メモリマクロに前記モード制御信号を出力するスリープ解除検出回路を備えることを特徴とする半導体記憶装置。
  2. 請求項１に記載の半導体記憶装置において、
    前記各仮想電源制御回路が備える複数の前記スイッチのうち、最初に前記モード制御信号が入力される前記スイッチは、前記モード制御信号を同時に入力し、
    前記スリープ解除検出回路は、
    複数の前記スイッチに順番に入力される前記モード制御信号のうち、最後に入力される前記モード制御信号を検出することを特徴とする半導体記憶装置。
  3. 請求項１又は２に記載の半導体記憶装置において、
    複数のメモリセルアレイ部は、前段の前記メモリセルアレイ部が有する仮想電源制御回路の前記各スイッチに順番に入力される前記モード制御信号のうち、最後に入力される前記モード制御信号を後段の前記メモリセルアレイ部が入力し、
    前記スリープ解除検出回路は、最終段の前記メモリセルアレイ部が備える前記仮想電源制御回路の前記各スイッチに最後に入力される前記モード制御信号を検出することを特徴とする半導体記憶装置。
  4. 通常モードとスリープモードを有し、行列状のメモリセルアレイを有するメモリセルアレイ部を複数備えたメモリマクロを複数備え、
    前記各メモリマクロは、通常モード又はスリープモードに切替えるためのモード制御信号に基づいて先頭の前記メモリマクロから順番に最終の前記メモリマクロまで通常モード又はスリープモードに切替え、
    前記各メモリマクロの各メモリセルアレイ部は、高電位電源降圧回路と仮想電源制御回路を有し、
    前記高電位電源降圧回路は、前記メモリセルアレイの高電位電源と電源電圧との間に接続され、
    通常モードにおいて前記メモリセルアレイの高電位電源を電源電圧に接続し、スリープモードにおいて前記メモリセルアレイの高電位電源を電源電圧より低い電圧レベルにし、
    前記仮想電源制御回路は、複数のスイッチを有し、該複数のスイッチが高電位電源降圧回路と並列接続され、
    複数の前記スイッチは、前記モード制御信号を順番に入力し、通常モードに切替える前記モード制御信号を入力するとオンし、反対に、スリープモードに切替える前記モード制御信号を入力するとオフする半導体記憶装置であって、
    前記各メモリマクロは、複数の前記メモリセルアレイ部のうち、１つの前記メモリセルアレイ部が備える前記仮想電源制御回路の複数の前記スイッチに順番に入力される前記モード制御信号を検出し、通常モードに切替える前記モード制御信号を検出すると、次段の前記メモリマクロに前記モード制御信号を出力するスリープ解除検出回路を備えることを特徴とする半導体記憶装置。
  5. 通常モードとスリープモードを有し、行列状のメモリセルアレイを有するメモリセルアレイ部を複数備えたメモリマクロを複数備え、
    前記各メモリマクロは、通常モード又はスリープモードに切替えるためのモード制御信号に基づいて先頭の前記メモリマクロから順番に最終の前記メモリマクロまで通常モード又はスリープモードに切替え、
    前記各メモリマクロの各メモリセルアレイ部は、低電位電源昇圧回路、高電位電源降圧回路と、第１及び第２仮想電源制御回路とを有し、
    前記低電位電源昇圧回路は、前記メモリセルアレイの低電位電源とグランドとの間に接続され、
    通常モードにおいて前記メモリセルアレイの低電位電源をグランドに接続し、スリープモードにおいて前記メモリセルアレイの低電位電源をグランドより高い電圧レベルにし、
    前記高電位電源降圧回路は、前記メモリセルアレイの高電位電源と電源電圧との間に接続され、
    通常モードにおいて前記メモリセルアレイの高電位電源を電源電圧に接続し、スリープモードにおいて前記メモリセルアレイの高電位電源を電源電圧より低い電圧レベルにし、
    前記第１仮想電源制御回路は、複数のスイッチを有し、該複数のスイッチが低電位電源昇圧回路と並列接続され、
    前記第２仮想電源制御回路は、複数のスイッチを有し、該複数のスイッチが高電位電源降圧回路と並列接続され、
    複数の前記スイッチは、前記モード制御信号を順番に入力し、通常モードに切替える前記モード制御信号を入力するとオンし、反対に、スリープモードに切替える前記モード制御信号を入力するとオフする半導体記憶装置であって、
    前記各メモリマクロは、複数の前記メモリセルアレイ部のうち、１つの前記メモリセルアレイ部が備える前記仮想電源制御回路の複数の前記スイッチに順番に入力される前記モード制御信号を検出し、通常モードに切替える前記モード制御信号を検出すると、次段の前記メモリマクロに前記モード制御信号を出力するスリープ解除検出回路を備えることを特徴とする半導体記憶装置。
  6. 請求項１〜５のいずれか１項記載の半導体記憶装置を備えた電子機器。
  7. 通常モードとスリープモードを有し、行列状のメモリセルアレイを有する複数のメモリセルアレイ部、特定の機能を有する内部回路と、外部からの信号を入出力する入出力回路とを含むメモリマクロを有し、
    前記各メモリマクロの各メモリセルアレイ部は、低電位電源昇圧回路、仮想電源制御回路を有し、
    前記低電位電源昇圧回路は、前記メモリセルアレイの低電位電源とグランドとの間に接続され、
    通常モードにおいて前記メモリセルアレイの低電位電源をグランドに接続し、スリープモードにおいて前記メモリセルアレイの低電位電源をグランドより高い電圧レベルにし、
    前記仮想電源制御回路は、複数のスイッチを有し、該複数のスイッチが低電位電源昇圧回路と並列接続され、
    複数の前記スイッチは、通常モード又はスリープモードに切替えるためのモード制御信号を順番に入力し、通常モードに切替える前記モード制御信号を入力するとオンし、反対に、スリープモードに切替える前記モード制御信号を入力するとオフする半導体記憶装置であって、
    前記各メモリマクロは、
    前記内部回路及び前記入出力回路と、前記電源電圧との間にそれぞれ接続される第１及び第２電源制御スイッチと、
    複数の前記メモリセルアレイ部のうち、１つの前記メモリセルアレイ部が備える前記仮想電源制御回路の複数の前記スイッチに順番に入力される前記モード制御信号を検出し、通常モードに切替える前記モード制御信号を検出すると、第１及び第２電源制御スイッチに前記モード制御信号をそれぞれ出力するスリープ解除検出回路とを備え、
    前記スリープ解除検出回路にて、前記第１及び第２電源制御スイッチを、通常モードに切替える前記モード制御信号を入力するとオンさせ、反対に、スリープモードに切替える前記モード制御信号を入力するとオフさせることを特徴とする半導体記憶装置。
  8. 通常モードとスリープモードを有し、行列状のメモリセルアレイを有するメモリセルアレイ部を複数備えたメモリマクロを複数備え、
    前記各メモリマクロは、通常モード又はスリープモードに切替えるためのモード制御信号に基づいて先頭の前記メモリマクロから順番に最終の前記メモリマクロまで通常モード又はスリープモードに切替え、
    前記各メモリマクロの各メモリセルアレイ部は、低電位電源昇圧回路と仮想電源制御回路を有し、
    前記低電位電源昇圧回路は、前記メモリセルアレイの低電位電源とグランドとの間に接続され、
    通常モードにおいて前記メモリセルアレイの低電位電源をグランドに接続し、スリープモードにおいて前記メモリセルアレイの低電位電源をグランドより高い電圧レベルにし、
    前記仮想電源制御回路は、複数のスイッチを有し、該複数のスイッチが低電位電源昇圧回路と並列接続され、
    複数の前記スイッチは、前記モード制御信号が順番に入力され、通常モードに切替える前記モード制御信号が入力されるとオンし、反対に、スリープモードに切替える前記モード制御信号が入力されるとオフするスイッチを含む半導体記憶装置を有する半導体装置であって、
    前記各メモリマクロごとに電源制御される複数の機能ブロックと、
    前記各メモリマクロにてそれぞれオン・オフされ、対応する機能ブロックに対して電源電圧をそれぞれ供給する第３電源制御スイッチとを有し、
    前記半導体記憶装置の前記各メモリマクロは、複数の前記メモリセルアレイ部のうち、１つの前記メモリセルアレイ部が備える前記仮想電源制御回路の複数の前記スイッチに順番に入力される前記モード制御信号を検出し、通常モードに切替える前記モード制御信号を検出すると、次段の前記メモリマクロ及び該メモリマクロに対応する第３電源制御スイッチに前記モード制御信号を出力するスリープ解除検出回路を備え、
    前記スリープ解除検出回路にて、通常モードに切替える前記モード制御信号を入力するとき、前記第３電源制御スイッチをオンさせ、反対に、スリープモードに切替える前記モード制御信号を入力するとき、前記第３電源制御スイッチをオフさせることを特徴とする半導体装置。
  9. 通常モードとスリープモードを有し、行列状のメモリセルアレイを有する複数のメモリセルアレイ部と、外部装置からチップイネーブル信号を入力してチップイネーブル信号に応じて動作又は非動作する入力回路とを含むメモリマクロを複数有し、
    前記各メモリマクロは、通常モード又はスリープモードに切替えるためのモード制御信号に基づいて先頭の前記メモリマクロから順番に最終の前記メモリマクロまで通常モード又はスリープモードに切替え、
    前記各メモリマクロの各メモリセルアレイ部は、低電位電源昇圧回路と仮想電源制御回路を有し、
    前記低電位電源昇圧回路は、前記メモリセルアレイの低電位電源とグランドとの間に接続され、
    通常モードにおいて前記メモリセルアレイの低電位電源をグランドに接続し、スリープモードにおいて前記メモリセルアレイの低電位電源をグランドより高い電圧レベルにし、
    前記仮想電源制御回路は、複数のスイッチを有し、該複数のスイッチが低電位電源昇圧回路と並列接続され、
    複数の前記スイッチは、前記モード制御信号が順番に入力され、通常モードに切替える前記モード制御信号が入力されるとオンし、反対に、スリープモードに切替える前記モード制御信号が入力されるとオフするスイッチを有する半導体記憶装置であって、
    前記各メモリマクロは、複数の前記メモリセルアレイ部のうち、１つの前記メモリセルアレイ部が備える前記仮想電源制御回路の複数の前記スイッチに順番に入力される前記モード制御信号を検出し、通常モードに切替える前記モード制御信号を検出すると、次段の前記メモリマクロに前記モード制御信号を出力するスリープ解除検出回路と、
    該メモリマクロをスリープモードから通常モードへ、又は、通常モードからスリープモードへ切替えるとき、前記入力回路を動作させる前記チップイネーブル信号を、通常モード又はスリープモードに切替える前記モード制御信号を該メモリマクロが入力するまで遅延させて前記入力回路に出力するチップイネーブル制御回路と
    を備えることを特徴とする半導体記憶装置。
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