JP5419111B2

JP5419111B2 - 半導体装置

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Publication number: JP5419111B2
Application number: JP2012205438A
Authority: JP
Inventors: 真志堀口; 充平木
Original assignee: Renesas Electronics Corp
Current assignee: Renesas Electronics Corp
Priority date: 2012-09-19
Filing date: 2012-09-19
Publication date: 2014-02-19
Anticipated expiration: 2024-07-26
Also published as: JP2013033589A

Description

本発明は、半導体装置に関し、例えば１チップマイクロコンピュータやシステムＬＳＩのような複数の機能ブロックを備え、外部電源を降圧する降圧電源回路を備えたものに利用して有効な技術に関するものである。

動作時用と待機時用の２個の降圧回路を設け、待機時には動作時用降圧回路を停止とすることにより待機時の消費電力を低減するようにした大規模集積回路の例として、特開平０２−２４４４８８号公報があり、動作モードによって２種類の降圧回路（シリーズ型、スイッチング型）を使い分けることにより電力効率を向上させた半導体集積回路装置の例として、特開２００１−２１１６４０公報がある。

特開平０２−２４４４８８号公報特開２００１−２１１６４０公報

最近の１チップマイクロコンピュータ等のようなシステムＬＳＩでは、動作電圧の低下に従ってＭＯＳＦＥＴ（絶縁ゲート型電界効果トランジスタ）のしきい電圧を下げる傾向になる。しかし、しきい値電圧を下げるとサブスレッショルド特性によるリーク電流が増大するという問題が生じる。そこで、待機時に部分的に回路の電源をオフ状態にすることが最も簡単で効果的である。しかし、前記特許文献１はメモリ用であり、マイクロコンピュータ等の動作モード対応になっていない。また、前記特許文献１、２ともスタンバイ時に降圧回路を完全に停止させて内部電源電圧（降圧回路の出力）を落とす場合については考慮されていない。そこで、内部電源オフに対応できるようにする降圧回路を検討して本発明に至った。

この発明の目的は、消費電流を低減させた半導体集積回路装置を提供することにある。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。半導体装置は、外部端子と、上記外部端子から供給された外部電源電圧を受けて上記外部電源電圧より低い第１内部電圧を第１出力端子から出力する第１降圧回路と、上記外部電源電圧を受けて上記外部電源電圧より低い第２内部電圧を第２出力端子から出力する第１モードと、上記第２出力端子から上記第１及び第２内部電圧より低い第３内部電圧を出力する第２モードとが切替えられる第２降圧回路と、上記第１出力端子に接続され、低位電源電圧として接地電圧が供給される第１スタティック型ＲＡＭを含む第１内部回路と、上記第２出力端子に接続され、低位電源電圧として上記接地電圧が供給される第２スタティック型ＲＡＭを含む第２内部回路とを備える。スタンバイ時に、上記第２降圧回路は上記第２モードに制御され、上記第１内部回路の高位電源電圧として上記第１降圧回路から上記第１内部電圧が供給されて上記第１スタティック型ＲＡＭの記憶内容は保持され、上記第２内部回路の高位電源電圧として上記第２降圧回路から上記第３内部電圧が供給されて上記第２スタティック型ＲＡＭの記憶内容は消失される。

スタンバイモードやスリープモードでの消費電力を大幅に低減させることができる。

この発明に係る半導体集積回路装置の一実施例を示すブロック図である。図１のアナログ回路用降圧電源回路の一実施例を示すブロック図である。図１のデジタル回路用降圧電源回路の一実施例を示すブロック図である。図１の基準電圧発生回路の一実施例を示すブロック図である。図３の降圧回路３１、３２の一実施例を示す回路図である。図２の降圧回路２１の一実施例を示す回路図である。図３の降圧回路３０の一実施例を示す回路図である。図２の降圧回路２０の一実施例を示す回路図である。図１の１チップマイクロコンピュータの一実施例を示す状態遷移図である。図１のマイクロコンピュータの動作状態に対応した降圧回路の動作状態の説明図である。図１の平滑容量ＣＡの一実施例を示す構成図である。この発明に用いられるレベルアップ変換回路の一実施例を示す回路図である。この発明に用いられるレベルアップ変換回路の他の一実施例を示す回路図である。この発明に用いられるレベルアップ変換回路の更に他の一実施例を示す回路図である。この発明に係る半導体集積回路装置の他の一実施例を示すブロック図である。図１５のデジタル回路用降圧回路３３〜３６およびデジタル回路５０の一実施例を示すブロック図である。図１５のレベルダウン変換回路の一実施例を示す回路図である。図１５のマイクロコンピュータの動作状態に対応した降圧回路の動作状態の説明図である。図１５のマイクロコンピュータの一実施例を示すチップレイアウト図である。

以下、本発明の実施例を図面を用いて詳細に説明する。

図１には、この発明に係る半導体集積回路装置の一実施例のブロック図が示されている。同図の半導体集積回路装置は、１チップマイクロコンピュータ又はＣＰＵを含むシステムＬＳＩに向けられている。同図において、１は半導体集積回路チップであり、Ｅは第１参照電位としての電源電位であるところの外部電源であり、電圧値はたとえば３．３Ｖ（ボルト）とされる。半導体集積回路チップ１には上記外部電源から供給された電源電位をうける外部端子としての電源端子がＶＣＣ、ＶＣＣＩの２個、０Ｖ（ボルト）のような回路の接地電位（第４参照電位）を供給される接地端子がＶＳＳＡ、ＶＳＳＤ、ＶＳＳＩの３個が設けられる。電源端子ＶＣＣＩと接地端子ＶＳＳＩは、基準電圧発生回路１０に動作電圧ＶＤＤＩと接地電位ＶＳＳＩを供給する専用端子として使用される。残り２個の接地端子のうちの接地端子ＶＳＳＡは、アナログ回路用降圧電源回路２０，２１及びアナログ回路４０に対する接地電位を供給するために用いられる。他方の接地端子ＶＳＳＤは、デジタル回路用降圧電源回路３０〜３２及びデジタル回路５０及び後述する状態制御回路６０に対する接地電位を供給するために用いられる。また、図示しないが入出力回路用に電源電圧端子ＶＣＣＱ、接地端子ＶＳＳＱも設けられている。

１０は基準電圧発生回路であり、上記外部端子から供給される電源電圧ＶＤＤＩ及び回路の接地電位ＶＳＳＩを受けて動作し、公知のバンドキャップ回路（ＢＧＲ）等のような定電圧発生回路を含み、上記外部電源電圧ＶＣＣＩの変動や温度変動等によらないでほぼ一定と見做されるような基準電圧ＶＲＥＦＡ，ＶＲＥＦＤＡを形成する。上記基準電圧ＶＲＥＦＡの電圧値はたとえば１．２５Ｖ（ボルト）とされ、上記基準電圧ＶＲＥＦＤの電圧値はたとえば１．５Ｖ（ボルト）とされる。この実施例では、基準電圧発生回路１０の電源ノイズ対策のため、図１のように独立の電源端子ＶＣＣＩ、ＶＳＳＩを用いることが望ましい。やむを得ず他の電源端子ＶＣＣと共用する場合は、電源配線を他の回路と分離することが望ましい。つまり、上記電源端子ＶＣＣに対応した電極パッドから基準電圧発生回路１０のみが接続される専用の電源配線を設けるようにされる。

２０，２１はアナログ回路用降圧電源回路であり、上記基準電圧ＶＲＥＦＡを受けて、アナログ回路４０用の内部電圧ＶＤＤＡ（第２参照電位）を形成する。この内部電圧ＶＤＤＡの電圧値は、たとえば２．５Ｖ（ボルト）のようにされる。上記アナログ回路用降圧電源回路２０，２１は、外部端子から供給される電源電圧ＶＣＣと回路の接地電位ＶＳＳＡを受けて動作する。ＣＡはオンチップとされる平滑用の容量素子（以下、オンチップ平滑容量とも言う）であり、上記アナログ回路用降圧電源回路２０，２１の出力端子（ＶＤＤＡ）と回路の接地電位ＶＳＳＡの間に設けられる。

３０〜３２はデジタル回路用降圧電源回路であり、上記基準電圧ＶＲＥＦＤを受けて、デジタル回路５０用の内部電圧ＶＤＤＤ（第３参照電位）を形成する。この内部電圧ＶＤＤＤの電圧値は、たとえば１．５Ｖ（ボルト）のようにされる。上記デジタル回路用降圧電源回路３０〜３２は、外部端子から供給される電源電圧ＶＣＣと回路の接地電位ＶＳＳＤを受けて動作する。ＣＤは外付け平滑用の容量素子（以下、オフチップ平滑容量とも言う）であり、接続用の外部端子を介して上記デジタル回路用降圧電源回路３０〜３２の出力端子（ＶＤＤＤ）と接続される。

４０はアナログ回路であり、たとえばＰＬＬ（Phase Locked Loop)回路、ＤＬＬ（Delay Locked Loop)回路、ＡＤコンバータ、ＤＡコンバータなどからなる。電源はＶＤＤＡとＶＳＳＡが用いられる。５０はデジタル回路であり、たとえばＣＰＵのような論理回路、ＲＯＭ（Read Only Memory）、ＲＡＭ（Random Access Memory）などのようなメモリ回路からなる。電源はＶＤＤＤとＶＳＳＤが用いられる。６０は状態制御回路であり、デジタル回路５０の出力信号Ｓと外部から入力される割込み要求信号ＩＲＱ、リセット信号／ＲＥＳ、スタンバイ信号／ＳＴＢＹ信号に従って、半導体集積回路１の動作状態を制御する。電源はＶＣＣとＶＳＳＤが用いられる。７０はレベルアップ変換回路であり、デジタル回路５０の出力信号Ｓ（ＶＤＤＤレベル）を状態制御回路６０の動作電圧に対応したＶＣＣレベルに変換する。

この実施例の半導体集積回路装置では、アナログ回路４０用とデジタル回路５０用にそれぞれ複数個の降圧電源回路２０，２１及び３０〜３２を設け、アナログ回路４０とデジタル回路５０の動作状態に対応してその一部または全部をオフすることにより、低消費電力化している。この意味は、非動作状態のアナログ回路４０とデジタル回路５０の動作電圧が遮断されるのに止まらず、それに対応した降圧電源回路２０，２１及び３０〜３２の上記出力電圧を形成する動作電流も遮断される。

状態制御回路６０は内部電源ではなく外部電源ＶＣＣで動作させている。これにより、アナログ回路、デジタル回路が動作しないときには降圧電源回路２０，２１及び３０〜３２の対応するものの電流供給能力を低減させて消費電力を低減させるようにする。アナログ回路用の降圧電源回路２０，２１はオンチップ平滑容量ＣＡ、デジタル回路用の降圧回路電源３０〜３２は、オフチップ平滑容量ＣＤを用いている。アナログ回路用の平滑容量ＣＡをオンチップにする理由は、周波数特性を良くするためである。つまり、オフチップの平滑容量を用いると、ボンディングワイヤやパッケージの寄生インダクタンスがつくのでそれの影響を防止することができる。デジタル回路用の平滑容量ＣＤは周波数特性よりもむしろ大きなピーク電流を支えられることが要求されるので、オフチップに大きな、たとえば０．１μＦ〜１μＦのような容量値とされる。

図２には、図１のアナログ回路用降圧電源回路の一実施例のブロック図が示されている。２０は待機時用降圧回路としての回路ブロックであり、電流供給能力が小さく設定されて消費電力を小さくしている。この降圧回路２０は常時動作とされる。ただし、イネーブル信号ＥＮ１の入力により高速化される。２１は動作時用降圧回路としての回路ブロックであり、電流供給能力が大く設定されて消費電力を大きくしている。降圧回路２１は、イネーブル信号ＥＮ１によって活性状態にされて上記大きな電流供給能力での内部電圧ＶＤＤＡを形成する。また、降圧回路２１は、イネーブル信号ＥＮ１によって非活性状態にされるときそれ自体の動作電流が遮断されて上記内部電圧ＶＤＤＡの出力動作が停止させられて出力ハイインピーダンス状態にされる。上記２つ回路ブロックとしての降圧回路２０、２１の出力端子同士は互いに接続されている。

図３には、図１のデジタル回路用降圧電源回路の一実施例のブロック図が示されている。３０は待機時用降圧回路であり、電流供給能力が小さく設定されて消費電力を小さくしている。この降圧回路３０は、イネーブル信号用の入力端子が電源電圧ＶＣＣに接続されることによって常時動作とされる。３１，３２は、電流供給能力が大きく設定されて消費電力を大きくしている。これらの降圧回路３１，３２は、それぞれイネーブル信号ＥＮ２、ＥＮ３によって活性化されて上記大きな電流供給能力での内部電圧ＶＤＤＤを形成する。また、降圧回路３１，３２は、イネーブル信号ＥＮ２，ＥＮ３によって非活性状態にされるときそれ自体の動作電流が遮断されて上記内部電圧ＶＤＤＤの出力動作が停止させられて出力ハイインピーダンス状態にされる。上記３つ回路ブロックとしての降圧回路３０〜３２の出力端子同士は互いに接続されている。

図４には、図１の基準電圧発生回路の一実施例のブロック図が示されている。１１は、シリコン・バンドギャップ回路（ＢＧＲ）であり、電源電圧ＶＣＣや温度によらない安定な電圧ＶＢＧＲを発生する。なお、安定な電圧を発生できる回路であれば、バンドギャップ回路の代わりに、たとえばＭＯＳＦＥＴのしきい電圧差を取り出す回路を用いてもよい。同図において、１２は差動増幅器であり、反転入力端子（−）に基準電圧ＶＢＧＲが供給され、Ｐチャネル型の出力ＭＯＳＦＥＴＭＰ０を駆動する。このＭＯＳＦＥＴＭＰ０のソース及び基板（バックゲート）は、電源電圧ＶＣＣに接続されており、そのドレインと回路の接地電位ＶＳＳＩとの間には、タップ付き抵抗列１３が設けられる。この抵抗列１３の所定タップでの分圧電圧は、上記増幅器１２の非反転入力（＋）に供給され、上記基準電圧ＶＢＧＲと一致するよう負帰還ループでの制御が行われる。

上記増幅器１２、タップ付き抵抗列１３、ＭＯＳＦＥＴＭＰ０でトリミング回路を構成している。上記タップ付き抵抗列１３の抵抗タップの取り出しを変えることにより出力電圧ＶＲＥＦを調整することができる。ＴＲＩＭはトリミング信号であり信号レベルは電源電圧ＶＤＤＤレベルとされる。ＢＩＥはバーンインイネーブル信号であり、電圧レベルはＶＤＤＤとされる。上記信号ＴＲＩＭ、ＢＩＥは、前記デジタル回路５０の中の後述するようなＣＰＵが出力する。１４、１５はレベルアップ変換回路であり、ＶＤＤＤレベルの入力信号をＶＣＣレベルに変換する。

１６はデコーダであり、動作電圧はＶＣＣとＶＳＳＤからなる。信号ＢＩＥがロウレベルのとき（通常時）はＴＲＩＭ信号をデコードして抵抗タップ選択信号を生成する。ＢＩＥ信号がハイレベルのとき（バーンイン時）はＴＲＭ信号にかかわらず常に最も高い位置のタップを選択する。これにより、基準電圧ＶＲＥＦが通常時（１．５Ｖ又は２．５Ｖ）よりも高くなる。なお、マイクロコンピュータがリセット状態（後述）のときはレベルアップ変換回路１４、１５の出力、すなわち変換後の信号ＴＲＩＭとＢＩＥとはロウレベルに固定される。このときデコーダ１６はデフォルト値（たとえば抵抗列の中央のタップ）を選択するようにしておくのがよい。

本実施例ではレベルアップ変換回路１４，１５はデコーダ１６の前（入力側）に置いているが、デコーダ１６の後（出力側）に置いてもよい。その場合はデコーダ１６の動作電圧は、ＶＤＤＤとＶＳＳＤにされる。しかし、デコーダ１６の前（入力側）に置く方がレベルアップ変換回路１４，１５の数が少なくてすむので望ましい。つまり、信号ＴＲＩＭがｎビットの場合には、上記レベルアップ変換回路１４はｎ個でよいが、上記後段側に設けるようにした場合には、２ⁿ個のように多くなる。

図５には、図３の降圧回路３１、３２の一実施例の回路図が示されている。ＶＲＥＦＤは基準電圧である。ＥＮはイネーブル信号であり、信号レベルはＶＣＣとＶＳＳのような振幅とされ、ハイレベル（ＶＣＣ）のとき本降圧回路が活性化される。ＳＨＯＲＴは、短絡信号であり、信号レベルはＶＣＣとＶＳＳのような振幅とされて、ハイレベル（ＶＣＣ）のときにＭＯＳＦＥＴＭＮ１をオン状態にさせる。この信号ＳＨＯＲＴは、上記ＥＮはイネーブル信号のロウレベルにより、上記降圧回路を非活性化としたときに内部電源ＶＤＤＤを０Ｖにするときに用いられる。前記図１、図３の実施例では使用しない（常にロウレベル）が、後述の図１５の実施例で使用する。ＶＣＣＱは入出力回路用の電源端子であり、電圧レベルはＶＣＣと同じとされる。ＶＳＳＱは入出力回路用の接地端子である。

ＣＳ１は電流源であり、ＭＯＳＦＥＴＱ６〜Ｑ９から構成されて、イネーブル信号ＥＮがハイレベルのときに、ＮチャネルＭＯＳＦＥＴＱ９をオフ状態にし、ＰチャネルＭＯＳＦＥＴＱ７とＱ８をオン状態にし、ダイオード形態のＮチャネルＭＯＳＦＥＴＱ６に電流を流して，かかるＭＯＳＦＥＴＱ６と電流ミラー形態にされたＭＯＳＦＥＴＱ５、Ｑ１０を電流源としての動作を行わせる。イネーブル信号ＥＮがロウレベルのときに、ＮチャネルＭＯＳＦＥＴＱ９をオン状態にし、ＰチャネルＭＯＳＦＥＴＱ７とＱ８をオフ状態にする。上記電流遮断を行うとともに、ＭＯＳＦＥＴＱ９のオン状態によりＭＯＳＦＥＴＱ６及びＱ５、Ｑ１０のゲートとソースとを短絡してこれらをオフ状態にする。このようにイネーブル信号ＥＮのロウレベルより、次に説明する差増幅器ＤＡ１及び出力回路の動作電流を遮断させる。

ＤＡ１は差動増幅器であり、Ｎチャネル型の差動ＭＯＳＦＥＴＱ１とＱ２、そのソースと回路の接地端子ＶＳＳＤとの間に設けられた上記電流源ＭＯＳＦＥＴＱ５、上記ＭＯＳＦＥＴＱ１とＱ２のドレインと電源端子ＶＣＣとの間に設けられた電流ミラー形態のＰチャネルＭＯＳＦＥＴＱ３とＱ４からなるアクティブ負荷回路から構成される。ＭＰ１はＰチャネル出力ＭＯＳＦＥＴであり、上記差動増幅器の出力信号がゲートに供給され、ドレイン側に設けられた上記電流源ＭＯＳＦＥＴＱ１０とともに出力回路を構成する。ＭＰ２はＰチャネルＭＯＳＦＥＴであり、上記出力ＭＯＳＦＥＴＭＰ１のゲートとソース間に設けられる。上記ＭＯＳＦＥＴＭＰ２は、ゲートにイネーブル信号ＥＮが供給されて、かかる信号ＥＮがロウレベルのときに出力ＭＯＳＦＥＴＭＰ１を強制的にオフ状態（出力ハイインピーダンス状態）にする。

ＭＮ１はＮチャネルＭＯＳＦＥＴであり、ゲートに信号ＳＨＯＲＴが供給されて、かかる信号ＳＨＯＲＴがハイレベルのとき、ＶＤＤＤとＶＳＳＤを短絡する。つまり、ＶＤＤＤを強制的にＶＳＳＤレベルに引き抜く。ＥＳＤは静電破壊保護素子回路であり、ダイオード、保護ＭＯＳＦＥＴ、抵抗Ｒ１，Ｒ２から成る。ＶＤＤＤ端子は前記平滑容量ＣＤを外付けするために外部端子となるため、上記ＥＳＤを設けて静電破壊対策を施しておくのが望ましい。

図６には、図２の降圧回路２１の一実施例の回路図が示されている。ＶＲＥＦＡは基準電圧である。ＥＮはイネーブル信号であり、信号レベルはＶＣＣとＶＳＳのような振幅とされ、ハイレベル（ＶＣＣ）のとき本降圧回路が活性化される。ＢＩＥ２はバーンインイネーブル信号であり、信号レベルはＶＣＣとＶＳＳＡにされる。バーンインを実施する方法としては、前記図４で説明した基準電圧を通常よりも高くするという方法のほかに、外部電源と内部電源を直結するという方法もある。すなわち外部電源ＶＣＣを直接内部回路に印加するというものである。上記信号ＢＩＥ２がハイレベルになると、ＮチャネルＭＯＳＦＥＴＭＮ２がオン状態となって、ＰチャネルＭＯＳＦＥＴＭＰ３のゲートをロウレベルにし、電源電圧ＶＣＣと出力電圧ＶＤＤＡが直結される。ＥＮはイネーブル信号であり、信号レベルはＶＣＣとＶＳＳＡであり、ハイレベル（ＶＣＣ）のとき本降圧回路が活性化される。

ＤＡ２は差動増幅器であり、前記同様な差動ＭＯＳＦＥＴＱ１、Ｑ２及び電流源ＭＯＳＦＥＴＱ５が用いられる。上記差動ＭＯＳＦＥＴＱ１のドレイン電流はダイオード形態のＰチャネルＭＯＳＦＥＴＱ１１及びそれと電流ミラー形態にされたＰチャネルＭＯＳＦＥＴＱ１２、上記ＰチャネルＭＯＳＦＥＴＱ１２のドレイン電流を受けるダイオート形態のＮチャネルＭＯＳＦＥＴＱ１３及びそれと電流ミラー形態にされたＮチャネルＭＯＳＦＥＴＱ１６を通して出力される。上記差動ＭＯＳＦＥＴＱ２のドレイン電流はダイオード形態のＰチャネルＭＯＳＦＥＴＱ１４及びそれと電流ミラー形態にされたＰチャネルＭＯＳＦＥＴＱ１５を通して出力される。上記ＰチャネルＭＯＳＦＥＴＱ１５のドレイン電流と上記ＮチャネルＭＯＳＦＥＴＱ１６のドレイン電流の差分が出力ＭＯＳＦＥＴＭＰ３を駆動する。この差動増幅器ＤＡ２は、信号ＥＮと信号ＢＩＥ２を受けるインバータ回路ＩＮＶ２の出力信号を受けるアンド（ＡＮＤ）ゲート回路Ｇ１の出力信号が上記ＭＯＳＦＥＴＱ５のゲートに伝えられる。信号ＥＮのハイレベルで信号ＢＩＥ２がロウレベルでバーンイン状態でないときに活性化される。信号ＥＮのロウレベル又は信号ＢＩＥ２がハイレベルのときに上記ＭＯＳＦＥＴＱ５がオフ状態により増幅動作が停止させられるともに、ＰチャネルＭＯＳＦＥＴＱ１７とＱ１８がオン状態となって、上記電流ミラー回路の動作も停止させられる。

ＤＩＶ１は分圧回路であり、出力電圧ＶＤＤＡの１／２の電圧を上記差動増幅器ＤＡ２にフィードバックすることにより、出力電圧ＶＤＤＡは基準電圧ＶＲＥＦＡの２倍の電圧になる。ＲＣ，ＣＣは位相補償用抵抗と容量である。前記図５に示したようなデジタル用降圧回路は外部に大きな平滑容量が接続されるため、上記のような位相補償は必要ないが、アナログ用の降圧回路は発振防止のため位相補償回路を付加するのがよい。

ＭＰ３はＰチャネル出力ＭＯＳＦＥＴであり、負荷回路として前記分圧回路ＤＩＶ１が設けられる。ＭＰ４はＰチャネルＭＯＳＦＥＴであり、信号ＥＮと信号ＢＩＥ２を受けるオア（ＯＲ）ゲート回路Ｇ２の出力信号を受けて、信号ＥＮと信号ＢＩＥ２が共にロウレベル（論理０）のときにオン状態となって、出力ＭＯＳＦＥＴＭＰ３のゲートをハイレベルにして出力ＭＯＳＦＥＴＭＰ３をオフ状態（出力ハイインピーダンス状態）にする。ＭＮ２はＮチャネルＭＯＳＦＥＴであり、信号ＢＩＥ２がハイレベルのとき、出力ＭＯＳＦＥＴＭＰ３のゲートをロウレベルにして、出力電圧ＶＤＤＡを電源電圧ＶＣＣのように高くする。

図７には、図３の降圧回路３０の一実施例の回路図が示されている。ＶＲＥＦＤは基準電圧であり、ＥＮはイネーブル信号であり、信号振幅はＶＣＣとＶＳＳＤとされる。信号ＥＮがハイレベルのとき本回路が活性化される。前記図１の実施例では使用しない（常にハイレベルにされる）が、後述の図１３の実施例で使用する。ＳＨＯＲＴは出力短絡信号であり、信号振幅はＶＣＣとＶＳＳＤとされる。内部電圧ＶＤＤＤを０Ｖにするときに用いる。前記図１の実施例では使用しない（常にロウレベル）が、後述の図１５の実施例で使用する。

ＣＳ２は電流源であり、前記図５の電流源ＣＳ１と同様な回路素子Ｑ６〜Ｑ９で構成されるが、前記電流源ＣＳ１に比べて電流値が小さくなるように設定される。ＤＡ３は差動増幅器であり、前記図５と同様な回路素子Ｑ１〜Ｑ５により構成される。ＭＰ５はＰチャネル出力ＭＯＳＦＥＴであり、ＭＰ６はＰチャネルＭＯＳＦＥＴであり、信号ＥＮがロウレベルのときにオン状態となり、出力ＭＯＳＦＥＴＭＰ５のゲートをハイレベルにしてかかる出力ＭＯＳＦＥＴＭＰ５をオフ状態にして、出力ハイインピーダンス状態とする。ＭＮ３はＮチャネルＭＯＳＦＥＴであり、信号ＳＨＯＲＴがハイレベルのときに上記ＭＯＳＦＥＴＭＮ３がオン状態となり、ＶＤＤＤとＶＳＳＤを短絡する。

図８には、図２の降圧回路２０の一実施例の回路図が示されている。ＶＲＥＦＡは基準電圧である。ＤＡ４は差動増幅器であり、前記同様な差動ＭＯＳＦＥＴＱ１とＱ２、電流源ＭＯＳＦＥＴＱ５と電流ミラー回路からなるアクティブ負荷ＭＯＳＦＥＴＱ３、Ｑ４とＭＯＳＦＥＴＱ２１、Ｑ２２から構成される。ＥＮはイネーブル信号であり、信号振幅はＶＣＣとＶＳＳＡとされる。信号ＥＮがハイレベルのときにＭＯＳＦＥＴＱ２１がオン状態となり、差動増幅器ＤＡ４に流れる電流が定電圧ＶＲＲに対応してＭＯＳＦＥＴＱ５で形成される定常的な電流にＭＯＳＦＥＴＱ２２で形成される電流が加わって増加し高速化される。

ＢＩＥ２は、バーンインイネーブル信号であり、信号振幅はＶＣＣとＶＳＳＡとされる。信号ＢＩＥ２がハイレベルになると、インバータ回路ＩＮＶ３の出力信号がロウレベルとなり、ＰチャネルＭＯＳＦＥＴＱ２３をオン状態にして差動増幅器ＤＡ４が動作停止になる。ＤＩＶ２は分圧回路であり、出力電圧ＶＤＤＡをＭＯＳＦＥＴＱ２４とＱ２５によりＶＤＤＡ／２の分圧電圧を形成し、差動ＭＯＳＦＥＴＱ２のゲートに帰還して、基準電圧ＶＲＥＦＡの２倍の出力電圧ＶＤＤＡを形成する。ＭＰ７はＰチャネル出力ＭＯＳＦＥＴであり、上記分圧回路ＤＩＶ２が負荷回路を構成する。

図９には、前記図１に示した１チップマイクロコンピュータの一実施例の状態遷移図が示されている。プログラム実行状態はＣＰＵがプログラムを実行している状態である。このプログラム実行状態は、消費電流が大きい。スリープモードはＣＰＵがスリープ（Sleep)命令を実行することによりスリープモードに移行する。このスリープモードでは消費電流が小さい。ソフトウェアスタンバイモードはＣＰＵがスリープ（Sleep)命令を実行することによりソフトウェアスタンバイモードに移行する（スリープモードへの移行とは特定のレジスタの値で区別する）。このソフトウェアスタンバイモードは、消費電流はスリープモードよりもさらに小さい。ハードウェアスタンバイモードは外部信号／ＳＴＢＹがロウレベルになるとハードウェアスタンバイモードに移行する。このハードウェアスタンバイモードでの消費電流はソフトウェアスタンバイモードと同等あるいはそれよりも小さい。リセット状態は外部信号／ＲＥＳがロウレベルになるとリセット状態に移行する。このリセット状態では内部回路のリセットが行われる。

例外処理状態はプログラム実行状態、スリープモード、あるいはソフトウェアスタンバイモードで割り込みが発生すると（図１のＩＲＱがハイレベルになると）例外処理状態に移行する。また、リセット状態で／ＲＥＳがハイレベルになる（リセット解除）と例外処理状態に移行する。ＣＰＵは例外処理プログラムを実行する。例外処理が終了し、ＣＰＵがＲＴＥ（Return from Exception)命令を実行するとプログラム実行状態に戻る。

図１０には、図１に示したマイクロコンピュータの動作状態に対応した降圧回路の動作状態の説明図が示されている。プログラム実行状態、リセット状態、例外処理状態のそれぞれにおいては、基準電圧発生回路１０、アナログ回路用の降圧回路２０と２１及びデジタル回路用の降圧回路３０、３１及び３２の全回路が動作にされる。スリープモードはデジタル用降圧回路のうち１つの降圧回路３２が停止状態にされる。ソフトウェアスタンバイモード、ハードウェアスタンバイモードでは、アナログ用降圧回路のうち降圧回路２１、デジタル用降圧回路のうち降圧回路３１、３２が停止状態にされる。そして、基準電圧発生回路および降圧回路２０、３０は常時動作にされる。各動作状態での内部回路の消費電流の大小に応じて降圧回路２０，２１、３０〜３３を動作／停止させることにより、全体としての降圧回路の消費電流を低減することができる。この降圧回路の停止は、前記のように降圧回路を構成する差動増幅器と出力回路の電流が遮断されるので、電源回路での消費電流が大幅に小さくなる。

図１１には、図１の平滑容量ＣＡの一実施例の構成図が示されている。図１１（Ａ）には、平面構成が示され、図１１（Ｂ）には図１１（Ａ）のａ−ａ’線での断面構成が示されている。１００はＰ型半導体基板であり、１０１はｎウェルであり、１０２はｐウェルである。１０３は素子分離用絶縁膜であり、１０４は、平滑容量ＣＡの一方の電極を構成するｎ＋拡散層であり、１０５はｐ＋拡散層であり、ｐウェル１０２にバイアス電圧を与えるために用いられる。１０６はポリシリコンであり、平滑容量ＣＡの他方の電極を構成する。１０７はｎ＋拡散層上コンタクト孔であり、１０８はｐ＋拡散層上コンタクト孔である。１０９はポリシリコン上コンタクト孔である。そして、１１０、１１１、１１２はメタル配線層である。

上記メタル配線層のうち、１１０が平滑容量ＣＡの一方の電極、１１２が他方の電極である。図には記載されていないが、左右のメタル配線層１１０は上層配線層を介して接続されている。１１１は基板を接地するための配線である。本実施例の平滑容量ＣＡの特徴はＭＯＳキャパシタに比べて比較的電圧依存性の小さいキャパシタが得られる。したがって、前記図６の位相補償容量ＣＣとしても用いることができる。

図１２には、この発明に用いられるレベルアップ変換回路の一実施例の回路図が示されている。このレベルアップ変換回路は、前記図１のレベルアップ変換回路７０、図４のレベルアップ変換回路１４、１５として用いられる。この実施例のレベルアップ変換回路ＬＣＵは、ＶＤＤＤレベルの入力信号ｉｎをＶＣＣレベルの出力信号ｏｕｔに変換する。つまり、ＶＤＤＤレベルの入力信号ｉｎは、ＮチャネルＭＯＳＦＥＴＱ３４、Ｑ３９及びＰチャネルＭＯＳＦＥＴＱ３３、Ｑ３８のゲートに供給される。また、ＶＤＤＤレベルのインバータ回路ＩＮＶ４で形成された入力信号ｉｎの反転信号は、ＮチャネルＭＯＳＦＥＴＱ３１、Ｑ３７、ＰチャネルＭＯＳＦＥＴＱ３０、Ｑ３６のゲートに供給される。ＭＯＳＦＥＴＱ３０とＱ３１からなるＣＭＯＳインバータ回路には、ＰチャネルＭＯＳＦＥＴＱ３２を通して電源電圧ＶＣＣが供給される。同様に、ＭＯＳＦＥＴＱ３３とＱ３４からなるＣＭＯＳインバータ回路もＰチャネルＭＯＳＦＥＴＱ３５を通して電源電圧ＶＣＣが供給される。

ＭＯＳＦＥＴＱ３６とＱ３７からなるＣＭＯＳインバータ回路は、上記ＭＯＳＦＥＴＱ３０とＱ３１からなるＣＭＯＳインバータ回路の出力電圧が動作電圧として与えられる。ＭＯＳＦＥＴＱ３８とＱ３９からなるＣＭＯＳインバータ回路は、上記ＭＯＳＦＥＴＱ３３とＱ３４からなるＣＭＯＳインバータ回路の出力電圧が動作電圧として与えられる。そして、上記ＭＯＳＦＥＴＱ３６とＱ３７からなるＣＭＯＳインバータ回路の出力信号と、上記ＭＯＳＦＥＴＱ３８とＱ３９からなるＣＭＯＳインバータ回路の出力信号とは、交差的に上記ＰチャネルＭＯＳＦＥＴＱ３５とＱ３２のゲートに伝えられる。そして、リセット信号／ＲＥＳがゲート回路Ｇ３に入力されて、かかるゲート回路Ｇ３を通して出力信号ｏｕｔが形成される。上記ゲート回路Ｇ３及びインバータ回路ＩＮＶ５とＩＮＶ６は、電源電圧ＶＣＣで動作させられる。このような出力制御回路を設けることにより、リセット信号／ＲＥＳがロウレベルのとき出力ｏｕｔはハイレベル固定される。前記図９のように、マイクロコンピュータがリセット状態のときは制御信号をデフォルトの状態に固定することができる。

図１３には、この発明に用いられるレベルアップ変換回路の他の一実施例の回路図が示されている。入力信号ｉｎは、リセット信号／ＲＥＳで制御されるＮチャネルＭＯＳＦＥＴＱ４４とＰチャネルＭＯＳＦＥＴＱ４５からなるＣＭＯＳスイッチを通してＮチャネルＭＯＳＦＥＴＱ４０のゲートに供給される。また、上記ＣＭＯＳスイッチ（Ｑ４４、Ｑ４５）を通した入力信号ｉｎがインバータ回路ＩＮＶ８により反転されてＮチャネルＭＯＳＦＥＴＱ４１のゲートに供給される。これらＮチャネルＭＯＳＦＥＴＱ４０とＱ４１のドレインと電源電圧ＶＣＣとの間には、ゲートとドレインとが交差接続されたＰチャネルＭＯＳＦＥＴＱ４２とＱ４３が設けられる。上記リセット信号／ＲＥＳは、上記ＮチャネルＭＯＳＦＥＴＱ４０のゲートと電源電圧ＶＣＣとの間に設けられたＰチャネルＭＯＳＦＥＴＱ４６のゲートに供給され、インバータ回路ＩＮＶ７によって反転されたリセット信号が上記ＮチャネルＭＯＳＦＥＴＱ４１のゲートと回路の接地電位との間に設けられたＮチャネルＭＯＳＦＥＴＱ４７のゲートに供給される。上記ＭＯＳＦＥＴＱ４０のドレイン出力は、インバータ回路ＩＮＶ９を通して出力信号ｏｕｔとして出力される。この実施例でも、リセット信号／ＲＥＳがロウレベルのとき、入力信号ｉｎをレベル変換部への入力を遮断させるとともに、強制的にＮチャネルＭＯＳＦＥＴＱ４０をオン状態に、ＭＯＳＦＥＴＱ４１をオフ状態にしてインバータ回路ＩＮＶ９を通した出力信号ｏｕｔをハイレベルに固定する。

図１４には、この発明に用いられるレベルアップ変換回路の更に他の一実施例の回路図が示されている。入力信号ｉｎは、ゲートに低レベル側の電源電圧ＶＤＤＤが供給されたＮチャネルＭＯＳＦＥＴＱ５０のソース及びＮチャネルＭＯＳＦＥＴＱ５１のゲートに供給される。これらのＭＯＳＦＥＴＱ５０とＱ５１のドレインと電源電圧ＶＣＣとの間には、ゲートとドレインとが交差接続されたＰチャネルＭＯＳＦＥＴＱ５３，Ｑ５４が設けられる。上記ＮチャネルＭＯＳＦＥＴＱ５１のソースと回路の接地電位との間には、リセット信号／ＲＥＳを受けるＮチャネルＭＯＳＦＥＴＱ５２が設けられる。また、上記ＭＯＳＦＥＴＱ５１のドレインと電源電圧ＶＣＣとの間には、上記リセット信号／ＲＥＳがゲートに供給されたＰチャネルＭＯＳＦＥＴＱ５５が設けられる。上記ＭＯＳＦＥＴＱ５１のドレインから得られる出力信号は、インバータ回路ＩＮＶ１０を通して出力信号ｏｕｔとして出力される。この実施例でも、リセット信号／ＲＥＳがロウレベルのとき、ＭＯＳＦＥＴＱ５２をオフ状態にして入力信号ｉｎのレベル変換動作を停止させ、ＭＯＳＦＥＴＱ５５をオン状態にしてインバータ回路ＩＮＶ９を通した出力信号ｏｕｔをロウレベルに固定する。

図１５には、この発明に係る半導体集積回路装置の他の一実施例のブロック図が示されている。同図の半導体集積回路装置は、１チップマイクロコンピュータ又はＣＰＵを含むシステムＬＳＩに向けられている。前記図１の実施例との相違点は、スタンバイモード（ソフトウェアスタンバイおよびハードウェアスタンバイ）のときにデジタル回路用の内部電源を一部オフにすることである。ＶＤＤＮはデジタル回路用の内部電圧であり、３３〜３６はデジタル回路用の降圧回路であり、デジタル回路５０用の電源ＶＤＤＤとＶＤＤＮとを生成する。上記ＶＤＤＤとＶＤＤＮは電圧値は同じであり、たとえば１．５Ｖのような低電圧とされる。上記降圧回路３３〜３５の電源電圧は、ＶＣＣとＶＳＳＤである。この実施例の降圧回路３３〜３５は、上記内部電圧ＶＤＤＤをスタンバイモードのとき０Ｖにする。これに対して内部電圧ＶＤＤＮはスタンバイモードでも電圧が保持される。

５０はデジタル回路であり、次に説明するようなＲＡＭ（ランダム・アクセス・メモリ）、ＲＯＭ（リード・オンリー・メモリ）、レジスタ及び論理回路等からなる。このデジタル回路５０は、その機能に応じてＶＤＤＤとＶＳＳＤまたはＶＤＤＮとＶＳＳＤが供給される。６０は状態制御回路であり、前記図１の実施例と異なり、電源はＶＤＤＮとＶＳＳＤが用いられる。したがって、耐圧の低い微細デバイスで構成することができる。

８０、８１はレベルアップ変換回路であり、前記図１２ないし図１４に示した回路で実現することができる。降圧回路用のイネーブル信号ＥＮ１〜ＥＮ４、および出力短絡信号ＳＨＯＲＴをＶＤＤＮレベルからＶＣＣレベルに変換する。９０〜９２はレベルダウン変換回路であり、ＶＣＣレベルの入力信号ＩＲＱ、／ＲＥＳ、／ＳＴＢＹをＶＤＤＮレベルに変換して、上記状態制御回路６０に供給する。ＳＷはスイッチであり、スタンバイモードのときオフ状態、その他のときオン状態にされる。このスイッチＳＷを設けることにより、平滑容量ＣＤをＶＤＤＤとＶＤＤＮで兼用することができる。

この実施例においては、（１）デジタル回路用の降圧電源をＶＤＤＤとＶＤＤＮの２系統設け、動作状態に対応してＶＤＤＤをオフ状態にすることにより、ＶＤＤＤを電源とする回路のリーク電流が流れなくなる。すなわち、降圧回路自体の消費電力だけでなく、リーク電流分の消費電力も低減することができる。ＣＭＯＳ回路は、入力信号が変化しないときには、理論的には消費電流が流れなくなるが、ＭＯＳＦＥＴの微細化や低しきい値電圧化に伴いオフ状態のときにソース−ドレイン間に流れるリーク電流（サブスレッショルドリーク電流等）やゲートリーク電流が無視できなくなるが、本実施例ではデジタル回路自体での消費電力も低減することができる。（２）状態制御回路６０は常時オンの内部電源ＶＤＤＮで動作させている。これにより、スタンバイモードでも外部からの割込み要求信号ＩＲＱ、リセット信号／ＲＥＳ、スタンバイ信号／ＳＴＢＹに対応可能となる。

図１６には、図１５のデジタル回路用降圧回路３３〜３６およびデジタル回路５０の一実施例のブロック図が示されている。３３は待機時用ＶＤＤＮ降圧回路であり、電流供給能力は小く設定されて消費電力も小さくされる。この降圧回路３３の具体的構成は、たとえば図７のような回路により構成される。ただし、イネーブル信号ＥＮは電源電圧ＶＣＣに接続して、常時動作として使用される。したがって、出力短絡信号ＳＨＯＲＴ及びそれに関連する回路は省略することができる。３４は動作時用ＶＤＤＮ降圧回路であり、電流供給能力は大きく設定されて消費電力も大きくされる。この降圧回路３４の具体的構成は、たとえば図５のような回路により構成される。イネーブル信号ＥＮ２によって活性化される。出力短絡信号ＳＨＯＲＴは不使用（ＶＳＳＤに接続）される。上記降圧回路３３と３４の出力端子同士は接続されて、前記内部電圧ＶＤＤＮを形成する。

３５は待機時用ＶＤＤＤ降圧回路であり、電流供給能力は小さく設定されて消費電力も小さくされる。この降圧回路３５の具体的構成は、たとえば図７のような回路により構成される。降圧回路３３と異なり、イネーブル信号ＥＮ３によって活性化される。出力短絡信号ＳＨＯＲＴによりＶＤＤＤは接地される。３６は動作時用ＶＤＤＤ降圧回路であり、電流供給能力が大きく設定されて消費電力も大きくされる。この降圧回路３６の具体的構成は、たとえば図５のような回路により構成される。イネーブル信号ＥＮ４によって活性化される。出力短絡信号ＳＨＯＲＴによりＶＤＤＤは接地される。上記降圧回路３５と３６の出力端子同士は接続されて前記内部電圧ＶＤＤＤを形成する。そして、上記両出力電圧ＶＤＤＮとＶＤＤＤ間は、スイッチＳＷにより選択的に接続される。

デジタル回路５０は、特に制限されないが、ＣＰＵ５１、ＲＡＭ５４及びＲＯＭ５５から構成される。上記ＣＰＵは、論理回路５２とレジスタ５３を含む。上記論理回路５２の電源はＶＤＤＤとＶＳＳＤ、上記ＲＡＭ５４及びレジスタ５３の電源はＶＤＤＮとＶＳＳＤが用いられる。これにより、ＲＡＭ５４及びレジスタ５３の記憶内容はスタンバイ時でもＶＤＤＮによって保持される。記憶内容が失われてもよいレジスタやＲＡＭは、内部電圧ＶＤＤＤを供給するようにしてもよい。ただし、マイクロコンピュータの動作状態を記憶するためのレジスタやＲＡＭは、上記のように常時供給される内部電圧ＶＤＤＮでなければならない。ＲＯＭ５５と論理回路５２は、内部電圧ＶＤＤＤとＶＳＳＤが用いられる。スタンバイ時には電源が切れるが、ＲＯＭ５５は不揮発メモリなので内容は失われない。論理回路５２も、動作状態のときに電源供給すればよいので問題ない。５６はデータバスである。

図１７には、図１５のレベルダウン変換回路９０−９２の一実施例の回路図が示されている。入力信号ｉｎとインバータ回路ＩＮＶ１１での反転信号を受けるＮチャネルＭＯＳＦＥＴＱ５６とＱ５７のドレインと電源電圧ＶＤＤＮとの間に、ゲートとドレインとが交差接続されたＰチャネルＭＯＳＦＥＴＱ５８とＱ５９が設けされる。これにより、ＶＣＣレベルの入力信号ｉｎがＶＤＤＮレベルの出力信号ｏｕｔに変換される。ＶＤＤＮを電源とするインバータでもよいが、本回路の方がＰチャネルＭＯＳＦＥＴを耐圧の低い微細デバイスで構成することができる。

図１８には、図１５に示したマイクロコンピュータの動作状態に対応した降圧回路の動作状態の説明図が示されている。この実施例では、プログラム実行状態、リセット状態、例外処理状態は全降圧回路が動作状態とされる。スリープモードはデジタル用降圧回路のうち消費電流の大きい降圧回路３４および３６が停止状態にされる。ソフトウェアスタンバイモード、ハードウェアスタンバイモードはアナログ用降圧回路のうち降圧回路２１、デジタル用降圧回路のうち降圧回路３４、３５、３６が停止状態にされる。上記降圧回路３５、３６が停止することによりＶＤＤＤはオフ状態（遮断状態）になる。基準電圧発生回路および降圧回路２０、３３は常時動作である。各動作状態での内部回路の消費電流の大小に応じて降圧回路を動作／停止させ、さらにスタンバイモードでは内部電源を一部オフにすることにより、全体としての消費電流を低減することができる。

図１９には、図１５に示したマイクロコンピュータの一実施例のチップレイアウト図が示されている。同図には、各回路ブロック等が半導体チップにおける実際の幾何学的な配置に合わせて示されている。１はＬＳＩチップであり、２はボンディングパッドであり、３はＩ／Ｏ領域であり主として入出力回路が配置されている領域である。４はデジタル回路用降圧回路のうち、電流供給能力の大きい回路３４、３６が配置されている領域である。これらの降圧回路３４、３６は、コア領域（Ｉ／Ｏ領域の内部の領域）の大部分を占めるデジタル回路５０に電源を供給するため、チップ周囲のＩ／Ｏ領域に分散配置されて、配線インピーダンスの低減を図っている。

５はアナログ回路用降圧回路２０、２１が配置されている領域であり、アナログ回路４０、ＶＣＣ、ＶＳＳＡパッドの近傍に配置されている。６はレベルダウン変換回路９０−９２が配置されている領域であり、信号ＩＲＱ、／ＲＥＳ、／ＳＴＢＹパッドの近傍に配置されている。 7は基準電圧発生回路１０、降圧回路３３、３５が配置されている領域であり、基準電圧発生回路１０で用いる電源のノイズ防止のため、ＶＣＣＩ、ＶＳＳＩのパッドの近傍に配置されている。また、図示しないが、前記入出力回路用として、特に出力回路用として専用の電源端子ＶＣＣＱ及びＶＳＳＱが適宜に設けられる。

マイクロコンピュータ又はＣＰＵを含むシステムＬＳＩ等のような半導体集積回路装置において、動作モードに対応して各回路ブロックの内部電源をオン／オフでき、スリープモード、スタンバイモードの消費電流を低減できる。かかる構成により、スタイバイやスリープでの消費電力の低減によって、言い換えるならば、リーク電流に影響を受けなくできるからより低電圧化（低しきい値電圧化）、高性能化をすることができる。つまり、マイクロコンピュータ等のスリープモード、スタンバイモードなどの低消費電力モードに対応して、当該モードでは動作しない回路ブロックの内部電源をオフすること及び降圧回路自体もオフすることにより、全体としてリーク電流を大幅に低減することができる。これにより、従来よりもＭＯＳＦＥＴのしきい電圧を下げることができ、低電圧で高速な回路が得られるようになる。

以上本発明者によってなされた発明を、前記実施形態に基づき具体的に説明したが、本発明は、前記実施形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能である。例えば前記図１、図１５の実施例ではアナログ用の内部電源ＶＤＤＡは常時電圧を出力しているが、動作モードによりアナログ用の内部電源もオフしてもよい。アナログ回路のリーク電流分の消費電力をさらに削減することができる。降圧回路及びレベル変換回路の具体的構成は種々の実施形態を採ることができる。この発明は、中央処理ユニットＣＰＵ又はマイクロプロセッサ等を含む半導体集積回路装置に広く利用することができる。

この発明は、外部電源を降圧する降圧電源回路を備えた半導体装置に広く利用することができる。

１…ＬＳＩチップ、２…ボンディングパッド、３…Ｉ／Ｏ領域、４…デジタル回路用降圧回路領域、５…アナログ回路用降圧回路領域、６…レベル変換回路領域、７…基準電圧発生回路領域、
１０…基準電圧発生回路、１１…バンドギャップ回路、２０，２１…アナログ回路用降圧回路、３０〜３２…デジタル回路用降圧回路、４０…アナログ回路、５０…デジタル回路、６０…状態制御回路、７０…レベルアップ変換回路、ＣＤ…外付け平滑容量、ＣＡ…オンチップ平滑容量、
１２…差動増幅器、１３…タップ付き抵抗列、１４，１５…レベルアップ変換回路、１６…デコーダ、
ＣＳ１，ＣＳ２…電流源、ＤＡ１〜ＤＡ４…差動増幅器、ＥＳＤ…静電破壊防止素子、ＤＩＶ１〜ＤＩＶ２…分圧回路、ＲＣ，ＣＣ…位相補償回路、
３３〜３６…デジタル回路用降圧回路、８０，８１…レベルアップ変換回路、９０〜９２…レベルダウン変換回路、ＳＷ…スイッチ、
１００…ｐ型半導体基板、１０１…ｎウェル、１０２…ｐウェル、１０３…素子分離用絶縁膜、１０４…ｎ＋拡散層、１０５…ｐ＋拡散層、１０６…ポリシリコン、１０７…ｎ＋拡散層上コンタクト孔、１０８…ｐ＋拡散層上コンタクト孔、１０９…ポリシリコン上コンタクト孔、１１０〜１１２…メタル配線層、
ＭＰ０〜ＭＰ７…ＰチャネルＭＯＳＦＥＴ、ＭＮ１〜ＭＮ３…ＮチャネルＭＯＳＦＥＴ、Ｑ１〜Ｑ５５…ＭＯＳＦＥＴ。

Claims

外部端子と、
上記外部端子から供給された外部電源電圧を受けて上記外部電源電圧より低い第１内部電圧を第１出力端子から出力する第１降圧回路と、
上記外部電源電圧を受けて上記外部電源電圧より低い第２内部電圧を第２出力端子から出力する第１モードと、上記第２出力端子から上記第１及び第２内部電圧より低い第３内部電圧を出力する第２モードとが切替えられる第２降圧回路と、
上記第１出力端子に接続され、低位電源電圧として接地電圧が供給される第１スタティック型ＲＡＭを含む第１内部回路と、
上記第２出力端子に接続され、低位電源電圧として上記接地電圧が供給される第２スタティック型ＲＡＭを含む第２内部回路とを備え、
スタンバイ時に、上記第２降圧回路は上記第２モードに制御され、上記第１内部回路の高位電源電圧として上記第１降圧回路から上記第１内部電圧が供給されて上記第１スタティック型ＲＡＭの記憶内容は保持され、上記第２内部回路の高位電源電圧として上記第２降圧回路から上記第３内部電圧が供給されて上記第２スタティック型ＲＡＭの記憶内容は消失され、
上記第２モードに制御された場合に、上記第２降圧回路は、上記第２内部回路の高位電源電圧に前記第３内部電圧を出力することを特徴とする半導体装置。
請求項１に記載の半導体装置において、
通常動作時に、上記第２降圧回路は上記第１モードに制御され、上記第１内部回路の高位電源電圧として上記第１降圧回路から上記第１内部電圧が供給されて上記第１スタティック型ＲＡＭの記憶内容は保持され、上記第２内部回路の高位電源電圧として上記第２降圧回路から上記第２内部電圧が供給されて上記第２スタティック型ＲＡＭの記憶内容は保持されることを特徴とする半導体装置。
請求項１に記載の半導体装置において、
上記第３内部電圧は上記接地電圧であることを特徴とする半導体装置。
請求項１又は２に記載の半導体装置において、
上記第１出力端子に接続され、上記外部電源電圧を受けて上記第１内部電圧を第３出力端子から出力する第３モードと、上記第３出力端子をハイインピーダンス状態にする第４モードとが切替えられる第３降圧回路を備え、
上記通常動作時に、上記第３降圧回路は上記第３モードに制御され、上記第１内部回路の高位電源電圧として上記第１及び第３降圧回路から上記第１内部電圧が供給され、上記第２内部回路の高位電源電圧として上記第２降圧回路から上記第２内部電圧が供給され、上記スタンバイ時に、上記第３降圧回路は上記第４モードに制御され、上記第１内部回路の高位電源電圧として上記第１降圧回路から上記第１内部電圧が供給され、上記第２内部回路の高位電源電圧として上記第２降圧回路から上記第３内部電圧が供給されることを特徴とする半導体装置。
請求項４に記載の半導体装置において、
上記第３降圧回路の電流供給能力は、上記第１降圧回路の電流供給能力よりも高く設定されることを特徴とする半導体装置。
外部端子と、
上記外部端子から供給された外部電源電圧を受けて上記外部電源電圧より低い第１内部電圧を第１出力端子から出力する第１降圧回路と、
上記外部電源電圧を受けて上記外部電源電圧より低い第２内部電圧を第２出力端子から出力する第１モードと、上記第２出力端子から上記第１及び第２内部電圧より低い第３内部電圧を出力する第２モードとが切替えられる第２降圧回路と、
上記第１出力端子に接続され、低位電源電圧として接地電圧が供給される第１スタティック型ＲＡＭを含む第１内部回路と、
上記第２出力端子に接続され、低位電源電圧として上記接地電圧が供給される第２スタティック型ＲＡＭを含む第２内部回路とを備え、
スタンバイ時に、上記第２降圧回路は上記第２モードに制御され、上記第１内部回路の高位電源電圧として上記第１降圧回路から上記第１内部電圧が供給されて上記第１スタティック型ＲＡＭの記憶内容は保持され、上記第２内部回路の高位電源電圧として上記第２降圧回路から上記第３内部電圧が供給されて上記第２スタティック型ＲＡＭの記憶内容は消失され、
上記第２出力端子に接続され、上記外部電源電圧を受けて第４出力端子から上記第２内部電圧を出力する第５モードと、上記第４出力端子をハイインピーダンス状態にする第６モードとが切替られる第４降圧回路を更に備え、
上記通常動作時に、上記第４降圧回路は上記第５モードに制御され、上記第１内部回路の高位電源電圧には上記第１降圧回路から上記第１内部電圧が供給され、上記第２内部回路の高位電源電圧には上記第２及び第４降圧回路から上記第２内部電圧が供給され、
上記スタンバイ時に、上記第４降圧回路は上記第６モードに制御され、上記第１内部回路の高位電源電圧には上記第１降圧回路から上記第１内部電圧が供給され、上記第２内部回路の高位電源電圧には上記第２降圧回路から上記第３内部電圧が供給されることを特徴とする半導体装置。
外部端子と、
上記外部端子から供給された外部電源電圧を受けて上記外部電源電圧より低い第１内部電圧を第１出力端子から出力する第１降圧回路と、
上記外部電源電圧を受けて上記外部電源電圧より低い第２内部電圧を第２出力端子から出力する第１モードと、上記第２出力端子から上記第１及び第２内部電圧より低い第３内部電圧を出力する第２モードとが切替えられる第２降圧回路と、
上記第１出力端子に接続され、低位電源電圧として接地電圧が供給される第１スタティック型ＲＡＭを含む第１内部回路と、
上記第２出力端子に接続され、低位電源電圧として上記接地電圧が供給される第２スタティック型ＲＡＭを含む第２内部回路とを備え、
スタンバイ時に、上記第２降圧回路は上記第２モードに制御され、上記第１内部回路の高位電源電圧として上記第１降圧回路から上記第１内部電圧が供給されて上記第１スタティック型ＲＡＭの記憶内容は保持され、上記第２内部回路の高位電源電圧として上記第２降圧回路から上記第３内部電圧が供給されて上記第２スタティック型ＲＡＭの記憶内容は消失され、
上記第２出力端子に接続され、上記外部電源電圧を受けて第４出力端子から上記第２内部電圧を出力する第５モードと、上記第４出力端子から上記第３内部電圧を出力する第６モードとが切替られる第４降圧回路を更に備え、
上記通常動作時に、上記第４降圧回路は上記第５モードに制御され、上記第１内部回路の高位電源電圧には上記第１降圧回路から上記第１内部電圧が供給され、上記第２内部回路の高位電源電圧には上記第２及び第４降圧回路から上記第２内部電圧が供給され、
上記スタンバイ時に、上記第４降圧回路は上記第６モードに制御され、上記第１内部回路の高位電源電圧には上記第１降圧回路から上記第１内部電圧が供給され、上記第２内部回路の高位電源電圧には上記第２及び第４降圧回路から上記第３内部電圧が供給されることを特徴とする半導体装置。
請求項６又は７に記載の半導体装置において、
上記第４降圧回路の電流供給能力は、上記第２降圧回路の電流供給能力よりも高く設定されることを特徴とする半導体装置。
請求項６乃至８のいずれか１つに記載の半導体装置において、
上記第２内部回路は、不揮発性メモリ及び論理回路を含むことを特徴とする半導体装置。
請求項６乃至９のいずれか１つに記載の半導体装置において、
前記第１、第２、第４降圧回路は、少なくとも電流源回路と差動増幅器とを備えることを特徴とする半導体装置。
請求項１に記載の半導体装置において、
上記第２内部回路は、不揮発性メモリ及び論理回路を含むことを特徴とする半導体装置。