JP2010176731A - 不揮発性半導体メモリ - Google Patents
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Abstract
【課題】不揮発性半導体メモリにおいて、チップがスタンバイ状態の時にはビット線センスアンプのMOS トランジスタのカットオフ電流を減少させ、チップのスタンバイ電流を低減する。
【解決手段】メモリセルアレイから読み出されたデータを検知するビット線センスアンプ12を含むメモリ回路部10と、外部電源電圧を降圧した内部降圧電源電圧を生成して少なくともビット線センスアンプに供給する内部降圧電源生成回路20とを具備し、内部降圧電源生成回路は、メモリチップがアクティブ状態の時はビット線センスアンプの動作に必要な第1の内部降圧電源電圧を生成し、メモリチップがスタンバイ状態の時は第1の内部降圧電源電圧よりも低い第2の内部降圧電源電圧を生成する。
【選択図】 図1
【解決手段】メモリセルアレイから読み出されたデータを検知するビット線センスアンプ12を含むメモリ回路部10と、外部電源電圧を降圧した内部降圧電源電圧を生成して少なくともビット線センスアンプに供給する内部降圧電源生成回路20とを具備し、内部降圧電源生成回路は、メモリチップがアクティブ状態の時はビット線センスアンプの動作に必要な第1の内部降圧電源電圧を生成し、メモリチップがスタンバイ状態の時は第1の内部降圧電源電圧よりも低い第2の内部降圧電源電圧を生成する。
【選択図】 図1
Description
本発明は、不揮発性半導体メモリに係り、特に外部電源電圧よりも低い内部電源電圧を用いるNANDフラッシュメモリに関するもので、例えば低消費電力の携帯機器に搭載されるものである。
不揮発性半導体メモリ、例えばNANDフラッシュメモリは、デザインルールの微細化が進むにつれて大容量化が進み、ブロックサイズあるいはページサイズあるいはプレーン数が増加している。特に、ページサイズあるいはプレーン数が増えた場合には、ビット線データ検知用のセンスアンプ数が増加する。所定のビット線ピッチにセンスアンプのレイアウトパターンを収めるためには、センスアンプ回路のレイアウト面積を可能な限り増加させないように、センスアンプ回路で使用するトランジスタのゲート幅が縮小される傾向にある。
通常、トランジスタのゲート幅が縮小していくと閾値電圧は高くなるという現象(ナローチャネル効果)が発生する。しかし、トランジスタ相互間の素子分離絶縁膜、フラッシュメモリ独特のセルトランジスタのゲート絶縁膜やゲート間絶縁膜、または、セルトランジスタの電荷蓄積層に絶縁膜を採用した場合にはその絶縁膜のプロセスにより、トランジスタのチャネルエッジ部にリーク電流が流れる場合がある。結果としてトランジスタの閾値電圧が下がり、nMOSトランジスタ、pMOSトランジスタのカットオフ電流(Ioff)が増加する場合がある。メモリのスタンバイ電流は、トランジスタのカットオフ電流と、定常電流を流す回路の電流の総和で与えられるが、カットオフ電流が増加するとメモリのスタンバイ状態の電流(待機電流)が増加する。
通常の物理モデルでは、MOS トランジスタタのゲート幅が縮小されると、狭チャネル効果によりトランジスタの閾値電圧が上昇し、カットオフ電流が減少する。
しかし、トランジスタ相互間のトレンチ構造の素子分離領域(Shallow Trench Isolation;STI)の加工材料によっては、トランジスタのゲート幅が縮小されると、閾値電圧が低下し、カットオフ電流が増加する。このような物理モデルの1つとして、素子分離領域の材料によって素子分離領域に正の固定電荷(+) が発生する場合には、例えばnMOSトランジスタのチャネル長方向に沿って負の電荷(-) が誘起される。その結果、nMOSトランジスタがカットオフ状態でも、チャネル両端にリーク電流が多くなる領域が生じる。トランジスタのゲート幅が狭くなると、上記したようにチャネル両端のリーク電流が多くなる領域の占める割合が大きくなってカットオフ電流が増加する。したがって、トランジスタのゲート幅を縮小した分だけカットオフ電流が低減されることを期待できなくなる。実際には、カットオフ電流が増加する度合いが大きくなり、狭チャネル効果以上にリーク電流が増え、ゲート幅が縮小されるほどカットオフ電流が増加する傾向がある。
上述したように、NANDフラッシュメモリは、デザインルールの微細化とともにビット線センスアンプの回路数が増加し、センスアンプで使用するトランジスタのゲート幅が縮小されてカットオフ電流が増えた場合、スタンバイ電流が増加するおそれがある。この結果、NANDフラッシュメモリを搭載する携帯電話、携帯音楽プレーヤなどのモバイル電子機器で電池の寿命を短くしてしまう可能性がある。
特に、デザインルールが70nm以降の加工世代のNANDフラッシュメモリでは、スタンバイ電流の中でnMOSトランジスタのカットオフ電流はセンスアンプのnMOSトランジスタが寄与する割合が大きく、センスアンプのnMOSトランジスタのカットオフ電流を下げることが重要になっている。
なお、特許文献1の「半導体集積回路」においては、SRAMにおいて、動作時用の内部電源およびスタンバイ時用の内部電源をそれぞれ生成する動作時用の電源降圧回路およびスタンバイ時用の電源降圧回路を備え、各出力ノードが内部電源ラインに接続されている。2つの電源降圧回路は、互いに異なる基準電圧を発生する基準電圧発生回路を備えている。そして、動作時用の電源降圧回路は、第1の基準電圧発生回路で発生する第1の基準電圧を用いて、通常動作時には外部電源電圧よりも低い第1の内部電源電圧を内部電源ラインに出力し、スタンバイ時には出力オフ状態になるように制御される。スタンバイ時用の電源降圧回路は、第2の基準電圧発生回路で発生する第2の基準電圧を用いて、第1の内部電源電圧よりも低い第2の内部電源電圧を内部電源ラインに常に出力する点が開示されている。
本発明は前記した従来の問題点を解決すべくなされたもので、メモリチップがスタンバイ状態の時にはビット線センスアンプのMOS トランジスタのカットオフ電流を減少させ、メモリチップのスタンバイ電流を低減し得る不揮発性半導体メモリを提供することを目的とする。
本発明の不揮発性半導体メモリは、不揮発性メモリセルが配列されたメモリセルアレイおよび前記メモリセルアレイから読み出されたデータを検知するビット線センスアンプを含むメモリ回路部と、外部電源電圧を降圧した内部降圧電源電圧を生成して前記メモリ回路部の少なくともビット線センスアンプに供給する内部降圧電源生成回路とをメモリチップに具備し、前記内部降圧電源生成回路は、メモリチップがアクティブ状態の時はビット線センスアンプの動作に必要な第1の内部降圧電源電圧を生成し、メモリチップがスタンバイ状態の時は第1の内部降圧電源電圧よりも低い第2の内部降圧電源電圧を生成することを特徴とする。
本発明の不揮発性半導体メモリによれば、メモリチップがスタンバイ状態の時にはビット線センスアンプのMOS トランジスタのカットオフ電流を減少させ、メモリチップのスタンバイ電流を低減することができる。
以下、図面を参照して本発明の実施形態を説明する。この説明に際して、全図にわたり共通する部分には共通する参照符号を付す。
<第1の実施形態>
図1は、本発明の第1の実施形態に係るNANDフラッシュメモリのチップ内部の一部の構成を示す回路図である。このNANDフラッシュメモリのメモリチップには、70nm以下のデザインルールで形成され、トレンチ構造の素子分離領域により素子分離されたnMOSトランジスタ、pMOSトランジスタが用いられている。このメモリチップには、メモリ回路部10、高電圧生成回路(図示せず)、内部降圧電源生成回路20、などが形成されている。
図1は、本発明の第1の実施形態に係るNANDフラッシュメモリのチップ内部の一部の構成を示す回路図である。このNANDフラッシュメモリのメモリチップには、70nm以下のデザインルールで形成され、トレンチ構造の素子分離領域により素子分離されたnMOSトランジスタ、pMOSトランジスタが用いられている。このメモリチップには、メモリ回路部10、高電圧生成回路(図示せず)、内部降圧電源生成回路20、などが形成されている。
メモリ回路部10は、メモリセルアレイ11、メモリセルアレイ11から読み出されたデータを検知するビット線センスアンプ12、ロウ(Row)デコーダ、カラム(Column)デコーダ、などを含む。メモリセルアレイ11内には、複数の不揮発性メモリセルと選択トランジスタが直列接続された複数のNAND型メモリセル列(図示せず)が配列されている。高電圧生成回路は、外部電源電圧Vextを昇圧した高電圧を生成してメモリ回路部10のロウデコーダなどに供給する。
内部降圧電源生成回路20は、外部電源電圧Vextを降圧した内部降圧電源電圧Vdd を生成してメモリ回路部10のビット線センスアンプ12などに供給する。ここで、内部降圧電源生成回路20は、メモリチップがアクティブ状態の時はビット線センスアンプ回路の動作に必要な第1の内部降圧電源電圧を第1の電源降圧回路21から出力し、メモリチップがスタンバイ状態の時は第1の内部降圧電源電圧よりも低い所定の第2の内部降圧電源電圧を第2の電源降圧回路22から出力する。
なお、本実施形態において、アクティブ状態とは、メモリ回路部10が通常の回路動作を行っている状態を示し、スタンバイ状態とは、メモリ回路部10が通常の回路動作を行わずに次の通常動作を待機している状態を示す。メモリチップのアクティブ状態とスタンバイ状態は、通常はメモリチップの外部入力端子の制御ピンに印加されるチップイネーブル信号(CEn )で制御される。
第1の電源降圧回路21と第2の電源降圧回路22は、各出力ノードが共通に内部電源ライン23に接続されており、この内部電源ライン23からメモリ回路部10に対して内部電源電圧Vdd を供給している。
第1の電源降圧回路21は、Vextノードから外部電源電圧Vextが供給される差動型演算増幅回路31およびこの差動型演算増幅回路31の出力側に接続されたpMOS出力バッファ回路32からなる。差動型演算増幅回路31は、差動対をなすnMOS入力トランジスタn1,n2 と、カレントミラー接続された一対のpMOS負荷トランジスタp1,p2 と、差動対をなすnMOS入力トランジスタn1,n2 のソース共通接続ノードと接地ノードとの間に接続された基準電流源用nMOSトランジスタn3および活性化制御用nMOSトランジスタn4とからなる。差動対をなすnMOS入力トランジスタn1,n2 の一方の入力端子である非反転入力端子(+) にはモニター電圧MON が入力され、他方の入力端子である反転入力端子(-) には基準電圧REF が入力される。基準電流源用nMOSトランジスタn3のゲートには基準電圧IREFが入力され、活性化制御用nMOSトランジスタn4のゲートには活性化制御信号/ENBが入力される。
pMOS出力バッファ回路32は、Vextノードから外部電源電圧Vextがソースに印加されるpMOSトランジスタp3のゲートに差動型演算増幅回路31の出力ノードが接続され、このpMOSトランジスタp3のドレインと接地ノードとの間に、第1の抵抗素子R10 、第2の抵抗素子R20 および活性化制御用nMOSトランジスタn5が直列に接続されている。上記抵抗素子R10,R20 の接続ノードの電圧は、モニター電圧MON として差動型演算増幅回路31の非反転入力端子に帰還される。さらに、pMOSトランジスタp3のゲート・ドレイン間にはキャパシタC1が接続されており、VextノードとpMOSトランジスタp3のゲートの間には、活性化制御用のpMOSトランジスタp4が接続されている。pMOS出力バッファ回路32における活性化制御用の各トランジスタn5,p4 の各ゲートには、活性化制御信号/ENBが印加される。
一方、第2の電源降圧回路22は、Vextノードから外部電源電圧Vextが供給される第1の差動型演算増幅回路41および第2の差動型演算増幅回路42と出力バッファ回路43により、プッシュプル型の降圧電源出力回路を構成している。すなわち、第1の差動型演算増幅回路41は、差動対をなすnMOS入力トランジスタn11,n12 と、カレントミラー接続された一対のpMOS負荷トランジスタp11,p12 と、差動対をなすnMOS入力トランジスタn11,n12 のソース共通接続ノードと接地ノードとの間に接続された基準電流源用nMOSトランジスタn13 および活性化制御用nMOSトランジスタn14 と、一対のpMOS負荷トランジスタの一方のトランジスタに並列接続された活性化制御用pMOSトランジスタp13 とからなる。差動対をなすnMOS入力トランジスタn11,n12 の一方の入力端子である非反転入力端子には第1のモニター電圧MONPが入力され、他方の入力端子である反転入力端子には基準電圧REF が入力される。基準電流源用nMOSトランジスタn13 のゲートには基準電圧IREFが入力され、活性化制御用のnMOSトランジスタn14 およびpMOSトランジスタp13 の各ゲートには活性化制御信号ENB が入力される。
第2の差動型演算増幅回路42は、第1の差動型演算増幅回路41と同様に、差動対をなすnMOS入力トランジスタn11,n12 と、カレントミラー接続された一対のpMOS負荷トランジスタp11,p12 と、差動対をなすnMOS入力トランジスタn11,n12 のソース共通接続ノードと接地ノードとの間に接続された基準電流源用nMOSトランジスタn13 および活性化制御用nMOSトランジスタn14 と、一対のpMOS負荷トランジスタの一方のトランジスタに並列接続された活性化制御用pMOSトランジスタp13 とからなる。差動対をなすnMOS入力トランジスタn11,n12 の一方の入力端子である非反転入力端子には第2のモニター電圧MONNが入力され、他方の入力端子である反転入力端子には基準電圧REF が入力される。基準電流源用nMOSトランジスタn13 のゲートには基準電圧IREFが入力され、活性化制御用のnMOSトランジスタn14 およびpMOSトランジスタp13 の各ゲートには活性化制御信号ENB が入力される。
出力バッファ回路43は、Vextノードから外部電源電圧Vextがソースに印加されるpMOSトランジスタp31 のゲートに第1の差動型演算増幅回路41の出力ノードが接続され、このpMOSトランジスタp31 のドレインと接地ノードとの間にnMOSトランジスタn31 が接続され、このnMOSトランジスタn31 のゲートに第2の差動型演算増幅回路42の出力ノードが接続されている。上記pMOSトランジスタp31 のゲート・ドレイン間にキャパシタC2が接続されており、VextノードとpMOSトランジスタp31 のゲートの間には、活性化制御用のpMOSトランジスタp32 が直列接続されている。また、nMOSトランジスタn31 のドレイン・ゲート間にはキャパシタC3が接続されており、nMOSトランジスタn31 のゲートと接地ノードの間には、活性化制御用のnMOSトランジスタn32 が接続されている。
さらに、pMOSトランジスタp31 のドレインと接地ノードとの間に、第1の抵抗素子R1、第2の抵抗素子RP、第3の抵抗素子RN、第4の抵抗素子R2および活性化制御用nMOSトランジスタn33 が直列に接続されている。第1の抵抗素子R1および第2の抵抗素子RPの接続ノードの電圧は、第1のモニター電圧MONPとして第1の差動型演算増幅回路41の非反転入力端子に帰還され、第3の抵抗素子RNおよび第4の抵抗素子R4の接続ノードの電圧は、第2のモニター電圧MONNとして第2の差動型演算増幅回路42の非反転入力端子に帰還される。
上記出力バッファ回路43における活性化制御用のpMOSトランジスタp32 およびnMOSトランジスタn33 の各ゲートには活性化制御信号ENB が印加され、活性化制御用のnMOSトランジスタn32 のゲートには活性化制御信号/ENBが印加される。
次に、図1の回路における動作を説明する。本例では、メモリチップがアクティブ状態の時には、スタンバイ制御用の活性化制御信号ENB が“L”レベル、/ENBが“H”レベルになり、スタンバイ状態の時には、ENB が“H”レベル、/ENBが“L”レベルになる。
アクティブ状態の時(ENB が“L”レベル、/ENBが“H”レベル)には、第1の電源降圧回路21においては、活性化制御用nMOSトランジスタn4,n5 がオン、活性化制御用のpMOSトランジスタp4がオフになる。これにより、トランジスタp3がオンになり、抵抗素子R10,R20 に電流が流れ、第1の電源降圧回路21は、外部電源電圧Vextを降圧した内部降圧電源電圧Vdd を生成し、pMOSトランジスタp3のドレインノードから内部電源ライン23を介してメモリ回路部10へ供給するように動作する。このアクティブ状態において、Vdd1=(1+R10/R20) x REFとなるように、R10 、R20 の抵抗値を調整しておくことにより、Vdd がターゲット電圧Vdd1となるようにフィードバック制御される。
これに対して、第2の電源降圧回路22は、アクティブ状態の時、活性化制御用nMOSトランジスタp13,p32,n32 がオン、活性化制御用nMOSトランジスタn14,n33 がオフになる。これにより、トランジスタp31,n31 がオフになり、抵抗素子R10,RP,RN,R2に電流が流れず、第2の電源降圧回路22は出力動作が停止し、内部電源ライン23に内部電源電圧Vdd を供給しない。
一方、スタンバイ状態の時(ENB が“H”レベル、/ENBが“L”レベル)には、第1の電源降圧回路21においては、活性化制御用nMOSトランジスタn4,n5 がオフ、活性化制御用のpMOSトランジスタp4がオンになる。これにより、トランジスタp3がオフになり、抵抗素子R10,R20 に電流が流れず、第1の電源降圧回路21は出力動作が停止し、内部電源ライン23に内部電源電圧Vdd を供給しなくなる。
これに対して、第2の電源降圧回路22は、スタンバイ状態の時、活性化制御用nMOSトランジスタp13,p32,n32 がオフ、活性化制御用nMOSトランジスタn14,n33 がオンになる。これにより、トランジスタp31,n31 がオンになり、抵抗素子R10,RP,RN,R2に電流が流れ、第2の電源降圧回路22は、外部電源電圧Vextを降圧した内部降圧電源電圧Vdd を生成し、pMOSトランジスタp31 のドレインノードから内部電源ライン23を介してメモリ回路部10へ供給するように動作する。このスタンバイ状態において、REF=Vdd/{1+(R1+RP)/(RN+R2)} となるようにR1,RP,RN,R2 を調整しておくことにより、Vdd がターゲット電圧Vdd0={1+(R1+RP)/(RN+R2)} x REFとなるようにフィードバック制御される。
スタンバイ状態において、Vdd がVdd0- α2 よりも低くなると、すなわち、Vdd<(1+R1/(RP+RN+R2)) x REF = {(RN+R2)/(RP+RN+R2)} x Vdd0 になると、第1の差動型演算増幅回路41の出力によりpMOSトランジスタp31 のゲート電圧が下がり、pMOSトランジスタp31 がVdd 出力ノードを充電し、電圧を上げるように動作する。これに対して、Vdd がVdd0+ α1 よりも高くなると、すなわち、Vdd > {1+(R1+RP+RN)/RP} x REF = {(RN+R2)/RP } x Vdd0 になると、第2の差動型演算増幅回路42の出力によりnMOSトランジスタn31のゲート電圧が上がり、nMOSトランジスタn31 がVdd 出力ノードを放電し、電圧を下げるように動作する。上述したようにスタンバイ状態の時には、Vdd がVdd0に対して、{(RN+R2)/RP } x Vdd0 < Vdd < {(RN+R2)/(RP+RN+R2)} x Vdd0となるように制御される。
図2は、図1の回路中のVdd 出力ノードの動作波形を示す。スタンバイ(stand-by)状態では、Vdd0が出力され、アクティブ(active)状態ではVdd1が出力され、Vdd1のほうがVdd0よりも高い。つまり、スタンバイ状態の時には、第2の電源降圧回路22は第1の電源降圧回路21の出力よりも低い電圧を出力する。スタンバイ状態の時にVdd を低下させると、センスアンプのトランジスタのゲートリーク電流が急激に減少する。ここで、Vdd は、低ければ低いほどよいわけでなく、低過ぎる場合には、Vdd0が供給されるメモリ回路部10の動作に悪影響を及ぼす可能性があるので、悪影響を及ぼさない程度の低電圧にVdd0を設定するために、基準電圧REF を適切な固定値に設定する必要がある。
上述したように本実施形態においては、メモリチップがアクティブ状態の場合にはVddがVdd1になり、スタンバイ状態の場合にはVdd がVdd0に下がり、センスアンプのトランジスタ(nMOSトランジスタ、pMOSトランジスタ)のカットオフ電流が減少し、スタンバイ電流が低減する。この場合、スタンバイ状態では、第1の電源降圧回路21においてR10 およびR20 の分割抵抗やカレントミラー回路に貫通電流が流れることを防止するために、第1の電源降圧回路21の動作を停止させる。Vdd0<Vdd1、すなわちスタンバイ状態でのVdd をアクティブ状態でのVdd よりも低くすることは、概略、(R1+RP)/(RN+R2) < R10/R20 となるように設定することとほぼ等価である。
なお、スタンバイ状態で、内部降圧電源電圧を下げられる下限の一例は、メモリチップがスタンバイ状態からアクティブになるまでの間に所望の回路動作ができることを考慮して設定する必要がある。
次に、スタンバイ状態でのVdd=Vdd0とアクティブ状態でのVdd=Vdd1の差、および、Vdd0をVdd1よりも低くすることの効果に関して説明する。Vdd0の上限は、スタンバイ電流が規定の電流値まで削減できる程度までであり、製品のメモリセル容量、加工世代によって異なる。特に、センスアンプの回路個数、および、センスアンプに用いている狭いゲート幅のトランジスタの寸法および個数に依存する。Vdd0の下限は、スタンバイ状態からアクティブ状態になるまでの時間内に、Vdd がVdd0からVdd1に復旧できる時間で決まり、製品のフロアプラン、とりわけ電源降圧回路の配置によって異なる。上記の事情を鑑みると、Vdd1-Vdd0 の目安としては、Vdd0はVdd1の概略5%〜20% 程度低いことが望ましい。定量的には、5/100 ≦(Vdd1-Vdd0)/Vdd1≦20/100、すなわち、0.8 ≦Vdd0/Vdd1 ≦0.95であることが望ましい。
なお、スタンバイ電流はVdd0の電圧にほぼ比例する傾向があり、Vdd0が印加されている回路のスタンバイ電流はVdd0を低くした比率だけ減少する。特に、NANDフラッシュメモリにおいては、微細化が進むにつれ、メモリ回路部10におけるセンスアンプのスタンバイ電流が全体のスタンバイ電流で占める割合が増加しており、スタンバイ状態の時にセンスアンプのVdd を低減すると、特に効果がある。
上述したように、本発明によれば、電源降圧回路の回路動作をVdd0<Vdd1 になるように設定し、スタンバイ状態でのnMOSトランジスタあるいはpMOSトランジスタのカットオフ電流を低減させることができる。したがって、デザインルールが70nm以降の加工世代のNANDフラッシュメモリにおいて、スタンバイ電流の中でnMOSトランジスタあるいはpMOSトランジスタのカットオフ電流はセンスアンプのトランジスタが寄与する割合が大きくなっても、スタンバイ電流を大幅に抑制することができる。この場合、Vdd1-Vdd0 の目安としては、0.2V〜0.5Vが効果的である。Vdd1-Vdd0 が0.1V未満は、製造起因で生じる回路特性ばらつき範囲である。
(第1の電源降圧回路の変形例)
図3は、図1中に示した第1の電源降圧回路21の変形例を示す。この第1の電源降圧回路21aは、図1中に示した第1の電源降圧回路21のpMOS出力バッファ回路32に代えて、エンハンスメント型のpMOSトランジスタとデプレッション型のnMOSトランジスタを用いて出力バッファ回路32aを構成した点が異なる。すなわち、この出力バッファ回路32aは、Vextノードにソースが接続されているpMOSトランジスタp3のゲートに差動型演算増幅回路31の出力ノードが接続され、このpMOSトランジスタp3のドレインにデプレッション型の第1のnMOSトランジスタn6および第2のnMOSトランジスタn7の各ゲートが接続されている。そして、第1のnMOSトランジスタn6のドレインと接地ノードとの間に、第1の抵抗素子R10 、第2の抵抗素子R20 および活性化制御用nMOSトランジスタn5が直列に接続されている。第1の抵抗素子R10 および第2の抵抗素子R20 の接続ノードの電圧は、モニター電圧MON として差動型演算増幅回路31の非反転入力端子(+) に帰還される。さらに、pMOSトランジスタp3のゲート・ドレイン間およびpMOSトランジスタp3のドレインと抵抗素子R10,R20 の接続ノードとの間にそれぞれキャパシタC1,C4 が接続されており、VextノードとpMOSトランジスタp3のゲートの間には、活性化制御用のpMOSトランジスタp4が接続されている。上記活性化制御用のpMOSトランジスタp4およびnMOSトランジスタn5のゲートには、活性化制御信号/ENBが印加される。さらに、nMOSトランジスタn7のドレインと接地ノードとの間にキャパシタC5が接続されており、nMOSトランジスタn7のドレインノードからVdd が出力される。
図3は、図1中に示した第1の電源降圧回路21の変形例を示す。この第1の電源降圧回路21aは、図1中に示した第1の電源降圧回路21のpMOS出力バッファ回路32に代えて、エンハンスメント型のpMOSトランジスタとデプレッション型のnMOSトランジスタを用いて出力バッファ回路32aを構成した点が異なる。すなわち、この出力バッファ回路32aは、Vextノードにソースが接続されているpMOSトランジスタp3のゲートに差動型演算増幅回路31の出力ノードが接続され、このpMOSトランジスタp3のドレインにデプレッション型の第1のnMOSトランジスタn6および第2のnMOSトランジスタn7の各ゲートが接続されている。そして、第1のnMOSトランジスタn6のドレインと接地ノードとの間に、第1の抵抗素子R10 、第2の抵抗素子R20 および活性化制御用nMOSトランジスタn5が直列に接続されている。第1の抵抗素子R10 および第2の抵抗素子R20 の接続ノードの電圧は、モニター電圧MON として差動型演算増幅回路31の非反転入力端子(+) に帰還される。さらに、pMOSトランジスタp3のゲート・ドレイン間およびpMOSトランジスタp3のドレインと抵抗素子R10,R20 の接続ノードとの間にそれぞれキャパシタC1,C4 が接続されており、VextノードとpMOSトランジスタp3のゲートの間には、活性化制御用のpMOSトランジスタp4が接続されている。上記活性化制御用のpMOSトランジスタp4およびnMOSトランジスタn5のゲートには、活性化制御信号/ENBが印加される。さらに、nMOSトランジスタn7のドレインと接地ノードとの間にキャパシタC5が接続されており、nMOSトランジスタn7のドレインノードからVdd が出力される。
上記構成の第1の電源降圧回路21aにおいて、Vdd は抵抗R10,R20 の分割比で決まり、Vdd1=(1+R10/R20) x REF となるように、R10 、R20 を調整しておくことにより、アクティブ状態の時に、Vdd のターゲット電圧Vdd1は、ほぼVdd1={1+ (R1/R2)} x Vrefとなるようにフィードバック制御される。
<第2の実施形態>
第1の実施形態では、内部降圧電源電圧Vdd が一種類の場合を示したが、第2の実施形態では、複数の内部降圧電源電圧Vdda,Vddb を生成するように複数の電源降圧回路を設けている。そして、複数の電源降圧回路のうちで、スタンバイ電流を削減したい内部回路に降圧電源電圧を供給する特定の電源降圧回路に対してのみ選択的に本発明を適用する。
第1の実施形態では、内部降圧電源電圧Vdd が一種類の場合を示したが、第2の実施形態では、複数の内部降圧電源電圧Vdda,Vddb を生成するように複数の電源降圧回路を設けている。そして、複数の電源降圧回路のうちで、スタンバイ電流を削減したい内部回路に降圧電源電圧を供給する特定の電源降圧回路に対してのみ選択的に本発明を適用する。
例えば、メモリチップがアクティブ状態の時に電流を大きく消費する回路に内部降圧電源電圧Vddaを供給する第3の電源降圧回路と、メモリチップがアクティブ状態の時に電流を大きく消費しない回路に内部降圧電源電圧Vddbを供給する第4の電源降圧回路とに分離し、スタンバイ状態の時に第4の電源降圧回路のみ内部降圧電源電圧Vddbを下げると、より効果がある。
10…メモリ回路部、11…メモリセルアレイ、12…ビット線センスアンプ、20…内部降圧電源生成回路、21…第1の電源降圧回路、22…第2の電源降圧回路、23…内部電源ライン。
Claims (3)
- 不揮発性メモリセルが配列されたメモリセルアレイおよび前記メモリセルアレイから読み出されたデータを検知するビット線センスアンプを含むメモリ回路部と、外部電源電圧を降圧した内部降圧電源電圧を生成して前記メモリ回路部の少なくともビット線センスアンプに供給する内部降圧電源生成回路とをメモリチップに具備し、
前記内部降圧電源生成回路は、メモリチップがアクティブ状態の時はビット線センスアンプの動作に必要な第1の内部降圧電源電圧を生成し、メモリチップがスタンバイ状態の時は第1の内部降圧電源電圧よりも低い第2の内部降圧電源電圧を生成することを特徴とする不揮発性半導体メモリ。 - 前記内部降圧電源生成回路は、前記第1の内部降圧電源電圧をVdd1、前記第2の内部降圧電源電圧をVdd0としたときに、0.8 ≦Vdd0/Vdd1 ≦0.95を満足するようにVdd1、Vdd0を生成することを特徴とする請求項1に記載の不揮発性半導体メモリ。
- 前記内部降圧電源生成回路は、メモリチップがアクティブ状態の時に前記第1の内部降圧電源電圧を生成する第1の電源降圧回路と、メモリチップがスタンバイ状態の時に前記第2の内部降圧電源電圧を生成する第2の電源降圧回路とを具備し、前記第2の電源降圧回路は、第1の差動型演算増幅回路と第2の差動型演算増幅回路と出力バッファ回路により、プッシュプル型の降圧電源出力回路を構成していることを特徴とする請求項1または2に記載の不揮発性半導体メモリ。
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