JP3494488B2 - 半導体装置 - Google Patents
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- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is dc
- G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/26—Current mirrors
- G05F3/262—Current mirrors using field-effect transistors only
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- Automation & Control Theory (AREA)
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- Static Random-Access Memory (AREA)
- Control Of Electrical Variables (AREA)
- Continuous-Control Power Sources That Use Transistors (AREA)
Description
【０００１】
【産業上の利用分野】この発明は半導体装置に関し、特
に、外部接地電位から昇圧された内部接地電位を有する
半導体装置に関する。
に、外部接地電位から昇圧された内部接地電位を有する
半導体装置に関する。
【０００２】
【従来の技術】図６はダイナミックランダムアクセスメ
モリ（以下、ＤＲＡＭと略記する。）の要部の構成を示
す回路図である。図６を参照して、このＤＲＡＭは、ビ
ット線ＢＬおよびワード線ＷＬに接続されたメモリセル
ＭＣを含み、メモリセルＭＣはキャパシタＣｓおよびト
ランジスタＱを含む。メモリセルＭＣにデータを書込む
場合は、データに応じてビット線ＢＬに「Ｈ」レベル
（電源電位Ｖｃｃ）または「Ｌ」レベル（接地電位ＧＮ
Ｄ）を印加し、ワード線ＷＬを「Ｈ」レベルにしてトラ
ンジスタＱを導通させキャパシタＣｓを充電する。ま
た、メモリセルＭＣからデータを読出す場合は、ビット
線ＢＬに所定の電位（たとえばＶｃｃ／２）を印加しフ
ローティング状態にした後ワード線ＷＬを「Ｈ」レベル
にしてトランジスタＱを導通させ、ビット線ＢＬの微小
な電位変化を「Ｈ」レベルまたは「Ｌ」レベルまで増幅
してデータを読出す。このように、ＤＲＡＭにあって
は、メモリセルＭＣのデータを自由に書替えることがで
き、メモリセルＭＣに書込まれたデータを読出すことが
できる。
モリ（以下、ＤＲＡＭと略記する。）の要部の構成を示
す回路図である。図６を参照して、このＤＲＡＭは、ビ
ット線ＢＬおよびワード線ＷＬに接続されたメモリセル
ＭＣを含み、メモリセルＭＣはキャパシタＣｓおよびト
ランジスタＱを含む。メモリセルＭＣにデータを書込む
場合は、データに応じてビット線ＢＬに「Ｈ」レベル
（電源電位Ｖｃｃ）または「Ｌ」レベル（接地電位ＧＮ
Ｄ）を印加し、ワード線ＷＬを「Ｈ」レベルにしてトラ
ンジスタＱを導通させキャパシタＣｓを充電する。ま
た、メモリセルＭＣからデータを読出す場合は、ビット
線ＢＬに所定の電位（たとえばＶｃｃ／２）を印加しフ
ローティング状態にした後ワード線ＷＬを「Ｈ」レベル
にしてトランジスタＱを導通させ、ビット線ＢＬの微小
な電位変化を「Ｈ」レベルまたは「Ｌ」レベルまで増幅
してデータを読出す。このように、ＤＲＡＭにあって
は、メモリセルＭＣのデータを自由に書替えることがで
き、メモリセルＭＣに書込まれたデータを読出すことが
できる。
【０００３】しかし、従来のＤＲＡＭでは、ビット線Ｂ
Ｌの振幅における「Ｌ」レベルが選択されていないワー
ド線ＷＬの「Ｌ」レベルと同じ接地電位ＧＮＤであった
ので、キャパシタＣｓからトランジスタＱを介してビッ
ト線ＢＬに漏れるサブスレッショルドリーク電流Ｉｓが
比較的大きく、メモリセルＭＣに書込まれたデータが比
較的短時間で消滅するという問題があった。
Ｌの振幅における「Ｌ」レベルが選択されていないワー
ド線ＷＬの「Ｌ」レベルと同じ接地電位ＧＮＤであった
ので、キャパシタＣｓからトランジスタＱを介してビッ
ト線ＢＬに漏れるサブスレッショルドリーク電流Ｉｓが
比較的大きく、メモリセルＭＣに書込まれたデータが比
較的短時間で消滅するという問題があった。
【０００４】そこで、本願発明者らは、サブスレッショ
ルドリーク電流Ｉｓの低減化を図るため、ビット線ＢＬ
の「Ｌ」レベルをワード線ＷＬの「Ｌ」レベルすなわち
接地電位ＧＮＤよりも高い擬似ＧＮＤ電位ＢＳＧとする
擬似ＧＮＤ方式を提案した（特願平５−２５７３２８号
参照）。
ルドリーク電流Ｉｓの低減化を図るため、ビット線ＢＬ
の「Ｌ」レベルをワード線ＷＬの「Ｌ」レベルすなわち
接地電位ＧＮＤよりも高い擬似ＧＮＤ電位ＢＳＧとする
擬似ＧＮＤ方式を提案した（特願平５−２５７３２８号
参照）。
【０００５】図７は擬似ＧＮＤ方式が適用されたＤＲＡ
Ｍの一部省略した回路ブロック図である。図７を参照し
て、このＤＲＡＭは、外部から電源電位Ｖｃｃが与えら
れる電源ライン３１と、外部から接地電位ＧＮＤが与え
られる接地ライン３２と、接地電位ＧＮＤよりも高い擬
似ＧＮＤ電位ＢＳＧに保持される擬似ＧＮＤライン３３
とを含む。
Ｍの一部省略した回路ブロック図である。図７を参照し
て、このＤＲＡＭは、外部から電源電位Ｖｃｃが与えら
れる電源ライン３１と、外部から接地電位ＧＮＤが与え
られる接地ライン３２と、接地電位ＧＮＤよりも高い擬
似ＧＮＤ電位ＢＳＧに保持される擬似ＧＮＤライン３３
とを含む。
【０００６】また、このＤＲＡＭは、内部回路、基準電
位発生回路３５、差動増幅器３６およびＮチャネルＭＯ
Ｓトランジスタ３７を含む。内部回路３４は、ビット線
ＢＬの電位を決定することに関係する回路、たとえばビ
ット線の充放電回路（センスアンプ回路）やハーフＶｃ
ｃ発生回路であり、チップ内の全回路（特にワード線駆
動回路は含まない）ではない。従来のＤＲＡＭにおいて
は、内部回路３４は電源ライン３１と接地ライン３２の
間に接続されるが、擬似ＧＮＤ方式のＤＲＡＭでは、電
源ライン３１と擬似ＧＮＤライン３３の間に接続され
る。
位発生回路３５、差動増幅器３６およびＮチャネルＭＯ
Ｓトランジスタ３７を含む。内部回路３４は、ビット線
ＢＬの電位を決定することに関係する回路、たとえばビ
ット線の充放電回路（センスアンプ回路）やハーフＶｃ
ｃ発生回路であり、チップ内の全回路（特にワード線駆
動回路は含まない）ではない。従来のＤＲＡＭにおいて
は、内部回路３４は電源ライン３１と接地ライン３２の
間に接続されるが、擬似ＧＮＤ方式のＤＲＡＭでは、電
源ライン３１と擬似ＧＮＤライン３３の間に接続され
る。
【０００７】基準電位発生回路３５は、図８に示すよう
に、電源ライン３１と接地ライン３２の間に直列接続さ
れた定電流源３８および抵抗素子３９を含む。定電流源
３８から一定の電流が出力されると、その電流値と抵抗
素子３９の抵抗値とを積算した値の基準電圧Ｖｒｅｆが
定電流源３８と抵抗素子３９の接続ノードＮ３８から出
力される。
に、電源ライン３１と接地ライン３２の間に直列接続さ
れた定電流源３８および抵抗素子３９を含む。定電流源
３８から一定の電流が出力されると、その電流値と抵抗
素子３９の抵抗値とを積算した値の基準電圧Ｖｒｅｆが
定電流源３８と抵抗素子３９の接続ノードＮ３８から出
力される。
【０００８】差動増幅器３６は、図９に示すように、Ｐ
チャネルＭＯＳトランジスタ４０，４１およびＮチャネ
ルＭＯＳトランジスタ４２，４３を含む。ＭＯＳトラン
ジスタ４０，４２は電源ライン３１と接地ライン３２の
間に直列接続される。ＭＯＳトランジスタ４１，４３は
直列接続され、ＭＯＳトランジスタ４０，４２と並列に
接続される。ＭＯＳトランジスタ４０，４１のゲートは
ＭＯＳトランジスタ４０と４２の接続ノードＮ４０に接
続される。ＭＯＳトランジスタ４２のゲートは擬似ＧＮ
Ｄライン３３に接続される。ＭＯＳトランジスタ４３の
ゲートは基準電位発生回路３５からの基準電位Ｖｒｅｆ
を受ける。ＭＯＳトランジスタ４１と４３の接続ノード
Ｎ４１が差動増幅器３６の出力ノードとなる。
チャネルＭＯＳトランジスタ４０，４１およびＮチャネ
ルＭＯＳトランジスタ４２，４３を含む。ＭＯＳトラン
ジスタ４０，４２は電源ライン３１と接地ライン３２の
間に直列接続される。ＭＯＳトランジスタ４１，４３は
直列接続され、ＭＯＳトランジスタ４０，４２と並列に
接続される。ＭＯＳトランジスタ４０，４１のゲートは
ＭＯＳトランジスタ４０と４２の接続ノードＮ４０に接
続される。ＭＯＳトランジスタ４２のゲートは擬似ＧＮ
Ｄライン３３に接続される。ＭＯＳトランジスタ４３の
ゲートは基準電位発生回路３５からの基準電位Ｖｒｅｆ
を受ける。ＭＯＳトランジスタ４１と４３の接続ノード
Ｎ４１が差動増幅器３６の出力ノードとなる。
【０００９】ＭＯＳトランジスタ４２には擬似ＧＮＤラ
イン３３の電位に応じた電流Ｉｄが流れる。ＭＯＳトラ
ンジスタ４３には基準電位Ｖｒｅｆに応じた一定の電流
Ｉｅが流れる。ＭＯＳトランジスタ４２と４０は直列接
続されており、ＭＯＳトランジスタ４０と４１はカレン
トミラー回路を構成しているので、３つのＭＯＳトラン
ジスタ４０，４１，４２には同じ電流Ｉｄが流れる。
イン３３の電位に応じた電流Ｉｄが流れる。ＭＯＳトラ
ンジスタ４３には基準電位Ｖｒｅｆに応じた一定の電流
Ｉｅが流れる。ＭＯＳトランジスタ４２と４０は直列接
続されており、ＭＯＳトランジスタ４０と４１はカレン
トミラー回路を構成しているので、３つのＭＯＳトラン
ジスタ４０，４１，４２には同じ電流Ｉｄが流れる。
【００１０】したがって、擬似ＧＮＤライン３３の電位
が基準電位Ｖｒｅｆよりも高く電流ＩｄがＩｅよりも大
きいときは差電流Ｉｄ−Ｉｅが正の値になり、ノードＮ
４１が「Ｈ」レベルにプルアップされる。逆に、擬似Ｇ
ＮＤライン３３の電位が基準電位Ｖｒｅｆよりも低く電
流ＩｄがＩｅよりも小さいときは差電流Ｉｄ−Ｉｅが負
の値になり、ノードＮ４１が「Ｌ」レベルにプルダウン
される。
が基準電位Ｖｒｅｆよりも高く電流ＩｄがＩｅよりも大
きいときは差電流Ｉｄ−Ｉｅが正の値になり、ノードＮ
４１が「Ｈ」レベルにプルアップされる。逆に、擬似Ｇ
ＮＤライン３３の電位が基準電位Ｖｒｅｆよりも低く電
流ＩｄがＩｅよりも小さいときは差電流Ｉｄ−Ｉｅが負
の値になり、ノードＮ４１が「Ｌ」レベルにプルダウン
される。
【００１１】また、ＮチャネルＭＯＳトランジスタ３７
は擬似ＧＮＤライン３３と接地ライン３２の間に接続さ
れ、そのゲートは差動増幅器３６の出力Ｖｏｕｔを受け
る。
は擬似ＧＮＤライン３３と接地ライン３２の間に接続さ
れ、そのゲートは差動増幅器３６の出力Ｖｏｕｔを受け
る。
【００１２】次に、図７で示した回路の動作について説
明する。電源ライン３１から内部回路３４に供給された
電流は、内部回路３４を駆動させた後擬似ＧＮＤライン
３３に流入する。擬似ＧＮＤライン３３の電位が基準電
位Ｖｒｅｆよりも高くなると差動増幅器３６が「Ｈ」レ
ベルを出力しＭＯＳトランジスタ３７を導通させる。逆
に、擬似ＧＮＤライン３３の電位が基準電位Ｖｒｅｆよ
りも低くなると差動増幅器３６が「Ｌ」レベルを出力し
ＭＯＳトランジスタ３７を遮断させる。したがって、擬
似ＧＮＤライン３３の電位は基準電位Ｖｒｅｆにほぼ等
しい擬似ＧＮＤ電位ＢＳＧに保持される。
明する。電源ライン３１から内部回路３４に供給された
電流は、内部回路３４を駆動させた後擬似ＧＮＤライン
３３に流入する。擬似ＧＮＤライン３３の電位が基準電
位Ｖｒｅｆよりも高くなると差動増幅器３６が「Ｈ」レ
ベルを出力しＭＯＳトランジスタ３７を導通させる。逆
に、擬似ＧＮＤライン３３の電位が基準電位Ｖｒｅｆよ
りも低くなると差動増幅器３６が「Ｌ」レベルを出力し
ＭＯＳトランジスタ３７を遮断させる。したがって、擬
似ＧＮＤライン３３の電位は基準電位Ｖｒｅｆにほぼ等
しい擬似ＧＮＤ電位ＢＳＧに保持される。
【００１３】図１０は擬似ＧＮＤ方式が適用された他の
ＤＲＡＭの構成を示す一部省略した回路図である。図１
０を参照して、このＤＲＡＭが図７〜図９で示したＤＲ
ＡＭと異なる点は、差動増幅器３６のＭＯＳトランジス
タ４２，４３のソースと接地ライン３２の間にＮチャネ
ルＭＯＳトランジスタ４４が接続されている点である。
ＮチャネルＭＯＳトランジスタ４４のゲートは図７で示
した内部回路３４を活性化させるための信号φａを受け
る。
ＤＲＡＭの構成を示す一部省略した回路図である。図１
０を参照して、このＤＲＡＭが図７〜図９で示したＤＲ
ＡＭと異なる点は、差動増幅器３６のＭＯＳトランジス
タ４２，４３のソースと接地ライン３２の間にＮチャネ
ルＭＯＳトランジスタ４４が接続されている点である。
ＮチャネルＭＯＳトランジスタ４４のゲートは図７で示
した内部回路３４を活性化させるための信号φａを受け
る。
【００１４】内部回路３４のスタンバイ期間においては
活性化信号φａは「Ｌ」レベルとなりＭＯＳトランジス
タ４４が遮断状態となる。したがって、差動増幅器３６
が非活性化される。また、内部回路３４のアクティブ期
間においては活性化信号φａは「Ｈ」レベルとなりＭＯ
Ｓトランジスタ４４が導通状態となる。したがって、差
動増幅器３６が活性化される。アクティブ期間における
動作は図７〜図９で示したＤＲＡＭと同じである。
活性化信号φａは「Ｌ」レベルとなりＭＯＳトランジス
タ４４が遮断状態となる。したがって、差動増幅器３６
が非活性化される。また、内部回路３４のアクティブ期
間においては活性化信号φａは「Ｈ」レベルとなりＭＯ
Ｓトランジスタ４４が導通状態となる。したがって、差
動増幅器３６が活性化される。アクティブ期間における
動作は図７〜図９で示したＤＲＡＭと同じである。
【００１５】このＤＲＡＭにおいては、内部回路３４の
スタンバイ期間中に差動増幅器３６を非活性化させるこ
とができ、消費電力が節約される。
スタンバイ期間中に差動増幅器３６を非活性化させるこ
とができ、消費電力が節約される。
【００１６】図１１は擬似ＧＮＤ方式が適用されたさら
に他のＤＲＡＭの構成を示す一部省略した回路ブロック
図である。図１１を参照して、このＤＲＡＭが図７で示
したＤＲＡＭと異なる点は、擬似ＧＮＤライン３３とＮ
チャネルＭＯＳトランジスタ３７のドレインの間にダイ
オード４５が接続されている点である。
に他のＤＲＡＭの構成を示す一部省略した回路ブロック
図である。図１１を参照して、このＤＲＡＭが図７で示
したＤＲＡＭと異なる点は、擬似ＧＮＤライン３３とＮ
チャネルＭＯＳトランジスタ３７のドレインの間にダイ
オード４５が接続されている点である。
【００１７】このＤＲＡＭでは、擬似ＧＮＤライン３３
と接地ライン３２の間の電位差がダイオード４５のしき
い値電圧よりも小さくなることがない。したがって、差
動増幅器３６の応答の遅延による擬似ＧＮＤライン３３
の電位低下を防止することができる。
と接地ライン３２の間の電位差がダイオード４５のしき
い値電圧よりも小さくなることがない。したがって、差
動増幅器３６の応答の遅延による擬似ＧＮＤライン３３
の電位低下を防止することができる。
【００１８】図１２は擬似ＧＮＤ方式が適用されたさら
に他のＤＲＡＭの構成を示す一部省略した回路ブロック
図である。図１２を参照して、このＤＲＡＭが図１１で
示したＤＲＡＭと異なる点は、ＮチャネルＭＯＳトラン
ジスタ３７と並列にデカップリング用コンデンサ４６が
接続されている点である。
に他のＤＲＡＭの構成を示す一部省略した回路ブロック
図である。図１２を参照して、このＤＲＡＭが図１１で
示したＤＲＡＭと異なる点は、ＮチャネルＭＯＳトラン
ジスタ３７と並列にデカップリング用コンデンサ４６が
接続されている点である。
【００１９】このＤＲＡＭでは、コンデンサ４６によっ
て擬似ＧＮＤライン３３の電位が急激に変化することを
防止することができ、安定した擬似ＧＮＤ電位ＢＳＧが
得られる。
て擬似ＧＮＤライン３３の電位が急激に変化することを
防止することができ、安定した擬似ＧＮＤ電位ＢＳＧが
得られる。
【００２０】図１３は擬似ＧＮＤ方式が適用されたさら
に他のＤＲＡＭの構成を示す一部省略した回路ブロック
図である。図１３を参照して、このＤＲＡＭが図７で示
したＤＲＡＭと異なる点は、ＮチャネルＭＯＳトランジ
スタ４７，４８およびサスティン回路４９が新たに設け
られている点である。
に他のＤＲＡＭの構成を示す一部省略した回路ブロック
図である。図１３を参照して、このＤＲＡＭが図７で示
したＤＲＡＭと異なる点は、ＮチャネルＭＯＳトランジ
スタ４７，４８およびサスティン回路４９が新たに設け
られている点である。
【００２１】ＮチャネルＭＯＳトランジスタ４７のドレ
インおよびゲートは擬似ＧＮＤライン３３に接続され、
そのソースは接地ライン３２に接続される。Ｎチャネル
ＭＯＳトランジスタ４７は、内部回路３４のスタンバイ
期間において擬似ＧＮＤライン３３をＮチャネルＭＯＳ
トランジスタ４７のしきい値電圧Ｖｔｈに保持する。
インおよびゲートは擬似ＧＮＤライン３３に接続され、
そのソースは接地ライン３２に接続される。Ｎチャネル
ＭＯＳトランジスタ４７は、内部回路３４のスタンバイ
期間において擬似ＧＮＤライン３３をＮチャネルＭＯＳ
トランジスタ４７のしきい値電圧Ｖｔｈに保持する。
【００２２】ＮチャネルＭＯＳトランジスタ４８は擬似
ＧＮＤライン３３と接地ライン３２の間に接続され、そ
のゲートはセンスアンプ活性化信号と同期した信号φｓ
を受ける。信号φｓは、センスアンプ回路が含まれる内
部回路３４から擬似ＧＮＤライン３３に大電流が流入す
るセンスアンプ動作時に「Ｈ」レベルとなり、Ｎチャネ
ルＭＯＳトランジスタ４８を導通させ、内部回路３４か
らの大電流を接地ライン３２に流出させる。
ＧＮＤライン３３と接地ライン３２の間に接続され、そ
のゲートはセンスアンプ活性化信号と同期した信号φｓ
を受ける。信号φｓは、センスアンプ回路が含まれる内
部回路３４から擬似ＧＮＤライン３３に大電流が流入す
るセンスアンプ動作時に「Ｈ」レベルとなり、Ｎチャネ
ルＭＯＳトランジスタ４８を導通させ、内部回路３４か
らの大電流を接地ライン３２に流出させる。
【００２３】サスティン回路４９は発振器５０およびポ
ンピング回路５１を含む。ポンピング回路５１は、発振
器５０からの発振信号に応じて擬似ＧＮＤライン３３に
電荷を断続的に供給する。これにより、擬似ＧＮＤライ
ン３３の電位が擬似ＧＮＤ電位ＢＳＧよりも低下したと
きでも、擬似ＧＮＤライン３３の電位を擬似ＧＮＤ電位
ＢＳＧに速やかに復帰させることができる。
ンピング回路５１を含む。ポンピング回路５１は、発振
器５０からの発振信号に応じて擬似ＧＮＤライン３３に
電荷を断続的に供給する。これにより、擬似ＧＮＤライ
ン３３の電位が擬似ＧＮＤ電位ＢＳＧよりも低下したと
きでも、擬似ＧＮＤライン３３の電位を擬似ＧＮＤ電位
ＢＳＧに速やかに復帰させることができる。
【００２４】このＤＲＡＭでは、これらの組合せによ
り、より安定した擬似ＧＮＤ電位ＢＳＧが得られる。
り、より安定した擬似ＧＮＤ電位ＢＳＧが得られる。
【００２５】
【発明が解決しようとする課題】しかしながら、図７〜
図１３で示した擬似ＧＮＤ方式のＤＲＡＭにあっては、
基準電位発生回路３５が必要であったので回路構成が複
雑であり、消費電力が大きいという問題があった。
図１３で示した擬似ＧＮＤ方式のＤＲＡＭにあっては、
基準電位発生回路３５が必要であったので回路構成が複
雑であり、消費電力が大きいという問題があった。
【００２６】それゆえに、この発明の主たる目的は、回
路構成が簡単でかつ消費電流が小さな半導体装置を提供
することである。
路構成が簡単でかつ消費電流が小さな半導体装置を提供
することである。
【００２７】
【課題を解決するための手段】この発明の半導体装置
は、外部接地電位から昇圧された内部接地電位を有する
半導体装置であって、電源電位のラインと前記内部接地
電位のラインとの間に接続され、所定の動作を行なう内
部回路、その入力電極が前記内部接地電位のラインに接
続され、その入力電圧がそのしきい値電圧を越えたとき
に導通する第１のトランジスタ、前記第１のトランジス
タに流れる電流をα倍した電流を出力する第１のカレン
トミラー回路、および前記第１のカレントミラー回路の
出力電流に応じた電流を前記内部接地電位のラインから
前記外部接地電位のラインに流出させるための第２のカ
レントミラー回路を備えたものである。
は、外部接地電位から昇圧された内部接地電位を有する
半導体装置であって、電源電位のラインと前記内部接地
電位のラインとの間に接続され、所定の動作を行なう内
部回路、その入力電極が前記内部接地電位のラインに接
続され、その入力電圧がそのしきい値電圧を越えたとき
に導通する第１のトランジスタ、前記第１のトランジス
タに流れる電流をα倍した電流を出力する第１のカレン
トミラー回路、および前記第１のカレントミラー回路の
出力電流に応じた電流を前記内部接地電位のラインから
前記外部接地電位のラインに流出させるための第２のカ
レントミラー回路を備えたものである。
【００２８】 ここで、前記第１のトランジスタは第１
の導電形式であって、その第１の電極が第１のノードに
接続され、その第２の電極が前記外部接地電位のライン
に接続され、前記第１のカレントミラー回路は、その入
力電極がともに前記第１のノードに接続され、その第１
の電極がともに前記電源電位のラインに接続され、その
一方の第２の電極が前記第１のノードに接続され、その
他方の第２の電極が第２のノードに接続される第２の導
電形式の第２および第３のトランジスタを含み、前記第
２のカレントミラー回路は、その入力電極がともに前記
第２のノードに接続され、その一方の第１の電極が前記
第２のノードに接続され、その他方の第１の電極が前記
内部接地電位のラインに接続され、その第２の電極がと
もに前記外部接地電位のラインに接続される第１の導電
形式の第４および第５のトランジスタを含む。
の導電形式であって、その第１の電極が第１のノードに
接続され、その第２の電極が前記外部接地電位のライン
に接続され、前記第１のカレントミラー回路は、その入
力電極がともに前記第１のノードに接続され、その第１
の電極がともに前記電源電位のラインに接続され、その
一方の第２の電極が前記第１のノードに接続され、その
他方の第２の電極が第２のノードに接続される第２の導
電形式の第２および第３のトランジスタを含み、前記第
２のカレントミラー回路は、その入力電極がともに前記
第２のノードに接続され、その一方の第１の電極が前記
第２のノードに接続され、その他方の第１の電極が前記
内部接地電位のラインに接続され、その第２の電極がと
もに前記外部接地電位のラインに接続される第１の導電
形式の第４および第５のトランジスタを含む。
【００２９】また、内部回路が非活性化されたことに応
じて、前記第１および第２のカレントミラー回路のうち
の少なくとも一方を非活性化させるための制御手段を備
えてもよい。
じて、前記第１および第２のカレントミラー回路のうち
の少なくとも一方を非活性化させるための制御手段を備
えてもよい。
【００３０】また、前記制御手段は、前記第１および第
４のトランジスタの第２の電極と前記外部接地電位のラ
インとの間に接続され、前記内部回路が非活性化された
ことに応じて遮断する第１の接続手段を含むこととして
もよい。
４のトランジスタの第２の電極と前記外部接地電位のラ
インとの間に接続され、前記内部回路が非活性化された
ことに応じて遮断する第１の接続手段を含むこととして
もよい。
【００３１】また、前記制御手段は、前記電源電位のラ
インと前記第２および第３のトランジスタの第１の電極
との間に接続され、前記内部回路が非活性化されたこと
に応じて遮断する第２の接続手段を含むこととしてもよ
い。
インと前記第２および第３のトランジスタの第１の電極
との間に接続され、前記内部回路が非活性化されたこと
に応じて遮断する第２の接続手段を含むこととしてもよ
い。
【００３２】また、前記制御手段は、前記第１のトラン
ジスタの第１の電極と前記第２のトランジスタの第２の
電極との間に接続され、前記内部回路が非活性化された
ことに応じて遮断する第３の接続手段と、前記第４のト
ランジスタの第１の電極と前記第３のトランジスタの第
２の電極との間に接続され、前記内部回路が非活性化さ
れたことに応じて遮断する第４の接続手段とを含むこと
としてもよい。
ジスタの第１の電極と前記第２のトランジスタの第２の
電極との間に接続され、前記内部回路が非活性化された
ことに応じて遮断する第３の接続手段と、前記第４のト
ランジスタの第１の電極と前記第３のトランジスタの第
２の電極との間に接続され、前記内部回路が非活性化さ
れたことに応じて遮断する第４の接続手段とを含むこと
としてもよい。
【００３３】また、前記制御手段は、前記第４および第
５のトランジスタの入力電極と前記外部接地電位のライ
ンとの間に接続され、前記内部回路が非活性化されたこ
とに応じて導通し前記第４および第５のトランジスタを
強制的に遮断させるための第５の接続手段を含むことと
してもよい。
５のトランジスタの入力電極と前記外部接地電位のライ
ンとの間に接続され、前記内部回路が非活性化されたこ
とに応じて導通し前記第４および第５のトランジスタを
強制的に遮断させるための第５の接続手段を含むことと
してもよい。
【００３４】
【作用】この発明の半導体装置にあっては、内部接地電
位のラインの電位が第１のトランジスタのしきい値を越
えたとき第１のトランジスタが導通し、第１および第２
のカレントミラー回路が第１のトランジスタに流れる電
流を増幅した電流を内部接地電位のラインから外部接地
電位のラインに流出させる。したがって、従来のように
別途基準電位発生回路を設けることなく、内部接地電位
のラインの電位を第１のトランジスタのしきい値に保持
することができ、回路構成の簡単化と低消費電力化を図
ることができる。
位のラインの電位が第１のトランジスタのしきい値を越
えたとき第１のトランジスタが導通し、第１および第２
のカレントミラー回路が第１のトランジスタに流れる電
流を増幅した電流を内部接地電位のラインから外部接地
電位のラインに流出させる。したがって、従来のように
別途基準電位発生回路を設けることなく、内部接地電位
のラインの電位を第１のトランジスタのしきい値に保持
することができ、回路構成の簡単化と低消費電力化を図
ることができる。
【００３５】 また、第１のトランジスタは第１のノー
ドと外部接地電位のラインとの間に接続され、第１のカ
レントミラー回路は、それぞれ電源電位のラインと第１
のノードとの間、および電源電位のラインと第２のノー
ドとの間に接続される第２および第３のトランジスタを
含み、第２のカレントミラー回路は、それぞれ第２のノ
ードと外部接地電位のラインとの間、および内部接地電
位のラインと外部接地電位のラインとの間に接続される
第４および第５のトランジスタを含む。これにより、内
部接地電位のラインの電位を第１のトランジスタのしき
い値に保持するための回路を容易に構成できる。
ドと外部接地電位のラインとの間に接続され、第１のカ
レントミラー回路は、それぞれ電源電位のラインと第１
のノードとの間、および電源電位のラインと第２のノー
ドとの間に接続される第２および第３のトランジスタを
含み、第２のカレントミラー回路は、それぞれ第２のノ
ードと外部接地電位のラインとの間、および内部接地電
位のラインと外部接地電位のラインとの間に接続される
第４および第５のトランジスタを含む。これにより、内
部接地電位のラインの電位を第１のトランジスタのしき
い値に保持するための回路を容易に構成できる。
【００３６】また、内部回路が非活性化されたことに応
じて第１および第２のカレントミラー回路のうちの少な
くとも一方を非活性化させるための制御手段を設けれ
ば、消費電流の一層の低減化を図ることができる。
じて第１および第２のカレントミラー回路のうちの少な
くとも一方を非活性化させるための制御手段を設けれ
ば、消費電流の一層の低減化を図ることができる。
【００３７】また、制御回路は、第１および第４のトラ
ンジスタの第２の電極と外部接地電位のラインとの間に
接続される第１の接続手段を含むこととすれば、第１の
接続手段が遮断したとき第１のカレントミラー回路が非
活性化される。
ンジスタの第２の電極と外部接地電位のラインとの間に
接続される第１の接続手段を含むこととすれば、第１の
接続手段が遮断したとき第１のカレントミラー回路が非
活性化される。
【００３８】また、制御回路は、電源電位のラインと第
２および第３のトランジスタの第１の電極との間に接続
される第２の接続手段を含むこととすれば、第２の接続
手段が遮断したとき第１のカレントミラー回路が非活性
化される。
２および第３のトランジスタの第１の電極との間に接続
される第２の接続手段を含むこととすれば、第２の接続
手段が遮断したとき第１のカレントミラー回路が非活性
化される。
【００３９】また、制御回路は、第１のトランジスタの
第１の電極と第２のトランジスタの第２の電極との間に
接続される第３の接続手段と、第４のトランジスタの第
１の電極と第３のトランジスタの第２の電極との間に接
続される第４の接続手段とを含むこととすれば、第３お
よび第４の接続手段が遮断したとき第１のカレントミラ
ー回路が非活性化される。
第１の電極と第２のトランジスタの第２の電極との間に
接続される第３の接続手段と、第４のトランジスタの第
１の電極と第３のトランジスタの第２の電極との間に接
続される第４の接続手段とを含むこととすれば、第３お
よび第４の接続手段が遮断したとき第１のカレントミラ
ー回路が非活性化される。
【００４０】また、制御手段は、第４および第５のトラ
ンジスタの入力電極と外部接地電位のラインとの間に接
続される第５の接続手段を含むこととすれば、第５の接
続手段が導通したとき第２のカレントミラー回路が非活
性化される。
ンジスタの入力電極と外部接地電位のラインとの間に接
続される第５の接続手段を含むこととすれば、第５の接
続手段が導通したとき第２のカレントミラー回路が非活
性化される。
【００４１】
［実施例１］図１は、この発明の第１実施例によるＤＲ
ＡＭの構成を示す一部省略した回路図である。図１を参
照して、このＤＲＡＭは、図７〜図１３で示したＤＲＡ
Ｍと同様に、外部から電源電位Ｖｃｃが与えられる電源
ライン３１と、外部から接地電位ＧＮＤが与えられる接
地ライン３２と接地ラインＧＮＤよりも高い擬似ＧＮＤ
電位ＢＳＧに保持される擬似ＧＮＤライン３３とを含
む。図示しないが、擬似ＧＮＤライン３３には図７で示
したＤＲＡＭと同様に内部回路３４が接続されている。
ＡＭの構成を示す一部省略した回路図である。図１を参
照して、このＤＲＡＭは、図７〜図１３で示したＤＲＡ
Ｍと同様に、外部から電源電位Ｖｃｃが与えられる電源
ライン３１と、外部から接地電位ＧＮＤが与えられる接
地ライン３２と接地ラインＧＮＤよりも高い擬似ＧＮＤ
電位ＢＳＧに保持される擬似ＧＮＤライン３３とを含
む。図示しないが、擬似ＧＮＤライン３３には図７で示
したＤＲＡＭと同様に内部回路３４が接続されている。
【００４２】また、このＤＲＡＭは、ＰチャネルＭＯＳ
トランジスタ１，２およびＮチャネルＭＯＳトランジス
タ３〜５を含む。ＮチャネルＭＯＳトランジスタ３のゲ
ートは擬似ＧＮＤライン３３に接続され、そのドレイン
はノードＮ１に接続され、そのソースは接地ライン３２
に接続される。
トランジスタ１，２およびＮチャネルＭＯＳトランジス
タ３〜５を含む。ＮチャネルＭＯＳトランジスタ３のゲ
ートは擬似ＧＮＤライン３３に接続され、そのドレイン
はノードＮ１に接続され、そのソースは接地ライン３２
に接続される。
【００４３】ＮチャネルＭＯＳトランジスタ３のしきい
値Ｖｔｈ３は擬似ＧＮＤ電位ＢＳＧと同じ値か、少し高
い値に設定される。したがって、擬似ＧＮＤライン３３
の電位がＮチャネルＭＯＳトランジスタ３のしきい値Ｖ
ｔｈ３よりも高くなったときＮチャネルＭＯＳトランジ
スタ３が導通する。ＮチャネルＭＯＳトランジスタ３に
流れる電流をＩａとする。
値Ｖｔｈ３は擬似ＧＮＤ電位ＢＳＧと同じ値か、少し高
い値に設定される。したがって、擬似ＧＮＤライン３３
の電位がＮチャネルＭＯＳトランジスタ３のしきい値Ｖ
ｔｈ３よりも高くなったときＮチャネルＭＯＳトランジ
スタ３が導通する。ＮチャネルＭＯＳトランジスタ３に
流れる電流をＩａとする。
【００４４】ＰチャネルＭＯＳトランジスタ１のソース
は電源ライン３１に接続され、そのドレインおよびゲー
トはノードＮ１に接続される。ＰチャネルＭＯＳトラン
ジスタ２のソースは電源ライン３１に接続され、そのド
レインはノードＮ２に接続され、そのゲートはノードＮ
１に接続される。したがって、ＰチャネルＭＯＳトラン
ジスタ１と２はカレントミラー回路ＣＭ１を構成する。
ＰチャネルＭＯＳトランジスタ２のトランジスタサイズ
はＰチャネルＭＯＳトランジスタ１のトランジスタサイ
ズのα倍（ただし、α≧１である）に設定される。
は電源ライン３１に接続され、そのドレインおよびゲー
トはノードＮ１に接続される。ＰチャネルＭＯＳトラン
ジスタ２のソースは電源ライン３１に接続され、そのド
レインはノードＮ２に接続され、そのゲートはノードＮ
１に接続される。したがって、ＰチャネルＭＯＳトラン
ジスタ１と２はカレントミラー回路ＣＭ１を構成する。
ＰチャネルＭＯＳトランジスタ２のトランジスタサイズ
はＰチャネルＭＯＳトランジスタ１のトランジスタサイ
ズのα倍（ただし、α≧１である）に設定される。
【００４５】ＰチャネルＭＯＳトランジスタ１はＮチャ
ネルＭＯＳトランジスタ３と直列接続されているので、
ＰチャネルＭＯＳトランジスタ１にはＮチャネルＭＯＳ
トランジスタ３と同じ値の電流Ｉａが流れる。Ｐチャネ
ルＭＯＳトランジスタ１と２はカレントミラー回路を構
成し、ＰチャネルＭＯＳトランジスタ２のトランジスタ
サイズはＰチャネルＭＯＳトランジスタ１のトランジス
タサイズのα倍であるので、ＰチャネルＭＯＳトランジ
スタ２にはＰチャネルＭＯＳトランジスタ１に流れる電
流Ｉａのα倍の電流Ｉｂ＝αＩａが流れる。
ネルＭＯＳトランジスタ３と直列接続されているので、
ＰチャネルＭＯＳトランジスタ１にはＮチャネルＭＯＳ
トランジスタ３と同じ値の電流Ｉａが流れる。Ｐチャネ
ルＭＯＳトランジスタ１と２はカレントミラー回路を構
成し、ＰチャネルＭＯＳトランジスタ２のトランジスタ
サイズはＰチャネルＭＯＳトランジスタ１のトランジス
タサイズのα倍であるので、ＰチャネルＭＯＳトランジ
スタ２にはＰチャネルＭＯＳトランジスタ１に流れる電
流Ｉａのα倍の電流Ｉｂ＝αＩａが流れる。
【００４６】ＮチャネルＭＯＳトランジスタ４のドレイ
ンおよびゲートはノードＮ２に接続され、そのソースは
接地ライン３２に接続される。ＮチャネルＭＯＳトラン
ジスタ５のドレインは擬似ＧＮＤライン３３に接続さ
れ、そのソースは接地ライン３２に接続され、そのゲー
トはノードＮ２に接続される。したがって、Ｎチャネル
ＭＯＳトランジスタ４と５は、カレントミラー回路ＣＭ
２を構成する。ＮチャネルＭＯＳトランジスタ４と５の
トランジスタサイズはたとえば同じ値に設定される。
ンおよびゲートはノードＮ２に接続され、そのソースは
接地ライン３２に接続される。ＮチャネルＭＯＳトラン
ジスタ５のドレインは擬似ＧＮＤライン３３に接続さ
れ、そのソースは接地ライン３２に接続され、そのゲー
トはノードＮ２に接続される。したがって、Ｎチャネル
ＭＯＳトランジスタ４と５は、カレントミラー回路ＣＭ
２を構成する。ＮチャネルＭＯＳトランジスタ４と５の
トランジスタサイズはたとえば同じ値に設定される。
【００４７】ＮチャネルＭＯＳトランジスタ４はＰチャ
ネルＭＯＳトランジスタ２と直列接続されているので、
ＮチャネルＭＯＳトランジスタ４にはＰチャネルＭＯＳ
トランジスタ２と同じ値の電流Ｉｂが流れる。Ｎチャネ
ルＭＯＳトランジスタ４と５はカレントミラー回路を構
成し、ＮチャネルＭＯＳトランジスタ５のトランジスタ
サイズはＮチャネルＭＯＳトランジスタ４のトランジス
タサイズと同じであるので、ＮチャネルＭＯＳトランジ
スタ５にはＮチャネルＭＯＳトランジスタ４に流れる電
流Ｉｂと同じ値の電流Ｉｂが流れる。
ネルＭＯＳトランジスタ２と直列接続されているので、
ＮチャネルＭＯＳトランジスタ４にはＰチャネルＭＯＳ
トランジスタ２と同じ値の電流Ｉｂが流れる。Ｎチャネ
ルＭＯＳトランジスタ４と５はカレントミラー回路を構
成し、ＮチャネルＭＯＳトランジスタ５のトランジスタ
サイズはＮチャネルＭＯＳトランジスタ４のトランジス
タサイズと同じであるので、ＮチャネルＭＯＳトランジ
スタ５にはＮチャネルＭＯＳトランジスタ４に流れる電
流Ｉｂと同じ値の電流Ｉｂが流れる。
【００４８】次に、図１に示した回路の動作について説
明する。擬似ＧＮＤライン３３の電位がＮチャネルＭＯ
Ｓトランジスタ３のしきい値Ｖｔｈ３よりも低いとき
は、ＮチャネルＭＯＳトランジスタ３は遮断状態にな
り、ＮチャネルＭＯＳトランジスタ３には電流は流れな
い。したがって、他のＮチャネルＭＯＳトランジスタ
１，２，４，５にも電流が流れず、擬似ＧＮＤライン３
３はフローティング状態となる。
明する。擬似ＧＮＤライン３３の電位がＮチャネルＭＯ
Ｓトランジスタ３のしきい値Ｖｔｈ３よりも低いとき
は、ＮチャネルＭＯＳトランジスタ３は遮断状態にな
り、ＮチャネルＭＯＳトランジスタ３には電流は流れな
い。したがって、他のＮチャネルＭＯＳトランジスタ
１，２，４，５にも電流が流れず、擬似ＧＮＤライン３
３はフローティング状態となる。
【００４９】しかし、センス動作、コラム系の動作によ
り図示しない内部回路３４から擬似ＧＮＤライン３３に
電流が流入し、擬似ＧＮＤライン３３の電位が上昇し、
ＮチャネルＭＯＳトランジスタ３のしきい値Ｖｔｈ３よ
り高くなると、ＮチャネルＭＯＳトランジスタ３が導通
状態となり、ＮチャネルＭＯＳトランジスタ３に電流Ｉ
ａが流れ始め、応じてＭＯＳトランジスタ１，２〜４，
５にも電流が流れ始める。
り図示しない内部回路３４から擬似ＧＮＤライン３３に
電流が流入し、擬似ＧＮＤライン３３の電位が上昇し、
ＮチャネルＭＯＳトランジスタ３のしきい値Ｖｔｈ３よ
り高くなると、ＮチャネルＭＯＳトランジスタ３が導通
状態となり、ＮチャネルＭＯＳトランジスタ３に電流Ｉ
ａが流れ始め、応じてＭＯＳトランジスタ１，２〜４，
５にも電流が流れ始める。
【００５０】詳しく説明すると、ＮチャネルＭＯＳトラ
ンジスタ３に電流Ｉａが流れ始めると、ノードＮ１すな
わちＰチャネルＭＯＳトランジスタ１，２のゲート電位
が下降し始める。そして、ノードＮ１の電位が電源電位
ＶｃｃよりもＰチャネルＭＯＳトランジスタ１，２のし
きい値電圧Ｖｔｈ１，Ｖｔｈ２以上低くなると、Ｐチャ
ネルＭＯＳトランジスタ１，２が導通状態となり、ノー
ドＮ１，Ｎ２を充電し始める。上述のとおり、Ｐチャネ
ルＭＯＳトランジスタ２にはＰチャネルＭＯＳトランジ
スタ１に流れる電流Ｉａのα倍の電流Ｉｂ＝αＩａが流
れるので、ノードＮ２の電位すなわちＮチャネルＭＯＳ
トランジスタ４，５のゲートの電位はノードＮ１の電位
よりも大きくかつ急峻に変化する。ＮチャネルＭＯＳト
ランジスタ４，５の電位がＮチャネルＭＯＳトランジス
タ４，５のしきい値Ｖｔｈ４，Ｖｔｈ５よりも高くなる
とＮチャネルＭＯＳトランジスタ４，５が導通状態とな
り、擬似ＧＮＤライン３３の電位を下げようとする。
ンジスタ３に電流Ｉａが流れ始めると、ノードＮ１すな
わちＰチャネルＭＯＳトランジスタ１，２のゲート電位
が下降し始める。そして、ノードＮ１の電位が電源電位
ＶｃｃよりもＰチャネルＭＯＳトランジスタ１，２のし
きい値電圧Ｖｔｈ１，Ｖｔｈ２以上低くなると、Ｐチャ
ネルＭＯＳトランジスタ１，２が導通状態となり、ノー
ドＮ１，Ｎ２を充電し始める。上述のとおり、Ｐチャネ
ルＭＯＳトランジスタ２にはＰチャネルＭＯＳトランジ
スタ１に流れる電流Ｉａのα倍の電流Ｉｂ＝αＩａが流
れるので、ノードＮ２の電位すなわちＮチャネルＭＯＳ
トランジスタ４，５のゲートの電位はノードＮ１の電位
よりも大きくかつ急峻に変化する。ＮチャネルＭＯＳト
ランジスタ４，５の電位がＮチャネルＭＯＳトランジス
タ４，５のしきい値Ｖｔｈ４，Ｖｔｈ５よりも高くなる
とＮチャネルＭＯＳトランジスタ４，５が導通状態とな
り、擬似ＧＮＤライン３３の電位を下げようとする。
【００５１】擬似ＧＮＤライン３３の電位がＮチャネル
ＭＯＳトランジスタ３のしきい値Ｖｔｈ３より低くなる
と、ＮチャネルＭＯＳトランジスタ３は遮断状態とな
り、ＮチャネルＭＯＳトランジスタ３には電流Ｉａが流
れなくなる。ノードＮ１は、電源電位ＶｃｃよりもＰチ
ャネルＭＯＳトランジスタ１のしきい値電圧Ｖｔｈ１だ
け低い電位まで充電され、ＰチャネルＭＯＳトランジス
タ１，２は遮断状態となる。応じて、ノードＮ２は充電
されなくなり、ノードＮ２の電位が下がりＮチャネルＭ
ＯＳトランジスタ４，５は遮断状態となる。このような
過程を繰返すことによって、擬似ＧＮＤライン３３の電
位は擬似ＧＮＤ電位ＢＳＧに維持される。
ＭＯＳトランジスタ３のしきい値Ｖｔｈ３より低くなる
と、ＮチャネルＭＯＳトランジスタ３は遮断状態とな
り、ＮチャネルＭＯＳトランジスタ３には電流Ｉａが流
れなくなる。ノードＮ１は、電源電位ＶｃｃよりもＰチ
ャネルＭＯＳトランジスタ１のしきい値電圧Ｖｔｈ１だ
け低い電位まで充電され、ＰチャネルＭＯＳトランジス
タ１，２は遮断状態となる。応じて、ノードＮ２は充電
されなくなり、ノードＮ２の電位が下がりＮチャネルＭ
ＯＳトランジスタ４，５は遮断状態となる。このような
過程を繰返すことによって、擬似ＧＮＤライン３３の電
位は擬似ＧＮＤ電位ＢＳＧに維持される。
【００５２】この実施例においては、図７〜図１３で示
した回路のように基準電位Ｖｒｅｆを用いることなく擬
似ＧＮＤライン３３の電位を擬似ＧＮＤ電位ＢＳＧに維
持できる。このため、基準電位Ｖｒｅｆを発生するため
の基準電位発生回路３５を別途設ける必要がなく、チッ
プサイズの縮小化と低消費電力化を図ることができる。
した回路のように基準電位Ｖｒｅｆを用いることなく擬
似ＧＮＤライン３３の電位を擬似ＧＮＤ電位ＢＳＧに維
持できる。このため、基準電位Ｖｒｅｆを発生するため
の基準電位発生回路３５を別途設ける必要がなく、チッ
プサイズの縮小化と低消費電力化を図ることができる。
【００５３】［実施例２］図２は、この発明の第２実施
例によるＤＲＡＭの構成を示す一部省略した回路図であ
る。図２を参照して、このＤＲＡＭが図１で示したＤＲ
ＡＭと異なる点は、ＮチャネルＭＯＳトランジスタ３，
４のソースと接地ライン３２の間にＮチャネルＭＯＳト
ランジスタ６が接続されている点である。ＮチャネルＭ
ＯＳトランジスタ６のゲートは、活性化信号φａを受け
る。活性化信号φａは、図７で示した内部回路３４のア
クティブ期間に「Ｈ」レベルとなり、内部回路３４のス
タンバイ期間に「Ｌ」レベルとなる信号である。
例によるＤＲＡＭの構成を示す一部省略した回路図であ
る。図２を参照して、このＤＲＡＭが図１で示したＤＲ
ＡＭと異なる点は、ＮチャネルＭＯＳトランジスタ３，
４のソースと接地ライン３２の間にＮチャネルＭＯＳト
ランジスタ６が接続されている点である。ＮチャネルＭ
ＯＳトランジスタ６のゲートは、活性化信号φａを受け
る。活性化信号φａは、図７で示した内部回路３４のア
クティブ期間に「Ｈ」レベルとなり、内部回路３４のス
タンバイ期間に「Ｌ」レベルとなる信号である。
【００５４】内部回路３２のアクティブ期間においては
ＮチャネルＭＯＳトランジスタ６が導通状態となり、図
２の回路は図１で説明した回路と同様に動作する。ま
た、内部回路３４のスタンバイ期間においてはＮチャネ
ルＭＯＳトランジスタ６が遮断状態となり、図２の回路
は非活性化される。
ＮチャネルＭＯＳトランジスタ６が導通状態となり、図
２の回路は図１で説明した回路と同様に動作する。ま
た、内部回路３４のスタンバイ期間においてはＮチャネ
ルＭＯＳトランジスタ６が遮断状態となり、図２の回路
は非活性化される。
【００５５】この実施例においては、内部回路３４のス
タンバイ期間において擬似ＧＮＤ電位ＢＳＧを発生する
ための回路が非活性化されるので、第１実施例の効果に
加えさらなる低消費電力化が図られる。
タンバイ期間において擬似ＧＮＤ電位ＢＳＧを発生する
ための回路が非活性化されるので、第１実施例の効果に
加えさらなる低消費電力化が図られる。
【００５６】［実施例３］図３は、この発明の第３実施
例によるＤＲＡＭの構成を示す一部省略した回路図であ
る。図３を参照して、このＤＲＡＭが図１で示したＤＲ
ＡＭと異なる点は、電源ライン３１とＰチャネルＭＯＳ
トランジスタ１，２のソースの間にＰチャネルＭＯＳト
ランジスタ７が接続されている点である。ＰチャネルＭ
ＯＳトランジスタ７のゲートは、上述した活性化信号φ
ａの反転信号／φａを受ける。
例によるＤＲＡＭの構成を示す一部省略した回路図であ
る。図３を参照して、このＤＲＡＭが図１で示したＤＲ
ＡＭと異なる点は、電源ライン３１とＰチャネルＭＯＳ
トランジスタ１，２のソースの間にＰチャネルＭＯＳト
ランジスタ７が接続されている点である。ＰチャネルＭ
ＯＳトランジスタ７のゲートは、上述した活性化信号φ
ａの反転信号／φａを受ける。
【００５７】内部回路３４のアクティブ期間においては
ＰチャネルＭＯＳトランジスタ７が導通状態となり、図
３の回路は図１で説明した回路と同様に動作する。ま
た、内部回路３４のスタンバイ期間においてはＰチャネ
ルＭＯＳトランジスタ７が遮断状態となり、図３の回路
は非活性化される。
ＰチャネルＭＯＳトランジスタ７が導通状態となり、図
３の回路は図１で説明した回路と同様に動作する。ま
た、内部回路３４のスタンバイ期間においてはＰチャネ
ルＭＯＳトランジスタ７が遮断状態となり、図３の回路
は非活性化される。
【００５８】この実施例においても、第２実施例と同様
の効果が得られる。 ［実施例４］図４は、この発明の第４実施例によるＤＲ
ＡＭの構成を示す一部省略した回路図である。図４を参
照して、このＤＲＡＭが図１で示したＤＲＡＭと異なる
点は、ＰチャネルＭＯＳトランジスタ１のドレインとＮ
チャネルＭＯＳトランジスタ３のドレインの間にＮチャ
ネルＭＯＳトランジスタ８が接続され、ＰチャネルＭＯ
Ｓトランジスタ２のドレインとＮチャネルＭＯＳトラン
ジスタ４のドレインの間にＮチャネルＭＯＳトランジス
タ９が接続されている点である。ＮチャネルＭＯＳトラ
ンジスタ８，９のゲートはともに活性化信号φａを受け
る。
の効果が得られる。 ［実施例４］図４は、この発明の第４実施例によるＤＲ
ＡＭの構成を示す一部省略した回路図である。図４を参
照して、このＤＲＡＭが図１で示したＤＲＡＭと異なる
点は、ＰチャネルＭＯＳトランジスタ１のドレインとＮ
チャネルＭＯＳトランジスタ３のドレインの間にＮチャ
ネルＭＯＳトランジスタ８が接続され、ＰチャネルＭＯ
Ｓトランジスタ２のドレインとＮチャネルＭＯＳトラン
ジスタ４のドレインの間にＮチャネルＭＯＳトランジス
タ９が接続されている点である。ＮチャネルＭＯＳトラ
ンジスタ８，９のゲートはともに活性化信号φａを受け
る。
【００５９】内部回路３４のアクティブ期間においては
ＮチャネルＭＯＳトランジスタ８，９が導通状態とな
り、図４の回路は図１で説明した回路と同様に動作す
る。また、内部回路３４のスタンバイ期間においてはＮ
チャネルＭＯＳトランジスタ８，９が遮断状態となり、
図４の回路は非活性化される。
ＮチャネルＭＯＳトランジスタ８，９が導通状態とな
り、図４の回路は図１で説明した回路と同様に動作す
る。また、内部回路３４のスタンバイ期間においてはＮ
チャネルＭＯＳトランジスタ８，９が遮断状態となり、
図４の回路は非活性化される。
【００６０】この実施例においても、第２実施例と同様
の効果が得られる。 ［実施例５］図５は、この発明の第５実施例によるＤＲ
ＡＭの構成を示す一部省略した回路図である。図５にお
いて、比較回路１０は、図１で示した回路のうちのＭＯ
Ｓトランジスタ１〜４で構成される回路である。したが
って、このＤＲＡＭは図１で示したＤＲＡＭと異なる点
は、ＮチャネルＭＯＳトランジスタ５のゲートと接地ラ
イン３２の間にＮチャネルＭＯＳトランジスタ１１が接
続されている点である。ＮチャネルＭＯＳトランジスタ
１１は、活性化信号φａの反転信号／φａを受ける。
の効果が得られる。 ［実施例５］図５は、この発明の第５実施例によるＤＲ
ＡＭの構成を示す一部省略した回路図である。図５にお
いて、比較回路１０は、図１で示した回路のうちのＭＯ
Ｓトランジスタ１〜４で構成される回路である。したが
って、このＤＲＡＭは図１で示したＤＲＡＭと異なる点
は、ＮチャネルＭＯＳトランジスタ５のゲートと接地ラ
イン３２の間にＮチャネルＭＯＳトランジスタ１１が接
続されている点である。ＮチャネルＭＯＳトランジスタ
１１は、活性化信号φａの反転信号／φａを受ける。
【００６１】内部回路３４のアクティブ期間においては
ＮチャネルＭＯＳトランジスタ１１が遮断状態となり、
図５の回路は図１で示した回路と同様に動作する。ま
た、内部回路３４のスタンバイ期間においてはＮチャネ
ルＭＯＳトランジスタ１１が導通状態となり、Ｎチャネ
ルＭＯＳトランジスタ５のゲートが強制的に接地されＮ
チャネルＭＯＳトランジスタ５が遮断状態となる。した
がって、擬似ＧＮＤライン３３はフローティング状態と
なる。
ＮチャネルＭＯＳトランジスタ１１が遮断状態となり、
図５の回路は図１で示した回路と同様に動作する。ま
た、内部回路３４のスタンバイ期間においてはＮチャネ
ルＭＯＳトランジスタ１１が導通状態となり、Ｎチャネ
ルＭＯＳトランジスタ５のゲートが強制的に接地されＮ
チャネルＭＯＳトランジスタ５が遮断状態となる。した
がって、擬似ＧＮＤライン３３はフローティング状態と
なる。
【００６２】この実施例においては、内部回路３４のス
タンバイ期間においてＮチャネルＭＯＳトランジスタ５
のゲートを接地するので、ＮチャネルＭＯＳトランジス
タ５を完全に遮断状態にすることができる。したがっ
て、ＮチャネルＭＯＳトランジスタ５のサブリークによ
る擬似ＧＮＤライン３３の電位の低下を防止することが
でき、安定な擬似ＧＮＤ電位ＢＳＧが得られる。
タンバイ期間においてＮチャネルＭＯＳトランジスタ５
のゲートを接地するので、ＮチャネルＭＯＳトランジス
タ５を完全に遮断状態にすることができる。したがっ
て、ＮチャネルＭＯＳトランジスタ５のサブリークによ
る擬似ＧＮＤライン３３の電位の低下を防止することが
でき、安定な擬似ＧＮＤ電位ＢＳＧが得られる。
【００６３】なお、この実施例と第２〜第４の実施例の
いずれかを組合せてもよい。
いずれかを組合せてもよい。
【００６４】
【発明の効果】以上のように、この発明の半導体装置に
あっては、内部接地電位のラインの電位が第１のトラン
ジスタのしきい値を越えたとき第１のトランジスタが導
通し、第１および第２のカレントミラー回路が第１のト
ランジスタに流れる電流を増幅した電流を内部接地電位
のラインから外部接地電位のラインに流出させる。した
がって、従来のように別途基準電位発生回路を設けるこ
となく、内部接地電位のラインの電位を第１のトランジ
スタのしきい値に保持することができ、回路構成の簡単
化と低消費電力化を図ることができる。
あっては、内部接地電位のラインの電位が第１のトラン
ジスタのしきい値を越えたとき第１のトランジスタが導
通し、第１および第２のカレントミラー回路が第１のト
ランジスタに流れる電流を増幅した電流を内部接地電位
のラインから外部接地電位のラインに流出させる。した
がって、従来のように別途基準電位発生回路を設けるこ
となく、内部接地電位のラインの電位を第１のトランジ
スタのしきい値に保持することができ、回路構成の簡単
化と低消費電力化を図ることができる。
【００６５】 また、第１のトランジスタは第１のノー
ドと外部接地電位のラインとの間に接続され、第１のカ
レントミラー回路は、それぞれ電源電位のラインと第１
のノードとの間、および電源電位のラインと第２のノー
ドとの間に接続される第２および第３のトランジスタを
含み、第２のカレントミラー回路は、それぞれ第２のノ
ードと外部接地電位のラインとの間、および内部接地電
位のラインと外部接地電位のラインとの間に接続される
第４および第５のトランジスタを含む。これにより、内
部接地電位のラインの電位を第１のトランジスタのしき
い値に保持するための回路を容易に構成できる。
ドと外部接地電位のラインとの間に接続され、第１のカ
レントミラー回路は、それぞれ電源電位のラインと第１
のノードとの間、および電源電位のラインと第２のノー
ドとの間に接続される第２および第３のトランジスタを
含み、第２のカレントミラー回路は、それぞれ第２のノ
ードと外部接地電位のラインとの間、および内部接地電
位のラインと外部接地電位のラインとの間に接続される
第４および第５のトランジスタを含む。これにより、内
部接地電位のラインの電位を第１のトランジスタのしき
い値に保持するための回路を容易に構成できる。
【００６６】また、内部回路が非活性化されたことに応
じて第１および第２のカレントミラー回路のうちの少な
くとも一方を非活性化させるための制御手段を設けれ
ば、消費電流の一層の低減化を図ることができる。
じて第１および第２のカレントミラー回路のうちの少な
くとも一方を非活性化させるための制御手段を設けれ
ば、消費電流の一層の低減化を図ることができる。
【００６７】また、制御回路は、第１および第４のトラ
ンジスタの第２の電極と外部接地電位のラインとの間に
接続される第１の接続手段を含むこととすれば、第１の
接続手段が遮断したとき第１のカレントミラー回路が非
活性化される。
ンジスタの第２の電極と外部接地電位のラインとの間に
接続される第１の接続手段を含むこととすれば、第１の
接続手段が遮断したとき第１のカレントミラー回路が非
活性化される。
【００６８】また、制御回路は、電源電位のラインと第
２および第３のトランジスタの第１の電極との間に接続
される第２の接続手段を含むこととすれば、第２の接続
手段が遮断したとき第１のカレントミラー回路が非活性
化される。
２および第３のトランジスタの第１の電極との間に接続
される第２の接続手段を含むこととすれば、第２の接続
手段が遮断したとき第１のカレントミラー回路が非活性
化される。
【００６９】また、制御回路は、第１のトランジスタの
第１の電極と第２のトランジスタの第２の電極との間に
接続される第３の接続手段と、第４のトランジスタの第
１の電極と第３のトランジスタの第２の電極との間に接
続される第４の接続手段とを含むこととすれば、第３お
よび第４の接続手段が遮断したとき第１のカレントミラ
ー回路が非活性化される。
第１の電極と第２のトランジスタの第２の電極との間に
接続される第３の接続手段と、第４のトランジスタの第
１の電極と第３のトランジスタの第２の電極との間に接
続される第４の接続手段とを含むこととすれば、第３お
よび第４の接続手段が遮断したとき第１のカレントミラ
ー回路が非活性化される。
【００７０】また、制御手段は、第４および第５のトラ
ンジスタの入力電極と外部接地電位のラインとの間に接
続される第５の接続手段を含むこととすれば、第５の接
続手段が導通したとき第２のカレントミラー回路が非活
性化される。
ンジスタの入力電極と外部接地電位のラインとの間に接
続される第５の接続手段を含むこととすれば、第５の接
続手段が導通したとき第２のカレントミラー回路が非活
性化される。
【図１】 この発明の第１実施例によるＤＲＡＭの構成
を示す一部省略した回路ブロック図である。
を示す一部省略した回路ブロック図である。
【図２】 この発明の第２実施例によるＤＲＡＭの一部
省略した回路図である。
省略した回路図である。
【図３】 この発明の第３実施例によるＤＲＡＭの一部
省略した回路図である。
省略した回路図である。
【図４】 この発明の第４実施例によるＤＲＡＭの一部
省略した回路図である。
省略した回路図である。
【図５】 この発明の第５実施例によるＤＲＡＭの一部
省略した回路図である。
省略した回路図である。
【図６】 ＤＲＡＭの要部の構成を示す回路図である。
【図７】 擬似ＧＮＤ方式が適用されたＤＲＡＭの構成
を示す一部省略した回路ブロック図である。
を示す一部省略した回路ブロック図である。
【図８】 図７に示したＤＲＡＭの基準電位発生回路の
構成を示す回路図である。
構成を示す回路図である。
【図９】 図７に示したＤＲＡＭの差動増幅器３６の構
成を示す回路図である。
成を示す回路図である。
【図１０】 擬似ＧＮＤ方式が適用された他のＤＲＡＭ
の構成を示す一部省略した回路図である。
の構成を示す一部省略した回路図である。
【図１１】 擬似ＧＮＤ方式が適用されたさらに他のＤ
ＲＡＭの構成を示す一部省略した回路ブロック図であ
る。
ＲＡＭの構成を示す一部省略した回路ブロック図であ
る。
【図１２】 擬似ＧＮＤ方式が適用されたさらに他のＤ
ＲＡＭの構成を示す一部省略した回路ブロック図であ
る。
ＲＡＭの構成を示す一部省略した回路ブロック図であ
る。
【図１３】 擬似ＧＮＤ方式が適用されたさらに他のＤ
ＲＡＭの構成を示す一部省略した回路ブロック図であ
る。
ＲＡＭの構成を示す一部省略した回路ブロック図であ
る。
１，２，７ ＰチャネルＭＯＳトランジスタ、３〜６，
８，９，１１ ＮチャネルＭＯＳトランジスタ、１０
比較回路、３１ 電源ライン、３２ 接地ライン（外部
接地電位のライン）、３３ 擬似ＧＮＤライン（内部接
地電位のライン）、３４ 内部回路、ＣＭ１，ＣＭ２
カレントミラー回路。
８，９，１１ ＮチャネルＭＯＳトランジスタ、１０
比較回路、３１ 電源ライン、３２ 接地ライン（外部
接地電位のライン）、３３ 擬似ＧＮＤライン（内部接
地電位のライン）、３４ 内部回路、ＣＭ１，ＣＭ２
カレントミラー回路。
─────────────────────────────────────────────────────
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
G11C 11/407
G11C 11/413
Claims (6)
- 【請求項１】 外部接地電位から昇圧された内部接地電
位を有する半導体装置であって、 電源電位のラインと前記内部接地電位のラインとの間に
接続され、所定の動作を行なう内部回路、 その入力電極が前記内部接地電位のラインに接続され、
その入力電圧がそのしきい値電圧を越えたときに導通す
る第１のトランジスタ、 前記第１のトランジスタに流れる電流をα倍した電流を
出力する第１のカレントミラー回路、および前記第１の
カレントミラー回路の出力電流に応じた電流を前記内部
接地電位のラインから前記外部接地電位のラインに流出
させるための第２のカレントミラー回路を備え、 前記第１のトランジスタは第１の導電形式であって、そ
の第１の電極が第１のノードに接続され、その第２の電
極が前記外部接地電位のラインに接続され、 前記第１のカレントミラー回路は、その入力電極がとも
に前記第１のノードに接続され、その第１の電極がとも
に前記電源電位のラインに接続され、その一方の第２の
電極が前記第１のノードに接続され、その他方の第２の
電極が第２のノードに接続される第２の導電形式の第２
および第３のトランジスタを含み、 前記第２のカレントミラー回路は、その入力電極がとも
に前記第２のノードに接続され、その一方の第１の電極
が前記第２のノードに接続され、その他方の第１の電極
が前記内部接地電位のラインに接続され、その第２の電
極がともに前記外部接地電位のラインに接続される第１
の導電形式の第４および第５のトランジスタを含む 、半
導体装置。 - 【請求項２】 前記内部回路が非活性化されたことに応
じて、前記第１および第２のカレントミラー回路のうち
の少なくとも一方を非活性化させるための制御手段を備
える、請求項１に記載の半導体装置。 - 【請求項３】 前記制御手段は、前記第１および第４の
トランジスタの第２の電極と前記外部接地電位のライン
との間に接続され、前記内部回路が非活性化されたこと
に応じて遮断する第１の接続手段を含む、請求項２に記
載の半導体装置。 - 【請求項４】 前記制御手段は、前記電源電位のライン
と前記第２および第３のトランジスタの第１の電極との
間に接続され、前記内部回路が非活性化されたことに応
じて遮断する第２の接続手段を含む、請求項２に記載の
半導体装置。 - 【請求項５】 前記制御手段は、 前記第１のトランジスタの第１の電極と前記第２のトラ
ンジスタの第２の電極との間に接続され、前記内部回路
が非活性化されたことに応じて遮断する第３の接続手段
と、 前記第４のトランジスタの第１の電極と前記第３のトラ
ンジスタの第２の電極との間に接続され、前記内部回路
が非活性化されたことに応じて遮断する第４の接続手段
とを含む、請求項２に記載の半導体装置。 - 【請求項６】 前記制御手段は、前記第４および第５の
トランジスタの入力電極と前記外部接地電位のラインと
の間に接続され、前記内部回路が非活性化されたことに
応じて導通し前記第４および第５のトランジスタを強制
的に遮断させるための第５の接続手段を含む、請求項２
から請求項５のいずれかに記載の半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29107894A JP3494488B2 (ja) | 1994-11-25 | 1994-11-25 | 半導体装置 |
| US08/524,928 US5619164A (en) | 1994-11-25 | 1995-09-08 | Pseudo ground line voltage regulator |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29107894A JP3494488B2 (ja) | 1994-11-25 | 1994-11-25 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08147973A JPH08147973A (ja) | 1996-06-07 |
| JP3494488B2 true JP3494488B2 (ja) | 2004-02-09 |
Family
ID=17764154
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29107894A Expired - Fee Related JP3494488B2 (ja) | 1994-11-25 | 1994-11-25 | 半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
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| JP (1) | JP3494488B2 (ja) |
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| US6433624B1 (en) * | 2000-11-30 | 2002-08-13 | Intel Corporation | Threshold voltage generation circuit |
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| DE10115813B4 (de) * | 2001-03-30 | 2004-02-26 | Infineon Technologies Ag | Parallelspannungsregler |
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| US7259614B1 (en) * | 2005-03-30 | 2007-08-21 | Integrated Device Technology, Inc. | Voltage sensing circuit |
| US8319548B2 (en) * | 2009-02-18 | 2012-11-27 | Freescale Semiconductor, Inc. | Integrated circuit having low power mode voltage regulator |
| US20100283445A1 (en) * | 2009-02-18 | 2010-11-11 | Freescale Semiconductor, Inc. | Integrated circuit having low power mode voltage regulator |
| US8400819B2 (en) * | 2010-02-26 | 2013-03-19 | Freescale Semiconductor, Inc. | Integrated circuit having variable memory array power supply voltage |
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| CN103995555B (zh) * | 2014-05-23 | 2015-12-02 | 西安交通大学 | 一种应用于超低功耗带隙基准的正温度系数产生电路 |
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|---|---|---|---|---|
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| US5245273A (en) * | 1991-10-30 | 1993-09-14 | Motorola, Inc. | Bandgap voltage reference circuit |
| US5481179A (en) * | 1993-10-14 | 1996-01-02 | Micron Technology, Inc. | Voltage reference circuit with a common gate output stage |
| US5521490A (en) * | 1994-08-08 | 1996-05-28 | National Semiconductor Corporation | Current mirror with improved input voltage headroom |
-
1994
- 1994-11-25 JP JP29107894A patent/JP3494488B2/ja not_active Expired - Fee Related
-
1995
- 1995-09-08 US US08/524,928 patent/US5619164A/en not_active Expired - Lifetime
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