JP4442986B2 - 半導体メモリ装置の感知増幅器および半導体メモリ装置 - Google Patents
半導体メモリ装置の感知増幅器および半導体メモリ装置 Download PDFInfo
- Publication number
- JP4442986B2 JP4442986B2 JP2000099758A JP2000099758A JP4442986B2 JP 4442986 B2 JP4442986 B2 JP 4442986B2 JP 2000099758 A JP2000099758 A JP 2000099758A JP 2000099758 A JP2000099758 A JP 2000099758A JP 4442986 B2 JP4442986 B2 JP 4442986B2
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- node
- gate
- bit line
- sense
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
- G11C7/062—Differential amplifiers of non-latching type, e.g. comparators, long-tailed pairs
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
- G11C7/067—Single-ended amplifiers
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/14—Dummy cell management; Sense reference voltage generators
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Read Only Memory (AREA)
- Static Random-Access Memory (AREA)
Description
【発明の属する技術分野】
本発明は、半導体集積回路装置に関するものであり、より詳しくは、半導体メモリ装置の感知増幅器および半導体メモリ装置に関するものである。
【0002】
【従来の技術】
半導体メモリ装置の集積度を増加させるためには、各メモリセルのサイズを減少させなければならない。メモリセルサイズを減少させることによって、メモリセル電流は、必然的に減少する。低い電圧で動作する携帯用電子装置に使用される半導体メモリ装置に関連して、データを感知するために必要なメモリセル電流は、メモリ装置が非常に低い電圧で動作するためにさらに減少する。
【0003】
しかし、半導体メモリセルを通して流れる電流が減少するとき、メモリセルの状態を感知するために使用される感知増幅器の速度は、メモリセル電流の減少に比例して遅くなる。結果的に、半導体メモリ装置の動作速度が遅くなる。
【0004】
一般に、感知増幅器は、2つの入力信号の電圧差を感知増幅する差動増幅器を用いて実現されてきた。この分野で知識を持っている者にはよく知られたように、差動増幅器は、2つの入力トランジスタ、この入力トランジスタと直列接続された電流シンカ(current sinker)(MOSトランジスタで構成される)、そして電流ミラーを含む。1つの入力トランジスタには入力信号として感知電圧が供給され、この感知電圧はメモリセルを通して流れるセル電流によって決定される電圧である。他の入力トランジスタには入力信号として基準電圧が供給され、この基準電圧は、一般に基準セルによって生成される基準電流によって決定される電圧である。
【0005】
そのような差動増幅器が感知増幅器として使用される場合、たとえ基準電圧と感知電圧との間に差があっても入力トランジスタは、入力電圧(感知、又は基準電圧)が入力トランジスタのスレッショルド電圧より大きいとき、ターンオンされる。即ちたとえ基準電圧と感知電圧との間に差があっても入力トランジスタの入力電圧が入力トランジスタのスレッショルド電圧より高くなるときまで入力トランジスタは続いてターンオフされる。その上、入力トランジスタが電流シンカと直列接続されているため、入力トランジスタの各々のスレッショルド電圧が増加することはこの分野で通常の知識を持っている者には自明である。そして基準電圧と感知電圧との間の差を大きくすることによって一般の感知増幅器の速度を早くすることができる。
【0006】
【発明が解決しようとする課題】
しかし、前述された条件によると、一般の感知増幅器の安定した、速い動作を保障することができる電圧差を得るためには多くの時間が所要される。結局感知増幅器の感知速度が遅くなる。しかも集積度が増加することにより、ビットラインローディングの増加原因になる。そして電源電圧が低下することによりそのような問題は、さらに深刻になる。
【0007】
本発明の目的は、集積度が増加し、電源電圧が低くなっても安定した、速い感知動作を保障することができる半導体メモリ装置の感知増幅器および半導体メモリ装置を提供することにある。
【0008】
【課題を解決するための手段】
本発明による感知増幅器には、基準電圧発生器、感知電圧発生器及びレベル検出器が設けられる。基準電圧発生器は、基準ノードに基準電圧を発生し、感知電圧発生器は、メモリセルの状態に応じて感知ノードに感知電圧を発生する。レベル検出器は、感知ノードに接続され、感知電圧のレベルが所定の反転電圧レベルより高いかを検出して感知増幅器の感知結果としてロジック低レベル又はロジック高レベルを出力する。レベル検出器は、所定の反転電圧を有するインバータで構成される。
【0009】
その上、感知増幅器には、電源電圧と感知ノードとの間に接続されたPMOSトランジスタが設けられ、このPMOSトランジスタは、感知ノードに電源電圧を供給するように感知増幅器イネーブル信号に応じてスイッチオン/オフされる。
【0010】
好ましい形態において、基準電圧発生器は、基準ノードと基準ビットラインとの間に接続され、バイアス電圧に応じてスイッチオン/オフされるNMOSトランジスタと、感知増幅器イネーブル信号の相補信号に応じてバイアス電圧を発生するバイアス回路と、基準ノードに接続され、基準ノードに電流を供給する電流源とを含む。同様に感知電圧発生器は、感知ノードとビットラインとの間に接続され、バイアス電圧に応じてスイッチオン/オフされるNMOSトランジスタと、ビットラインに接続され、相補信号に応じてバイアス電圧を発生するバイアス回路と、感知ノード及び基準ノードに各々接続され、感知ノードに電流を供給する電流源とを含む。
【0011】
本発明の感知増幅器には、基準ビットライン及び接地電圧の間に形成された電流通路及び放電信号を受け入れるゲートを有する第1放電トランジスタと、ビットライン及び接地電圧の間に形成された電流通路及び放電信号を受け入れるゲートを有する第2放電トランジスタがさらに設けられる。
【0012】
上記のような本発明による感知増幅器によれば、差動増幅器を用いた感知増幅器と比較すると、感知時間(感知速度)が短縮される(速くなる)。
【0013】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を詳しく説明する。
図1は、本発明による半導体メモリ装置の感知増幅器および半導体メモリ装置(以下単に感知増幅器という)の望ましい実施形態である。本発明の感知増幅器は、メモリセルの状態に応じて感知ノードN10に感知電圧を発生する感知電圧発生器100、基準ノードN20に基準電圧を発生する基準電圧発生器200、レベル検出器として使用され、感知ノードN10に接続されたインバータ300、そして電源電圧と感知ノードN10との間に接続され、感知増幅器イネーブル信号SAEによってターンオン/オフされるPMOSトランジスタ(第1スイッチ)400を含む。この実施形態において、感知電圧発生器100は、感知動作の間に基準電圧を受け入れるように基準電圧発生器200の基準ノードN20に接続される。メモリセルは、マスク読出し専用メモリセル(mask read−only memory cell)とフラッシュメモリセル(flash memory cell)のうち、いずれか1つで構成することができる。しかし、メモリセルは、他の形態の不揮発性メモリセルと揮発性メモリセルのうち、いずれか1つで構成できることも自明である。
【0014】
感知電圧発生器100は、3つのPMOSトランジスタ101、102、103、4つのNMOSトランジスタ104、106、107、108、そして1つのインバータ105を含む。PMOSトランジスタ101は、電源電圧に接続されたソース及び放電信号PDISを受け入れるゲートを有する。ゲートが放電信号PDISを受け入れるためにトランジスタ101のゲートに接続されたPMOSトランジスタ102は、電源電圧に接続されたソースを有する。PMOSトランジスタ103のドレインとNMOSトランジスタ104のソースが感知ノードN10に共通に接続される。トランジスタ103のゲートは、基準電圧を受け入れるように基準ノードN20に接続され、トランジスタ104のゲートは、バイアスノードN30、即ちインバータ105の出力端子に接続される。インバータ105は、感知増幅器イネーブル信号SAEの相補信号nSAEを反転させる。ゲートがノードN30に接続されたNMOSトランジスタ(第2スイッチ)106の電流通路は、感知ノードN10とノードN50との間に形成される。NMOSトランジスタ107は、トランジスタ106のゲート(又はバイアスノードN30)と接地との間に形成された電流通路及びノードN50に接続されたゲートを有する。NMOSトランジスタ108の電流通路は、ノードN50と接地との間に形成され、ゲートは放電信号PDISを受け入れるように接続される。
【0015】
この実施形態において、トランジスタ101、102、103、104は電流源を構成し、インバータ105及びトランジスタ107はバイアス回路を構成する。図1において、基準ビットラインローディング(基準ビットラインを示す)は、ビットラインローディング(ビットラインを示す)に対応し、トランジスタSW3、SW4はトランジスタSW1、SW2に各々対応する。
【0016】
基準電圧発生器200は、感知電圧発生器100と同一の構成を有する。特に、基準電圧発生器200は、PMOSトランジスタ101、102、103に各々対応するPMOSトランジスタ201、202、203、NMOSトランジスタ104、106、107、108に各々対応するNMOSトランジスタ204、206,207、208、インバータ105に対応するインバータ205、そしてノードN10、N30及びN50に各々対応するノードN20、N40及びN60を含む。図1において、PMOSトランジスタ103及び203は、電流ミラーを構成する。
【0017】
図2は、図1で使用された制御信号のタイミングを示す図面であり、図3は、図1の多様なノードの波形を示す図面である。本発明による感知増幅器の動作が参照図面に基づいて以下詳細に説明される。
信号SAE及びnSAEが各々高及び低になるとき、NMOSトランジスタ104、106、204、そして206は、ターンオンされる。そして放電信号PDISがロジック低レベルからロジック高レベルに遷移するとき、PMOSトランジスタ101、102、103、201、202、そして203はターンオフされ、その結果感知及び基準ノードN10及びN20に電流が供給されない。それだけではなく、トランジスタ108及び208がターンオンされるために、ビットライン及び基準ビットラインは接地電圧に各々放電される。これはトランジスタ107及び207がターンオフされるようにする。図3に図示されたように、ビットライン放電動作の間、感知電圧発生器100のバイアスノードN30は、インバータ105を通して電源電圧まで充電される。同様に基準電圧発生器200のバイアスノードN40もインバータ205を通して電源電圧まで充電される。
【0018】
放電信号PDISがロジック高レベルからロジック低レベルに遷移することによって、NMOSトランジスタ108及び208はターンオフされ、PMOSトランジスタ101、102、201、そして202はターンオンされる。これはトランジスタ101及び104がノードN10及びN50そしてビットラインを充電させ、トランジスタ201及び204がノードN20及びN60、そして基準ビットラインを充電させる。このプリチャージ動作によりノードN50の電圧がトランジスタ107のスレッショルド電圧以上に増加されるとき、トランジスタ107はターンオンされる。というわけで、図3に図示されたように、ノードN30のバイアス電圧が電源電圧より低くなる。同様にノードN60の電圧がトランジスタ207のスレッショルド電圧以上に増加されることによってノードN40のバイアス電圧はトランジスタ207がターンオンされるために低くなる。
【0019】
トランジスタ106及び107はネガティブフィードバック回路を構成し、このネガティブフィードバック回路は、感知ノードN10上に反映されるようにノードN50の微細な電圧変化を感知増幅する。同様にトランジスタ206及び207はネガティブフィードバック回路を構成し、このネガティブフィードバック回路は感知ノードN20上に反映されるようにノードN60の微細な電圧変化を感知増幅する。
【0020】
初期プリチャージ時に、ノードN10及びN20はトランジスタ104及び204を通して各々プリチャージされる。しかし、ノードN30及びN40のバイアス電圧が減少することによって、トランジスタ104及び204のゲート電圧も低くなる。さらに、ノードN10及びN20の電圧が増加されるために、トランジスタ104及び204のソース電圧も増加される。結果的に、トランジスタ104及び204はシャットオフされる。以後感知及び基準ノードN10及びN20は、ロードトランジスタとして各々機能するトランジスタ103及び203を通してプリチャージされる。
【0021】
前述のように、PMOSトランジスタ103及び203は電流ミラーを構成する。PMOSトランジスタ203は、基準セルを通して流れる電流の量ほどの電流を供給する。プリチャージ動作が行われることによってトランジスタ203によって供給される電流量が基準セルを通して流れる電流量と一致するとき基準ノードN20の電圧、即ち基準電圧は一定に維持される。これに対して、たとえPMOSトランジスタ103がPMOSトランジスタ203と同一の量の電流を供給しても、感知ノードN10の電圧はメモリセルの状態によって変化する。
【0022】
詳しくは、メモリセルがオン状態であるとき、感知ノードN10の電圧は基準ノードN20の電圧より低く維持され、これはメモリセルを通して流れる電流量がPMOSトランジスタ103から供給される電流量より多いためである。結果的に、感知ノードN10の電圧がインバータ300の所定の反転電圧より低いために、感知増幅器の感知結果としてロジック高レベルの信号(Sout)がインバータ300から出力する。一方、メモリセルがオフ状態である場合、メモリセルがオン状態であるときのノードN10の電圧と比較するとき、感知ノードN10の電圧はメモリセルが感知ノードN10からの電流を放電できないために次第に増加する。したがって、図3に図示されたように、感知ノードN10の電圧がインバータ300の反転電圧より高くなることによって、インバータ300の出力Soutは、たとえ感知ノードN10の電圧が基準ノードN20の電圧より低くてもロジック高レベルからロジック低レベルに遷移し始まる。
【0023】
以後、感知増幅器イネーブル信号SAEがロジック高レベルからロジック低レベルに遷移することによってPMOSトランジスタ400は、インバータ300の出力Soutがロジック低レベルに維持されるようにターンオンされる。即ち、感知増幅器動作が終了する。
【0024】
図3に図示されたように、差動増幅器を用いた一般の感知増幅器の感知時間(感知速度)と比較すると、本発明による感知増幅器の感知時間(感知速度)が時間tsほど短縮すること(向上すること)が分かる。その理由は、次の通りである。インバータ300を用いた本発明の感知増幅器の場合において、たとえ感知ノードN10の電圧が基準ノードN20の電圧より低くても(セルがオフ状態であるとき)、基準及び感知電圧の差に関係なしに感知ノードN10の電圧がインバータ300の反転電圧より高いかによって感知増幅器の出力Soutが変化する。一方、差動増幅器を用いた一般の感知増幅器の場合において、感知ノードN10の電圧が基準ノードN20の電圧より高いとき、感知増幅器が動作する。それ故、感知及び基準電圧の差を感知するための時間、即ち感知時間は、本発明による感知増幅器の感知時間より相対的に多くかかる。さらに、一般の感知増幅器の速度を向上させるために、基準電圧と感知電圧との差を増大させるために、感知時間(感知速度)がさらに長くなる。
【0025】
また、本発明の感知増幅器構造によると、差動増幅器の代わりに単に1つのインバータ300を使用することによって電力消耗を減少させることができる。差動増幅器構造によると、入力トランジスタが電流シンカとして使用されるトランジスタと直列接続されるために入力トランジスタのスレッショルド電圧が増加する。それ故、入力トランジスタをターンオンさせるためには、電源電圧が高くなければならない。これは一般の感知増幅器の感知時間をさらに増加させるようになる。
【0026】
結果的に差動増幅器を用いた感知増幅器は、低い電源電圧に不適合であるが、本発明の感知増幅器は、差動増幅器を用いる一般の感知増幅器と比較するとき低い電源電圧で動作可能である。
【0027】
【発明の効果】
従って、本発明の半導体メモリ装置の感知増幅器および半導体メモリ装置は、たとえ集積度が増加し、電源電圧が低くなっても安定した、速い感知動作を保障することができ、結局感知時間を短縮させることができる。
【図面の簡単な説明】
【図1】本発明による半導体メモリ装置の感知増幅器および半導体メモリ装置の望ましい実施形態を示す回路図。
【図2】図1で使用された制御信号のタイミングを示す図面。
【図3】図1の多様なノードの波形を示す図面。
【符号の説明】
100 感知電圧発生器
200 基準電圧発生器
300 インバータ
Claims (12)
- 基準ノードに基準電圧を発生する基準電圧発生器と、
前記基準ノードに接続され、メモリセルのオン又はオフ状態に応じて感知ノードに感知電圧を発生する感知電圧発生器と、
前記感知ノードに接続され、前記感知電圧が所定の反転電圧より高いかを検出して前記メモリセルのオン又はオフ状態を示すロジック低又は高信号を出力するレベル検出器とを具備し、
前記基準電圧発生器は、
前記基準ノードと基準ビットラインとの間に接続され、バイアス電圧に応じてスイッチオン/オフされる第2スイッチと、
前記基準ビットラインに接続され、第2感知増幅器イネーブル信号に応じて前記バイアス電圧を発生するバイアス回路と、
前記基準ノードに接続され、前記基準ノードに電流を供給する電流源とを具備し、
前記バイアス回路は、
前記第2感知増幅器イネーブル信号を受け入れる入力端子を有する第2インバータと、
この第2インバータの出力端子に接続されたドレイン、前記基準ビットラインに接続されたゲート及び接地されたソースを有する第1NMOSトランジスタとを含み、
前記バイアス電圧は、前記第2インバータの出力端子と前記第1NMOSトランジスタのドレインに共通接続されたバイアスノードから生成され、
前記電流源は、
前記電源電圧に接続されたソース及び放電信号を受け入れるゲートを有する第1PMOSトランジスタと、
前記電源電圧に接続されたソース及び前記放電信号を受け入れるゲートを有する第2PMOSトランジスタと、
前記第2PMOSトランジスタのドレインに接続されたソース、そして前記基準ノードに共通接続されたドレイン及びゲートを有する第3PMOSトランジスタと、
前記第1PMOSトランジスタのドレインに接続されたドレイン、前記基準ノードに接続されたソース、そして前記バイアスノードに接続されたゲートを有する第2NMOSトランジスタとを含む
ことを特徴とする半導体メモリ装置の感知増幅器。 - 基準ノードに基準電圧を発生する基準電圧発生器と、
前記基準ノードに接続され、メモリセルのオン又はオフ状態に応じて感知ノードに感知電圧を発生する感知電圧発生器と、
前記感知ノードに接続され、前記感知電圧が所定の反転電圧より高いかを検出して前記メモリセルのオン又はオフ状態を示すロジック低又は高信号を出力するレベル検出器とを具備し、
前記感知電圧発生器は、
前記感知ノードとビットラインとの間に接続され、バイアス電圧に応じてスイッチオン/オフされる第2スイッチと、
前記ビットラインに接続され、第2感知増幅器イネーブル信号に応じて前記バイアス電圧を発生するバイアス回路と、
前記感知ノード及び前記基準ノードに各々接続され、前記感知ノードに電流を供給する電流源とを具備し、
前記バイアス回路は、
前記第2感知増幅器イネーブル信号を受け入れる入力端子を有する第2インバータと、
この第2インバータの出力端子に接続されたドレイン、前記ビットラインに接続されたゲート及び接地されたソースを有する第1NMOSトランジスタとを含み、
前記バイアス電圧は、前記第2インバータの出力端子と前記第1NMOSトランジスタのドレインに共通接続されたバイアスノードから生成され、
前記電流源は、
前記電源電圧に接続されたソース及び放電信号を受け入れるゲートを有する第1PMOSトランジスタと、
前記電源電圧に接続されたソース及び前記放電信号を受け入れるゲートを有する第2PMOSトランジスタと、
前記第2PMOSトランジスタのドレインに接続されたソース、前記感知ノードに接続されたドレイン、そして前記基準電圧を受け入れるように基準ノードに接続されたゲートを有する第3PMOSトランジスタと、
前記第1PMOSトランジスタのドレインに接続されたドレイン、前記感知ノードに接続されたソース、そして前記バイアスノードに接続されたゲートを有する第2NMOSトランジスタとを含む
ことを特徴とする半導体メモリ装置の感知増幅器。 - 前記レベル検出器は、前記反転電圧を有するインバータからなることを特徴とする請求項1または2に記載の半導体メモリ装置の感知増幅器。
- 電源電圧と前記感知ノードの間に接続された第1スイッチをさらに含み、この第1スイッチは、前記感知ノードに前記電源電圧を供給するように第1感知増幅器イネーブル信号によってスイッチオン/オフされることを特徴とする請求項1または2に記載の半導体メモリ装置の感知増幅器。
- 前記基準ビットラインを通して前記基準電圧発生器に接続された基準セルを付加的に含むことを特徴とする請求項1または2に記載の半導体メモリ装置の感知増幅器。
- 前記基準ビットライン及び接地電圧の間に形成された電流通路と、放電信号を受け入れるゲートを有する第1放電トランジスタとをさらに含むことを特徴とする請求項1または2に記載の半導体メモリ装置の感知増幅器。
- 前記ビットライン及び前記接地電圧の間に形成された電流通路と、放電信号を受け入れるゲートを有する第2放電トランジスタとをさらに含むことを特徴とする請求項1または2に記載の半導体メモリ装置の感知増幅器。
- メモリセルに接続された第1ビットラインと、
基準セルに接続された第2ビットラインと、
前記第1及び第2ビットラインに接続された感知増幅器とを含み、
前記感知増幅器は、
前記第2ビットラインに接続され、基準ノードに基準電圧を発生する基準電圧発生器と、
前記第1ビットライン及び前記基準ノードに接続され、前記メモリセルのオン又はオフ状態に応じて、感知ノードに感知電圧を発生する感知電圧発生器と、
前記感知ノードに接続されたインバータとを含み、
前記インバータは、前記感知電圧が前記インバータの反転電圧より高いかを検出して前記メモリセルのオン又はオフ状態を示すロジック低信号又はロジック高信号を出力し、
前記基準電圧発生器は、
前記基準ノード及び前記第2ビットラインの間に形成された電流通路及びバイアス電圧を受け入れるゲートを有する第1NMOSトランジスタと、
前記第2ビットラインに接続され、前記感知増幅器イネーブル信号の相補信号に応じて前記バイアス電圧を発生するバイアス回路と、
前記基準ノードに接続され、前記基準ノードに電流を供給する電流源とを含み、
前記バイアス回路は、前記相補信号を受け入れる入力端子を有する第2インバータと、この第2インバータの出力端子に接続されたドレイン、前記第2ビットラインに接続されたゲートと、接地されたソースを有する第2NMOSトランジスタとを含み、
前記電流源は、前記電源電圧に接続されたソース及び放電信号を受け入れるゲートを有する第2PMOSトランジスタと、前記電源電圧に接続されたソース及び前記放電信号を受け入れるゲートを有する第3PMOSトランジスタと、この第3PMOSトランジスタのドレインに接続されたソース、前記基準ノードに共通接続されたドレイン及びゲートを有する第4PMOSトランジスタと、前記第2PMOSトランジスタのドレインに接続されたドレイン、前記基準ノードに接続されたソース、そして前記第2インバータの出力端子に接続されたゲートを有する第3NMOSトランジスタとを含む
ことを特徴とする半導体メモリ装置。 - メモリセルに接続された第1ビットラインと、
基準セルに接続された第2ビットラインと、
前記第1及び第2ビットラインに接続された感知増幅器とを含み、
前記感知増幅器は、
前記第2ビットラインに接続され、基準ノードに基準電圧を発生する基準電圧発生器と、
前記第1ビットライン及び前記基準ノードに接続され、前記メモリセルのオン又はオフ状態に応じて、感知ノードに感知電圧を発生する感知電圧発生器と、
前記感知ノードに接続されたインバータとを含み、
前記インバータは、前記感知電圧が前記インバータの反転電圧より高いかを検出して前記メモリセルのオン又はオフ状態を示すロジック低信号又はロジック高信号を出力し、
前記感知電圧発生器は、
前記感知ノード及び前記第1ビットラインの間に形成された電流通路及びバイアス電圧を受け入れるゲートを有する第1NMOSトランジスタと、
前記第1ビットラインに接続され、前記感知増幅器イネーブル信号の相補信号に応じて前記バイアス電圧を発生するバイアス回路と、
前記感知ノード及び前記基準ノードに接続され、前記感知ノードに電流を供給する電流源とを含み、
前記バイアス回路は、前記相補信号を受け入れる入力端子を有する第2インバータと、この第2インバータの出力端子に接続されたドレイン、接地されたソース、そして前記第1ビットラインに接続されたゲートを有する第2NMOSトランジスタとを含み、
前記電流源は、前記電源電圧に接続されたソース及び前記放電信号を受け入れるゲートを有する第2PMOSトランジスタと、前記電源電圧に接続されたソース及び前記放電信号を受け入れるゲートを有する第3PMOSトランジスタと、この第3PMOSトランジスタのドレインに接続されたソース、前記感知ノードに接続されたドレイン、そして前記基準ノードに接続されたゲートを有する第4PMOSトランジスタと、前記第2PMOSトランジスタのドレインに接続されたドレイン、前記感知ノードに接続されたソース、そして前記第2インバータの出力端子に接続されたゲートを有する第3NMOSトランジスタとを含む
ことを特徴とする半導体メモリ装置。 - 電源電圧と前記感知ノードとの間に形成された電流通路及び感知増幅器イネーブル信号を受け入れるゲートを有するPMOSトランジスタをさらに含むことを特徴とする請求項8または9に記載の半導体メモリ装置。
- 前記感知増幅器は、
前記第1ビットライン及び接地電圧の間に形成された電流通路及び放電信号を受け入れるゲートを有する第1放電トランジスタと、
前記第2ビットライン及び前記接地電圧の間に形成された電流通路及び前記放電信号を受け入れるゲートを有する第2放電トランジスタをさらに含むことを特徴とする請求項8または9に記載の半導体メモリ装置。 - 前記メモリセルは、マスク読出し専用メモリセルとフラッシュメモリセルのうち、いずれか1つで構成されることを特徴とする請求項8または9に記載の半導体メモリ装置。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019990021528A KR100336840B1 (ko) | 1999-06-10 | 1999-06-10 | 반도체 메모리 장치의 감지 증폭기 |
KR1999P-21528 | 1999-06-10 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2000353393A JP2000353393A (ja) | 2000-12-19 |
JP4442986B2 true JP4442986B2 (ja) | 2010-03-31 |
Family
ID=19591319
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2000099758A Expired - Fee Related JP4442986B2 (ja) | 1999-06-10 | 2000-03-31 | 半導体メモリ装置の感知増幅器および半導体メモリ装置 |
Country Status (3)
Country | Link |
---|---|
US (1) | US6362661B1 (ja) |
JP (1) | JP4442986B2 (ja) |
KR (1) | KR100336840B1 (ja) |
Families Citing this family (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3827534B2 (ja) * | 2001-03-01 | 2006-09-27 | シャープ株式会社 | 半導体記憶装置の基準電圧発生回路及びメモリ読出回路 |
TW523978B (en) * | 2001-09-24 | 2003-03-11 | Macronix Int Co Ltd | Current mirror sense amplifier and the operating method thereof |
TW564426B (en) * | 2002-07-09 | 2003-12-01 | Macronix Int Co Ltd | Circuit and method of sensing amplifier with adjustable reference terminal bit line load |
KR100857852B1 (ko) * | 2002-07-19 | 2008-09-10 | 주식회사 하이닉스반도체 | 데이터신호의 구간 감지회로 |
US7324394B1 (en) | 2002-08-01 | 2008-01-29 | T-Ram Semiconductor, Inc. | Single data line sensing scheme for TCCT-based memory cells |
US6903987B2 (en) * | 2002-08-01 | 2005-06-07 | T-Ram, Inc. | Single data line sensing scheme for TCCT-based memory cells |
KR100543448B1 (ko) * | 2003-04-03 | 2006-01-23 | 삼성전자주식회사 | 버스트 읽기 동작 모드를 갖는 플래시 메모리 장치 |
KR100732633B1 (ko) * | 2006-02-01 | 2007-06-27 | 삼성전자주식회사 | 비연속적인 비트라인 디코딩을 수행하는 플래시 메모리장치 |
US8378716B2 (en) * | 2011-07-08 | 2013-02-19 | National Tsing Hua University | Bulk-driven current-sense amplifier and operating method thereof |
US10559352B2 (en) * | 2018-01-05 | 2020-02-11 | Qualcomm Incorporated | Bitline-driven sense amplifier clocking scheme |
US10910061B2 (en) | 2018-03-14 | 2021-02-02 | Silicon Storage Technology, Inc. | Method and apparatus for programming analog neural memory in a deep learning artificial neural network |
US10867646B2 (en) * | 2018-03-28 | 2020-12-15 | Taiwan Semiconductor Manufacturing Company, Ltd. | Bit line logic circuits and methods |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2647527B2 (ja) * | 1990-02-21 | 1997-08-27 | シャープ株式会社 | センス増幅回路 |
US5162680A (en) * | 1991-12-17 | 1992-11-10 | Altera Corporation | Sense amplifier for programmable logic device |
KR100205530B1 (ko) * | 1996-04-24 | 1999-07-01 | 윤종용 | 감지 증폭기 |
KR100265574B1 (ko) * | 1996-06-29 | 2000-09-15 | 김영환 | 반도체 메모리장치의 감지증폭기 |
KR100267012B1 (ko) * | 1997-12-30 | 2000-10-02 | 윤종용 | 반도체 메모리 장치의 감지 증폭기 |
-
1999
- 1999-06-10 KR KR1019990021528A patent/KR100336840B1/ko not_active IP Right Cessation
-
2000
- 2000-03-31 JP JP2000099758A patent/JP4442986B2/ja not_active Expired - Fee Related
- 2000-06-12 US US09/591,809 patent/US6362661B1/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
KR100336840B1 (ko) | 2002-05-16 |
KR20010001972A (ko) | 2001-01-05 |
JP2000353393A (ja) | 2000-12-19 |
US6362661B1 (en) | 2002-03-26 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US8848463B2 (en) | Integrated circuit with separate supply voltage for memory that is different from logic circuit supply voltage | |
KR100582852B1 (ko) | 펄스 폭이 가변하는 펄스 발생기 및 이를 이용한 센스증폭기 | |
JP4442986B2 (ja) | 半導体メモリ装置の感知増幅器および半導体メモリ装置 | |
US6323693B1 (en) | Current sense amplifier circuit using dummy bit line | |
KR20020090459A (ko) | 고전압 발생회로 | |
JPH04259991A (ja) | 電流センスアンプ回路 | |
JP3202481B2 (ja) | 半導体集積回路 | |
US6813204B2 (en) | Semiconductor memory device comprising circuit for precharging data line | |
US6404677B2 (en) | Semiconductor memory device capable of performing stable read operation and read method thereof | |
JP2983460B2 (ja) | 電源供給感知回路 | |
GB2300282A (en) | Substrate bias voltage control circuit | |
US7859135B2 (en) | Internal power supply circuit having a cascode current mirror circuit | |
KR100308195B1 (ko) | 반도체 메모리 장치의 감지 증폭기 회로 | |
US6707703B2 (en) | Negative voltage generating circuit | |
JP3249396B2 (ja) | ダイナミック回路 | |
KR100295301B1 (ko) | 데이터비트의파괴없이입/출력마스킹기능을갖는반도체메모리장치 | |
US6650152B2 (en) | Intermediate voltage control circuit having reduced power consumption | |
EP1018745A1 (en) | Improved driver circuit | |
JP2003510754A (ja) | ゼロパワープリチャージsram | |
KR950006422B1 (ko) | 비트라인 센스앰프 인에이블 신호발생기 | |
KR100772705B1 (ko) | 내부전압 생성장치 | |
KR100245559B1 (ko) | 데이터 출력 버퍼 회로 | |
US6433590B1 (en) | Current mirror type sense amplifier circuits for semiconductor memory devices and methods of operating same | |
KR20030072506A (ko) | 내부 전원전압 발생회로 | |
JPH05325583A (ja) | センスアンプ回路 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20070123 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20090811 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090825 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20091118 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20091222 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20100112 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 4442986 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130122 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140122 Year of fee payment: 4 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
LAPS | Cancellation because of no payment of annual fees |