JP5522705B2 - 半導体装置 - Google Patents
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Description
本発明は、半導体装置に関し、例えば1チップマイクロコンピュータやシステムLSIのような複数の機能ブロックを備え、外部電源を降圧する降圧電源回路を備えたものに利用して有効な技術に関するものである。
動作時用と待機時用の2個の降圧回路を設け、待機時には動作時用降圧回路を停止とすることにより待機時の消費電力を低減するようにした大規模集積回路の例として、特開平02−244488号公報があり、動作モードによって2種類の降圧回路(シリーズ型、スイッチング型)を使い分けることにより電力効率を向上させた半導体集積回路装置の例として、特開2001−211640公報がある。
最近の1チップマイクロコンピュータ等のようなシステムLSIでは、動作電圧の低下に従ってMOSFET(絶縁ゲート型電界効果トランジスタ)のしきい電圧を下げる傾向にある。しかし、しきい値電圧を下げるとサブスレッショルド特性によるリーク電流が増大するという問題が生じる。そこで、待機時に部分的に回路の電源をオフ状態にすることが最も簡単で効果的である。しかし、前記特許文献1はメモリ用であり、マイクロコンピュータ等の動作モード対応になっていない。また、前記特許文献1、2ともスタンバイ時に降圧回路を完全に停止させて内部電源電圧(降圧回路の出力)を落とす場合については考慮されていない。そこで、内部電源オフに対応できるようにする降圧回路を検討して本発明に至った。
この発明の目的は、消費電流を低減させた半導体集積回路装置を提供することにある。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。半導体装置は、外部端子と、上記外部端子から供給された外部電源電圧を受けて上記外部電源電圧より低い第1内部電圧を第1出力端子から出力する第1降圧回路と、上記外部電源電圧を受けて上記外部電源電圧より低い第2内部電圧を第2出力端子から出力する第1モードと、上記第2出力端子から上記第1及び第2内部電圧より低い第3内部電圧を出力する第2モードとが切替えられる第2降圧回路と、上記第1出力端子に接続され、低位電源電圧として接地電圧が供給される第1スタティック型RAMを含む第1内部回路と、上記第2出力端子に接続され、低位電源電圧として上記接地電圧が供給される第2スタティック型RAMを含む第2内部回路とを備える。スタンバイ時に、上記第2降圧回路は上記第2モードに制御され、上記第1内部回路の高位電源電圧として上記第1降圧回路から上記第1内部電圧が供給されて上記第1スタティック型RAMの記憶内容は保持され、上記第2内部回路の高位電源電圧として上記第2降圧回路から上記第3内部電圧が供給されて上記第2スタティック型RAMの記憶内容は消失される。上記スタンバイ時は、上記第1降圧回路、上記第2降圧回路の一方または両方の電流供給能力が、通常動作時にくらべ、低く制御される。
スタンバイモードやスリープモードでの消費電力を大幅に低減させることができる。
以下、本発明の実施例を図面を用いて詳細に説明する。
図1には、この発明に係る半導体集積回路装置の一実施例のブロック図が示されている。同図の半導体集積回路装置は、1チップマイクロコンピュータ又はCPUを含むシステムLSIに向けられている。同図において、1は半導体集積回路チップであり、Eは第1参照電位としての電源電位であるところの外部電源であり、電圧値はたとえば3.3V(ボルト)とされる。半導体集積回路チップ1には上記外部電源から供給された電源電位をうける外部端子としての電源端子がVCC、VCCIの2個、0V(ボルト)のような回路の接地電位(第4参照電位)を供給される接地端子がVSSA、VSSD、VSSIの3個が設けられる。電源端子VCCIと接地端子VSSIは、基準電圧発生回路10に動作電圧VDDIと接地電位VSSIを供給する専用端子として使用される。残り2個の接地端子のうちの接地端子VSSAは、アナログ回路用降圧電源回路20,21及びアナログ回路40に対する接地電位を供給するために用いられる。他方の接地端子VSSDは、デジタル回路用降圧電源回路30〜32及びデジタル回路50及び後述する状態制御回路60に対する接地電位を供給するために用いられる。また、図示しないが入出力回路用に電源電圧端子VCCQ、接地端子VSSQも設けられている。
10は基準電圧発生回路であり、上記外部端子から供給される電源電圧VDDI及び回路の接地電位VSSIを受けて動作し、公知のバンドキャップ回路(BGR)等のような定電圧発生回路を含み、上記外部電源電圧VCCIの変動や温度変動等によらないでほぼ一定と見做されるような基準電圧VREFA,VREFDAを形成する。上記基準電圧VREFAの電圧値はたとえば1.25V(ボルト)とされ、上記基準電圧VREFDの電圧値はたとえば1.5V(ボルト)とされる。この実施例では、基準電圧発生回路10の電源ノイズ対策のため、図1のように独立の電源端子VCCI、VSSIを用いることが望ましい。やむを得ず他の電源端子VCCと共用する場合は、電源配線を他の回路と分離することが望ましい。つまり、上記電源端子VCCに対応した電極パッドから基準電圧発生回路10のみが接続される専用の電源配線を設けるようにされる。
20,21はアナログ回路用降圧電源回路であり、上記基準電圧VREFAを受けて、アナログ回路40用の内部電圧VDDA(第2参照電位)を形成する。この内部電圧VDDAの電圧値は、たとえば2.5V(ボルト)のようにされる。上記アナログ回路用降圧電源回路20,21は、外部端子から供給される電源電圧VCCと回路の接地電位VSSAを受けて動作する。CAはオンチップとされる平滑用の容量素子(以下、オンチップ平滑容量とも言う)であり、上記アナログ回路用降圧電源回路20,21の出力端子(VDDA)と回路の接地電位VSSAの間に設けられる。
30〜32はデジタル回路用降圧電源回路であり、上記基準電圧VREFDを受けて、デジタル回路50用の内部電圧VDDD(第3参照電位)を形成する。この内部電圧VDDDの電圧値は、たとえば1.5V(ボルト)のようにされる。上記デジタル回路用降圧電源回路30〜32は、外部端子から供給される電源電圧VCCと回路の接地電位VSSDを受けて動作する。CDは外付け平滑用の容量素子(以下、オフチップ平滑容量とも言う)であり、接続用の外部端子を介して上記デジタル回路用降圧電源回路30〜32の出力端子(VDDD)と接続される。
40はアナログ回路であり、たとえばPLL(Phase Locked Loop)回路、DLL(Delay Locked Loop)回路、ADコンバータ、DAコンバータなどからなる。電源はVDDAとVSSAが用いられる。50はデジタル回路であり、たとえばCPUのような論理回路、ROM(Read Only Memory)、RAM(Random Access Memory)などのようなメモリ回路からなる。電源はVDDDとVSSDが用いられる。60は状態制御回路であり、デジタル回路50の出力信号Sと外部から入力される割込み要求信号IRQ、リセット信号/RES、スタンバイ信号/STBY信号に従って、半導体集積回路1の動作状態を制御する。電源はVCCとVSSDが用いられる。70はレベルアップ変換回路であり、デジタル回路50の出力信号S(VDDDレベル)を状態制御回路60の動作電圧に対応したVCCレベルに変換する。
この実施例の半導体集積回路装置では、アナログ回路40用とデジタル回路50用にそれぞれ複数個の降圧電源回路20,21及び30〜32を設け、アナログ回路40とデジタル回路50の動作状態に対応してその一部または全部をオフすることにより、低消費電力化している。この意味は、非動作状態のアナログ回路40とデジタル回路50の動作電圧が遮断されるのに止まらず、それに対応した降圧電源回路20,21及び30〜32の上記出力電圧を形成する動作電流も遮断される。
状態制御回路60は内部電源ではなく外部電源VCCで動作させている。これにより、アナログ回路、デジタル回路が動作しないときには降圧電源回路20,21及び30〜32の対応するものの電流供給能力を低減させて消費電力を低減させるようにする。アナログ回路用の降圧電源回路20,21はオンチップ平滑容量CA、デジタル回路用の降圧回路電源30〜32は、オフチップ平滑容量CDを用いている。アナログ回路用の平滑容量CAをオンチップにする理由は、周波数特性を良くするためである。つまり、オフチップの平滑容量を用いると、ボンディングワイヤやパッケージの寄生インダクタンスがつくのでそれの影響を防止することができる。デジタル回路用の平滑容量CDは周波数特性よりもむしろ大きなピーク電流を支えられることが要求されるので、オフチップに大きな、たとえば0.1μF〜1μFのような容量値とされる。
図2には、図1のアナログ回路用降圧電源回路の一実施例のブロック図が示されている。20は待機時用降圧回路としての回路ブロックであり、電流供給能力が小さく設定されて消費電力を小さくしている。この降圧回路20は常時動作とされる。ただし、イネーブル信号EN1の入力により高速化される。21は動作時用降圧回路としての回路ブロックであり、電流供給能力が大く設定されて消費電力を大きくしている。降圧回路21は、イネーブル信号EN1によって活性状態にされて上記大きな電流供給能力での内部電圧VDDAを形成する。また、降圧回路21は、イネーブル信号EN1によって非活性状態にされるときそれ自体の動作電流が遮断されて上記内部電圧VDDAの出力動作が停止させられて出力ハイインピーダンス状態にされる。上記2つ回路ブロックとしての降圧回路20、21の出力端子同士は互いに接続されている。
図3には、図1のデジタル回路用降圧電源回路の一実施例のブロック図が示されている。30は待機時用降圧回路であり、電流供給能力が小さく設定されて消費電力を小さくしている。この降圧回路30は、イネーブル信号用の入力端子が電源電圧VCCに接続されることによって常時動作とされる。31,32は、電流供給能力が大きく設定されて消費電力を大きくしている。これらの降圧回路31,32は、それぞれイネーブル信号EN2、EN3によって活性化されて上記大きな電流供給能力での内部電圧VDDDを形成する。また、降圧回路31,32は、イネーブル信号EN2,EN3によって非活性状態にされるときそれ自体の動作電流が遮断されて上記内部電圧VDDDの出力動作が停止させられて出力ハイインピーダンス状態にされる。上記3つ回路ブロックとしての降圧回路30〜32の出力端子同士は互いに接続されている。
図4には、図1の基準電圧発生回路の一実施例のブロック図が示されている。11は、シリコン・バンドギャップ回路(BGR)であり、電源電圧VCCや温度によらない安定な電圧VBGRを発生する。なお、安定な電圧を発生できる回路であれば、バンドギャップ回路の代わりに、たとえばMOSFETのしきい電圧差を取り出す回路を用いてもよい。同図において、12は差動増幅器であり、反転入力端子(−)に基準電圧VBGRが供給され、Pチャネル型の出力MOSFETMP0を駆動する。このMOSFETMP0のソース及び基板(バックゲート)は、電源電圧VCCに接続されており、そのドレインと回路の接地電位VSSIとの間には、タップ付き抵抗列13が設けられる。この抵抗列13の所定タップでの分圧電圧は、上記増幅器12の非反転入力(+)に供給され、上記基準電圧VBGRと一致するよう負帰還ループでの制御が行われる。
上記増幅器12、タップ付き抵抗列13、MOSFETMP0でトリミング回路を構成している。上記タップ付き抵抗列13の抵抗タップの取り出しを変えることにより出力電圧VREFを調整することができる。TRIMはトリミング信号であり信号レベルは電源電圧VDDDレベルとされる。BIEはバーンインイネーブル信号であり、電圧レベルはVDDDとされる。上記信号TRIM、BIEは、前記デジタル回路50の中の後述するようなCPUが出力する。14、15はレベルアップ変換回路であり、VDDDレベルの入力信号をVCCレベルに変換する。
16はデコーダであり、動作電圧はVCCとVSSDからなる。信号BIEがロウレベルのとき(通常時)はTRIM信号をデコードして抵抗タップ選択信号を生成する。BIE信号がハイレベルのとき(バーンイン時)はTRM信号にかかわらず常に最も高い位置のタップを選択する。これにより、基準電圧VREFが通常時(1.5V又は2.5V)よりも高くなる。なお、マイクロコンピュータがリセット状態(後述)のときはレベルアップ変換回路14、15の出力、すなわち変換後の信号TRIMとBIEとはロウレベルに固定される。このときデコーダ16はデフォルト値(たとえば抵抗列の中央のタップ)を選択するようにしておくのがよい。
本実施例ではレベルアップ変換回路14,15はデコーダ16の前(入力側)に置いているが、デコーダ16の後(出力側)に置いてもよい。その場合はデコーダ16の動作電圧は、VDDDとVSSDにされる。しかし、デコーダ16の前(入力側)に置く方がレベルアップ変換回路14,15の数が少なくてすむので望ましい。つまり、信号TRIMがnビットの場合には、上記レベルアップ変換回路14はn個でよいが、上記後段側に設けるようにした場合には、2n 個のように多くなる。
図5には、図3の降圧回路31、32の一実施例の回路図が示されている。VREFDは基準電圧である。ENはイネーブル信号であり、信号レベルはVCCとVSSのような振幅とされ、ハイレベル(VCC)のとき本降圧回路が活性化される。SHORTは、短絡信号であり、信号レベルはVCCとVSSのような振幅とされて、ハイレベル(VCC)のときにMOSFETMN1をオン状態にさせる。この信号SHORTは、上記ENはイネーブル信号のロウレベルにより、上記降圧回路を非活性化としたときに内部電源VDDDを0Vにするときに用いられる。前記図1、図3の実施例では使用しない(常にロウレベル)が、後述の図15の実施例で使用する。VCCQは入出力回路用の電源端子であり、電圧レベルはVCCと同じとされる。VSSQは入出力回路用の接地端子である。
CS1は電流源であり、MOSFETQ6〜Q9から構成されて、イネーブル信号ENがハイレベルのときに、NチャネルMOSFETQ9をオフ状態にし、PチャネルMOSFETQ7とQ8をオン状態にし、ダイオード形態のNチャネルMOSFETQ6に電流を流して,かかるMOSFETQ6と電流ミラー形態にされたMOSFETQ5、Q10を電流源としての動作を行わせる。イネーブル信号ENがロウレベルのときに、NチャネルMOSFETQ9をオン状態にし、PチャネルMOSFETQ7とQ8をオフ状態にする。上記電流遮断を行うとともに、MOSFETQ9のオン状態によりMOSFETQ6及びQ5、Q10のゲートとソースとを短絡してこれらをオフ状態にする。このようにイネーブル信号ENのロウレベルより、次に説明する差増幅器DA1及び出力回路の動作電流を遮断させる。
DA1は差動増幅器であり、Nチャネル型の差動MOSFETQ1とQ2、そのソースと回路の接地端子VSSDとの間に設けられた上記電流源MOSFETQ5、上記MOSFETQ1とQ2のドレインと電源端子VCCとの間に設けられた電流ミラー形態のPチャネルMOSFETQ3とQ4からなるアクティブ負荷回路から構成される。MP1はPチャネル出力MOSFETであり、上記差動増幅器の出力信号がゲートに供給され、ドレイン側に設けられた上記電流源MOSFETQ10とともに出力回路を構成する。MP2はPチャネルMOSFETであり、上記出力MOSFETMP1のゲートとソース間に設けられる。上記MOSFETMP2は、ゲートにイネーブル信号ENが供給されて、かかる信号ENがロウレベルのときに出力MOSFETMP1を強制的にオフ状態(出力ハイインピーダンス状態)にする。
MN1はNチャネルMOSFETであり、ゲートに信号SHORTが供給されて、かかる信号SHORTがハイレベルのとき、VDDDとVSSDを短絡する。つまり、VDDDを強制的にVSSDレベルに引き抜く。ESDは静電破壊保護素子回路であり、ダイオード、保護MOSFET、抵抗R1,R2から成る。VDDD端子は前記平滑容量CDを外付けするために外部端子となるため、上記ESDを設けて静電破壊対策を施しておくのが望ましい。
図6には、図2の降圧回路21の一実施例の回路図が示されている。VREFAは基準電圧である。ENはイネーブル信号であり、信号レベルはVCCとVSSのような振幅とされ、ハイレベル(VCC)のとき本降圧回路が活性化される。BIE2はバーンインイネーブル信号であり、信号レベルはVCCとVSSAにされる。バーンインを実施する方法としては、前記図4で説明した基準電圧を通常よりも高くするという方法のほかに、外部電源と内部電源を直結するという方法もある。すなわち外部電源VCCを直接内部回路に印加するというものである。上記信号BIE2がハイレベルになると、NチャネルMOSFETMN2がオン状態となって、PチャネルMOSFETMP3のゲートをロウレベルにし、電源電圧VCCと出力電圧VDDAが直結される。ENはイネーブル信号であり、信号レベルはVCCとVSSAであり、ハイレベル(VCC)のとき本降圧回路が活性化される。
DA2は差動増幅器であり、前記同様な差動MOSFETQ1、Q2及び電流源MOSFETQ5が用いられる。上記差動MOSFETQ1のドレイン電流はダイオード形態のPチャネルMOSFETQ11及びそれと電流ミラー形態にされたPチャネルMOSFETQ12、上記PチャネルMOSFETQ12のドレイン電流を受けるダイオート形態のNチャネルMOSFETQ13及びそれと電流ミラー形態にされたNチャネルMOSFETQ16を通して出力される。上記差動MOSFETQ2のドレイン電流はダイオード形態のPチャネルMOSFETQ14及びそれと電流ミラー形態にされたPチャネルMOSFETQ15を通して出力される。上記PチャネルMOSFETQ15のドレイン電流と上記NチャネルMOSFETQ16のドレイン電流の差分が出力MOSFETMP3を駆動する。この差動増幅器DA2は、信号ENと信号BIE2を受けるインバータ回路INV2の出力信号を受けるアンド(AND)ゲート回路G1の出力信号が上記MOSFETQ5のゲートに伝えられる。信号ENのハイレベルで信号BIE2がロウレベルでバーンイン状態でないときに活性化される。信号ENのロウレベル又は信号BIE2がハイレベルのときに上記MOSFETQ5がオフ状態により増幅動作が停止させられるともに、PチャネルMOSFETQ17とQ18がオン状態となって、上記電流ミラー回路の動作も停止させられる。
DIV1は分圧回路であり、出力電圧VDDAの1/2の電圧を上記差動増幅器DA2にフィードバックすることにより、出力電圧VDDAは基準電圧VREFAの2倍の電圧になる。RC,CCは位相補償用抵抗と容量である。前記図5に示したようなデジタル用降圧回路は外部に大きな平滑容量が接続されるため、上記のような位相補償は必要ないが、アナログ用の降圧回路は発振防止のため位相補償回路を付加するのがよい。
MP3はPチャネル出力MOSFETであり、負荷回路として前記分圧回路DIV1が設けられる。MP4はPチャネルMOSFETであり、信号ENと信号BIE2を受けるオア(OR)ゲート回路G2の出力信号を受けて、信号ENと信号BIE2が共にロウレベル(論理0)のときにオン状態となって、出力MOSFETMP3のゲートをハイレベルにして出力MOSFETMP3をオフ状態(出力ハイインピーダンス状態)にする。MN2はNチャネルMOSFETであり、信号BIE2がハイレベルのとき、出力MOSFETMP3のゲートをロウレベルにして、出力電圧VDDAを電源電圧VCCのように高くする。
図7には、図3の降圧回路30の一実施例の回路図が示されている。VREFDは基準電圧であり、ENはイネーブル信号であり、信号振幅はVCCとVSSDとされる。信号ENがハイレベルのとき本回路が活性化される。前記図1の実施例では使用しない(常にハイレベルにされる)が、後述の図13の実施例で使用する。SHORTは出力短絡信号であり、信号振幅はVCCとVSSDとされる。内部電圧VDDDを0Vにするときに用いる。前記図1の実施例では使用しない(常にロウレベル)が、後述の図15の実施例で使用する。
CS2は電流源であり、前記図5の電流源CS1と同様な回路素子Q6〜Q9で構成されるが、前記電流源CS1に比べて電流値が小さくなるように設定される。DA3は差動増幅器であり、前記図5と同様な回路素子Q1〜Q5により構成される。MP5はPチャネル出力MOSFETであり、MP6はPチャネルMOSFETであり、信号ENがロウレベルのときにオン状態となり、出力MOSFETMP5のゲートをハイレベルにしてかかる出力MOSFETMP5をオフ状態にして、出力ハイインピーダンス状態とする。MN3はNチャネルMOSFETであり、信号SHORTがハイレベルのときに上記MOSFETMN3がオン状態となり、VDDDとVSSDを短絡する。
図8には、図2の降圧回路20の一実施例の回路図が示されている。VREFAは基準電圧である。DA4は差動増幅器であり、前記同様な差動MOSFETQ1とQ2、電流源MOSFETQ5と電流ミラー回路からなるアクティブ負荷MOSFETQ3、Q4とMOSFETQ21、Q22から構成される。ENはイネーブル信号であり、信号振幅はVCCとVSSAとされる。信号ENがハイレベルのときにMOSFETQ21がオン状態となり、差動増幅器DA4に流れる電流が定電圧VRRに対応してMOSFETQ5で形成される定常的な電流にMOSFETQ22で形成される電流が加わって増加し高速化される。
BIE2は、バーンインイネーブル信号であり、信号振幅はVCCとVSSAとされる。信号BIE2がハイレベルになると、インバータ回路INV3の出力信号がロウレベルとなり、PチャネルMOSFETQ23をオン状態にして差動増幅器DA4が動作停止になる。DIV2は分圧回路であり、出力電圧VDDAをMOSFETQ24とQ25によりVDDA/2の分圧電圧を形成し、差動MOSFETQ2のゲートに帰還して、基準電圧VREFAの2倍の出力電圧VDDAを形成する。MP7はPチャネル出力MOSFETであり、上記分圧回路DIV2が負荷回路を構成する。
図9には、前記図1に示した1チップマイクロコンピュータの一実施例の状態遷移図が示されている。プログラム実行状態はCPUがプログラムを実行している状態である。このプログラム実行状態は、消費電流が大きい。スリープモードはCPUがスリープ(Sleep)命令を実行することによりスリープモードに移行する。このスリープモードでは消費電流が小さい。ソフトウェアスタンバイモードはCPUがスリープ(Sleep)命令を実行することによりソフトウェアスタンバイモードに移行する(スリープモードへの移行とは特定のレジスタの値で区別する)。このソフトウェアスタンバイモードは、消費電流はスリープモードよりもさらに小さい。ハードウェアスタンバイモードは外部信号/STBYがロウレベルになるとハードウェアスタンバイモードに移行する。このハードウェアスタンバイモードでの消費電流はソフトウェアスタンバイモードと同等あるいはそれよりも小さい。リセット状態は外部信号/RESがロウレベルになるとリセット状態に移行する。このリセット状態では内部回路のリセットが行われる。
例外処理状態はプログラム実行状態、スリープモード、あるいはソフトウェアスタンバイモードで割り込みが発生すると(図1のIRQがハイレベルになると)例外処理状態に移行する。また、リセット状態で/RESがハイレベルになる(リセット解除)と例外処理状態に移行する。CPUは例外処理プログラムを実行する。例外処理が終了し、CPUがRTE(Return from Exception)命令を実行するとプログラム実行状態に戻る。
図10には、図1に示したマイクロコンピュータの動作状態に対応した降圧回路の動作状態の説明図が示されている。プログラム実行状態、リセット状態、例外処理状態のそれぞれにおいては、基準電圧発生回路10、アナログ回路用の降圧回路20と21及びデジタル回路用の降圧回路30、31及び32の全回路が動作にされる。スリープモードはデジタル用降圧回路のうち1つの降圧回路32が停止状態にされる。ソフトウェアスタンバイモード、ハードウェアスタンバイモードでは、アナログ用降圧回路のうち降圧回路21、デジタル用降圧回路のうち降圧回路31、32が停止状態にされる。そして、基準電圧発生回路および降圧回路20、30は常時動作にされる。各動作状態での内部回路の消費電流の大小に応じて降圧回路20,21、30〜33を動作/停止させることにより、全体としての降圧回路の消費電流を低減することができる。この降圧回路の停止は、前記のように降圧回路を構成する差動増幅器と出力回路の電流が遮断されるので、電源回路での消費電流が大幅に小さくなる。
図11には、図1の平滑容量CAの一実施例の構成図が示されている。図11(A)には、平面構成が示され、図11(B)には図11(A)のa−a’線での断面構成が示されている。100はP型半導体基板であり、101はnウェルであり、102はpウェルである。103は素子分離用絶縁膜であり、104は、平滑容量CAの一方の電極を構成するn+拡散層であり、105はp+拡散層であり、pウェル102にバイアス電圧を与えるために用いられる。106はポリシリコンであり、平滑容量CAの他方の電極を構成する。107はn+拡散層上コンタクト孔であり、108はp+拡散層上コンタクト孔である。109はポリシリコン上コンタクト孔である。そして、110、111、112はメタル配線層である。
上記メタル配線層のうち、110が平滑容量CAの一方の電極、112が他方の電極である。図には記載されていないが、左右のメタル配線層110は上層配線層を介して接続されている。111は基板を接地するための配線である。本実施例の平滑容量CAの特徴はMOSキャパシタに比べて比較的電圧依存性の小さいキャパシタが得られる。したがって、前記図6の位相補償容量CCとしても用いることができる。
図12には、この発明に用いられるレベルアップ変換回路の一実施例の回路図が示されている。このレベルアップ変換回路は、前記図1のレベルアップ変換回路70、図4のレベルアップ変換回路14、15として用いられる。この実施例のレベルアップ変換回路LCUは、VDDDレベルの入力信号inをVCCレベルの出力信号outに変換する。つまり、VDDDレベルの入力信号inは、NチャネルMOSFETQ34、Q39及びPチャネルMOSFETQ33、Q38のゲートに供給される。また、VDDDレベルのインバータ回路INV4で形成された入力信号inの反転信号は、NチャネルMOSFETQ31、Q37、PチャネルMOSFETQ30、Q36のゲートに供給される。MOSFETQ30とQ31からなるCMOSインバータ回路には、PチャネルMOSFETQ32を通して電源電圧VCCが供給される。同様に、MOSFETQ33とQ34からなるCMOSインバータ回路もPチャネルMOSFETQ35を通して電源電圧VCCが供給される。
MOSFETQ36とQ37からなるCMOSインバータ回路は、上記MOSFETQ30とQ31からなるCMOSインバータ回路の出力電圧が動作電圧として与えられる。MOSFETQ38とQ39からなるCMOSインバータ回路は、上記MOSFETQ33とQ34からなるCMOSインバータ回路の出力電圧が動作電圧として与えられる。そして、上記MOSFETQ36とQ37からなるCMOSインバータ回路の出力信号と、上記MOSFETQ38とQ39からなるCMOSインバータ回路の出力信号とは、交差的に上記PチャネルMOSFETQ35とQ32のゲートに伝えられる。そして、リセット信号/RESがゲート回路G3に入力されて、かかるゲート回路G3を通して出力信号outが形成される。上記ゲート回路G3及びインバータ回路INV5とINV6は、電源電圧VCCで動作させられる。このような出力制御回路を設けることにより、リセット信号/RESがロウレベルのとき出力outはハイレベル固定される。前記図9のように、マイクロコンピュータがリセット状態のときは制御信号をデフォルトの状態に固定することができる。
図13には、この発明に用いられるレベルアップ変換回路の他の一実施例の回路図が示されている。入力信号inは、リセット信号/RESで制御されるNチャネルMOSFETQ44とPチャネルMOSFETQ45からなるCMOSスイッチを通してNチャネルMOSFETQ40のゲートに供給される。また、上記CMOSスイッチ(Q44、Q45)を通した入力信号inがインバータ回路INV8により反転されてNチャネルMOSFETQ41のゲートに供給される。これらNチャネルMOSFETQ40とQ41のドレインと電源電圧VCCとの間には、ゲートとドレインとが交差接続されたPチャネルMOSFETQ42とQ43が設けられる。上記リセット信号/RESは、上記NチャネルMOSFETQ40のゲートと電源電圧VCCとの間に設けられたPチャネルMOSFETQ46のゲートに供給され、インバータ回路INV7によって反転されたリセット信号が上記NチャネルMOSFETQ41のゲートと回路の接地電位との間に設けられたNチャネルMOSFETQ47のゲートに供給される。上記MOSFETQ40のドレイン出力は、インバータ回路INV9を通して出力信号outとして出力される。この実施例でも、リセット信号/RESがロウレベルのとき、入力信号inをレベル変換部への入力を遮断させるとともに、強制的にNチャネルMOSFETQ40をオン状態に、MOSFETQ41をオフ状態にしてインバータ回路INV9を通した出力信号outをハイレベルに固定する。
図14には、この発明に用いられるレベルアップ変換回路の更に他の一実施例の回路図が示されている。入力信号inは、ゲートに低レベル側の電源電圧VDDDが供給されたNチャネルMOSFETQ50のソース及びNチャネルMOSFETQ51のゲートに供給される。これらのMOSFETQ50とQ51のドレインと電源電圧VCCとの間には、ゲートとドレインとが交差接続されたPチャネルMOSFETQ53,Q54が設けられる。上記NチャネルMOSFETQ51のソースと回路の接地電位との間には、リセット信号/RESを受けるNチャネルMOSFETQ52が設けられる。また、上記MOSFETQ51のドレインと電源電圧VCCとの間には、上記リセット信号/RESがゲートに供給されたPチャネルMOSFETQ55が設けられる。上記MOSFETQ51のドレインから得られる出力信号は、インバータ回路INV10を通して出力信号outとして出力される。この実施例でも、リセット信号/RESがロウレベルのとき、MOSFETQ52をオフ状態にして入力信号inのレベル変換動作を停止させ、MOSFETQ55をオン状態にしてインバータ回路INV9を通した出力信号outをロウレベルに固定する。
図15には、この発明に係る半導体集積回路装置の他の一実施例のブロック図が示されている。同図の半導体集積回路装置は、1チップマイクロコンピュータ又はCPUを含むシステムLSIに向けられている。前記図1の実施例との相違点は、スタンバイモード(ソフトウェアスタンバイおよびハードウェアスタンバイ)のときにデジタル回路用の内部電源を一部オフにすることである。VDDNはデジタル回路用の内部電圧であり、33〜36はデジタル回路用の降圧回路であり、デジタル回路50用の電源VDDDとVDDNとを生成する。上記VDDDとVDDNは電圧値は同じであり、たとえば1.5Vのような低電圧とされる。上記降圧回路33〜35の電源電圧は、VCCとVSSDである。この実施例の降圧回路33〜35は、上記内部電圧VDDDをスタンバイモードのとき0Vにする。これに対して内部電圧VDDNはスタンバイモードでも電圧が保持される。
50はデジタル回路であり、次に説明するようなRAM(ランダム・アクセス・メモリ)、ROM(リード・オンリー・メモリ)、レジスタ及び論理回路等からなる。このデジタル回路50は、その機能に応じてVDDDとVSSDまたはVDDNとVSSDが供給される。60は状態制御回路であり、前記図1の実施例と異なり、電源はVDDNとVSSDが用いられる。したがって、耐圧の低い微細デバイスで構成することができる。
80、81はレベルアップ変換回路であり、前記図12ないし図14に示した回路で実現することができる。降圧回路用のイネーブル信号EN1〜EN4、および出力短絡信号SHORTをVDDNレベルからVCCレベルに変換する。90〜92はレベルダウン変換回路であり、VCCレベルの入力信号IRQ、/RES、/STBYをVDDNレベルに変換して、上記状態制御回路60に供給する。SWはスイッチであり、スタンバイモードのときオフ状態、その他のときオン状態にされる。このスイッチSWを設けることにより、平滑容量CDをVDDDとVDDNで兼用することができる。
この実施例においては、(1)デジタル回路用の降圧電源をVDDDとVDDNの2系統設け、動作状態に対応してVDDDをオフ状態にすることにより、VDDDを電源とする回路のリーク電流が流れなくなる。すなわち、降圧回路自体の消費電力だけでなく、リーク電流分の消費電力も低減することができる。CMOS回路は、入力信号が変化しないときには、理論的には消費電流が流れなくなるが、MOSFETの微細化や低しきい値電圧化に伴いオフ状態のときにソース−ドレイン間に流れるリーク電流(サブスレッショルドリーク電流等)やゲートリーク電流が無視できなくなるが、本実施例ではデジタル回路自体での消費電力も低減することができる。(2)状態制御回路60は常時オンの内部電源VDDNで動作させている。これにより、スタンバイモードでも外部からの割込み要求信号IRQ、リセット信号/RES、スタンバイ信号/STBYに対応可能となる。
図16には、図15のデジタル回路用降圧回路33〜36およびデジタル回路50の一実施例のブロック図が示されている。33は待機時用VDDN降圧回路であり、電流供給能力は小く設定されて消費電力も小さくされる。この降圧回路33の具体的構成は、たとえば図7のような回路により構成される。ただし、イネーブル信号ENは電源電圧VCCに接続して、常時動作として使用される。したがって、出力短絡信号SHORT及びそれに関連する回路は省略することができる。34は動作時用VDDN降圧回路であり、電流供給能力は大きく設定されて消費電力も大きくされる。この降圧回路34の具体的構成は、たとえば図5のような回路により構成される。イネーブル信号EN2によって活性化される。出力短絡信号SHORTは不使用(VSSDに接続)される。上記降圧回路33と34の出力端子同士は接続されて、前記内部電圧VDDNを形成する。
35は待機時用VDDD降圧回路であり、電流供給能力は小さく設定されて消費電力も小さくされる。この降圧回路35の具体的構成は、たとえば図7のような回路により構成される。降圧回路33と異なり、イネーブル信号EN3によって活性化される。出力短絡信号SHORTによりVDDDは接地される。36は動作時用VDDD降圧回路であり、電流供給能力が大きく設定されて消費電力も大きくされる。この降圧回路36の具体的構成は、たとえば図5のような回路により構成される。イネーブル信号EN4によって活性化される。出力短絡信号SHORTによりVDDDは接地される。上記降圧回路35と36の出力端子同士は接続されて前記内部電圧VDDDを形成する。そして、上記両出力電圧VDDNとVDDD間は、スイッチSWにより選択的に接続される。
デジタル回路50は、特に制限されないが、CPU51、RAM54及びROM55から構成される。上記CPUは、論理回路52とレジスタ53を含む。上記論理回路52の電源はVDDDとVSSD、上記RAM54及びレジスタ53の電源はVDDNとVSSDが用いられる。これにより、RAM54及びレジスタ53の記憶内容はスタンバイ時でもVDDNによって保持される。記憶内容が失われてもよいレジスタやRAMは、内部電圧VDDDを供給するようにしてもよい。ただし、マイクロコンピュータの動作状態を記憶するためのレジスタやRAMは、上記のように常時供給される内部電圧VDDNでなければならない。ROM55と論理回路52は、内部電圧VDDDとVSSDが用いられる。スタンバイ時には電源が切れるが、ROM55は不揮発メモリなので内容は失われない。論理回路52も、動作状態のときに電源供給すればよいので問題ない。56はデータバスである。
図17には、図15のレベルダウン変換回路90−92の一実施例の回路図が示されている。入力信号inとインバータ回路INV11での反転信号を受けるNチャネルMOSFETQ56とQ57のドレインと電源電圧VDDNとの間に、ゲートとドレインとが交差接続されたPチャネルMOSFETQ58とQ59が設けされる。これにより、VCCレベルの入力信号inがVDDNレベルの出力信号outに変換される。VDDNを電源とするインバータでもよいが、本回路の方がPチャネルMOSFETを耐圧の低い微細デバイスで構成することができる。
図18には、図15に示したマイクロコンピュータの動作状態に対応した降圧回路の動作状態の説明図が示されている。この実施例では、プログラム実行状態、リセット状態、例外処理状態は全降圧回路が動作状態とされる。スリープモードはデジタル用降圧回路のうち消費電流の大きい降圧回路34および36が停止状態にされる。ソフトウェアスタンバイモード、ハードウェアスタンバイモードはアナログ用降圧回路のうち降圧回路21、デジタル用降圧回路のうち降圧回路34、35、36が停止状態にされる。上記降圧回路35、36が停止することによりVDDDはオフ状態(遮断状態)になる。基準電圧発生回路および降圧回路20、33は常時動作である。各動作状態での内部回路の消費電流の大小に応じて降圧回路を動作/停止させ、さらにスタンバイモードでは内部電源を一部オフにすることにより、全体としての消費電流を低減することができる。
図19には、図15に示したマイクロコンピュータの一実施例のチップレイアウト図が示されている。同図には、各回路ブロック等が半導体チップにおける実際の幾何学的な配置に合わせて示されている。1はLSIチップであり、2はボンディングパッドであり、3はI/O領域であり主として入出力回路が配置されている領域である。4はデジタル回路用降圧回路のうち、電流供給能力の大きい回路34、36が配置されている領域である。これらの降圧回路34、36は、コア領域(I/O領域の内部の領域)の大部分を占めるデジタル回路50に電源を供給するため、チップ周囲のI/O領域に分散配置されて、配線インピーダンスの低減を図っている。
5はアナログ回路用降圧回路20、21が配置されている領域であり、アナログ回路40、VCC、VSSAパッドの近傍に配置されている。6はレベルダウン変換回路90−92が配置されている領域であり、信号IRQ、/RES、/STBYパッドの近傍に配置されている。 7は基準電圧発生回路10、降圧回路33、35が配置されている領域であり、基準電圧発生回路10で用いる電源のノイズ防止のため、VCCI、VSSIのパッドの近傍に配置されている。また、図示しないが、前記入出力回路用として、特に出力回路用として専用の電源端子VCCQ及びVSSQが適宜に設けられる。
マイクロコンピュータ又はCPUを含むシステムLSI等のような半導体集積回路装置において、動作モードに対応して各回路ブロックの内部電源をオン/オフでき、スリープモード、スタンバイモードの消費電流を低減できる。かかる構成により、スタイバイやスリープでの消費電力の低減によって、言い換えるならば、リーク電流に影響を受けなくできるからより低電圧化(低しきい値電圧化)、高性能化をすることができる。つまり、マイクロコンピュータ等のスリープモード、スタンバイモードなどの低消費電力モードに対応して、当該モードでは動作しない回路ブロックの内部電源をオフすること及び降圧回路自体もオフすることにより、全体としてリーク電流を大幅に低減することができる。これにより、従来よりもMOSFETのしきい電圧を下げることができ、低電圧で高速な回路が得られるようになる。
以上本発明者によってなされた発明を、前記実施形態に基づき具体的に説明したが、本発明は、前記実施形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能である。例えば前記図1、図15の実施例ではアナログ用の内部電源VDDAは常時電圧を出力しているが、動作モードによりアナログ用の内部電源もオフしてもよい。アナログ回路のリーク電流分の消費電力をさらに削減することができる。降圧回路及びレベル変換回路の具体的構成は種々の実施形態を採ることができる。この発明は、中央処理ユニットCPU又はマイクロプロセッサ等を含む半導体集積回路装置に広く利用することができる。
この発明は、外部電源を降圧する降圧電源回路を備えた半導体装置に広く利用することができる。
1…LSIチップ、2…ボンディングパッド、3…I/O領域、4…デジタル回路用降圧回路領域、5…アナログ回路用降圧回路領域、6…レベル変換回路領域、7…基準電圧発生回路領域、
10…基準電圧発生回路、11…バンドギャップ回路、20,21…アナログ回路用降圧回路、30〜32…デジタル回路用降圧回路、40…アナログ回路、50…デジタル回路、60…状態制御回路、70…レベルアップ変換回路、CD…外付け平滑容量、CA…オンチップ平滑容量、
12…差動増幅器、13…タップ付き抵抗列、14,15…レベルアップ変換回路、16…デコーダ、
CS1,CS2…電流源、DA1〜DA4…差動増幅器、ESD…静電破壊防止素子、DIV1〜DIV2…分圧回路、RC,CC…位相補償回路、
33〜36…デジタル回路用降圧回路、80,81…レベルアップ変換回路、90〜92…レベルダウン変換回路、SW…スイッチ、
100…p型半導体基板、101…nウェル、102…pウェル、103…素子分離用絶縁膜、104…n+拡散層、105…p+拡散層、106…ポリシリコン、107…n+拡散層上コンタクト孔、108…p+拡散層上コンタクト孔、109…ポリシリコン上コンタクト孔、110〜112…メタル配線層、
MP0〜MP7…PチャネルMOSFET、MN1〜MN3…NチャネルMOSFET、Q1〜Q55…MOSFET。
10…基準電圧発生回路、11…バンドギャップ回路、20,21…アナログ回路用降圧回路、30〜32…デジタル回路用降圧回路、40…アナログ回路、50…デジタル回路、60…状態制御回路、70…レベルアップ変換回路、CD…外付け平滑容量、CA…オンチップ平滑容量、
12…差動増幅器、13…タップ付き抵抗列、14,15…レベルアップ変換回路、16…デコーダ、
CS1,CS2…電流源、DA1〜DA4…差動増幅器、ESD…静電破壊防止素子、DIV1〜DIV2…分圧回路、RC,CC…位相補償回路、
33〜36…デジタル回路用降圧回路、80,81…レベルアップ変換回路、90〜92…レベルダウン変換回路、SW…スイッチ、
100…p型半導体基板、101…nウェル、102…pウェル、103…素子分離用絶縁膜、104…n+拡散層、105…p+拡散層、106…ポリシリコン、107…n+拡散層上コンタクト孔、108…p+拡散層上コンタクト孔、109…ポリシリコン上コンタクト孔、110〜112…メタル配線層、
MP0〜MP7…PチャネルMOSFET、MN1〜MN3…NチャネルMOSFET、Q1〜Q55…MOSFET。
Claims (7)
- 外部端子と、
上記外部端子から供給された外部電源電圧を受けて上記外部電源電圧より低い第1内部電圧を第1出力端子から出力する第1降圧回路と、
上記外部電源電圧を受けて上記外部電源電圧より低い第2内部電圧を第2出力端子から出力する第1モードと、上記第2出力端子から上記第1及び第2内部電圧より低い第3内部電圧を出力する第2モードとが切替えられる第2降圧回路と、
上記第1出力端子に接続され、低位電源電圧として接地電圧が供給される第1スタティック型RAMを含む第1内部回路と、
上記第2出力端子に接続され、低位電源電圧として上記接地電圧が供給される第2スタティック型RAMを含む第2内部回路とを備え、
スタンバイ時に、上記第2降圧回路は上記第2モードに制御され、上記第1内部回路の高位電源電圧として上記第1降圧回路から上記第1内部電圧が供給されて上記第1スタティック型RAMの記憶内容は保持され、上記第2内部回路の高位電源電圧として上記第2降圧回路から上記第3内部電圧が供給されて上記第2スタティック型RAMの記憶内容は消失され、
上記スタンバイ時は、上記第1降圧回路、上記第2降圧回路の一方または両方の電流供給能力が、通常動作時にくらべ、低く制御されることを特徴とする半導体装置。 - 請求項1に記載の半導体装置において、
通常動作時に、上記第2降圧回路は上記第1モードに制御され、上記第1内部回路の高位電源電圧として上記第1降圧回路から上記第1内部電圧が供給されて上記第1スタティック型RAMの記憶内容は保持され、上記第2内部回路の高位電源電圧として上記第2降圧回路から上記第2内部電圧が供給されて上記第2スタティック型RAMの記憶内容は保持されることを特徴とする半導体装置。 - 請求項1に記載の半導体装置において、
上記第3内部電圧は上記接地電圧であることを特徴とする半導体装置。 - 請求項1又は2に記載の半導体装置において、
前記第1降圧回路は、
上記第1出力端子に接続され、上記外部電源電圧を受けて上記第1内部電圧を第3出力端子から出力する第3モードと、上記第3出力端子をハイインピーダンス状態にする第4モードとが切替えられる第3降圧回路をさらに備え、
上記通常動作時に、上記第3降圧回路は上記第3モードに制御され、上記第1内部回路の高位電源電圧として上記第1及び第3降圧回路から上記第1内部電圧が供給され、上記第2内部回路の高位電源電圧として上記第2降圧回路から上記第2内部電圧が供給され、 上記スタインバイ時に、上記第3降圧回路は上記第4モードに制御され、上記第1内部回路の高位電源電圧として上記第1降圧回路から上記第1内部電圧が供給され、上記第2内部回路の高位電源電圧として上記第2降圧回路から上記第3内部電圧が供給されることを特徴とする半導体装置。 - 請求項1に記載の半導体装置において、
前記第2降圧回路は、
上記第2出力端子に接続され、上記外部電源電圧を受けて第4出力端子から上記第2内部電圧を出力する第5モードと、上記第4出力端子をハイインピーダンス状態にする第6モードとが切替られる第4降圧回路をさらに備え、
上記通常動作時に、上記第4降圧回路は上記第5モードに制御され、上記第1内部回路の高位電源電圧には上記第1降圧回路から上記第1内部電圧が供給され、上記第2内部回路の高位電源電圧には上記第2及び第4降圧回路から上記第2内部電圧が供給され、
上記スタンバイ時に、上記第4降圧回路は上記第6モードに制御され、上記第1内部回路の高位電源電圧には上記第1降圧回路から上記第1内部電圧が供給され、上記第2内部回路の高位電源電圧には上記第2降圧回路から上記第3内部電圧が供給されることを特徴とする半導体装置。 - 請求項1に記載の半導体装置において、
前記第2降圧回路は、
上記第2出力端子に接続され、上記外部電源電圧を受けて第4出力端子から上記第2内部電圧を出力する第5モードと、上記第4出力端子から上記第3内部電圧を出力する第6モードとが切替られる第4降圧回路をさらに備え、
上記通常動作時に、上記第4降圧回路は上記第5モードに制御され、上記第1内部回路の高位電源電圧には上記第1降圧回路から上記第1内部電圧が供給され、上記第2内部回路の高位電源電圧には上記第2及び第4降圧回路から上記第2内部電圧が供給され、
上記スタンバイ時に、上記第4降圧回路は上記第6モードに制御され、上記第1内部回路の高位電源電圧には上記第1降圧回路から上記第1内部電圧が供給され、上記第2内部回路の高位電源電圧には上記第2及び第4降圧回路から上記第3内部電圧が供給されることを特徴とする半導体装置。 - 請求項1に記載の半導体装置において、
上記第2内部回路は、不揮発性メモリ及び論理回路を含むことを特徴とする半導体装置。
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