JP4549711B2 - 半導体回路装置 - Google Patents

Description

本発明は半導体回路装置に関し、特に、待機モードと稼動モードを備える半導体回路装置に関する。

半導体技術の進歩、製品の多様化・高機能化に従い、半導体集積回路に対する、高速化、高機能化、大規模化、そして低消費電力化の要求がますます強くなってきている。このような要求に応えるため、一つの半導体チップの中に、異なる機能を備える複数の回路ブロックが形成されたシステム・オン・チップ（ＳｏＣ）構造の半導体チップが広く利用されている。また、低消費電力化の要求に応える技術として、動作モードとして複数のモードを備える電子機器もしくは半導体回路チップが提案されている。このような電子機器は、非通常動作時に一部の回路動作を停止させる待機モードを備え、待機時における消費電力を低減することができる。

上記のように待機モードを備える電子機器の典型的な例の一つは、携帯電話やＰＤＡ（Personal Digital Assistance）などのようにユーザが携帯する携帯端末である。携帯端末においては電源としてバッテリが使用され、さらに、長時間の使用が要求されるため、半導体回路チップには消費電力の削減が強く要求されている。また、最近の携帯電話の高機能化に伴い、半導体回路チップの高機能、高速動作が強く要求されている。

携帯電話の場合、着信に待機するために常時動作している必要があるが、その回路全てが常時動作している必要はない。待機時には必要な回路のみ動作させることにより省電力化を実現することができる。また、回路動作を高速化する一つの方法は、トランジスタの駆動電圧を上昇させることであるが、単純に駆動電圧を上昇させると消費電力が増大する。そこで、駆動電圧を低下させるとともにデバイスのゲート酸化膜をより薄くすることによって、消費電力を低減しながら、オン電流を増加させることで高速動作も実現する技術が知られている。

図１０は、複数の回路ブロックを備え、動作モードとして待機モードを備える従来の半導体回路装置の概略構成を示すブロック図である。半導体回路装置は、同一チップ上に第１回路ブロック１００１、第２回路ブロック１００２そして、Ｉ／Ｏ回路部１００３を備えている。第１及び第２回路ブロック１００１、１００２のそれぞれは、プロセッサ、メモリ、アナログ回路部そしてロジック回路部を備えている。また、各回路ブロック１００１〜１００３は、インターフェース制御回路を備えている。

図１１は、稼動モードと待機モードにおける電源電位を示している。Ｖｄｄ1、Ｖｄｄ２、Ｖｄｄ3のそれぞれは、第１回路ブロック１００１、第２回路ブロック１００２そして、Ｉ／Ｏ回路部１００３の各電源電位に相当する。通常の稼動モードから待機モードへ移行する場合、第２の回路ブロック１００２への電源供給は停止され、第１の回路ブロック１００１とＩ／Ｏ回路部１００３のみが動作する。第１の回路ブロックは稼動モードへの移行を制御する回路や、稼動モードへの復帰に必要なデータを記憶するメモリが含まれている。

また、上記の半導体回路装置において、各回路ブロックにおけるデバイスのゲート酸化膜厚が異なる値に設定することができる。具体的には、以下のような関係となる。
Ｉ／Ｏ回路部＞第１回路ブロック＞第２回路ブロック
稼動時に動作する第２回路ブロックのゲート酸化膜を薄くすることによって、その回路ブロックの高速動作を実現することができる。また、待機モードにおいて動作する第１回路ブロック１００１とＩ／Ｏ回路部１００３のゲート酸化膜を厚く形成することによって、これらのリーク電流を低減することができ、待機モードにおける消費電力を低減することが可能となる。尚、上記のような構成を有する半導体回路装置が、例えば特許文献１に開示されている。また、同様に、回路ブロックによってゲート酸化膜厚を変化させることについて、例えば特許文献２に開示されている。

特開２００３−１８８３５１号公報 特開２００１−１５６２６０号公報

上記構成によれば、待機モードを備えることによって消費電力を低減することができる。しかし、上記の半導体回路装置における待機モードへの移行においては、第２の回路ブロック１００２への電源供給を停止するために、第２の回路ブロック１００２から他の回路ブロックへの入力信号を固定し、第２の回路ブロック１００２へ入力される他の回路ブロックの出力信号をＧＮＤに固定もしくは切り離す必要がある。このため、インターフェース制御回路が必要となると同時に、第２回路ブロック１００２への電源供給を停止するためのシーケンスが必要となる。

また、待機モードから稼動モードへ復帰し、第２の回路ブロック１００２へ電源供給を再開する場合、各ノードのレベル（ＨｉｇｈかＬｏｗか）が確定していないことから、通常の電源立ち上げのシーケンスが必要とされる。このため、動作モード切り替えのための回路構成、シーケンスが複雑になると同時に、待機モードから稼動モードへの移行に多くの時間が必要とされる。あるいは、ゲート酸化膜の厚みのみを変化させてリーク電流の制御を行う場合、動作時の動作性能と待機モードにおけるリーク電流の低減とを必ずしも両立することができない。

本発明は上記のような事情を背景としてなされたものであって、本発明の一つの目的は、待機モードから稼動モードへの移行を高速化することである。本発明の他の目的は、稼動モードにおける動作性能の低下を抑制し、待機モードにおけるリーク電流を低減することである。本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述及び添付図面から明らかになるだろう。

以下に課題を解決するための手段を開示する。本項目において、いくつかの構成要素は、実施の形態において説明された構成要素と対応付けられている。しかし、この対応付けは発明の理解の容易のためになされたものであって、各要素は実施の形態の対応要素にのみ限定されるものでない。

本発明の第１の態様は、稼動モードと待機モードとを含む複数の動作モードを備える半導体回路装置であって、メモリと、稼動モードにおいて動作し待機モードにおいて停止する処理回路部と、を含む回路ブロックと、稼動モードにおいて、前記メモリと前記処理回路部とが動作するレベルの電源電圧を前記回路ブロックへ供給し、待機モードにおいて、前記稼動モードの電源電圧よりも低く、前記メモリが記憶しているデータを保持するレベルの電源電圧を前記回路ブロックへ供給する電源制御回路部と、前記メモリが記憶データを保持することができる電源電圧を決定する、電源電圧決定回路部（例えば、メモリ・セル・レベル判定回路８０１）とを備え、電源電圧決定回路部は、前記メモリと同様の構成を有するレプリカセルと、前記レプリカセルの出力と比較されるリファレンスレベルを出力するリファレンス回路と、前記レプリカセルの出力と前記リファレンスレベルを比較し判定信号を出力する比較回路とを有し、前記電源制御回路部は、前記比較回路の前記判定信号に応じたレベルの電源電圧を、待機モードにおいて前記回路ブロックに供給するものである。待機モードにおいて、メモリが記憶しているデータを保持するレベルの電源電圧を供給するので、待機モードから稼動モードへの移行を高速に行うことができる。

第２のメモリと、稼動モードにおいて動作し待機モードにおいて停止する第２の処理回路部とを含み、前記回路ブロックと同一の半導体回路チップ上に形成された第２の回路ブロックをさらに備え、前記電源制御回路部は、稼動モードにおいて、前記第２のメモリと前記第２の処理回路部とが動作するレベルの電源電圧を前記回路ブロックへ供給し、待機モードにおいて、前記稼動モードの電源電圧よりも低く、前記第２のメモリが記憶しているデータを保持するレベルの電源電圧を前記第２の回路ブロックへ供給することが好ましい。これにより、複数の異なる回路ブロックについて待機モードから稼動モードへの移行を高速に行うことができる。

前記回路ブロックと前記第２の回路ブロックとは、同一の電源経路から電源電圧が供給されることが好ましい。これによって、回路の電源構造と各回路ブロックの電源制御を簡易化することができる。

前記回路ブロックに含まれる第１トランジスタのゲート酸化膜厚は、前記第２回路ブロックに含まれる第２トランジスタのゲート酸化膜厚よりも薄いことが好ましい。さらに、前記待機モードにおいて、前記回路ブロックへ供給される電源電圧よりも前記第２の回路ブロックへ供給される電源電圧が小さいことが好ましい。これによって、動作性能を維持し消費電力を低減することができる。

前記待機モードにおいて、前記稼動モードとは異なる基板電位が前記回路ブロックに供給されることが好ましい。さらに、前記回路ブロックはＰ型基板上に形成され、前記待機モードにおいて、前記基板電位は前記稼動モードよりも低い値に設定されることが好ましい。基板電位を制御することで、待機モードのリーク電流を低減することができる。

前記電源制御回路部は、予め設定されたレベルの電源電圧を、待機モードにおいて前記回路ブロックに供給することが好ましい。あるいは、前記レプリカセルの出力が前記リファレンスレベルより小さくなったことを示す判定信号が出力されたことに応答し、前記電源制御回路部は、待機モードの電源電位をその出力電位として前記回路ブロックに供給することが好ましい。さらに、電源電圧決定回路部は、前記回路ブロックと同一の半導体回路チップ内に形成されていることが好ましい。さらにまた、前記レプリカセルは、前記メモリより若干性能が劣るように設定されていることが好ましい。これによって、回路ブロックごと、回路チップごとに最適な電圧を決定することができる。

本発明によれば、待機モードから稼動モードへの移行を高速化することができる。

以下に、本発明を適用可能な実施の形態が説明される。以下の説明は、本発明の実施形態を説明するものであり、本発明が以下の実施形態に限定されるものではない。説明の明確化のため、以下の記載及び図面は、適宜、省略及び簡略化がなされている。又、当業者であれば、以下の実施形態の各要素を、本発明の範囲において容易に変更、追加、変換することが可能である。尚、各図面において、同一要素には同一の符号が付されており、説明の明確化のため、必要に応じて重複説明は省略されている。

実施の形態１．
図１は、本形態における半導体回路装置１００の概略構成を示すブロック図である。図１において、１０１は一つの半導体回路チップ、１０２は半導体回路チップ１０１に電源電圧（高電位（Ｖｄｄ）と低電位（Ｖｓｓ）の電源電位）を供給する電圧レギュレータ、１０３は半導体回路チップ１０１と電圧レギュレータ１０２を制御するコントロール・プロセッサである。本例においては、電圧レギュレータ１０２とコントロール・プロセッサ１０３は、半導体回路チップ１０１の外部（異なるチップ）に形成されている。

半導体回路チップ１０１は、第１の回路ブロック１１０、第２の回路ブロック１２０及び外部回路との間で各データの入出力を行うインターフェース回路であるＩ／Ｏ回路部１３０とを備えている。第１及び第２の回路ブロック１１０、１２０は、Ｉ／Ｏ回路部１３０を介して外部回路部との間でデータの授受を行う。さらに、第１の回路ブロック１１０は、メモリ１１１、プロセッサ１１２、ロジック回路部１１３及びアナログ回路部１１４を備えている。同様に、第２の回路ブロック１２０は、メモリ１２１、プロセッサ１２２、ロジック回路部１２３及びアナログ回路部１２４を備えている。

半導体回路チップ１０１において、第１の回路ブロック１１０、第２の回路ブロック１２０及びＩ／Ｏ回路部１３０のそれぞれは、異なる電源系に属しており、分離された電源供給経路から電源が供給される。各回路ブロック１１０、１２０、１３０には独立に制御された電源電位が供給される。各電源電位値は、異なる、あるいは同一であることができる。典型的には、Ｉ／Ｏ回路部１３０は他の回路ブロックよりも高電圧によって動作する。

半導体回路装置１００は、動作モードとして、待機モードと稼動モードの２つのモードを備えている。待機モードと稼動モードとは、予め定められた条件に従って自由に切替えられる。待機モードにおいては、所定の回路動作が停止されるため、消費電力を低減することができる。待機モードと稼動モードを備える典型的な半導体回路装置の一つは、携帯電話やＰＤＡ（Personal Digital Assistance）など携帯端末で使用される。

例えば、携帯電話の一部において上記半導体回路装置１００が利用された場合、発信時や着信時には稼動モードにおいて動作する。それ以外の場合において、半導体回路装置１００は待機モードにセットされ、不要な回路動作を停止することによって消費電力を低減する。一方、待機モードにあるときに着信があると、半導体回路装置１００は着信に応答して待機モードから稼動モードに即座に移行する。尚、本発明は、携帯端末の他、稼動モードと待機モードを備える様々な回路装置に適用することができることはいうまでもない。

本形態における半導体回路装置１００は、待機モードにおいて、メモリがデータ保持可能なレベルの電源電圧を供給する。これによって、待機モードから稼動モードへの移行を高速に行うことが可能となる。具体的には、稼動モードから待機モードに移行すると、待機モードにある半導体回路チップ１０１において、第１の回路ブロック１１０及び第２の回路ブロック１２０へ供給される電源電圧が低下される。Ｉ／Ｏ回路部１３０への電源電圧は、設計によって適切に設定することができる。例えば、動作モードに関わりなくＩ／Ｏ回路部１３０を常時駆動する、あるいは、消費電力低下のため電源供給を停止することも可能である。

第１の回路ブロック１１０及び第２の回路ブロック１２０へ供給される高電源電位は、メモリ１１１、１２１がデータ保持可能なレベルに維持される。消費電力低減の観点からは、メモリ１１１、１２１がデータ保持可能な最も低いレベルまで下げることが好ましい。動作速度、消費電力の観点から、メモリ１１１、１２１はＳＲＡＭが利用される。待機モードにおいて、第１の回路ブロック１１０及び第２の回路ブロック１２０のメモリ１１１、１２１以外の他の回路部は、動作停止している。具体的には、プロセッサ１１２、１２２、ロジック回路部１１３、１２３及びアナログ回路部１１４、１２４の各回路部は動作停止している。

図２は、稼動モード及び待機モードにおける電源電位の変化を示すタイミング・チャートである。図２を参照して、動作モードの切り替え動作について説明する。図２の例においては、Ｉ／Ｏ回路部１３０は待機モード、稼動モードに関わらず常時動作している。また、第１の回路ブロック１１０の電源電位Ｖｄｄ1が第２の回路ブロック１２０Ｖｄｄ2の電源電位よりも高い場合が例示されている。各電位の関係は、Ｖｄｄ2＜Ｖｄｄ1＜Ｖｄｄ3となっている。

稼動モードにおいて、電圧レギュレータ１０２は、第１の回路ブロック１１０、第２の回路ブロック１２０及びＩ／Ｏ回路部１３０のそれぞれに、Ｖｄｄ1、Ｖｄｄ2及びＶｄｄ3の各電源電位を供給している。待機モードへ移行する予め定められた条件が満たされると、コントロール・プロセッサ１０３は、半導体回路チップ１０１と電圧レギュレータ１０２に、待機モードへ移行する制御信号を送信する。

コントロール・プロセッサ１０３は、待機モードと稼動モードにおける各電源電位を特定するデータを予め記憶しており、電圧レギュレータ１０２への制御信号にこの各電源電位を特定するリファレンス・レベルが含まれている。電圧レギュレータ１０２は、コントロール・プロセッサ１０３によって設定されたリファレンス・レベルに応じて、各電源電位を生成し、供給する。電圧レギュレータ１０２は、待機モードにおいては、電源電位Ｖｄｄ1、Ｖｄｄ2を低下させる。Ｉ／Ｏ回路部１３０への電源電位Ｖｄｄ3は維持される。待機モードにおいても、Ｖｄｄ2＜Ｖｄｄ1の関係となる。

携帯電話における着信など、稼動モードへ移行する予め定められた条件が満たされると、コントロール・プロセッサ１０３は、半導体回路チップ１０１と電圧レギュレータ１０２に、待機モードから稼動モードへ移行する制御信号を送信する。電圧レギュレータ１０２は、コントロール・プロセッサ１０３によって設定されたリファレンス・レベルに応じて、第１及び第２の回路ブロック１１０、１２０への電源電位Ｖｄｄ1、Ｖｄｄ2を通常動作のための電位へ引き上げる。

図２に示すように、待機モードにおいて、第１及び第２の回路ブロック１１０、１２０の電源電位Ｖｄｄ１、Ｖｄｄ２はゼロ（供給停止）になることなく、一定の電位が供給されている（例えば、稼動モード１．２Ｖに対して、待機モード０．６Ｖなど）。この電源電位によってメモリ１１１、１２１の記憶データは保持される。このため、各回路部のノードの電位はＨｉｇｈまたはＬｏｗに確定している。従って、稼動モードと待機モードの切り替えのために、回路部間の入出力データを確定するためのインターフェース制御回路が必要とされない。これによって、回路規模を低減することができる。

また、各回路部のノードの電位はＨｉｇｈまたはＬｏｗに確定しているため、待機モードから稼動モードへの移行において、従来の電源供給を停止する回路で必要とされたノードの電位確定のためのシーケンスが必要とされない。このため、待機モードから稼動モードに高速に移行することができる。具体的には、本形態の動作モード制御によって、移行時間を、従来の数十μｓから数十ｎｓまで短縮することが可能である。

尚、上記例においては、電圧レギュレータ１０２は半導体回路チップ１０１の外部（別チップ）に形成されているが、図３に示すように、電圧レギュレータ１０２を半導体回路チップ１０１の内部に形成することも可能である。待機モードと稼動モードの切り替えにおいて、コントロール・プロセッサ１０３によって設定されるリファレンス・レベルに応じて、電圧レギュレータ１０２が各回路部への電源電位を生成し、供給電位を変化させる。

実施の形態２．
モード切り替えにおいて、上記のように待機モードから稼動モードへの高速な移行が重要である他、待機モードにおけるリーク電流を低減し、消費電力を低減することは重要である。リーク電流として、サブスレッショルド・リーク電流とゲート・リーク電流が知られている。ＭＯＳトランジスタの閾値電圧を小さい値に設定すると、ＭＯＳトランジスタを完全にＯＦＦすることができずに、多くのサブスレッショルド・リーク電流が流れる。一方、ＭＯＳトランジスタのゲート酸化膜が薄くなると、ゲート絶縁膜を通過してトンネル・リーク電流が流れる。トンネル・リーク電流はゲートからソース／ドレインへ、あるいはソース/ドレインからゲートへ流れる。

高速動作を可能とすると同時に、リーク電流を低減するため、ゲート酸化膜厚を適切に設定することが重要である。ゲート酸化膜厚を薄くすることによって動作性能を上げることができるが、リーク電流が増加する。一方、ゲート酸化膜厚を厚くすることによってリーク電流を小さくすることができるが、動作性能が低下する。そこで、高速動作が必要とされる回路ブロックのゲート酸化膜厚を相対的に薄く設定し、相対的に高速動作が必要とされない回路ブロックのゲート酸化膜厚を厚く設定する。このように、回路ブロックに応じて異なるゲート酸化膜厚を設定することで、動作性能の維持とリーク電流の低減を図ることができる。

図１に示された半導体回路装置１００において、各回路ブロック１１０、１２０、１３０に含まれるトランジスタの酸化膜厚が、それぞれ異なる値に設定される。具体的には、各回路ブロック１１０、１２０、１３０のゲート酸化膜厚の関係は、以下のように設定される。
Ｉ／Ｏ回路部１３０＞第１回路ブロック１１０＞第２回路ブロック１２０

このゲート酸化膜厚の関係において、リーク電流（サブスレッショルド・リーク電流とゲート・リーク電流の和）の関係は、
Ｉ／Ｏ回路部１３０＜第１回路ブロック１１０＜第２回路ブロック１２０
となる。

各回路ブロックの電源電位は、図２を参照して説明された通りであり、各電位の関係は、Ｖｄｄ2＜Ｖｄｄ1＜Ｖｄｄ3となる。ゲート酸化膜が薄い第２の回路ブロック１２０は、稼動モード及び待機モードにおいて、低い電源電位が供給される。本半導体回路装置１００は、待機モードにおいて電源電位Ｖｄｄ1、Ｖｄｄ2が所定レベル、つまりメモリがデータを保持できる最低レベルまで低下される。電源電位が低下されることによって、ゲート・リーク電流は指数関数的に低下する。また、サブスレッショルド・リーク電流は電源電位にほぼ比例して低下する。

従って、例えば、トランジスタのＯＮ電流を増加し、稼動モードにおける動作性能を向上させるために、第１回路ブロック１１０のゲート酸化膜厚をより薄く設定することも可能である。待機モードを備え、回路ブロックに応じてゲート酸化膜厚を設定することによって、動作時の動作性能の向上（維持）と、リーク電流の低減による消費電力の低減の関係を、設計によって適切に設定することができる。

ここで、上記の例においては、第１の回路ブロック１１０と第２の回路ブロック１２０とは、異なる電源系に属し、別の電源供給路によって電源が供給されている。この２つの回路ブロック１１０、１２０の電源供給路を共通化し、第１及び第２の回路ブロック１１０、１２０の電源制御を共通して行うことができる。この場合、図４のタイミング・チャートに示すように、電源電位Ｖｄｄ1と電源電位Ｖｄｄ2とは等しい値となる。その他の点は、実施の形態１と同様である。このような構成を採用することによって、回路の電源構造と各回路ブロックの電源制御を簡易化することができる。

実施の形態３．
待機モードにおけるリーク電流を低減するため、基板電位を制御することは好ましい態様の一つである。図５は、本形態における半導体回路装置の概略構成を示すブロック図である。図５において、５０１は基板バイアス電位を供給する基板バイアス回路である。基板バイアス回路５０１は、半導体回路チップ１０１の外部に形成され、図５においては、電圧レギュレータ１０２と同一のチップ上に形成されている。その他の点は図１に示された構成と同一であり、重複する説明は層略される。

Ｐ型基板を例として説明すれば、動作時における基板電位は通常グランドに設定される。基板電位をマイナス方向に低下させると、トランジスタの閾値電圧が増加する。一方、基板電位をプラス方向に上昇させると、トランジスタの閾値電圧が減少する。トランジスタの閾値電圧が上昇することによって、サブスレッショルド・リーク電流が低下する。一方、トランジスタの閾値電圧の低下に従い電源電圧を低下することによって、ゲート・リーク電流を減少させることができる。

従って、閾値電圧は、各半導体回路装置に応じて、サブスレッショルド・リーク電流とゲート・リーク電流の総和が最小となるように、最適に制御することが好ましい。サブスレッショルド・リーク電流が支配的な半導体回路装置においては、待機モードにおいて基板電位をマイナス方向に低下させる。これによって、待機モードにおけるリーク電流を効果的に低減することができる。一方、ゲート・リーク電流が支配的な半導体回路装置においては、待機モードにおいて基板電位をプラス方向に上昇させ、電源電位をさらに低下させる。これによって、待機モードにおけるリーク電流を効果的に低減することができる。

稼動モードにおいては、基板電位は回路動作に適切な値に設定されるため、各回路ブロック１１０、１２０の動作性能に悪影響を及ぼすことがない。このように、待機モードによる低電圧化と基板バイアス制御を併用することによって、回路ブロックの動作性能を低下させることなく、消費電力（リーク電流によるものを含む）を効果的に低減することが可能となる。

図６は、稼動モード及び待機モードにおける電源電位の変化を示すタイミング・チャートである。図６を参照して、動作モードの切り替え動作について説明する。図６の例においては、Ｉ／Ｏ回路部１３０は待機モード、稼動モードに関わらず常時動作している。また、第１の回路ブロック１１０と第2の回路ブロックは同一の経路から電源供給されており、電源電位Ｖｄｄ1とＶｄｄ2が同一である例が示されている。尚、Ｖｄｄ2＝Ｖｄｄ1＜Ｖｄｄ3となっている。

稼動モードにおいて、電圧レギュレータ１０２は、第１の回路ブロック１１０、第２の回路ブロック１２０及びＩ／Ｏ回路部１３０のそれぞれに、Ｖｄｄ1、Ｖｄｄ2及びＶｄｄ3の各電源電位を供給している。また、基板バイアス回路５０１は、基板電位をグランドにセットする。待機モードへ移行する予め定められた条件が満たされると、コントロール・プロセッサ１０３は、半導体回路チップ１０１、電圧レギュレータ１０２及び基板バイアス回路５０１に、待機モードへ移行する制御信号を送信する。

コントロール・プロセッサ１０３は、待機モードと稼動モードにおける各回路ブロックの電源電位及び基板電位を特定するデータを予め取得しており、電圧レギュレータ１０２及び基板バイアス回路５０１への制御信号に、各電位を特定するリファレンス・レベルが含まれている。電圧レギュレータ１０２は、コントロール・プロセッサ１０３によって設定されたリファレンス・レベルに応じて、各電源電位を生成し、供給する。

また、基板バイアス回路５０１は、コントロール・プロセッサ１０３によって設定されたリファレンス・レベルに応じて基板電位を生成し、供給する。電圧レギュレータ１０２は、待機モードにおいては、電源電位Ｖｄｄ1、Ｖｄｄ2を低下させる。Ｉ／Ｏ回路部１３０への電源電位Ｖｄｄ3は維持される。電源電位Ｖｄｄ1、Ｖｄｄ2は、実施の形態１と同様に、メモリがデータを保持することができる最低電位にセットされる。基板バイアス回路５０１は、基板電位を待機モードにおいて低下させる。尚、上記のように、基板電位は設計によって、待機モードにおいて増加もしくは減少される。

稼動モードへ移行する予め定められた条件が満たされると、コントロール・プロセッサ１０３は、半導体回路チップ１０１、電圧レギュレータ１０２及び基板バイアス回路５０１に、待機モードから稼動モードへ移行する制御信号を送信する。電圧レギュレータ１０２は、コントロール・プロセッサ１０３によって設定されたリファレンス・レベルに応じて、第１及び第２の回路ブロック１１０、１２０への電源電位Ｖｄｄ1、Ｖｄｄ2を通常動作のための電位へ引き上げる。基板バイアス回路５０１も、コントロール・プロセッサ１０３によって設定されたリファレンス・レベルに応じて、基板電位をグランド電位に引き上げる。

尚、上記例においては、基板バイアス回路５０１が半導体回路チップ１０１の外部に形成されていたが、図７（ａ）に示すように、基板バイアス回路５０１を半導体回路チップ１０１内部に形成すること、あるいは、図７（ｂ）に示すように、電圧レギュレータ１０２と基板バイアス回路５０１を半導体回路チップ１０１内部に形成することも可能である。

実施の形態４．
上記例においては、コントロール・プロセッサ１０３が予め設定、記憶されたリファレンス・レベルを電圧レギュレータ１０２もしくは基板バイアス回路５０１にセットすることによって、電源電位、基板電位が制御される。本形態においては、半導体回路チップ１０１内においてメモリのデータ保持のために必要な電位レベルが決定され、その値に従って電源電位が制御される。

図８は、本形態における半導体回路装置８００の概略構成を示すブロック図である。８０１は、半導体回路チップ１０１内に形成されたメモリ・セル・レベル判定回路である。メモリ・セル・レベル判定回路８０１は、半導体回路チップ１０１内におけるメモリ１１１、１２１のそれぞれが、データを保持するために必要とする電源電位レベルを決定することができる。電圧レギュレータ１０２は、メモリ・セル・レベル判定回路８０１による判定結果に応じて、待機モードにおける電源電位を出力する。その他の構成は実施の形態１に説明された構成と同様であり、重複する説明は必要ない範囲で省略される。

図９は、メモリ・セル・レベル判定回路８０１の一部構成を示すブロック図である。図９は、メモリ・セル・レベル判定回路８０１において、第１の回路ブロック１１０に含まれるメモリ１１１の電位レベルを決定するための構成を示している。メモリ・セル・レベル判定回路８０１は、レプリカ・セル９０１、リファレンス回路９０２及び比較回路９０３を備えている。

レプリカ・セル９０１は、メモリ１１１のセルと同一の回路構成（ＳＲＡＭであればフリップ・フロップを含む構成）を備える。また、レプリカ・セル９０１は、メモリ１１１のセル特性よりも、僅かに特性が悪いものであることが好ましい。これによって、メモリ１１１のセルのデータ保持に必要な電源電位レベルを確実に決定することができる。

リファレンス回路９０２は、レプリカ・セル９０１の出力と比較されるリファレンス・レベル（電位レベル）を出力する。リファレンス・レベルは、通常の電源電位におけるレプリカ・セル９０１のＨｉｇｈ出力よりも小さい値に設定される。具体的な値については、設定によって予め設定することができる。レプリカ・セル９０１にはメモリ１１０と同一の電源電位が供給され、電源電位に応じてその出力が変化する。リファレンス回路９０２からのレファレンス・レベルとレプリカ・セル９０１出力を比較することによって、レプリカ・セル９０１出力のＨｉｇｈ／Ｌｏｗを判別できる、つまり、データ保持可能な電源電位レベルであるか否かを決定することができる。

比較回路９０３は、リファレンス回路９０２からのリファレンス・レベルとレプリカ・セル９０１出力を比較し、判定信号を出力する。レプリカ・セル９０１のＨｉｇｈ出力が、リファレンス回路９０２回路が出力するリファレンス・レベルよりも大きい場合、レプリカ・セル９０１出力のＨｉｇｈ／Ｌｏｗを判別することができ、電源電位がメモリ１１０のデータ保持のために十分な大きさであると判定し、それを示す判定信号を出力する。

レプリカ・セル９０１のＨｉｇｈ出力がリファレンス・レベルよりも小さい場合、レプリカ・セル９０１出力のＨｉｇｈ／Ｌｏｗを判別することができず、電源電位がメモリ１１０のデータ保持のために不十分な大きさであると判定し、それを示す判定信号を出力する。電圧レギュレータ１０２は、メモリ・セル・レベル判定回路８０１からの判定信号に応じて、待機モードにおける電源電位を制御する。

稼動モードから待機モードへの移行動作について説明する。待機モードへの移行において、電圧レギュレータ１０２はコントロール・プロセッサ１０３からの制御信号に応じて、出力電源電位レベルを低下させる。メモリ・セル・レベル判定回路８０１は、変化する（低下）する電源電位レベルに応答して判定処理を実行する。判定処理は、上記のように、各電源電位においてレプリカ・セル９０１の出力とリファレンス回路９０２の出力を比較することによって実行される。

レプリカ・セル９０１の出力がリファレンス回路９０２の出力よりも小さくなり、判定信号が判別不能を現す信号に変化したことに応答して、電圧レギュレータ１０２は待機モードの電源電位をその出力電位に決定し、待機モードの間、電源電位をそのレベルに維持する。メモリ１１０、１２０のデータは、メモリ・セル・レベル判定回路８０１によって決定された電源電位において保持される。待機モードから稼動モードへ移行する場合、電圧レギュレータ１０２は、コントロール・プロセッサ１０３からの制御信号に応じて、電源電位を通常の動作電位に引き上げる。

尚、メモリ・セル・レベル判定回路８０１は、第２回路ブロック１２０のメモリ電位を決定するため、図９と同様の構成の回路を別に備える、あるいは、メモリ１１１、１２１が同一の電源電位によって制御される場合には、図９に示された回路構成によって２つのメモリの待機モード電位を決定することができる。上記のメモリ・セル・レベル判定回路の構成は、好ましい一例であって、本発明のメモリ・セル・レベル判定回路が上記構成に限定されるものではない。

本実施形態によれば、半導体回路チップ１０１内に形成されたメモリ・セル・レベル判定回路８０１によって待機モードの電源電位を決定するので、回路ブロック毎、あるいはチップ毎に最適な電源電位を決定することができる。

第１の実施形態における、半導体回路装置の概略構成を示すブロック図である。 第１の実施形態における、半導体回路装置の電源電位の変化を示すタイミング・チャートである。 第１の実施形態における、他の半導体回路装置の概略構成を示すブロック図である。 第２の実施形態における、半導体回路装置の電源電位の変化を示すタイミング・チャートである。 第３の実施形態における、半導体回路装置の概略構成を示すブロック図である。 第３の実施形態における、半導体回路装置の電源電位、基板電位の変化を示すタイミング・チャートである。 第３の実施形態における、他の半導体回路装置の概略構成を示すブロック図である。 第４の実施形態における、半導体回路装置の概略構成を示すブロック図である。 第４の実施形態における、メモリ・セル・レベル判定回路の概略構成を示すブロック図である。 従来の技術における、半導体回路装置の概略構成を示すブロック図である。 従来の技術における、半導体回路装置の電源電位の変化を示すタイミング・チャートである。

符号の説明

１００ 半導体回路装置、１０１ 半導体回路チップ、１０２ 電圧レギュレータ、
１０３ コントロール・プロセッサ、１１０ メモリ、１１０ 第１の回路ブロック、
１１１ メモリ、１１２ プロセッサ、１１３ ロジック回路部、
１１４ アナログ回路部、１２０ 第２の回路ブロック、１２１ メモリ、
１２２ プロセッサ、１２３ ロジック回路部、１２４ アナログ回路部、
１３０ Ｉ／Ｏ回路部、５０１ 基板バイアス回路、８００ 半導体回路装置、
８０１ メモリ・セル・レベル判定回路、９０１ レプリカ・セル、
９０２ リファレンス回路、９０３ 比較回路、１００１ 第１回路ブロック、
１００２ 第２回路ブロック、１００３ Ｉ／Ｏ回路部

Claims (12)

1. 稼動モードと待機モードとを含む複数の動作モードを備える半導体回路装置であって、
   メモリと、稼動モードにおいて動作し待機モードにおいて停止する処理回路部と、を含む回路ブロックと、
   稼動モードにおいて、前記メモリと前記処理回路部とが動作するレベルの電源電圧を前記回路ブロックへ供給し、待機モードにおいて、前記稼動モードの電源電圧よりも低く、前記メモリが記憶しているデータを保持するレベルの電源電圧を前記回路ブロックへ供給する電源制御回路部と、
   前記メモリが記憶データを保持することができる電源電圧を決定する、電源電圧決定回路部とを備え、
   電源電圧決定回路部は、前記メモリと同様の構成を有するレプリカセルと、前記レプリカセルの出力と比較されるリファレンスレベルを出力するリファレンス回路と、前記レプリカセルの出力と前記リファレンスレベルを比較し判定信号を出力する比較回路とを有し、
   前記電源制御回路部は、前記比較回路の前記判定信号に応じたレベルの電源電圧を、待機モードにおいて前記回路ブロックに供給する半導体回路装置。
2. 前記レプリカセルは、前記メモリと同一の電源電位が供給される、請求項１記載の半導体回路装置。
3. 第２のメモリと、稼動モードにおいて動作し待機モードにおいて停止する第２の処理回路部とを含み、前記回路ブロックと同一の半導体回路チップ上に形成された第２の回路ブロックをさらに備え、
   前記電源制御回路部は、稼動モードにおいて、前記第２のメモリと前記第２の処理回路部とが動作するレベルの電源電圧を前記回路ブロックへ供給し、待機モードにおいて、前記稼動モードの電源電圧よりも低く、前記第２のメモリが記憶しているデータを保持するレベルの電源電圧を前記第２の回路ブロックへ供給する、
   請求項１又は２に記載の半導体回路装置。
4. 前記回路ブロックと前記第２の回路ブロックとは、同一の電源経路から電源電圧が供給される、請求項３に記載の半導体回路装置。
5. 前記回路ブロックに含まれる第１トランジスタのゲート酸化膜厚は、前記第２回路ブロックに含まれる第２トランジスタのゲート酸化膜厚よりも薄い、請求項３に記載の半導体回路装置。
6. 前記待機モードにおいて、前記回路ブロックへ供給される電源電圧よりも前記第２の回路ブロックへ供給される電源電圧が小さい、請求項５に記載の半導体回路装置。
7. 前記待機モードにおいて、前記稼動モードとは異なる基板電位が前記回路ブロックに供給される、請求項１に記載の半導体回路装置。
8. 前記回路ブロックはＰ型基板上に形成され、
   前記待機モードにおいて、前記基板電位は前記稼動モードよりも低い値に設定される、
   請求項７に記載の半導体回路装置。
9. 前記電源制御回路部は、予め設定されたレベルの電源電圧を、待機モードにおいて前記回路ブロックに供給する、請求項１に記載の半導体回路装置。
10. 前記レプリカセルの出力が前記リファレンスレベルより小さくなったことを示す判定信号が出力されたことに応答し、前記電源制御回路部は、待機モードの電源電位をその出力電位として前記回路ブロックに供給する
    請求項１に記載の半導体回路装置。
11. 電源電圧決定回路部は、前記回路ブロックと同一の半導体回路チップ内に形成されている、請求項１に記載の半導体回路装置。
12. 前記レプリカセルは、前記メモリより若干性能が劣るように設定されている請求項１記載の半導体回路装置。

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