JP2002319283A - 高電圧感知器 - Google Patents
高電圧感知器Info
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Abstract
(57)【要約】
【課題】 外部から印加される電源電圧が変わっても安
定的に高電圧を感知する高電圧感知回路を提供する。 【解決手段】 内部電圧を昇圧させた高電圧を生成する
高電圧生成部を備える集積回路における前記高電圧が、
一定電圧以下である時、これを上昇させるポンピング制
御信号を生成する高電圧感知器において、基準電圧を供
給する基準電圧供給部１００と、前記基準電圧と前記内
部電圧とを比較して前記内部電圧が所定レベル以下であ
る時イネーブルされる低電圧検出信号を生成する低電圧
検出部２００と、前記高電圧と前記内部電圧を電源電圧
とする電流ミラーから構成され、前記低電圧検出信号に
より前記電流ミラーに流れる電流量を制御して第１また
は第２電位レベルを有するポンピング制御信号を出力す
る制御信号出力部３００とを備える。
定的に高電圧を感知する高電圧感知回路を提供する。 【解決手段】 内部電圧を昇圧させた高電圧を生成する
高電圧生成部を備える集積回路における前記高電圧が、
一定電圧以下である時、これを上昇させるポンピング制
御信号を生成する高電圧感知器において、基準電圧を供
給する基準電圧供給部１００と、前記基準電圧と前記内
部電圧とを比較して前記内部電圧が所定レベル以下であ
る時イネーブルされる低電圧検出信号を生成する低電圧
検出部２００と、前記高電圧と前記内部電圧を電源電圧
とする電流ミラーから構成され、前記低電圧検出信号に
より前記電流ミラーに流れる電流量を制御して第１また
は第２電位レベルを有するポンピング制御信号を出力す
る制御信号出力部３００とを備える。
Description
【０００１】
【発明が属する技術分野】本発明は、高電圧の変化を感
知する高電圧感知器に関し、特に、高電圧を必要とする
集積回路に供給される電源電圧が低くなっても正常に動
作可能な高電圧感知回路に関する。
知する高電圧感知器に関し、特に、高電圧を必要とする
集積回路に供給される電源電圧が低くなっても正常に動
作可能な高電圧感知回路に関する。
【０００２】
【従来の技術】一般に、高電圧は、集積回路を駆動する
内部電圧より所定レベル以上高い電圧をいい、高電圧感
知器は、高電圧が一定レベル以下に低くなれば、これを
検出する回路をいう。例えば、ＤＲＡＭ（Ｄｙｍａｍｉ
ｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）の場
合、ＤＲＡＭを構成する各々のセルは、一つのＮＭＯＳ
トランジスタと一つのキャパシタとから構成され、ＤＲ
ＡＭセルのワードラインに加えられる電圧は、ＮＭＯＳ
トランジスタが有するしきい電圧による損失を考慮して
高い電圧を使用することになるが、このような電圧を高
電圧といい、高電圧はＮＭＯＳに連結されたキャパシタ
の電位レベルよりは高くなければならない。
内部電圧より所定レベル以上高い電圧をいい、高電圧感
知器は、高電圧が一定レベル以下に低くなれば、これを
検出する回路をいう。例えば、ＤＲＡＭ（Ｄｙｍａｍｉ
ｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）の場
合、ＤＲＡＭを構成する各々のセルは、一つのＮＭＯＳ
トランジスタと一つのキャパシタとから構成され、ＤＲ
ＡＭセルのワードラインに加えられる電圧は、ＮＭＯＳ
トランジスタが有するしきい電圧による損失を考慮して
高い電圧を使用することになるが、このような電圧を高
電圧といい、高電圧はＮＭＯＳに連結されたキャパシタ
の電位レベルよりは高くなければならない。
【０００３】図１は、従来の技術に係るメモリの高電圧
感知回路を示すものである。図１を参照すると、電流ミ
ラーから構成され、電流ミラーの電圧として高電圧とメ
モリのコア電圧を印加されてこの二つを比較して、所定
電位レベルを出力する高電圧検出部１０、及び前記高電
圧検出部１０から出力される電位レベルを論理ハイと論
理ローの信号形態にして出力する信号出力部２０を含ん
でなる。
感知回路を示すものである。図１を参照すると、電流ミ
ラーから構成され、電流ミラーの電圧として高電圧とメ
モリのコア電圧を印加されてこの二つを比較して、所定
電位レベルを出力する高電圧検出部１０、及び前記高電
圧検出部１０から出力される電位レベルを論理ハイと論
理ローの信号形態にして出力する信号出力部２０を含ん
でなる。
【０００４】以下、図１を参照しながら上記した構成を
有する従来の高電圧感知回路の動作を説明する。まず、
ＰＭＯＳ（Ｔ１）のソース端とＰＭＯＳ（Ｔ２）のソー
ス端に各々高電圧Ｖｐｐとメモリのコア電圧ＣＶｄｄが
印加されれば、高電圧検出部１０が電流ミラーから構成
されるので、ＰＭＯＳ（Ｔ１）とＮＭＯＳ（Ｔ３）を貫
通して流れる電流と、ＰＭＯＳ（Ｔ２）とＮＭＯＳ（Ｔ
４）を貫通して流れる電流が同一になる。この場合、高
電圧Ｖｐｐが低くなる場合、ＰＭＯＳ（Ｔ１）とＮＭＯ
Ｓ（Ｔ３）を貫通して流れる電流量が減少することにな
るので、ＰＭＯＳ（Ｔ２）とＮＭＯＳ（Ｔ４）を貫通し
て流れる電流量も減少することになる。
有する従来の高電圧感知回路の動作を説明する。まず、
ＰＭＯＳ（Ｔ１）のソース端とＰＭＯＳ（Ｔ２）のソー
ス端に各々高電圧Ｖｐｐとメモリのコア電圧ＣＶｄｄが
印加されれば、高電圧検出部１０が電流ミラーから構成
されるので、ＰＭＯＳ（Ｔ１）とＮＭＯＳ（Ｔ３）を貫
通して流れる電流と、ＰＭＯＳ（Ｔ２）とＮＭＯＳ（Ｔ
４）を貫通して流れる電流が同一になる。この場合、高
電圧Ｖｐｐが低くなる場合、ＰＭＯＳ（Ｔ１）とＮＭＯ
Ｓ（Ｔ３）を貫通して流れる電流量が減少することにな
るので、ＰＭＯＳ（Ｔ２）とＮＭＯＳ（Ｔ４）を貫通し
て流れる電流量も減少することになる。
【０００５】次いで、ＰＭＯＳのＴ１、Ｔ２のゲート端
は、接地電圧に連結されているので、ソース端とドレイ
ン端との間の抵抗が非常に少なくなるので、ＮＭＯＳ
（Ｔ４）のドレイン端の電位レベルが上昇することにな
り、電位レベルが一定レベル以上上昇すれば、インバー
タ２１がハイレバルが入力されたことと判断して、ロー
レベルを出力し、これをまたインバータ２２で反転して
ハイレバルのポンピング信号Ｖｐｐｅｎを出力すること
になる。一方、上述した高電圧感知回路は、電流ミラー
を利用して高電圧Ｖｐｐとメモリのコア電圧ＣＶｄｄと
を単純比較するように構成されるが、もしメモリに印加
される電源電圧が低くなる場合、高電圧Ｖｐｐとメモリ
のコア電圧ＣＶｄｄが共に低くなってしまうとこれを感
知できない。
は、接地電圧に連結されているので、ソース端とドレイ
ン端との間の抵抗が非常に少なくなるので、ＮＭＯＳ
（Ｔ４）のドレイン端の電位レベルが上昇することにな
り、電位レベルが一定レベル以上上昇すれば、インバー
タ２１がハイレバルが入力されたことと判断して、ロー
レベルを出力し、これをまたインバータ２２で反転して
ハイレバルのポンピング信号Ｖｐｐｅｎを出力すること
になる。一方、上述した高電圧感知回路は、電流ミラー
を利用して高電圧Ｖｐｐとメモリのコア電圧ＣＶｄｄと
を単純比較するように構成されるが、もしメモリに印加
される電源電圧が低くなる場合、高電圧Ｖｐｐとメモリ
のコア電圧ＣＶｄｄが共に低くなってしまうとこれを感
知できない。
【０００６】例えば、３．３Ｖの電源電圧が２．５Ｖ以
下に低くなれば、高電圧Ｖｐｐとメモリのコア電圧ＣＶ
ｄｄが一定の割合で共に低くなるので、高電圧Ｖｐｐを
ポンピング（ｐｕｍｐｉｎｇ）させるポンピング信号Ｖ
ｐｐｅｎがイネーブルされない。すなわち、従来の高電
圧感知回路は、電源電圧変動の際、高電圧感知動作を正
しく行なえないという問題点があった。
下に低くなれば、高電圧Ｖｐｐとメモリのコア電圧ＣＶ
ｄｄが一定の割合で共に低くなるので、高電圧Ｖｐｐを
ポンピング（ｐｕｍｐｉｎｇ）させるポンピング信号Ｖ
ｐｐｅｎがイネーブルされない。すなわち、従来の高電
圧感知回路は、電源電圧変動の際、高電圧感知動作を正
しく行なえないという問題点があった。
【０００７】
【発明が解決しようとする課題】そこで、本発明は上記
従来の高電圧感知器における問題点に鑑みてなされたも
のであって、本発明の目的は、外部から印加される電源
電圧が変わっても安定的に高電圧を感知する高電圧感知
回路を提供することにある。
従来の高電圧感知器における問題点に鑑みてなされたも
のであって、本発明の目的は、外部から印加される電源
電圧が変わっても安定的に高電圧を感知する高電圧感知
回路を提供することにある。
【０００８】
【課題を解決するための手段】上記目的を達成するため
になされた本発明による高電圧感知器は、内部電圧を昇
圧させた高電圧を生成する高電圧生成部を備える集積回
路における前記高電圧が、一定電圧以下である時、これ
を上昇させるポンピング制御信号を生成する高電圧感知
器において、基準電圧を供給する基準電圧供給部と、前
記基準電圧と前記内部電圧とを比較して前記内部電圧が
所定レベル以下である時イネーブルされる低電圧検出信
号を生成する低電圧検出部と、前記高電圧と前記内部電
圧を電源電圧とする電流ミラーから構成され、前記低電
圧検出信号により前記電流ミラーに流れる電流量を制御
して第１または第２電位レベルを有するポンピング制御
信号を出力する制御信号出力部とを備えることを特徴と
する。
になされた本発明による高電圧感知器は、内部電圧を昇
圧させた高電圧を生成する高電圧生成部を備える集積回
路における前記高電圧が、一定電圧以下である時、これ
を上昇させるポンピング制御信号を生成する高電圧感知
器において、基準電圧を供給する基準電圧供給部と、前
記基準電圧と前記内部電圧とを比較して前記内部電圧が
所定レベル以下である時イネーブルされる低電圧検出信
号を生成する低電圧検出部と、前記高電圧と前記内部電
圧を電源電圧とする電流ミラーから構成され、前記低電
圧検出信号により前記電流ミラーに流れる電流量を制御
して第１または第２電位レベルを有するポンピング制御
信号を出力する制御信号出力部とを備えることを特徴と
する。
【０００９】
【発明の実施の形態】次に、本発明にかかる高電圧感知
器の実施の形態の具体例を図面を参照しながら説明す
る。図２は、本発明の好ましい実施例に係る半導体メモ
リ装置で用いられる高電圧感知器を示す。図２を参照す
ると、内部電圧ＣＶｄｄを昇圧させた高電圧Ｖｐｐを生
成する高電圧生成部（図示せず）を備える集積回路にお
ける高電圧Ｖｐｐが一定電圧以下である場合、これを上
昇させるポンピング制御信号Ｖｐｐｅｎを生成する高電
圧感知器において、基準電圧ＶＲＥＦを供給する基準電
圧供給部１００と、基準電圧ＶＲＥＦと内部電圧ＣＶｄ
ｄとを比較して、内部電圧ＣＶｄｄが所定レベル以下で
ある場合、イネーブルされる低電圧検出信号ＬｏｗＤを
生成する低電圧検出部２００と、高電圧Ｖｐｐと内部電
圧ＣＶｄｄを電源電圧とする電流ミラーから構成され、
低電圧検出信号ＬｏｗＤにより電流ミラーに流れる電流
量を制御して、ハイまたはローレベルを有するポンピン
グ制御信号Ｖｐｐｅｎを出力する制御信号出力部３００
とを備える。
器の実施の形態の具体例を図面を参照しながら説明す
る。図２は、本発明の好ましい実施例に係る半導体メモ
リ装置で用いられる高電圧感知器を示す。図２を参照す
ると、内部電圧ＣＶｄｄを昇圧させた高電圧Ｖｐｐを生
成する高電圧生成部（図示せず）を備える集積回路にお
ける高電圧Ｖｐｐが一定電圧以下である場合、これを上
昇させるポンピング制御信号Ｖｐｐｅｎを生成する高電
圧感知器において、基準電圧ＶＲＥＦを供給する基準電
圧供給部１００と、基準電圧ＶＲＥＦと内部電圧ＣＶｄ
ｄとを比較して、内部電圧ＣＶｄｄが所定レベル以下で
ある場合、イネーブルされる低電圧検出信号ＬｏｗＤを
生成する低電圧検出部２００と、高電圧Ｖｐｐと内部電
圧ＣＶｄｄを電源電圧とする電流ミラーから構成され、
低電圧検出信号ＬｏｗＤにより電流ミラーに流れる電流
量を制御して、ハイまたはローレベルを有するポンピン
グ制御信号Ｖｐｐｅｎを出力する制御信号出力部３００
とを備える。
【００１０】具体的に、基準電圧供給部１００は、一側
は高電圧Ｖｐｐに連結され、ゲートは接地されるＰＭＯ
Ｓ（Ｔ２３）と、ＰＭＯＳ（Ｔ２３）の他側と接地電圧
との間にダイオード接続されて直列に連結されるＮＭＯ
Ｓ（Ｔ２０、Ｔ２１、Ｔ２２）を含んで構成、実施され
る。低電圧検出部２００は、各々の一側は電源電圧に連
結され、ゲートは共同に連結されるＰＭＯＳ（Ｔ２４、
Ｔ２５）と、一側は、ＰＭＯＳ（Ｔ２４）の他側に連結
され、ゲートは基準電圧ＶＲＥＦが印加され、他側は接
地されるＮＭＯＳ（Ｔ２６）と、一側は、ＰＭＯＳ（Ｔ
２５）の他側に連結され、他側は接地電圧に連結され、
ゲートは内部電圧ＣＶｄｄが印加されるＮＭＯＳ（Ｔ２
７）と、高電圧Ｖｐｐによりイネーブルされ、ＰＭＯＳ
（Ｔ２５）の他側とＮＭＯＳ（Ｔ２７）の一側とが連結
されるノードの電圧が印加されて反転するインバータＩ
１、及び高電圧Ｖｐｐによりイネーブルされ、インバー
タＩ１の出力を反転してハイまたはローレベルの低電圧
検出信号ＬｏｗＤを出力するインバータＩ２を含んで構
成、実施される。
は高電圧Ｖｐｐに連結され、ゲートは接地されるＰＭＯ
Ｓ（Ｔ２３）と、ＰＭＯＳ（Ｔ２３）の他側と接地電圧
との間にダイオード接続されて直列に連結されるＮＭＯ
Ｓ（Ｔ２０、Ｔ２１、Ｔ２２）を含んで構成、実施され
る。低電圧検出部２００は、各々の一側は電源電圧に連
結され、ゲートは共同に連結されるＰＭＯＳ（Ｔ２４、
Ｔ２５）と、一側は、ＰＭＯＳ（Ｔ２４）の他側に連結
され、ゲートは基準電圧ＶＲＥＦが印加され、他側は接
地されるＮＭＯＳ（Ｔ２６）と、一側は、ＰＭＯＳ（Ｔ
２５）の他側に連結され、他側は接地電圧に連結され、
ゲートは内部電圧ＣＶｄｄが印加されるＮＭＯＳ（Ｔ２
７）と、高電圧Ｖｐｐによりイネーブルされ、ＰＭＯＳ
（Ｔ２５）の他側とＮＭＯＳ（Ｔ２７）の一側とが連結
されるノードの電圧が印加されて反転するインバータＩ
１、及び高電圧Ｖｐｐによりイネーブルされ、インバー
タＩ１の出力を反転してハイまたはローレベルの低電圧
検出信号ＬｏｗＤを出力するインバータＩ２を含んで構
成、実施される。
【００１１】制御信号出力部３００は、ノードＮ２、Ｎ
３と、低電圧検出信号ＬｏｗＤによって、ノードＮ２、
Ｎ３間にかかる抵抗値が変わるパスゲート部３１０、及
び高電圧Ｖｐｐと内部電圧ＣＶｄｄにより駆動される電
流ミラーから構成され、パスゲート部３１０の抵抗値に
よってハイまたはローレベルを有するポンピング制御信
号Ｖｐｐｅｎを出力する出力電圧生成部３２０を含んで
構成、実施されるが、パスゲート部３１０は、ゲートは
低電圧検出信号ＬｏｗＤを印加され、一側はノードＮ２
に連結され、他側はノードＮ３に連結されるＰＭＯＳ
（Ｔ２８）と、一側と他側はＰＭＯＳ（Ｔ２８）の一側
と他側に各々連結され、ゲートは接地されるＰＭＯＳ
（Ｔ２９）を含んで構成、実施される。
３と、低電圧検出信号ＬｏｗＤによって、ノードＮ２、
Ｎ３間にかかる抵抗値が変わるパスゲート部３１０、及
び高電圧Ｖｐｐと内部電圧ＣＶｄｄにより駆動される電
流ミラーから構成され、パスゲート部３１０の抵抗値に
よってハイまたはローレベルを有するポンピング制御信
号Ｖｐｐｅｎを出力する出力電圧生成部３２０を含んで
構成、実施されるが、パスゲート部３１０は、ゲートは
低電圧検出信号ＬｏｗＤを印加され、一側はノードＮ２
に連結され、他側はノードＮ３に連結されるＰＭＯＳ
（Ｔ２８）と、一側と他側はＰＭＯＳ（Ｔ２８）の一側
と他側に各々連結され、ゲートは接地されるＰＭＯＳ
（Ｔ２９）を含んで構成、実施される。
【００１２】出力電圧生成部３２０は、一側は高電圧Ｖ
ｐｐに連結され、ゲートは接地され、他側はノードＮ２
に連結されるＰＭＯＳ（Ｔ３０）と、一側とゲートはノ
ードＮ３に連結され、他側は接地されるＮＭＯＳ（Ｔ３
１）と、一側は、内部電圧ＣＶｄｄに連結され、ゲート
は接地されるＰＭＯＳ（Ｔ３２）と、一側は、ＰＭＯＳ
（Ｔ３２）の他側に連結され、ゲートはＮＭＯＳ（Ｔ３
１）のゲートと共同に連結され、他側は接地されるＮＭ
ＯＳ（Ｔ３３）と、ＰＭＯＳ（Ｔ３２）の他側とＮＭＯ
Ｓ（Ｔ３３）の一側とが連結されるノードＮ４の電圧を
反転させるインバータＩ３、及びインバータＩ３の出力
を反転させるインバータＩ４を含んで構成、実施され
る。
ｐｐに連結され、ゲートは接地され、他側はノードＮ２
に連結されるＰＭＯＳ（Ｔ３０）と、一側とゲートはノ
ードＮ３に連結され、他側は接地されるＮＭＯＳ（Ｔ３
１）と、一側は、内部電圧ＣＶｄｄに連結され、ゲート
は接地されるＰＭＯＳ（Ｔ３２）と、一側は、ＰＭＯＳ
（Ｔ３２）の他側に連結され、ゲートはＮＭＯＳ（Ｔ３
１）のゲートと共同に連結され、他側は接地されるＮＭ
ＯＳ（Ｔ３３）と、ＰＭＯＳ（Ｔ３２）の他側とＮＭＯ
Ｓ（Ｔ３３）の一側とが連結されるノードＮ４の電圧を
反転させるインバータＩ３、及びインバータＩ３の出力
を反転させるインバータＩ４を含んで構成、実施され
る。
【００１３】以下、図２を参照しながら上述した本発明
の一実施例による高電圧感知器の動作を詳細に説明す
る。まず、高電圧Ｖｐｐを印加されるＰＭＯＳ（Ｔ２
３）は、ゲートが接地されているので、基準電圧供給部
１００にダイオード接続されたＮＭＯＳ（Ｔ２０、Ｔ２
１、Ｔ２２）によってＮＭＯＳ（Ｔ２２）のドレイン端
子には各々のＮＭＯＳ（Ｔ２０、Ｔ２１、Ｔ２２）が有
するしきい電圧を合わせた電圧が基準電圧ＶＲ ＥＦとし
てかかることになる。ここで、ＮＭＯＳ（Ｔ２２）のド
レイン端子にかかる基準電圧ＶＲＥＦは、各々のＮＭＯ
Ｓ（Ｔ２０、Ｔ２１、Ｔ２２）が持っているしきい電圧
によるものであるので、ＰＭＯＳ（Ｔ２３）のソース端
に印加される高電圧Ｖｐｐの変動にほとんど影響を受け
ない。この場合、基準電圧ＶＲＥＦを生成するためのＮ
ＭＯＳの個数は、印加される電源電圧に応じてその個数
を異にすることができる。次いで、低電圧検出部２００
では、基準電圧ＶＲＥＦとメモリ内部を動作させる内部
電圧ＣＶｄｄとを比較して、ハイまたはローレベルを有
する低電圧検出信号ＬｏｗＤを出力する。
の一実施例による高電圧感知器の動作を詳細に説明す
る。まず、高電圧Ｖｐｐを印加されるＰＭＯＳ（Ｔ２
３）は、ゲートが接地されているので、基準電圧供給部
１００にダイオード接続されたＮＭＯＳ（Ｔ２０、Ｔ２
１、Ｔ２２）によってＮＭＯＳ（Ｔ２２）のドレイン端
子には各々のＮＭＯＳ（Ｔ２０、Ｔ２１、Ｔ２２）が有
するしきい電圧を合わせた電圧が基準電圧ＶＲ ＥＦとし
てかかることになる。ここで、ＮＭＯＳ（Ｔ２２）のド
レイン端子にかかる基準電圧ＶＲＥＦは、各々のＮＭＯ
Ｓ（Ｔ２０、Ｔ２１、Ｔ２２）が持っているしきい電圧
によるものであるので、ＰＭＯＳ（Ｔ２３）のソース端
に印加される高電圧Ｖｐｐの変動にほとんど影響を受け
ない。この場合、基準電圧ＶＲＥＦを生成するためのＮ
ＭＯＳの個数は、印加される電源電圧に応じてその個数
を異にすることができる。次いで、低電圧検出部２００
では、基準電圧ＶＲＥＦとメモリ内部を動作させる内部
電圧ＣＶｄｄとを比較して、ハイまたはローレベルを有
する低電圧検出信号ＬｏｗＤを出力する。
【００１４】以下でこの過程をより詳細に説明する。高
電圧Ｖｐｐと内部電圧ＣＶｄｄが一定の電位レベルを維
持する場合には、低電圧検出部２００が電流ミラーから
構成されるので、高電圧Ｖｐｐと接地電圧との間に連結
されたＰＭＯＳ（Ｔ２４、Ｔ２５）とＮＭＯＳ（Ｔ２
６、Ｔ２７）のソースとドレインとの間に流れる電流は
一定である。一方、電源電圧（図示せず）が低くなって
も基準電圧ＶＲＥＦの電位レベルがほとんど変動しない
のに対し、同期式半導体メモリ装置の外部から印加され
る電源電圧が低くなる場合に、同期式半導体メモリ装置
の内部ロジック（図示せず）を駆動する内部電圧ＣＶｄ
ｄは低くなる。
電圧Ｖｐｐと内部電圧ＣＶｄｄが一定の電位レベルを維
持する場合には、低電圧検出部２００が電流ミラーから
構成されるので、高電圧Ｖｐｐと接地電圧との間に連結
されたＰＭＯＳ（Ｔ２４、Ｔ２５）とＮＭＯＳ（Ｔ２
６、Ｔ２７）のソースとドレインとの間に流れる電流は
一定である。一方、電源電圧（図示せず）が低くなって
も基準電圧ＶＲＥＦの電位レベルがほとんど変動しない
のに対し、同期式半導体メモリ装置の外部から印加され
る電源電圧が低くなる場合に、同期式半導体メモリ装置
の内部ロジック（図示せず）を駆動する内部電圧ＣＶｄ
ｄは低くなる。
【００１５】したがって、ＮＭＯＳ（Ｔ２７）のソース
とドレインとの間の抵抗が大きくなって、インバータＩ
１の入力端に印加される電圧が上昇することになって、
上昇された電圧が一定レベル以上になれば、インバータ
Ｉ１は、ローレベルを出力し、この出力がまたインバー
タＩ２に印加されて最終的にハイレバルの低電圧検出信
号ＬｏｗＤを出力する。ここで、インバータＩ１、Ｉ２
は、高電圧Ｖｐｐによって動作が制御されるが、これは
低電圧検出信号ＬｏｗＤが高電圧Ｖｐｐが印加される場
合のみ生成されるようにするためのものである。次い
で、制御信号出力部３００は、低電圧検出信号ＬｏｗＤ
に応答して電流ミラーから構成された出力電圧生成部３
２０の各々のＮＭＯＳ（Ｔ３１、Ｔ３２）とＰＭＯＳ
（Ｔ３０、Ｔ３２）のソースとドレインとの間に流れる
電流を加減してハイまたはローレベルを有するポンピン
グ制御信号Ｖｐｐｅｎを生成して、同期式半導体メモリ
装置に供給される電源電圧が低くなる場合に、高電圧Ｖ
ｐｐを上昇させるようにする。
とドレインとの間の抵抗が大きくなって、インバータＩ
１の入力端に印加される電圧が上昇することになって、
上昇された電圧が一定レベル以上になれば、インバータ
Ｉ１は、ローレベルを出力し、この出力がまたインバー
タＩ２に印加されて最終的にハイレバルの低電圧検出信
号ＬｏｗＤを出力する。ここで、インバータＩ１、Ｉ２
は、高電圧Ｖｐｐによって動作が制御されるが、これは
低電圧検出信号ＬｏｗＤが高電圧Ｖｐｐが印加される場
合のみ生成されるようにするためのものである。次い
で、制御信号出力部３００は、低電圧検出信号ＬｏｗＤ
に応答して電流ミラーから構成された出力電圧生成部３
２０の各々のＮＭＯＳ（Ｔ３１、Ｔ３２）とＰＭＯＳ
（Ｔ３０、Ｔ３２）のソースとドレインとの間に流れる
電流を加減してハイまたはローレベルを有するポンピン
グ制御信号Ｖｐｐｅｎを生成して、同期式半導体メモリ
装置に供給される電源電圧が低くなる場合に、高電圧Ｖ
ｐｐを上昇させるようにする。
【００１６】以下、この過程をより詳細に説明する。Ｐ
ＭＯＳ（Ｔ２８）は、同期式半導体メモリ装置を製作す
る工程過程においてＰＭＯＳ（Ｔ２９）に比べて抵抗が
小さくなるようにサイジング（ｓｉｚｉｎｇ）して、パ
スゲート部３１０に低電圧検出信号ＬｏｗＤがローレベ
ルである場合は、ＰＭＯＳ（Ｔ３０）のソースから出力
される電流の大部分がＰＭＯＳ（Ｔ２８）を経由して流
れるようにする。すなわち、低電圧検出信号ＬｏｗＤが
ローレベルである場合は、電流ミラーから構成された出
力電圧生成部３２０のＮＭＯＳ（Ｔ３１、Ｔ３３）のソ
ースとドレインとの間には、同じ電流が流れることにな
り、この場合インバータＩ３の入力端にはローレベルが
印加される。
ＭＯＳ（Ｔ２８）は、同期式半導体メモリ装置を製作す
る工程過程においてＰＭＯＳ（Ｔ２９）に比べて抵抗が
小さくなるようにサイジング（ｓｉｚｉｎｇ）して、パ
スゲート部３１０に低電圧検出信号ＬｏｗＤがローレベ
ルである場合は、ＰＭＯＳ（Ｔ３０）のソースから出力
される電流の大部分がＰＭＯＳ（Ｔ２８）を経由して流
れるようにする。すなわち、低電圧検出信号ＬｏｗＤが
ローレベルである場合は、電流ミラーから構成された出
力電圧生成部３２０のＮＭＯＳ（Ｔ３１、Ｔ３３）のソ
ースとドレインとの間には、同じ電流が流れることにな
り、この場合インバータＩ３の入力端にはローレベルが
印加される。
【００１７】一方、同期式半導体メモリ装置に印加され
る電源電圧が低くなって内部電圧ＣＶｄｄが低くなる場
合、前述したように、低電圧検出信号ＬｏｗＤがハイレ
バルにイネーブルされ、この場合には、ＰＭＯＳ（Ｔ２
８）のゲートにハイレバルが印加されるので、ＰＭＯＳ
（Ｔ２８）はターンオフされＰＭＯＳ（Ｔ２９）のみイ
ネーブルされる。ＰＭＯＳ（Ｔ２９）は、ＰＭＯＳ（Ｔ
２８）に比べてソース−ドレイン間の抵抗値が大きいの
で、高電圧Ｖｐｐと接地電圧との間に連結されるＰＭＯ
Ｓ（Ｔ３０、Ｔ２９）と、ＮＭＯＳ（Ｔ３１）を貫通す
る電流の量が減少することになる。
る電源電圧が低くなって内部電圧ＣＶｄｄが低くなる場
合、前述したように、低電圧検出信号ＬｏｗＤがハイレ
バルにイネーブルされ、この場合には、ＰＭＯＳ（Ｔ２
８）のゲートにハイレバルが印加されるので、ＰＭＯＳ
（Ｔ２８）はターンオフされＰＭＯＳ（Ｔ２９）のみイ
ネーブルされる。ＰＭＯＳ（Ｔ２９）は、ＰＭＯＳ（Ｔ
２８）に比べてソース−ドレイン間の抵抗値が大きいの
で、高電圧Ｖｐｐと接地電圧との間に連結されるＰＭＯ
Ｓ（Ｔ３０、Ｔ２９）と、ＮＭＯＳ（Ｔ３１）を貫通す
る電流の量が減少することになる。
【００１８】したがって、ゲートが接地電圧に連結され
たＰＭＯＳ（Ｔ３２）のソース−ドレイン間の抵抗がほ
とんどないのに比べて、ＮＭＯＳ（Ｔ３１）と共に電流
ミラーを構成するＮＭＯＳ（Ｔ３３）のソース−ドレイ
ン間の電流が減少するので、ＮＭＯＳ（Ｔ３３）のソー
ス−ドレイン間抵抗値が増加することになる。したがっ
て、インバータＩ３の入力端の電位レベルが上昇するこ
とになり、一定レベル以上上昇する場合、インバータＩ
３ではローレベルを出力することになり、これをインバ
ータＩ４でまた反転してハイレバルのポンピング制御信
号Ｖｐｐｅｎを生成することになる。
たＰＭＯＳ（Ｔ３２）のソース−ドレイン間の抵抗がほ
とんどないのに比べて、ＮＭＯＳ（Ｔ３１）と共に電流
ミラーを構成するＮＭＯＳ（Ｔ３３）のソース−ドレイ
ン間の電流が減少するので、ＮＭＯＳ（Ｔ３３）のソー
ス−ドレイン間抵抗値が増加することになる。したがっ
て、インバータＩ３の入力端の電位レベルが上昇するこ
とになり、一定レベル以上上昇する場合、インバータＩ
３ではローレベルを出力することになり、これをインバ
ータＩ４でまた反転してハイレバルのポンピング制御信
号Ｖｐｐｅｎを生成することになる。
【００１９】本発明は前記同期式半導体メモリ装置を例
に挙げて説明したが、本発明の高電圧感知器は、前述し
た実施例及び添付する図面により限定されず、本発明の
技術的範囲から逸脱しない範囲内で多様に変更実施する
ことが可能である。
に挙げて説明したが、本発明の高電圧感知器は、前述し
た実施例及び添付する図面により限定されず、本発明の
技術的範囲から逸脱しない範囲内で多様に変更実施する
ことが可能である。
【００２０】
【発明の効果】上述したように、本発明によれば、同期
式半導体メモリ装置のように、内部に高電圧を必要とす
る集積回路に印加される電源電圧が規定値以下に低くな
っても、高電圧感知回路が正常に作動して一定の電位レ
ベルを維持するようにし、本発明の実施例にかかる高電
圧以外にも他の電圧に対しても一定のレベルを維持でき
るようにする効果がある。
式半導体メモリ装置のように、内部に高電圧を必要とす
る集積回路に印加される電源電圧が規定値以下に低くな
っても、高電圧感知回路が正常に作動して一定の電位レ
ベルを維持するようにし、本発明の実施例にかかる高電
圧以外にも他の電圧に対しても一定のレベルを維持でき
るようにする効果がある。
【図面の簡単な説明】
【図１】従来の技術にかかる高電圧感知回路の詳細回路
図である。
図である。
【図２】本発明にかかる高電圧感知器の一実施例の詳細
回路図である。
回路図である。
１００ 基準電圧供給部 ２００ 低電圧検出部 ３００ 制御信号出力部 ３１０ パスゲート部 ３２０ 出力電圧生成部
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F038 BB02 BB04 BG03 BG06 DF05 DF07 DT12 EZ20 5J056 BB40 CC02 CC30 DD29 EE07 FF06 GG09 5M024 AA24 BB29 FF03 FF13 FF22 HH01 PP03
Claims (6)
- 【請求項１】 内部電圧を昇圧させた高電圧を生成する
高電圧生成部を備える集積回路における前記高電圧が、
一定電圧以下である時、これを上昇させるポンピング制
御信号を生成する高電圧感知器において、 基準電圧を供給する基準電圧供給部と、 前記基準電圧と前記内部電圧とを比較して前記内部電圧
が所定レベル以下である時イネーブルされる低電圧検出
信号を生成する低電圧検出部と、 前記高電圧と前記内部電圧を電源電圧とする電流ミラー
から構成され、前記低電圧検出信号により前記電流ミラ
ーに流れる電流量を制御して第１または第２電位レベル
を有するポンピング制御信号を出力する制御信号出力部
とを備えることを特徴とする高電圧感知器。 - 【請求項２】 前記制御信号出力部は、第１ノードと、 第２ノードと、 前記低電圧検出信号によって、前記第１ノードと第２ノ
ードにかかる抵抗値が変わるパスゲート部と、 前記高電圧と前記内部電圧により駆動される電流ミラー
から構成され、前記パスゲート部の抵抗値によって第１
または第２電位レベルのポンピング制御信号を出力する
出力電圧生成部とを含んでなることを特徴とする請求項
１に記載の高電圧感知器。 - 【請求項３】 前記パスゲート部は、ゲートは、前記低
電圧検出信号が印加され、一側は、前記第１ノードに連
結され、他側は、前記第２ノードに連結される第１ＰＭ
ＯＳと、 一側と他側は、前記第１ＰＭＯＳの一側と他側に各々連
結され、ゲートは接地される第２ＰＭＯＳとを含んでな
ることを特徴とする請求項２に記載の高電圧感知器。 - 【請求項４】 前記出力電圧生成部は、一側は、前記高
電圧に連結され、ゲートは、接地され、他側は、前記第
１ノードに連結される第３ＰＭＯＳと、 一側とゲートは、前記第２ノードに連結され、他側は接
地される第１ＮＭＯＳと、 一側は、前記内部電圧に連結され、ゲートは接地される
第４ＰＭＯＳと、 一側は、前記第４ＰＭＯＳの他側に連結され、ゲートは
前記第１ＮＭＯＳのゲートと共同に連結され、他側は接
地される第２ＮＭＯＳと、 前記第４ＰＭＯＳの他側と第２ＮＭＯＳの一側が連結さ
れるノードの電圧を反転させる第１インバータと、 前記第１インバータの出力を反転させる第２インバータ
とを含んでなることを特徴とする請求項２に記載の高電
圧感知器。 - 【請求項５】 前記基準電圧供給部は、一側は、電源電
圧に連結され、ゲートは接地される第５ＰＭＯＳと、 前記第５ＰＭＯＳの他側と接地電圧との間に連結され、
少なくとも一つのダイオード接続されるＮＭＯＳとを含
んでなることを特徴とする請求項１に記載の高電圧感知
器。 - 【請求項６】 前記低電圧検出部は、各々の一側は、電
源電圧に連結され、ゲートは共同に連結される第６ＰＭ
ＯＳと第７ＰＭＯＳと、 一側は、前記第６ＰＭＯＳの他側に連結され、ゲートは
前記基準電圧が印加され、他側は接地される第３ＮＭＯ
Ｓと、 一側は、前記第７ＰＭＯＳの他側に連結され、他側は接
地電圧に連結され、ゲートは前記内部電圧が印加される
第４ＮＭＯＳと、 前記高電圧によりイネーブルされ、前記第７ＰＭＯＳの
他側と第４ＮＭＯＳの一側とが連結されるノードの電圧
が印加されて反転する第３インバータと、 前記高電圧によりイネーブルされ、前記第３インバータ
の出力を反転して第１または第２電位レベルの低電圧検
出信号を出力する第４インバータとを含んでなることを
特徴とする請求項１に記載の高電圧感知器。
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|---|---|---|---|
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| Publication Number | Publication Date |
|---|---|
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| JP2001402075A Expired - Fee Related JP4166014B2 (ja) | 2000-12-30 | 2001-12-28 | 高電圧感知器 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| KR100873613B1 (ko) * | 2006-11-14 | 2008-12-12 | 주식회사 하이닉스반도체 | 반도체 메모리 장치의 전압 생성 회로 및 방법 |
| KR100861302B1 (ko) * | 2007-05-15 | 2008-10-01 | 주식회사 하이닉스반도체 | 칼럼 선택 드라이버의 동작전압 공급 장치 및 그 방법 |
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| US8988114B2 (en) | 2012-11-20 | 2015-03-24 | Freescale Semiconductor, Inc. | Low-power voltage tamper detection |
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| US5063304A (en) * | 1990-04-27 | 1991-11-05 | Texas Instruments Incorporated | Integrated circuit with improved on-chip power supply control |
| JPH04289476A (ja) | 1991-03-18 | 1992-10-14 | Fujitsu Ltd | 高電圧検出回路 |
| KR950008453B1 (ko) * | 1992-03-31 | 1995-07-31 | 삼성전자주식회사 | 내부전원전압 발생회로 |
| JPH0612878A (ja) | 1992-06-25 | 1994-01-21 | Mitsubishi Electric Corp | 半導体メモリ装置 |
| JPH0696593A (ja) | 1992-09-14 | 1994-04-08 | Toshiba Corp | 半導体記憶装置 |
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| US5420798A (en) | 1993-09-30 | 1995-05-30 | Macronix International Co., Ltd. | Supply voltage detection circuit |
| JPH07229932A (ja) * | 1994-02-17 | 1995-08-29 | Toshiba Corp | 電位検知回路 |
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| KR0179551B1 (ko) | 1995-11-01 | 1999-04-15 | 김주용 | 고전위 발생기 |
| GB2308453B (en) * | 1995-12-22 | 2000-08-09 | Motorola Inc | Voltage detector |
| KR100273208B1 (ko) | 1997-04-02 | 2000-12-15 | 김영환 | 반도체메모리장치의고효율전하펌프회로 |
| JP3676904B2 (ja) * | 1997-04-11 | 2005-07-27 | 株式会社ルネサステクノロジ | 半導体集積回路 |
| US6163175A (en) * | 1998-03-27 | 2000-12-19 | Vantis Corporation | High voltage detector to control a power supply voltage pump for a 2.5 volt semiconductor process device |
| KR100378690B1 (ko) * | 1998-07-21 | 2003-06-12 | 주식회사 하이닉스반도체 | 대기전류를감소시킨반도체메모리용고전원발생장치 |
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-
2000
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- 2001-12-28 US US10/034,892 patent/US6661218B2/en not_active Expired - Fee Related
- 2001-12-28 GB GB0131047A patent/GB2373865B/en not_active Expired - Fee Related
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