JP3798275B2 - デュティサイクル検出回路及びデュティサイクル補正回路 - Google Patents
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Description
【発明の属する技術分野】
本発明は半導体装置に係り、特に、不整合に鈍感なデュティサイクル検出回路及びこれを備えるデュティサイクル補正回路に関する。
【0002】
【従来の技術】
システム性能の向上のために半導体メモリ装置、特に、ダイナミックランダムアクセスメモリ(以下、DRAMという)は高速化及び高集積化する一方である。すなわち、より多くのデータをより高速で処理するDRAMが要求されている。これにより、高速動作のためにシステムクロックに同期して動作するシンクロナスDRAM(以下、SDRAMという)が開発され、このSDRAMの登場によりデータの伝送速度が格段に上がっている。
【0003】
しかし、SDRAMでは、システムクロックの1サイクル中にデータの入出力がなされなければならないため、シンクロナスDRAMとDRAMコントローラとの間の帯域幅、すなわち、単位時間当りのメモリ装置からの入出力データの量を増やすには限界がある。このため、近年、データの伝送速度を一層高速化するために、クロックの立ち上がりエッジ及び立ち下がりエッジにいずれも同期してデータが入出力されるデュアルデータレート(DDR)SDRAMが開発されている。
【0004】
DDR SDRAMやダイレクトRAMバスDRAM(以下、ダイレクトRDRAMという)において、クロック信号のデュティサイクルが理想的とされる50%に保たれなければ、信頼性あるデータの伝送が不可能になる。このため、理想的とされる50%のデュティサイクルではない他のデュティサイクルを有した信号が入力されるとき、この信号は入力としての役割を正常に行えなくなるという問題がある。
【0005】
図1は、従来のデュティサイクル補正回路のブロック図である。図1を参照すれば、デュティサイクル補正回路は、校正回路10及び検出回路13を備える。校正回路10はデュティサイクルの歪みがある限り、一対の相補的な入力クロックCLK、CLKBに応答して歪みを除去した一対の相補的な出力クロックIN、INBを出力する。
【0006】
検出回路13は出力クロックIN、INBに応答して出力クロックIN、INBに対するデュティサイクルの歪みを検出した第1及び第2検出信号DETECT、DETECTBを校正回路10にフィードバックさせる。
【0007】
図2は、図1の検出回路13の回路図である。図2を参照すれば、ダイオード結合された負荷M1及びM4、交差結合負荷M2及びM3及びソース結合対M5及びM6の各々のトランジスタ間に不整合が存在すれば、前記検出回路13はデュティサイクルの誤差がない入力クロックCLK、CLKBでも前記各々のトランジスタの不整合により出力クロックIN、INBにレベル差を生じる。
【0008】
【発明が解決しようとする課題】
したがって、従来の回路は、対で使用されたトランジスタに不整合がある場合、出力クロックのデュティサイクルが歪むという問題点がある。
【0009】
そこで、本発明は、トランジスタの不整合による特性の変化にも鈍感なデュティサイクル検出回路及びこれを備えるデュティサイクル補正回路を提供することを目的とする。
【0010】
【課題を解決するための手段】
本発明によるデュティサイクル検出回路は、第1入力信号に応答して第1出力端をプルアップまたはプルダウンする第1出力ドライバと、前記第1入力信号に応答してバイアス電圧を調整するバイアス回路と、第2入力信号に応答して第2出力端をプルアップまたはプルダウンする第2出力ドライバと、前記バイアス電圧に応答して前記第1出力ドライバと前記第2出力ドライバ及び前記バイアス回路に電流を流す電流源とを備えることを特徴とするデュティサイクル検出回路である。
【0011】
このデュティサイクル検出回路は、前記電流源に接続され、前記バイアス回路との負荷整合のための整合回路をさらに備え、この整合回路は前記第2入力信号に応答して動作する。
【0012】
前記第1出力ドライバは、ソースが第2ノードに接続され、ゲートに前記第1入力信号が印加される第1MOSトランジスタと、ドレインに前記第1MOSトランジスタのドレインが接続され、ゲートに前記第1入力信号が印加され、ソースが第3ノードに接続される第2MOSトランジスタとを備え、前記第1 MOSトランジスタのドレインに前記第1出力端が接続される。
【0013】
前記電流源は、ソースが電源電圧に接続され、ゲートに前記第3 MOSトランジスタのドレインが接続され、ドレインに前記第2ノードが接続される第5 MOSトランジスタと、ドレインに前記第3ノードが接続され、ゲートに前記第3 MOSトランジスタのドレインが接続され、ソースが接地電圧に接続される第6 MOSトランジスタとを備える。
【0014】
前記第2出力ドライバは、ソースが前記第2ノード接続され、ゲートに前記第2入力信号が印加される第7MOSトランジスタと、ドレインに前記第7 MOSトランジスタのドレインが接続され、ゲートに前記第2入力信号が印加され、ソースが前記第3ノードに接続される第8 MOSトランジスタとを備え、前記第7 MOSトランジスタのドレインに前記第2出力端が接続される。
【0015】
前記整合回路は、ソースが前記第2ノードに接続され、ゲートに前記第2入力信号が印加される第9 MOSトランジスタと、ドレインに前記第9 MOSトランジスタのドレインが接続され、ゲートに前記第2入力信号が印加され、ソースが前記第3ノードに接続される第10 MOSトランジスタと、前記電源電圧にドレイン及びソースが共通接続され、ゲートが前記第9 MOSトランジスタのドレインに接続される第11 MOSトランジスタと、前記接地電圧にドレイン及びソースが共通接続され、ゲートが前記第9 MOSトランジスタのドレインに接続される第12 MOSトランジスタとを備える。
【0016】
本発明によるデュティサイクル補正回路は、校正回路及び検出回路を備える。校正回路は、第1検出信号及び第1デュティサイクルを有する第1制御信号に応答して前記第1デュティサイクルよりも等価性が高い第2デュティサイクルを有する第1入力信号を発生させる。
前記検出回路は、第1及び第2電流源を備える電流源と、前記第1及び第2電流源に電気的に接続され、前記第1入力信号に応答して前記第1及び第2電流源のバイアスを制御するバイアス回路とを備える。
【0017】
前記校正回路は第2検出信号及び第3デュティサイクルを有する第2制御信号に応答して前記第3デュティサイクルよりも等価性が高い第4デュティサイクルを有する第2入力信号を発生させ、前記検出回路は前記第2入力信号に応答して前記第2検出信号を発生させる。
【0018】
デュティサイクル補正回路は、前記第1及び前記第2電流源に電気的に接続され、前記第2入力信号に応答して前記バイアス回路の負荷を整合させる負荷整合回路をさらに備える。
【0019】
前記第1制御信号はクロック信号であり、前記第2制御信号は前記第1制御信号の相補的なクロック信号である。前記第1入力信号及び前記第2入力信号は相補的な信号であり、前記第1検出信号及び前記第2検出信号は相補的な信号である。
【0020】
前記デュティサイクル補正回路は、前記第1入力信号に応答して前記第1検出信号をプルアップまたはプルダウンする第1出力ドライバと、前記第2入力信号に応答して前記第2検出信号をプルアップまたはプルダウンする第2出力ドライバとをさらに備える。
【0021】
前記電流源により生じた電流はバイアス電圧に応答して前記第1出力ドライバ、前記第2出力ドライバ及びバイアス回路に供給される。
【0022】
前記バイアス電圧は1周期中の第1ノードの電圧であり、前記バイアス電圧はVb+Vc-VDD-GNDにより計算され、Vbは第2ノードの電圧であり、Vcは第3ノードの電圧であり、VDDは電源電圧であり、GNDは接地電圧である。
【0023】
【発明の実施の形態】
以下、添付した図面を参照して、本発明の望ましい実施形態を説明することにより、本発明を詳細に説明する。各図面において、同一の参照符号は同一の部材を表わす。
【0024】
図3は、本発明の一実施形態による検出回路13Aの回路図である。図3を参照し、本発明の一実施形態の構成を説明すれば、下記の通りである。検出回路13Aは相補的なクロック信号対CLK、CLKBに応答して図1の校正回路10から出力された相補的な入力信号対IN、INBを受信する。ここで、校正回路の入力信号を相補的なクロック信号対CLK、CLKBとして示したが、本発明はこれに限定されるものではない。例えば、校正回路の入力信号は相補的な制御信号対CNTL、CNTLBを使用する場合もある。
【0025】
本発明による検出回路13Aは、第1出力ドライバ31、自己バイアス回路33、電流源35、第2出力ドライバ39及び負荷整合回路37を備える。
【0026】
第1出力ドライバ31は相補的な入力信号INBに応答して第1検出信号DETECTをプルアップまたはプルダウンする。
第1出力ドライバ31は、図3に示されたように、PMOSトランジスタM3及びNMOSトランジスタM1を備える。トランジスタM3及びM1のドレインは共通接続され、相補入力信号INBはトランジスタM3及びM1のゲートに入力される。
第1検出信号DETECTはMOSトランジスタM3,M1のドレインから出力され、第1キャパシタC1は第1検出信号ラインと接地電圧GNDとの間に電気的に接続される。
【0027】
第2出力ドライバ39は入力信号INに応答して第2検出信号DETECTBをプルアップまたはプルダウンする。
第2出力ドライバ39は、図3に示されたように、PMOSトランジスタM4及びNMOSトランジスタM2を備える。特に、トランジスタM4及びM2のドレインは共通接続され、入力信号INはトランジスタM4及びM2のゲートに入力される。
また、第2検出信号DETECTBはMOSトランジスタM4,M2のドレインから出力され、第2キャパシタC2は第2検出信号ラインと接地電圧GNDとの間に電気的に接続される。
【0028】
電流源35は第1ノードNODAの電圧であるバイアス電圧に応答して第1出力ドライバ31、第2出力ドライバ39及びバイアス回路33に電流を流す。
電流源35はソースが電源電圧VDDに接続され、ゲートが前記第1ノードNODAに接続され、ドレインが第2ノードNODBに接続されるPMOSトランジスタM11と、ドレインが第3ノードNODCに接続され、ゲートが第1ノードNODAに接続され、ソースが接地電圧GNDに接続されるNMOSトランジスタM9とを備える。
【0029】
検出回路13Aは、ソース結合されたNMOSトランジスタM1及びM2の対及びソース結合されたPMOSトランジスタM3及びM4を積層した構造を有する。
この構造は前記ソース結合対の電流ステアリング能力を用いたものである。すなわち、前記ソース結合対M1及びM2またはM3及びM4は適当に大きい差動入力電圧IN、またはINBに対してテール電流源M9またはM11により定まる電流を片方に限って流すことになる。したがって、ソース結合対に使用されたトランジスタM1及びM2、M3及びM4の工程の不整合による特性の劣化が減少する。
【0030】
電流源35として動作するNMOSトランジスタ M9及びPMOSトランジスタ M11のバイアスが検出回路13Aの外部から供給される場合、第1検出信号DETECTまたは第2検出信号DETECTBのレベルは電源電圧VDDまたは接地電圧GNDに飽和する。これを共通モード問題という。
したがって、本発明による一実施形態では、前記共通モード問題を解決するために、自己バイアスを使って検出回路13A内においてバイアスが決まるようにする。
【0031】
自己バイアス回路33はソースが第2ノードNODBに接続され、ゲートに相補的な入力信号INBが印加されるPMOSトランジスタM7及びドレインにPMOSトランジスタM7のドレインが接続され、ゲートに相補的な入力信号INBが印加され、ソースが前記第3ノードNODCに接続されるNMOSトランジスタM5を備える。
【0032】
自己バイアス回路33の役割をするNMOSトランジスタM5及びPMOSトランジスタM7は相補的な入力信号INBにより動的に電流源35のNMOSトランジスタM9及びPMOSトランジスタM11のバイアスを決定することになる。
自己バイアス回路33は高速で動作する必要がないため、幅対長さ(W/L)が小さいものでも良い。
【0033】
負荷整合回路37は自己バイアス回路33が加わることによる負荷の不一致を補償するためのものである。負荷整合回路37はソースが第2ノードNODBに接続され、ゲートに入力信号INが印加されるPMOSトランジスタM8、ドレインにPMOSトランジスタM8のドレインが接続され、ゲートに入力信号INが印加され、ソースが第3ノードNODCに接続されるNMOSトランジスタM6と、電源電圧VDDにドレイン及びソースが共通接続され、ゲートがPMOSトランジスタM8のドレインに接続されるPMOSトランジスタM12及び接地電圧GNDにドレイン及びソースが共通接続され、ゲートがPMOSトランジスタM8のドレインに接続されるNMOSトランジスタM10を備える。
【0034】
NMOSトランジスタM6の特性は自己バイアス回路33のNMOSトランジスタM5のそれと同一であり、PMOSトランジスタM8の特性は自己バイアス回路33のPMOSトランジスタM7のそれと同一である。
また、NMOSトランジスタM10の特性は電流源35のNMOSトランジスタM9のそれと同一であり、PMOSトランジスタM12の特性は電流源35のPMOSトランジスタM11のそれと同一である。
【0035】
以下では、本発明の一実施形態による検出回路13Aの動作を詳細に説明する。入力信号IN及び相補的な入力信号INBは相補的であるため、説明の便宜上、相補的な入力信号INBについてのみ説明する。
【0036】
相補的な入力信号INBが電源電圧VDDである間に、トランジスタM1及びM5はターンオンされ、トランジスタM3及びM7はターンオフされる。したがって、トランジスタM5は電源電圧VDDと第3ノードNODCの電圧Vcとの差、すなわち、VDD-Vcに比例する電流を第1ノードNODAから取り出す。
【0037】
また、相補的な入力信号INBが接地電圧GNDである間に、トランジスタM1及びM5はターンオフされ、トランジスタM3及びM7はターンオンされる。したがって、トランジスタM7は接地電圧GNDと第2ノードNODBの電圧Vbとの差、すなわち、Vb-GNDに比例する電流を第1ノードNODAに流す。
【0038】
したがって、第1ノードNODAには毎周期ごとに純正に次の量に比例する電流が入ってくる。
すなわち、(相補的な入力信号INBが“ハイ”である期間)×(Vc-VDD)+(相補的な入力信号INBが'ロー'である期間)×(Vb-GND)である。
【0039】
図1の校正回路10が正常状態に達すれば、デュティサイクルが補正された状態となる。したがって、相補的な入力信号INBが“ハイ”である期間は相補的な入力信号INBが“ロー”である期間と同一である。
したがって、第1ノードNODAに(Vb+Vc-VDD-GND)に比例する順電流が毎周期ごとに供給される。第2ノードNODBの電圧Vb及び第3ノードNODCの電圧Vcの値が高ければ純電流の量は正となり、第1ノードNODAの電圧は上がる。
また、第2ノードNODBの電圧Vb及び第3ノードNODCの電圧Cvの値が低ければ純電流の量は負となり、第1ノードNODAの電圧は下がる。
【0040】
もし、トランジスタM11を通じて流れる電流がトランジスタM9を通じて流れる電流よりも大きければ、第2ノードNODBの電圧Vb及び第3ノードNODCの電圧Vcは上がるので、トランジスタM11を通じて流れる電流は減り、トランジスタM9を通じて流れる電流は増える。
しかし、もし、トランジスタM11を通じて流れる電流がトランジスタM9を通じて流れる電流よりも小さければ、第2ノードNODBの電圧Vb及び第3ノードNODCの電圧Vcは減るので、トランジスタM11を通じて流れる電流は増え、トランジスタM9を通じて流れる電流は減る。
結局、検出回路13Aは、トランジスタM11を流れる電流の量及びトランジスタM9を流れる電流の量が同一になるように調節する。
【0041】
したがって、本発明による検出回路はプロセスの不整合によるトランジスタの特性変化にもその性能の劣化を減らし、デュティサイクルを正確に検出できるという長所がある。
【0042】
本発明は図面に示された一実施形態を参考として説明されたが、これは単なる例示的なものに過ぎず、この技術分野における通常の知識を有した者なら、これより各種の変形及び均等な他の実施形態が可能であるということが理解できる。よって、本発明の真の技術的な保護範囲は特許請求の範囲の技術的思想によって定まるべきである。
【0043】
【発明の効果】
以上述べたように、本発明による検出回路は、プロセスの不整合によるトランジスタの特性変化にもその性能の劣化を減らし、デュティサイクルを正確に検出できるという長所がある。
【図面の簡単な説明】
【図1】従来のデュティサイクル補正回路のブロック図である。
【図2】図1の検出回路の回路図である。
【図3】本発明の一実施形態による検出回路の回路図である。
【符号の説明】
13A 検出回路
31 第1出力ドライバ
33 自己バイアス回路
35 電流源
37 負荷整合回路
39 第2出力ドライバ
Claims (8)
- 第1入力信号に応答して第1出力端をプルアップまたはプルダウンする第1出力ドライバと、
前記第1入力信号に応答してバイアス電圧を調整するバイアス回路と、
第2入力信号に応答して第2出力端をプルアップまたはプルダウンする第2出力ドライバと、
前記バイアス電圧に応答して前記第1出力ドライバと前記第2出力ドライバ及び前記バイアス回路に電流を流す電流源と、
前記電流源に接続され、前記第2入力信号に応答して動作し、前記バイアス回路との負荷整合のための整合回路とを備えることを特徴とするデュティサイクル検出回路。 - 前記第1出力ドライバは、
ソースが第2ノードに接続され、ゲートに前記第1入力信号が印加される第1MOSトランジスタと、
ドレインに前記第1MOSトランジスタのドレインが接続され、ゲートに前記第1入力信号が印加され、ソースが第3ノードに接続される第2MOSトランジスタとを備え、
前記第1MOSトランジスタのドレインに前記第1出力端が接続されることを特徴とする請求項1に記載のデュティサイクル検出回路。 - 前記デュティサイクル検出回路は、
前記第1出力端と接地電圧との間に第1キャパシタ及び前記第2出力端と接地電圧との間に第2キャパシタをさらに備えることを特徴とする請求項1に記載のデュティサイクル検出回路。 - 前記バイアス回路は、
ソースが前記第2ノードに接続され、ゲートに前記第1入力信号が印加される第3MOSトランジスタと、
ドレインに前記第3MOSトランジスタのドレインが接続され、ゲートに前記第1入力信号が印加され、ソースが前記第3ノードに接続される第4MOSトランジスタとを備えることを特徴とする請求項2に記載のデュティサイクル検出回路。 - 前記電流源は、
ソースが電源電圧に接続され、ゲートに前記第3MOSトランジスタのドレインが接続され、ドレインに前記第2ノードが接続される第5MOSトランジスタと、
ドレインに前記第3ノードが接続され、ゲートに前記第3MOSトランジスタのドレインが接続され、ソースが接地電圧に接続される第6MOSトランジスタとを備えることを特徴とする請求項4に記載のデュティサイクル検出回路。 - 前記第2出力ドライバは、
ソースが前記第2ノードに接続され、ゲートに前記第2入力信号が印加される第7MOSトランジスタと、
ドレインに前記第7MOSトランジスタのドレインが接続され、ゲートに前記第2入力信号が印加され、ソースが前記第3ノードに接続される第8MOSトランジスタとを備え、
前記第7MOSトランジスタのドレインに前記第2出力端が接続されることを特徴とする請求項4に記載のデュティサイクル検出回路。 - 前記整合回路は、
ソースが前記第2ノードに接続され、ゲートに前記第2入力信号が印加される第9MOSトランジスタと、
ドレインに前記第9MOSトランジスタのドレインが接続され、ゲートに前記第2入力信号が印加され、ソースが前記第3ノードに接続される第10MOSトランジスタと、
前記電源電圧にドレイン及びソースが共通接続され、ゲートが前記第9MOSトランジスタのドレインに接続される第11MOSトランジスタと、
前記接地電圧にドレイン及びソースが共通接続され、ゲートが前記第9MOSトランジスタのドレインに接続される第12MOSトランジスタとを備えることを特徴とする請求項6に記載のデュティサイクル検出回路。 - 一対の相補的な入力信号を校正回路が受けて該校正回路から出力される一対の相補的な出力信号のデュティサイクルの歪みをデュティサイクル検出回路で検出して、検出信号を前記校正回路にフィードバックすることにより、前記校正回路から出力される一対の相補的な出力信号のデュティサイクルの歪みを除去するデュティサイクル補正回路であって、
前記デュティサイクル検出回路は、
前記校正回路から出力される一対の相補的な出力信号の一方である第1入力信号に応答して第1出力端をプルアップまたはプルダウンする第1出力ドライバと、
前記第1入力信号に応答してバイアス電圧を調整するバイアス回路と、
前記校正回路から出力される一対の相補的な出力信号の他方である第2入力信号に応答して第2出力端をプルアップまたはプルダウンする第2出力ドライバと、
前記バイアス電圧に応答して前記第1出力ドライバと前記第2出力ドライバ及び前記バイアス回路に電流を流す電流源と、
前記電流源に接続され、前記第2入力信号に応答して動作し、前記バイアス回路との負荷整合のための整合回路とを備える
ことを特徴とするデュティサイクル補正回路。
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