JP3798275B2 - デュティサイクル検出回路及びデュティサイクル補正回路 - Google Patents
デュティサイクル検出回路及びデュティサイクル補正回路 Download PDFInfo
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Description
【０００１】
【発明の属する技術分野】
本発明は半導体装置に係り、特に、不整合に鈍感なデュティサイクル検出回路及びこれを備えるデュティサイクル補正回路に関する。
【０００２】
【従来の技術】
システム性能の向上のために半導体メモリ装置、特に、ダイナミックランダムアクセスメモリ（以下、ＤＲＡＭという）は高速化及び高集積化する一方である。すなわち、より多くのデータをより高速で処理するＤＲＡＭが要求されている。これにより、高速動作のためにシステムクロックに同期して動作するシンクロナスＤＲＡＭ（以下、ＳＤＲＡＭという）が開発され、このＳＤＲＡＭの登場によりデータの伝送速度が格段に上がっている。
【０００３】
しかし、ＳＤＲＡＭでは、システムクロックの１サイクル中にデータの入出力がなされなければならないため、シンクロナスＤＲＡＭとＤＲＡＭコントローラとの間の帯域幅、すなわち、単位時間当りのメモリ装置からの入出力データの量を増やすには限界がある。このため、近年、データの伝送速度を一層高速化するために、クロックの立ち上がりエッジ及び立ち下がりエッジにいずれも同期してデータが入出力されるデュアルデータレート（ＤＤＲ）ＳＤＲＡＭが開発されている。
【０００４】
ＤＤＲ ＳＤＲＡＭやダイレクトＲＡＭバスＤＲＡＭ（以下、ダイレクトＲＤＲＡＭという）において、クロック信号のデュティサイクルが理想的とされる５０％に保たれなければ、信頼性あるデータの伝送が不可能になる。このため、理想的とされる５０％のデュティサイクルではない他のデュティサイクルを有した信号が入力されるとき、この信号は入力としての役割を正常に行えなくなるという問題がある。
【０００５】
図１は、従来のデュティサイクル補正回路のブロック図である。図１を参照すれば、デュティサイクル補正回路は、校正回路１０及び検出回路１３を備える。校正回路１０はデュティサイクルの歪みがある限り、一対の相補的な入力クロックＣＬＫ、ＣＬＫＢに応答して歪みを除去した一対の相補的な出力クロックＩＮ、ＩＮＢを出力する。
【０００６】
検出回路１３は出力クロックＩＮ、ＩＮＢに応答して出力クロックＩＮ、ＩＮＢに対するデュティサイクルの歪みを検出した第１及び第２検出信号ＤＥＴＥＣＴ、ＤＥＴＥＣＴＢを校正回路１０にフィードバックさせる。
【０００７】
図２は、図１の検出回路１３の回路図である。図２を参照すれば、ダイオード結合された負荷Ｍ１及びＭ４、交差結合負荷Ｍ２及びＭ３及びソース結合対Ｍ５及びＭ６の各々のトランジスタ間に不整合が存在すれば、前記検出回路１３はデュティサイクルの誤差がない入力クロックＣＬＫ、ＣＬＫＢでも前記各々のトランジスタの不整合により出力クロックＩＮ、ＩＮＢにレベル差を生じる。
【０００８】
【発明が解決しようとする課題】
したがって、従来の回路は、対で使用されたトランジスタに不整合がある場合、出力クロックのデュティサイクルが歪むという問題点がある。
【０００９】
そこで、本発明は、トランジスタの不整合による特性の変化にも鈍感なデュティサイクル検出回路及びこれを備えるデュティサイクル補正回路を提供することを目的とする。
【００１０】
【課題を解決するための手段】
本発明によるデュティサイクル検出回路は、第１入力信号に応答して第１出力端をプルアップまたはプルダウンする第１出力ドライバと、前記第１入力信号に応答してバイアス電圧を調整するバイアス回路と、第２入力信号に応答して第２出力端をプルアップまたはプルダウンする第２出力ドライバと、前記バイアス電圧に応答して前記第１出力ドライバと前記第２出力ドライバ及び前記バイアス回路に電流を流す電流源とを備えることを特徴とするデュティサイクル検出回路である。
【００１１】
このデュティサイクル検出回路は、前記電流源に接続され、前記バイアス回路との負荷整合のための整合回路をさらに備え、この整合回路は前記第２入力信号に応答して動作する。
【００１２】
前記第１出力ドライバは、ソースが第２ノードに接続され、ゲートに前記第１入力信号が印加される第１ＭＯＳトランジスタと、ドレインに前記第１ＭＯＳトランジスタのドレインが接続され、ゲートに前記第１入力信号が印加され、ソースが第３ノードに接続される第２ＭＯＳトランジスタとを備え、前記第１ ＭＯＳトランジスタのドレインに前記第１出力端が接続される。
【００１３】
前記電流源は、ソースが電源電圧に接続され、ゲートに前記第３ ＭＯＳトランジスタのドレインが接続され、ドレインに前記第２ノードが接続される第５ ＭＯＳトランジスタと、ドレインに前記第３ノードが接続され、ゲートに前記第３ ＭＯＳトランジスタのドレインが接続され、ソースが接地電圧に接続される第６ ＭＯＳトランジスタとを備える。
【００１４】
前記第２出力ドライバは、ソースが前記第２ノード接続され、ゲートに前記第２入力信号が印加される第７ＭＯＳトランジスタと、ドレインに前記第７ ＭＯＳトランジスタのドレインが接続され、ゲートに前記第２入力信号が印加され、ソースが前記第３ノードに接続される第８ ＭＯＳトランジスタとを備え、前記第７ ＭＯＳトランジスタのドレインに前記第２出力端が接続される。
【００１５】
前記整合回路は、ソースが前記第２ノードに接続され、ゲートに前記第２入力信号が印加される第９ ＭＯＳトランジスタと、ドレインに前記第９ ＭＯＳトランジスタのドレインが接続され、ゲートに前記第２入力信号が印加され、ソースが前記第３ノードに接続される第１０ ＭＯＳトランジスタと、前記電源電圧にドレイン及びソースが共通接続され、ゲートが前記第９ ＭＯＳトランジスタのドレインに接続される第１１ ＭＯＳトランジスタと、前記接地電圧にドレイン及びソースが共通接続され、ゲートが前記第９ ＭＯＳトランジスタのドレインに接続される第１２ ＭＯＳトランジスタとを備える。
【００１６】
本発明によるデュティサイクル補正回路は、校正回路及び検出回路を備える。校正回路は、第１検出信号及び第１デュティサイクルを有する第１制御信号に応答して前記第１デュティサイクルよりも等価性が高い第２デュティサイクルを有する第１入力信号を発生させる。
前記検出回路は、第１及び第２電流源を備える電流源と、前記第１及び第２電流源に電気的に接続され、前記第１入力信号に応答して前記第１及び第２電流源のバイアスを制御するバイアス回路とを備える。
【００１７】
前記校正回路は第２検出信号及び第３デュティサイクルを有する第２制御信号に応答して前記第３デュティサイクルよりも等価性が高い第４デュティサイクルを有する第２入力信号を発生させ、前記検出回路は前記第２入力信号に応答して前記第２検出信号を発生させる。
【００１８】
デュティサイクル補正回路は、前記第１及び前記第２電流源に電気的に接続され、前記第２入力信号に応答して前記バイアス回路の負荷を整合させる負荷整合回路をさらに備える。
【００１９】
前記第１制御信号はクロック信号であり、前記第２制御信号は前記第１制御信号の相補的なクロック信号である。前記第１入力信号及び前記第２入力信号は相補的な信号であり、前記第１検出信号及び前記第２検出信号は相補的な信号である。
【００２０】
前記デュティサイクル補正回路は、前記第１入力信号に応答して前記第１検出信号をプルアップまたはプルダウンする第１出力ドライバと、前記第２入力信号に応答して前記第２検出信号をプルアップまたはプルダウンする第２出力ドライバとをさらに備える。
【００２１】
前記電流源により生じた電流はバイアス電圧に応答して前記第１出力ドライバ、前記第２出力ドライバ及びバイアス回路に供給される。
【００２２】
前記バイアス電圧は１周期中の第１ノードの電圧であり、前記バイアス電圧はＶｂ+Ｖｃ-ＶＤＤ-ＧＮＤにより計算され、Ｖｂは第２ノードの電圧であり、Ｖｃは第３ノードの電圧であり、ＶＤＤは電源電圧であり、ＧＮＤは接地電圧である。
【００２３】
【発明の実施の形態】
以下、添付した図面を参照して、本発明の望ましい実施形態を説明することにより、本発明を詳細に説明する。各図面において、同一の参照符号は同一の部材を表わす。
【００２４】
図３は、本発明の一実施形態による検出回路１３Ａの回路図である。図３を参照し、本発明の一実施形態の構成を説明すれば、下記の通りである。検出回路１３Ａは相補的なクロック信号対ＣＬＫ、ＣＬＫＢに応答して図１の校正回路１０から出力された相補的な入力信号対ＩＮ、ＩＮＢを受信する。ここで、校正回路の入力信号を相補的なクロック信号対ＣＬＫ、ＣＬＫＢとして示したが、本発明はこれに限定されるものではない。例えば、校正回路の入力信号は相補的な制御信号対ＣＮＴＬ、ＣＮＴＬＢを使用する場合もある。
【００２５】
本発明による検出回路１３Ａは、第１出力ドライバ３１、自己バイアス回路３３、電流源３５、第２出力ドライバ３９及び負荷整合回路３７を備える。
【００２６】
第１出力ドライバ３１は相補的な入力信号ＩＮＢに応答して第１検出信号ＤＥＴＥＣＴをプルアップまたはプルダウンする。
第１出力ドライバ３１は、図３に示されたように、ＰＭＯＳトランジスタＭ３及びＮＭＯＳトランジスタＭ１を備える。トランジスタＭ３及びＭ１のドレインは共通接続され、相補入力信号ＩＮＢはトランジスタＭ３及びＭ１のゲートに入力される。
第１検出信号ＤＥＴＥＣＴはＭＯＳトランジスタＭ３，Ｍ１のドレインから出力され、第１キャパシタＣ１は第１検出信号ラインと接地電圧ＧＮＤとの間に電気的に接続される。
【００２７】
第２出力ドライバ３９は入力信号ＩＮに応答して第２検出信号ＤＥＴＥＣＴＢをプルアップまたはプルダウンする。
第２出力ドライバ３９は、図３に示されたように、ＰＭＯＳトランジスタＭ４及びＮＭＯＳトランジスタＭ２を備える。特に、トランジスタＭ４及びＭ２のドレインは共通接続され、入力信号ＩＮはトランジスタＭ４及びＭ２のゲートに入力される。
また、第２検出信号ＤＥＴＥＣＴＢはＭＯＳトランジスタＭ４，Ｍ２のドレインから出力され、第２キャパシタＣ２は第２検出信号ラインと接地電圧ＧＮＤとの間に電気的に接続される。
【００２８】
電流源３５は第１ノードＮＯＤＡの電圧であるバイアス電圧に応答して第１出力ドライバ３１、第２出力ドライバ３９及びバイアス回路３３に電流を流す。
電流源３５はソースが電源電圧ＶＤＤに接続され、ゲートが前記第１ノードＮＯＤＡに接続され、ドレインが第２ノードＮＯＤＢに接続されるＰＭＯＳトランジスタＭ１１と、ドレインが第３ノードＮＯＤＣに接続され、ゲートが第１ノードＮＯＤＡに接続され、ソースが接地電圧ＧＮＤに接続されるＮＭＯＳトランジスタＭ９とを備える。
【００２９】
検出回路１３Ａは、ソース結合されたＮＭＯＳトランジスタＭ１及びＭ２の対及びソース結合されたＰＭＯＳトランジスタＭ３及びＭ４を積層した構造を有する。
この構造は前記ソース結合対の電流ステアリング能力を用いたものである。すなわち、前記ソース結合対Ｍ１及びＭ２またはＭ３及びＭ４は適当に大きい差動入力電圧ＩＮ、またはＩＮＢに対してテール電流源Ｍ９またはＭ１１により定まる電流を片方に限って流すことになる。したがって、ソース結合対に使用されたトランジスタＭ１及びＭ２、Ｍ３及びＭ４の工程の不整合による特性の劣化が減少する。
【００３０】
電流源３５として動作するＮＭＯＳトランジスタ Ｍ９及びＰＭＯＳトランジスタ Ｍ１１のバイアスが検出回路１３Ａの外部から供給される場合、第１検出信号ＤＥＴＥＣＴまたは第２検出信号ＤＥＴＥＣＴＢのレベルは電源電圧ＶＤＤまたは接地電圧ＧＮＤに飽和する。これを共通モード問題という。
したがって、本発明による一実施形態では、前記共通モード問題を解決するために、自己バイアスを使って検出回路１３Ａ内においてバイアスが決まるようにする。
【００３１】
自己バイアス回路３３はソースが第２ノードＮＯＤＢに接続され、ゲートに相補的な入力信号ＩＮＢが印加されるＰＭＯＳトランジスタＭ７及びドレインにＰＭＯＳトランジスタＭ７のドレインが接続され、ゲートに相補的な入力信号ＩＮＢが印加され、ソースが前記第３ノードＮＯＤＣに接続されるＮＭＯＳトランジスタＭ５を備える。
【００３２】
自己バイアス回路３３の役割をするＮＭＯＳトランジスタＭ５及びＰＭＯＳトランジスタＭ７は相補的な入力信号ＩＮＢにより動的に電流源３５のＮＭＯＳトランジスタＭ９及びＰＭＯＳトランジスタＭ１１のバイアスを決定することになる。
自己バイアス回路３３は高速で動作する必要がないため、幅対長さ（Ｗ／Ｌ）が小さいものでも良い。
【００３３】
負荷整合回路３７は自己バイアス回路３３が加わることによる負荷の不一致を補償するためのものである。負荷整合回路３７はソースが第２ノードＮＯＤＢに接続され、ゲートに入力信号ＩＮが印加されるＰＭＯＳトランジスタＭ８、ドレインにＰＭＯＳトランジスタＭ８のドレインが接続され、ゲートに入力信号ＩＮが印加され、ソースが第３ノードＮＯＤＣに接続されるＮＭＯＳトランジスタＭ６と、電源電圧ＶＤＤにドレイン及びソースが共通接続され、ゲートがＰＭＯＳトランジスタＭ８のドレインに接続されるＰＭＯＳトランジスタＭ１２及び接地電圧ＧＮＤにドレイン及びソースが共通接続され、ゲートがＰＭＯＳトランジスタＭ８のドレインに接続されるＮＭＯＳトランジスタＭ１０を備える。
【００３４】
ＮＭＯＳトランジスタＭ６の特性は自己バイアス回路３３のＮＭＯＳトランジスタＭ５のそれと同一であり、ＰＭＯＳトランジスタＭ８の特性は自己バイアス回路３３のＰＭＯＳトランジスタＭ７のそれと同一である。
また、ＮＭＯＳトランジスタＭ１０の特性は電流源３５のＮＭＯＳトランジスタＭ９のそれと同一であり、ＰＭＯＳトランジスタＭ１２の特性は電流源３５のＰＭＯＳトランジスタＭ１１のそれと同一である。
【００３５】
以下では、本発明の一実施形態による検出回路１３Ａの動作を詳細に説明する。入力信号ＩＮ及び相補的な入力信号ＩＮＢは相補的であるため、説明の便宜上、相補的な入力信号ＩＮＢについてのみ説明する。
【００３６】
相補的な入力信号ＩＮＢが電源電圧ＶＤＤである間に、トランジスタＭ１及びＭ５はターンオンされ、トランジスタＭ３及びＭ７はターンオフされる。したがって、トランジスタＭ５は電源電圧ＶＤＤと第３ノードＮＯＤＣの電圧Ｖｃとの差、すなわち、ＶＤＤ-Ｖｃに比例する電流を第１ノードＮＯＤＡから取り出す。
【００３７】
また、相補的な入力信号ＩＮＢが接地電圧ＧＮＤである間に、トランジスタＭ１及びＭ５はターンオフされ、トランジスタＭ３及びＭ７はターンオンされる。したがって、トランジスタＭ７は接地電圧ＧＮＤと第２ノードＮＯＤＢの電圧Ｖｂとの差、すなわち、Ｖｂ-ＧＮＤに比例する電流を第１ノードＮＯＤＡに流す。
【００３８】
したがって、第１ノードＮＯＤＡには毎周期ごとに純正に次の量に比例する電流が入ってくる。
すなわち、（相補的な入力信号ＩＮＢが“ハイ”である期間）×（Ｖｃ-ＶＤＤ）+（相補的な入力信号ＩＮＢが'ロー'である期間）×（Ｖｂ-ＧＮＤ）である。
【００３９】
図１の校正回路１０が正常状態に達すれば、デュティサイクルが補正された状態となる。したがって、相補的な入力信号ＩＮＢが“ハイ”である期間は相補的な入力信号ＩＮＢが“ロー”である期間と同一である。
したがって、第１ノードＮＯＤＡに（Ｖｂ+Ｖｃ-ＶＤＤ-ＧＮＤ）に比例する順電流が毎周期ごとに供給される。第２ノードＮＯＤＢの電圧Ｖｂ及び第３ノードＮＯＤＣの電圧Ｖｃの値が高ければ純電流の量は正となり、第１ノードＮＯＤＡの電圧は上がる。
また、第２ノードＮＯＤＢの電圧Ｖｂ及び第３ノードＮＯＤＣの電圧Ｃｖの値が低ければ純電流の量は負となり、第１ノードＮＯＤＡの電圧は下がる。
【００４０】
もし、トランジスタＭ１１を通じて流れる電流がトランジスタＭ９を通じて流れる電流よりも大きければ、第２ノードＮＯＤＢの電圧Ｖｂ及び第３ノードＮＯＤＣの電圧Ｖｃは上がるので、トランジスタＭ１１を通じて流れる電流は減り、トランジスタＭ９を通じて流れる電流は増える。
しかし、もし、トランジスタＭ１１を通じて流れる電流がトランジスタＭ９を通じて流れる電流よりも小さければ、第２ノードＮＯＤＢの電圧Ｖｂ及び第３ノードＮＯＤＣの電圧Ｖｃは減るので、トランジスタＭ１１を通じて流れる電流は増え、トランジスタＭ９を通じて流れる電流は減る。
結局、検出回路１３Ａは、トランジスタＭ１１を流れる電流の量及びトランジスタＭ９を流れる電流の量が同一になるように調節する。
【００４１】
したがって、本発明による検出回路はプロセスの不整合によるトランジスタの特性変化にもその性能の劣化を減らし、デュティサイクルを正確に検出できるという長所がある。
【００４２】
本発明は図面に示された一実施形態を参考として説明されたが、これは単なる例示的なものに過ぎず、この技術分野における通常の知識を有した者なら、これより各種の変形及び均等な他の実施形態が可能であるということが理解できる。よって、本発明の真の技術的な保護範囲は特許請求の範囲の技術的思想によって定まるべきである。
【００４３】
【発明の効果】
以上述べたように、本発明による検出回路は、プロセスの不整合によるトランジスタの特性変化にもその性能の劣化を減らし、デュティサイクルを正確に検出できるという長所がある。
【図面の簡単な説明】
【図１】従来のデュティサイクル補正回路のブロック図である。
【図２】図１の検出回路の回路図である。
【図３】本発明の一実施形態による検出回路の回路図である。
【符号の説明】
１３Ａ 検出回路
３１ 第１出力ドライバ
３３ 自己バイアス回路
３５ 電流源
３７ 負荷整合回路
３９ 第２出力ドライバ
【発明の属する技術分野】
本発明は半導体装置に係り、特に、不整合に鈍感なデュティサイクル検出回路及びこれを備えるデュティサイクル補正回路に関する。
【０００２】
【従来の技術】
システム性能の向上のために半導体メモリ装置、特に、ダイナミックランダムアクセスメモリ（以下、ＤＲＡＭという）は高速化及び高集積化する一方である。すなわち、より多くのデータをより高速で処理するＤＲＡＭが要求されている。これにより、高速動作のためにシステムクロックに同期して動作するシンクロナスＤＲＡＭ（以下、ＳＤＲＡＭという）が開発され、このＳＤＲＡＭの登場によりデータの伝送速度が格段に上がっている。
【０００３】
しかし、ＳＤＲＡＭでは、システムクロックの１サイクル中にデータの入出力がなされなければならないため、シンクロナスＤＲＡＭとＤＲＡＭコントローラとの間の帯域幅、すなわち、単位時間当りのメモリ装置からの入出力データの量を増やすには限界がある。このため、近年、データの伝送速度を一層高速化するために、クロックの立ち上がりエッジ及び立ち下がりエッジにいずれも同期してデータが入出力されるデュアルデータレート（ＤＤＲ）ＳＤＲＡＭが開発されている。
【０００４】
ＤＤＲ ＳＤＲＡＭやダイレクトＲＡＭバスＤＲＡＭ（以下、ダイレクトＲＤＲＡＭという）において、クロック信号のデュティサイクルが理想的とされる５０％に保たれなければ、信頼性あるデータの伝送が不可能になる。このため、理想的とされる５０％のデュティサイクルではない他のデュティサイクルを有した信号が入力されるとき、この信号は入力としての役割を正常に行えなくなるという問題がある。
【０００５】
図１は、従来のデュティサイクル補正回路のブロック図である。図１を参照すれば、デュティサイクル補正回路は、校正回路１０及び検出回路１３を備える。校正回路１０はデュティサイクルの歪みがある限り、一対の相補的な入力クロックＣＬＫ、ＣＬＫＢに応答して歪みを除去した一対の相補的な出力クロックＩＮ、ＩＮＢを出力する。
【０００６】
検出回路１３は出力クロックＩＮ、ＩＮＢに応答して出力クロックＩＮ、ＩＮＢに対するデュティサイクルの歪みを検出した第１及び第２検出信号ＤＥＴＥＣＴ、ＤＥＴＥＣＴＢを校正回路１０にフィードバックさせる。
【０００７】
図２は、図１の検出回路１３の回路図である。図２を参照すれば、ダイオード結合された負荷Ｍ１及びＭ４、交差結合負荷Ｍ２及びＭ３及びソース結合対Ｍ５及びＭ６の各々のトランジスタ間に不整合が存在すれば、前記検出回路１３はデュティサイクルの誤差がない入力クロックＣＬＫ、ＣＬＫＢでも前記各々のトランジスタの不整合により出力クロックＩＮ、ＩＮＢにレベル差を生じる。
【０００８】
【発明が解決しようとする課題】
したがって、従来の回路は、対で使用されたトランジスタに不整合がある場合、出力クロックのデュティサイクルが歪むという問題点がある。
【０００９】
そこで、本発明は、トランジスタの不整合による特性の変化にも鈍感なデュティサイクル検出回路及びこれを備えるデュティサイクル補正回路を提供することを目的とする。
【００１０】
【課題を解決するための手段】
本発明によるデュティサイクル検出回路は、第１入力信号に応答して第１出力端をプルアップまたはプルダウンする第１出力ドライバと、前記第１入力信号に応答してバイアス電圧を調整するバイアス回路と、第２入力信号に応答して第２出力端をプルアップまたはプルダウンする第２出力ドライバと、前記バイアス電圧に応答して前記第１出力ドライバと前記第２出力ドライバ及び前記バイアス回路に電流を流す電流源とを備えることを特徴とするデュティサイクル検出回路である。
【００１１】
このデュティサイクル検出回路は、前記電流源に接続され、前記バイアス回路との負荷整合のための整合回路をさらに備え、この整合回路は前記第２入力信号に応答して動作する。
【００１２】
前記第１出力ドライバは、ソースが第２ノードに接続され、ゲートに前記第１入力信号が印加される第１ＭＯＳトランジスタと、ドレインに前記第１ＭＯＳトランジスタのドレインが接続され、ゲートに前記第１入力信号が印加され、ソースが第３ノードに接続される第２ＭＯＳトランジスタとを備え、前記第１ ＭＯＳトランジスタのドレインに前記第１出力端が接続される。
【００１３】
前記電流源は、ソースが電源電圧に接続され、ゲートに前記第３ ＭＯＳトランジスタのドレインが接続され、ドレインに前記第２ノードが接続される第５ ＭＯＳトランジスタと、ドレインに前記第３ノードが接続され、ゲートに前記第３ ＭＯＳトランジスタのドレインが接続され、ソースが接地電圧に接続される第６ ＭＯＳトランジスタとを備える。
【００１４】
前記第２出力ドライバは、ソースが前記第２ノード接続され、ゲートに前記第２入力信号が印加される第７ＭＯＳトランジスタと、ドレインに前記第７ ＭＯＳトランジスタのドレインが接続され、ゲートに前記第２入力信号が印加され、ソースが前記第３ノードに接続される第８ ＭＯＳトランジスタとを備え、前記第７ ＭＯＳトランジスタのドレインに前記第２出力端が接続される。
【００１５】
前記整合回路は、ソースが前記第２ノードに接続され、ゲートに前記第２入力信号が印加される第９ ＭＯＳトランジスタと、ドレインに前記第９ ＭＯＳトランジスタのドレインが接続され、ゲートに前記第２入力信号が印加され、ソースが前記第３ノードに接続される第１０ ＭＯＳトランジスタと、前記電源電圧にドレイン及びソースが共通接続され、ゲートが前記第９ ＭＯＳトランジスタのドレインに接続される第１１ ＭＯＳトランジスタと、前記接地電圧にドレイン及びソースが共通接続され、ゲートが前記第９ ＭＯＳトランジスタのドレインに接続される第１２ ＭＯＳトランジスタとを備える。
【００１６】
本発明によるデュティサイクル補正回路は、校正回路及び検出回路を備える。校正回路は、第１検出信号及び第１デュティサイクルを有する第１制御信号に応答して前記第１デュティサイクルよりも等価性が高い第２デュティサイクルを有する第１入力信号を発生させる。
前記検出回路は、第１及び第２電流源を備える電流源と、前記第１及び第２電流源に電気的に接続され、前記第１入力信号に応答して前記第１及び第２電流源のバイアスを制御するバイアス回路とを備える。
【００１７】
前記校正回路は第２検出信号及び第３デュティサイクルを有する第２制御信号に応答して前記第３デュティサイクルよりも等価性が高い第４デュティサイクルを有する第２入力信号を発生させ、前記検出回路は前記第２入力信号に応答して前記第２検出信号を発生させる。
【００１８】
デュティサイクル補正回路は、前記第１及び前記第２電流源に電気的に接続され、前記第２入力信号に応答して前記バイアス回路の負荷を整合させる負荷整合回路をさらに備える。
【００１９】
前記第１制御信号はクロック信号であり、前記第２制御信号は前記第１制御信号の相補的なクロック信号である。前記第１入力信号及び前記第２入力信号は相補的な信号であり、前記第１検出信号及び前記第２検出信号は相補的な信号である。
【００２０】
前記デュティサイクル補正回路は、前記第１入力信号に応答して前記第１検出信号をプルアップまたはプルダウンする第１出力ドライバと、前記第２入力信号に応答して前記第２検出信号をプルアップまたはプルダウンする第２出力ドライバとをさらに備える。
【００２１】
前記電流源により生じた電流はバイアス電圧に応答して前記第１出力ドライバ、前記第２出力ドライバ及びバイアス回路に供給される。
【００２２】
前記バイアス電圧は１周期中の第１ノードの電圧であり、前記バイアス電圧はＶｂ+Ｖｃ-ＶＤＤ-ＧＮＤにより計算され、Ｖｂは第２ノードの電圧であり、Ｖｃは第３ノードの電圧であり、ＶＤＤは電源電圧であり、ＧＮＤは接地電圧である。
【００２３】
【発明の実施の形態】
以下、添付した図面を参照して、本発明の望ましい実施形態を説明することにより、本発明を詳細に説明する。各図面において、同一の参照符号は同一の部材を表わす。
【００２４】
図３は、本発明の一実施形態による検出回路１３Ａの回路図である。図３を参照し、本発明の一実施形態の構成を説明すれば、下記の通りである。検出回路１３Ａは相補的なクロック信号対ＣＬＫ、ＣＬＫＢに応答して図１の校正回路１０から出力された相補的な入力信号対ＩＮ、ＩＮＢを受信する。ここで、校正回路の入力信号を相補的なクロック信号対ＣＬＫ、ＣＬＫＢとして示したが、本発明はこれに限定されるものではない。例えば、校正回路の入力信号は相補的な制御信号対ＣＮＴＬ、ＣＮＴＬＢを使用する場合もある。
【００２５】
本発明による検出回路１３Ａは、第１出力ドライバ３１、自己バイアス回路３３、電流源３５、第２出力ドライバ３９及び負荷整合回路３７を備える。
【００２６】
第１出力ドライバ３１は相補的な入力信号ＩＮＢに応答して第１検出信号ＤＥＴＥＣＴをプルアップまたはプルダウンする。
第１出力ドライバ３１は、図３に示されたように、ＰＭＯＳトランジスタＭ３及びＮＭＯＳトランジスタＭ１を備える。トランジスタＭ３及びＭ１のドレインは共通接続され、相補入力信号ＩＮＢはトランジスタＭ３及びＭ１のゲートに入力される。
第１検出信号ＤＥＴＥＣＴはＭＯＳトランジスタＭ３，Ｍ１のドレインから出力され、第１キャパシタＣ１は第１検出信号ラインと接地電圧ＧＮＤとの間に電気的に接続される。
【００２７】
第２出力ドライバ３９は入力信号ＩＮに応答して第２検出信号ＤＥＴＥＣＴＢをプルアップまたはプルダウンする。
第２出力ドライバ３９は、図３に示されたように、ＰＭＯＳトランジスタＭ４及びＮＭＯＳトランジスタＭ２を備える。特に、トランジスタＭ４及びＭ２のドレインは共通接続され、入力信号ＩＮはトランジスタＭ４及びＭ２のゲートに入力される。
また、第２検出信号ＤＥＴＥＣＴＢはＭＯＳトランジスタＭ４，Ｍ２のドレインから出力され、第２キャパシタＣ２は第２検出信号ラインと接地電圧ＧＮＤとの間に電気的に接続される。
【００２８】
電流源３５は第１ノードＮＯＤＡの電圧であるバイアス電圧に応答して第１出力ドライバ３１、第２出力ドライバ３９及びバイアス回路３３に電流を流す。
電流源３５はソースが電源電圧ＶＤＤに接続され、ゲートが前記第１ノードＮＯＤＡに接続され、ドレインが第２ノードＮＯＤＢに接続されるＰＭＯＳトランジスタＭ１１と、ドレインが第３ノードＮＯＤＣに接続され、ゲートが第１ノードＮＯＤＡに接続され、ソースが接地電圧ＧＮＤに接続されるＮＭＯＳトランジスタＭ９とを備える。
【００２９】
検出回路１３Ａは、ソース結合されたＮＭＯＳトランジスタＭ１及びＭ２の対及びソース結合されたＰＭＯＳトランジスタＭ３及びＭ４を積層した構造を有する。
この構造は前記ソース結合対の電流ステアリング能力を用いたものである。すなわち、前記ソース結合対Ｍ１及びＭ２またはＭ３及びＭ４は適当に大きい差動入力電圧ＩＮ、またはＩＮＢに対してテール電流源Ｍ９またはＭ１１により定まる電流を片方に限って流すことになる。したがって、ソース結合対に使用されたトランジスタＭ１及びＭ２、Ｍ３及びＭ４の工程の不整合による特性の劣化が減少する。
【００３０】
電流源３５として動作するＮＭＯＳトランジスタ Ｍ９及びＰＭＯＳトランジスタ Ｍ１１のバイアスが検出回路１３Ａの外部から供給される場合、第１検出信号ＤＥＴＥＣＴまたは第２検出信号ＤＥＴＥＣＴＢのレベルは電源電圧ＶＤＤまたは接地電圧ＧＮＤに飽和する。これを共通モード問題という。
したがって、本発明による一実施形態では、前記共通モード問題を解決するために、自己バイアスを使って検出回路１３Ａ内においてバイアスが決まるようにする。
【００３１】
自己バイアス回路３３はソースが第２ノードＮＯＤＢに接続され、ゲートに相補的な入力信号ＩＮＢが印加されるＰＭＯＳトランジスタＭ７及びドレインにＰＭＯＳトランジスタＭ７のドレインが接続され、ゲートに相補的な入力信号ＩＮＢが印加され、ソースが前記第３ノードＮＯＤＣに接続されるＮＭＯＳトランジスタＭ５を備える。
【００３２】
自己バイアス回路３３の役割をするＮＭＯＳトランジスタＭ５及びＰＭＯＳトランジスタＭ７は相補的な入力信号ＩＮＢにより動的に電流源３５のＮＭＯＳトランジスタＭ９及びＰＭＯＳトランジスタＭ１１のバイアスを決定することになる。
自己バイアス回路３３は高速で動作する必要がないため、幅対長さ（Ｗ／Ｌ）が小さいものでも良い。
【００３３】
負荷整合回路３７は自己バイアス回路３３が加わることによる負荷の不一致を補償するためのものである。負荷整合回路３７はソースが第２ノードＮＯＤＢに接続され、ゲートに入力信号ＩＮが印加されるＰＭＯＳトランジスタＭ８、ドレインにＰＭＯＳトランジスタＭ８のドレインが接続され、ゲートに入力信号ＩＮが印加され、ソースが第３ノードＮＯＤＣに接続されるＮＭＯＳトランジスタＭ６と、電源電圧ＶＤＤにドレイン及びソースが共通接続され、ゲートがＰＭＯＳトランジスタＭ８のドレインに接続されるＰＭＯＳトランジスタＭ１２及び接地電圧ＧＮＤにドレイン及びソースが共通接続され、ゲートがＰＭＯＳトランジスタＭ８のドレインに接続されるＮＭＯＳトランジスタＭ１０を備える。
【００３４】
ＮＭＯＳトランジスタＭ６の特性は自己バイアス回路３３のＮＭＯＳトランジスタＭ５のそれと同一であり、ＰＭＯＳトランジスタＭ８の特性は自己バイアス回路３３のＰＭＯＳトランジスタＭ７のそれと同一である。
また、ＮＭＯＳトランジスタＭ１０の特性は電流源３５のＮＭＯＳトランジスタＭ９のそれと同一であり、ＰＭＯＳトランジスタＭ１２の特性は電流源３５のＰＭＯＳトランジスタＭ１１のそれと同一である。
【００３５】
以下では、本発明の一実施形態による検出回路１３Ａの動作を詳細に説明する。入力信号ＩＮ及び相補的な入力信号ＩＮＢは相補的であるため、説明の便宜上、相補的な入力信号ＩＮＢについてのみ説明する。
【００３６】
相補的な入力信号ＩＮＢが電源電圧ＶＤＤである間に、トランジスタＭ１及びＭ５はターンオンされ、トランジスタＭ３及びＭ７はターンオフされる。したがって、トランジスタＭ５は電源電圧ＶＤＤと第３ノードＮＯＤＣの電圧Ｖｃとの差、すなわち、ＶＤＤ-Ｖｃに比例する電流を第１ノードＮＯＤＡから取り出す。
【００３７】
また、相補的な入力信号ＩＮＢが接地電圧ＧＮＤである間に、トランジスタＭ１及びＭ５はターンオフされ、トランジスタＭ３及びＭ７はターンオンされる。したがって、トランジスタＭ７は接地電圧ＧＮＤと第２ノードＮＯＤＢの電圧Ｖｂとの差、すなわち、Ｖｂ-ＧＮＤに比例する電流を第１ノードＮＯＤＡに流す。
【００３８】
したがって、第１ノードＮＯＤＡには毎周期ごとに純正に次の量に比例する電流が入ってくる。
すなわち、（相補的な入力信号ＩＮＢが“ハイ”である期間）×（Ｖｃ-ＶＤＤ）+（相補的な入力信号ＩＮＢが'ロー'である期間）×（Ｖｂ-ＧＮＤ）である。
【００３９】
図１の校正回路１０が正常状態に達すれば、デュティサイクルが補正された状態となる。したがって、相補的な入力信号ＩＮＢが“ハイ”である期間は相補的な入力信号ＩＮＢが“ロー”である期間と同一である。
したがって、第１ノードＮＯＤＡに（Ｖｂ+Ｖｃ-ＶＤＤ-ＧＮＤ）に比例する順電流が毎周期ごとに供給される。第２ノードＮＯＤＢの電圧Ｖｂ及び第３ノードＮＯＤＣの電圧Ｖｃの値が高ければ純電流の量は正となり、第１ノードＮＯＤＡの電圧は上がる。
また、第２ノードＮＯＤＢの電圧Ｖｂ及び第３ノードＮＯＤＣの電圧Ｃｖの値が低ければ純電流の量は負となり、第１ノードＮＯＤＡの電圧は下がる。
【００４０】
もし、トランジスタＭ１１を通じて流れる電流がトランジスタＭ９を通じて流れる電流よりも大きければ、第２ノードＮＯＤＢの電圧Ｖｂ及び第３ノードＮＯＤＣの電圧Ｖｃは上がるので、トランジスタＭ１１を通じて流れる電流は減り、トランジスタＭ９を通じて流れる電流は増える。
しかし、もし、トランジスタＭ１１を通じて流れる電流がトランジスタＭ９を通じて流れる電流よりも小さければ、第２ノードＮＯＤＢの電圧Ｖｂ及び第３ノードＮＯＤＣの電圧Ｖｃは減るので、トランジスタＭ１１を通じて流れる電流は増え、トランジスタＭ９を通じて流れる電流は減る。
結局、検出回路１３Ａは、トランジスタＭ１１を流れる電流の量及びトランジスタＭ９を流れる電流の量が同一になるように調節する。
【００４１】
したがって、本発明による検出回路はプロセスの不整合によるトランジスタの特性変化にもその性能の劣化を減らし、デュティサイクルを正確に検出できるという長所がある。
【００４２】
本発明は図面に示された一実施形態を参考として説明されたが、これは単なる例示的なものに過ぎず、この技術分野における通常の知識を有した者なら、これより各種の変形及び均等な他の実施形態が可能であるということが理解できる。よって、本発明の真の技術的な保護範囲は特許請求の範囲の技術的思想によって定まるべきである。
【００４３】
【発明の効果】
以上述べたように、本発明による検出回路は、プロセスの不整合によるトランジスタの特性変化にもその性能の劣化を減らし、デュティサイクルを正確に検出できるという長所がある。
【図面の簡単な説明】
【図１】従来のデュティサイクル補正回路のブロック図である。
【図２】図１の検出回路の回路図である。
【図３】本発明の一実施形態による検出回路の回路図である。
【符号の説明】
１３Ａ 検出回路
３１ 第１出力ドライバ
３３ 自己バイアス回路
３５ 電流源
３７ 負荷整合回路
３９ 第２出力ドライバ
Claims (8)
- 第１入力信号に応答して第１出力端をプルアップまたはプルダウンする第１出力ドライバと、
前記第１入力信号に応答してバイアス電圧を調整するバイアス回路と、
第２入力信号に応答して第２出力端をプルアップまたはプルダウンする第２出力ドライバと、
前記バイアス電圧に応答して前記第１出力ドライバと前記第２出力ドライバ及び前記バイアス回路に電流を流す電流源と、
前記電流源に接続され、前記第２入力信号に応答して動作し、前記バイアス回路との負荷整合のための整合回路とを備えることを特徴とするデュティサイクル検出回路。 - 前記第１出力ドライバは、
ソースが第２ノードに接続され、ゲートに前記第１入力信号が印加される第１ＭＯＳトランジスタと、
ドレインに前記第１ＭＯＳトランジスタのドレインが接続され、ゲートに前記第１入力信号が印加され、ソースが第３ノードに接続される第２ＭＯＳトランジスタとを備え、
前記第１ＭＯＳトランジスタのドレインに前記第１出力端が接続されることを特徴とする請求項１に記載のデュティサイクル検出回路。 - 前記デュティサイクル検出回路は、
前記第１出力端と接地電圧との間に第１キャパシタ及び前記第２出力端と接地電圧との間に第２キャパシタをさらに備えることを特徴とする請求項１に記載のデュティサイクル検出回路。 - 前記バイアス回路は、
ソースが前記第２ノードに接続され、ゲートに前記第１入力信号が印加される第３ＭＯＳトランジスタと、
ドレインに前記第３ＭＯＳトランジスタのドレインが接続され、ゲートに前記第１入力信号が印加され、ソースが前記第３ノードに接続される第４ＭＯＳトランジスタとを備えることを特徴とする請求項２に記載のデュティサイクル検出回路。 - 前記電流源は、
ソースが電源電圧に接続され、ゲートに前記第３ＭＯＳトランジスタのドレインが接続され、ドレインに前記第２ノードが接続される第５ＭＯＳトランジスタと、
ドレインに前記第３ノードが接続され、ゲートに前記第３ＭＯＳトランジスタのドレインが接続され、ソースが接地電圧に接続される第６ＭＯＳトランジスタとを備えることを特徴とする請求項４に記載のデュティサイクル検出回路。 - 前記第２出力ドライバは、
ソースが前記第２ノードに接続され、ゲートに前記第２入力信号が印加される第７ＭＯＳトランジスタと、
ドレインに前記第７ＭＯＳトランジスタのドレインが接続され、ゲートに前記第２入力信号が印加され、ソースが前記第３ノードに接続される第８ＭＯＳトランジスタとを備え、
前記第７ＭＯＳトランジスタのドレインに前記第２出力端が接続されることを特徴とする請求項４に記載のデュティサイクル検出回路。 - 前記整合回路は、
ソースが前記第２ノードに接続され、ゲートに前記第２入力信号が印加される第９ＭＯＳトランジスタと、
ドレインに前記第９ＭＯＳトランジスタのドレインが接続され、ゲートに前記第２入力信号が印加され、ソースが前記第３ノードに接続される第１０ＭＯＳトランジスタと、
前記電源電圧にドレイン及びソースが共通接続され、ゲートが前記第９ＭＯＳトランジスタのドレインに接続される第１１ＭＯＳトランジスタと、
前記接地電圧にドレイン及びソースが共通接続され、ゲートが前記第９ＭＯＳトランジスタのドレインに接続される第１２ＭＯＳトランジスタとを備えることを特徴とする請求項６に記載のデュティサイクル検出回路。 - 一対の相補的な入力信号を校正回路が受けて該校正回路から出力される一対の相補的な出力信号のデュティサイクルの歪みをデュティサイクル検出回路で検出して、検出信号を前記校正回路にフィードバックすることにより、前記校正回路から出力される一対の相補的な出力信号のデュティサイクルの歪みを除去するデュティサイクル補正回路であって、
前記デュティサイクル検出回路は、
前記校正回路から出力される一対の相補的な出力信号の一方である第１入力信号に応答して第１出力端をプルアップまたはプルダウンする第１出力ドライバと、
前記第１入力信号に応答してバイアス電圧を調整するバイアス回路と、
前記校正回路から出力される一対の相補的な出力信号の他方である第２入力信号に応答して第２出力端をプルアップまたはプルダウンする第２出力ドライバと、
前記バイアス電圧に応答して前記第１出力ドライバと前記第２出力ドライバ及び前記バイアス回路に電流を流す電流源と、
前記電流源に接続され、前記第２入力信号に応答して動作し、前記バイアス回路との負荷整合のための整合回路とを備える
ことを特徴とするデュティサイクル補正回路。
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