JP4049119B2 - 強誘電体メモリ素子の製造方法 - Google Patents
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Description
電体薄膜および上部電極を積層した後、パターニングして強誘電体キャパシタを形成する
第1の工程と、前記強誘電体キャパシタ上に層間絶縁膜を堆積する第2の工程と、前記層
間絶縁膜の前記上部電極上の部分にコンタクトホールを開口する第3の工程と、水素バリ
ア機能を有する薄膜を前記層間絶縁膜上および前記コンタクトホール内に被覆する第4の
工程と、前記水素バリア機能を有する薄膜をエッチバックして前記コンタクトホールの底
部に被覆された前記水素バリア機能を有する薄膜を除去する第5の工程、前記コンタクト
ホールに導電性材料を堆積して前記上部電極と接続される配線層とを形成する第6の工程
と、を含み、前記第5の工程の前に予め前記コンタクトホール開口部以外はレジストで被
覆することを特徴とする。
上記の強誘電体メモリ素子の製造方法において、前記第4の工程において、前記水素バ
リア機能を有する薄膜はAtomic-Layer CVD(原子層堆積法)によって形成されるようにし
てもよい。
上記の強誘電体メモリ素子の製造方法において、前記Atomic-Layer CVD(原子層堆積法
)において、有機原料の酸化剤としてオゾンをもちいるようにしてもよい。
上記の強誘電体メモリ素子の製造方法において、前記第3の工程の後に前記半導体基板
を酸素雰囲気において加熱する加熱工程を含むようにしてもよい。
上記の強誘電体メモリ素子の製造方法において、前記加熱工程は前記酸化物強誘電体薄
膜の結晶化温度以下でおこなわれるようにしてもよい。
スイッチングトランジスタが形成された半導体基板100上にリソグラフィ工程により、コンタクトホール形成用のレジストパターンを形成後、ドライエッチング法によりコンタクトホールを開口した。Chemical Vapor Deposition(CVD)法によりタングステン膜を堆積した後、化学的機械的研磨によりタングステン膜を研磨し、コンタクトホール内にタングステンプラグ101を形成した。
一方、比較のため従来法により試料を作製した。すなわちコンタクトホール内部に形成するAlOx薄膜110を省略した。図10に素子の形状を模式的に示す。図9と比較して異なるのは、コンタクトホール内壁のAlOx薄膜の有無のみであり、他のプロセスは共通である(試料2)。
101.タングステンプラグ
102.窒化チタン
103.イリジウムの酸化膜
104.白金
105.強誘電体薄膜であって、実施例1から実施例5においてはPZT薄膜
106.白金
107.102、103、104、105および106で構成される強誘電体薄膜キャパシタ
108.AlOx薄膜
109.TEOS-SiO2膜
110.AlOx薄膜
111.配線
112.レジスト
113.配線上に形成された水素バリア機能を有する薄膜
114.配線最下層に配置されたイリジウムの酸化物
115.水素バリア機能を有する薄膜であって、アルミニウム、チタン、ハフニウム、ジルコニウム、マグネシウムあるいはタンタルの酸化物。あるいはこれらの金属が複数種類含有された複合酸化物であって、たとえばAl2MgO4やAl2TiO5。
Claims (5)
- 半導体基板上に下部電極、酸化物強誘電体薄膜および上部電極を積層した後、パターニングして強誘電体キャパシタを形成する第1の工程と、
前記強誘電体キャパシタ上に層間絶縁膜を堆積する第2の工程と、
前記層間絶縁膜の前記上部電極上の部分にコンタクトホールを開口する第3の工程と、
水素バリア機能を有する薄膜を前記層間絶縁膜上および前記コンタクトホール内に被覆
する第4の工程と、
前記水素バリア機能を有する薄膜をエッチバックして前記コンタクトホールの底部に被
覆された前記水素バリア機能を有する薄膜を除去する第5の工程、
前記コンタクトホールに導電性材料を堆積して前記上部電極と接続される配線層とを形
成する第6の工程と、を含み、
前記第5の工程の前に予め前記コンタクトホール開口部以外はレジストで被覆すること、
を特徴とする強誘電体メモリ素子の製造方法。 - 請求項1に記載の強誘電体メモリ素子の製造方法において、
前記第4の工程において、前記水素バリア機能を有する薄膜はAtomic-Layer CVD(原子
層堆積法)によって形成されること、
を特徴とする強誘電体メモリ素子の製造方法。 - 請求項2に記載の強誘電体メモリ素子の製造方法において、
前記Atomic-Layer CVD(原子層堆積法)において、有機原料の酸化剤としてオゾンをも
ちいること、
を特徴とする強誘電体メモリ素子の製造方法。 - 請求項1乃至3のいずれかに記載の強誘電体メモリ素子の製造方法において、
前記第3の工程の後に前記半導体基板を酸素雰囲気において加熱する加熱工程を含むこと、
を特徴とする強誘電体メモリ素子の製造方法。 - 請求項4に記載の強誘電体メモリ素子の製造方法において、
前記加熱工程は前記酸化物強誘電体薄膜の結晶化温度以下でおこなわれること、
を特徴とする強誘電体メモリ素子の製造方法。
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