JP5338800B2 - 半導体装置の製造方法 - Google Patents

Description

本発明は、キャパシタ構造を有する半導体装置及びその製造方法に関するものであり、特に、誘電体として強誘電体を備えた半導体装置及びその製造方法に関する。

近年、デジタル技術の進展に伴い、大容量のデータを高速に処理又は保存する傾向が高まっている。このため、電子機器に使用される半導体装置の高集積化及び高性能化が要求されている。

そこで、半導体記憶装置に関しては、例えばＤＲＡＭの高集積化を実現するために、ＤＲＡＭを構成する容量素子（キャパシタ）の容量絶縁膜として、従来用いられてきた珪素酸化物や珪素窒化物に替えて、強誘電体材料や高誘電率材料を用いる技術が広く研究開発され始めている。

また、より低電圧で且つ高速での書き込み動作や読み出し動作が可能な不揮発性ＲＡＭを実現するために、容量絶縁膜として、自発分極特性を有する強誘電体を用いる技術も盛んに研究開発されている。このような半導体記憶装置は、強誘電体メモリ（ＦｅＲＡＭ：Ferroelectric Random Access Memory）とよばれる。

強誘電体メモリには、強誘電体膜が容量絶縁膜として１対の電極間に挟み込まれて構成される強誘電体キャパシタが備えられている。そして、強誘電体メモリでは、強誘電体膜のヒステリシス特性を利用して情報を記憶する。

この強誘電体膜は、電極間の印加電圧に応じて分極を生じ、印加電圧が取り去られても自発分極特性を有する。また、印加電圧の極性を反転すれば、強誘電体膜の自発分極の極性も反転する。したがって、この自発分極を検出すれば、情報を読み出すことができる。強誘電体メモリは、フラッシュメモリに比べて低電圧で動作し、省電力で且つ高速の書き込み動作が可能である。

なお、強誘電体キャパシタを製造する際には、強誘電体膜に生じた損傷や欠陥を回復させるために、酸素雰囲気中での熱処理を複数回行う必要がある。このため、強誘電体キャパシタの上部電極の材料としては、Ｐｔ等の酸素雰囲気中でも酸化し難い金属、又はＩｒＯｘ若しくはＲｕＯｘ等の導電性酸化物が用いられている。

非特許文献１（APPL. Phys. Lett. 65, P.19 (1994)）には、チタン酸ジルコン酸鉛（ＰＺＴ：（Ｐｂ（Ｚｒ，Ｔｉ）Ｏ₃））からなる強誘電体膜を挟む上部電極及び下部電極の材料として、酸化イリジウム（ＩｒＯ₂）を用いることにより、強誘電体キャパシタのいわゆる疲労を抑え、良好な容量特性を確保できることが記載されている。同様に、下記の特許文献１にも、ＰＺＴからなる強誘電体膜上に、上部電極の材料として酸化イリジウム（ＩｒＯ₂）を用いることが記載されている。

しかしながら、電極として酸化イリジウム（ＩｒＯ₂）を用いた場合には、電極の表面に異常成長したＩｒＯ₂からなる巨大結晶が生じやすいことが知られている（例えば、下記の特許文献２の段落［００１０］参照）。かかる巨大結晶は欠陥を形成し、強誘電体キャパシタの電気特性を劣化させ、ひいては半導体装置の歩留まりを低下させる。

この問題を解決することを目的として、特許文献２では、強誘電体膜上に上部電極を形成する際に、１ｋＷ程度の低パワー（低電力）によるスパッタリングにより、厚さ１００ｎｍ以下の薄い酸化イリジウム（ＩｒＯ₂）膜を形成するようにして、当該酸化イリジウム膜から成長する巨大結晶の形成を抑制することが開示されている。

特開２０００−９１２７０号公報 特開２００１−１２７２６２号公報 特開２００５−１８３８４２号公報

APPL. Phys. Lett. 65, P.19 (1994)

しかしながら、上述した特許文献２の製造方法で作製された強誘電体メモリでは、強誘電体膜との間に、上部電極の酸化イリジウム膜から成長した巨大結晶が少なからず存在することになる。近時では、他の半導体装置と同様に、強誘電体メモリにおいても、その微細化や低電圧での動作等が要請されてきており、強誘電体膜の薄膜化に伴って、当該強誘電体膜との間に形成される巨大結晶の影響が大きくなってくる。具体的に、巨大結晶が形成されると、強誘電体キャパシタの反転電荷量（スイッチング電荷量）Ｑ_SWの低下が顕著になるとともに、その抗電圧Ｖｃが低下し難くなる。強誘電体キャパシタの反転電荷量Ｑ_SWが低下すると、強誘電体メモリを低電圧で動作させることが困難となり、また、抗電圧Ｖｃが低下し難くなると、強誘電体キャパシタにおける極性の反転速度を向上させることが困難になる。

すなわち、従来のキャパシタ構造を有する半導体装置においては、キャパシタ膜の薄膜化が進むに従って、低電圧での動作が困難となり、また、その動作速度を顕著に向上させることができないといった問題があった。

本発明は上述の問題点に鑑みてなされたものであり、キャパシタ膜の薄膜化を進展させていった際においても、低電圧での動作を維持するとともに、その動作速度を顕著に向上させることを実現する半導体装置及びその製造方法を提供することを目的とする。

本発明の半導体装置の製造方法は、半導体基板の上方に下部電極を形成する工程と、前記下部電極上に第１の強誘電体膜を形成する工程と、前記第１の強誘電体膜上に、成膜状態でアモルファス状態の第２の強誘電体膜を形成する工程と、前記第２の強誘電体膜上に、前記第２の強誘電体膜との界面に、結晶化状態の導電性酸化物膜を含む第１の上部電極を形成する工程と、前記第１の上部電極上に、ＩｒＯ _Y 膜を含む第２の上部電極を形成する工程と、前記第２の上部電極上にＩｒを含む第３の上部電極を形成する工程とを有する。

本発明の半導体装置の製造方法は、キャパシタ構造を有する半導体装置の製造方法であって、半導体基板の上方に、前記キャパシタ構造の下部電極を形成する工程と、前記下部電極上にキャパシタ膜を形成する工程と、前記キャパシタ膜上に、少なくとも、成膜時点で結晶化状態の導電性酸化物膜である第１の導電膜を形成する工程と、前記第１の導電膜を形成した後に、酸化性ガスを含む雰囲気中で熱処理を行う工程と、記熱処理を行った後に、前記第１の導電膜上にＩｒＯ _Y 膜を含む第２の導電膜を形成する工程と、前記第２の導電膜上に、Ｉｒ膜を形成する工程と、前記第１の導電膜、前記第２の導電膜、及び前記Ｉｒ膜をパターニングして、上部電極を形成する工程とを有する。

本発明によれば、キャパシタ膜の薄膜化を進展させていった際においても、低電圧での動作を維持するとともに、その動作速度を顕著に向上させることが可能となる。

従来の製造方法を用いて作製された強誘電体メモリにおける強誘電体キャパシタの特性図である。 従来の強誘電体メモリにおける強誘電体キャパシタを示す模式図である。 本発明の強誘電体メモリにおける強誘電体キャパシタを示す模式図である。 第１の実施形態に係る強誘電体メモリ（半導体装置）の製造方法を工程順に示す断面図である。 図４に引き続き、第１の実施形態に係る強誘電体メモリの製造方法を工程順に示す断面図である。 図５に引き続き、第１の実施形態に係る強誘電体メモリの製造方法を工程順に示す断面図である。 図６に引き続き、第１の実施形態に係る強誘電体メモリの製造方法を工程順に示す断面図である。 図７に引き続き、第１の実施形態に係る強誘電体メモリの製造方法を工程順に示す断面図である。 Ｘ線回折により、強誘電体膜との界面に位置する上部電極の結晶面の配向を示す図である。 第２の実施形態に係る強誘電体メモリ（半導体装置）の製造方法を工程順に示す断面図である。 図１０に引き続き、第２の実施形態に係る強誘電体メモリの製造方法を工程順に示す断面図である。 図１１に引き続き、第２の実施形態に係る強誘電体メモリの製造方法を工程順に示す断面図である。 図１２に引き続き、第２の実施形態に係る強誘電体メモリの製造方法を工程順に示す断面図である。 図１３に引き続き、第２の実施形態に係る強誘電体メモリの製造方法を工程順に示す断面図である。 強誘電体メモリにおける強誘電体キャパシタの反転電荷量を測定した第１の試験結果を示す特性図である。 強誘電体メモリにおける強誘電体キャパシタの反転電荷量を測定した第２の試験結果を示す特性図である。 強誘電体メモリにおける強誘電体キャパシタの抗電圧を測定した第３の試験結果を示す特性図である。 強誘電体メモリにおける強誘電体キャパシタの印加電圧と反転電荷量との関係を測定した第４の試験結果を示す特性図である。 強誘電体メモリにおける強誘電体キャパシタの疲労損失を測定した第５の試験結果を示す特性図である。 強誘電体メモリにおける強誘電体キャパシタのインプリント特性を測定した第６の試験結果を示す特性図である。 第７の試験結果を示し、第１の実施形態による製造方法において、強誘電体膜上に、成膜の時点で結晶化されているＩｒＯ_x膜を形成する際の成膜ガス中の酸素流量の各割合に対する強誘電体キャパシタの反転電荷量の特性図である。 第７の試験結果を示し、第１の実施形態による製造方法において、強誘電体膜上に、成膜の時点で結晶化されているＩｒＯ_x膜を形成する際の成膜ガス中の酸素流量の各割合に対する強誘電体キャパシタの反転電荷量の特性図である。 第７の試験結果を示し、第１の実施形態による製造方法において、強誘電体膜上に、成膜の時点で結晶化されているＩｒＯ_x膜を形成する際の成膜ガス中の酸素流量の各割合に対する強誘電体キャパシタの抗電圧の特性図である。 第７の試験結果を示し、第１の実施形態による製造方法において、強誘電体膜上に、成膜の時点で結晶化されているＩｒＯ_x膜を形成する際の成膜ガス中の酸素流量の各割合に対する強誘電体キャパシタの印加電圧と反転電荷量との関係を示す特性図である。 第７の試験結果を示し、本発明による製造方法において、強誘電体膜上に、成膜の時点で結晶化されているＩｒＯ_x膜を形成する際の成膜ガス中の酸素流量の各割合に対する強誘電体キャパシタのリーク電流値の特性図である。 第７の試験結果を示し、本発明による製造方法において、強誘電体膜上に、成膜の時点で結晶化されているＩｒＯ_x膜を形成する際の成膜ガス中の酸素流量の各割合に対する強誘電体キャパシタのリーク電流値の特性図である。 第８の試験結果を示し、第１の実施形態による製造方法において、強誘電体膜上に、成膜の時点で結晶化されているＩｒＯ_x膜を形成する際の膜厚に対する強誘電体キャパシタの反転電荷量Ｑ_SWの特性図である。 第８の試験結果を示し、第１の実施形態による製造方法において、強誘電体膜上に、成膜の時点で結晶化されているＩｒＯ_x膜を形成する際の膜厚に対する強誘電体キャパシタの反転電荷量Ｑ_SWの特性図である。 第８の試験結果を示し、第１の実施形態による製造方法において、強誘電体膜上に、成膜の時点で結晶化されているＩｒＯ_x膜を形成する際の膜厚に対する強誘電体キャパシタのリーク電流値の特性図である。 第９の試験結果を示し、第２の実施形態による製造方法において、強誘電体膜上に、成膜の時点で結晶化されているＩｒＯ_x膜を形成する際の成膜ガス中の酸素流量の割合に対する強誘電体キャパシタの反転電荷量の特性図である。 第９の試験結果を示し、第２の実施形態による製造方法において、強誘電体膜上に、成膜の時点で結晶化されているＩｒＯ_x膜を形成する際の成膜ガス中の酸素流量の割合に対する強誘電体キャパシタのリーク電流値の特性図である。 第１０の試験結果を示し、第２の実施形態による製造方法において、強誘電体膜上に、成膜の時点で結晶化されているＩｒＯ_x膜を形成した後のアニール温度に対する強誘電体キャパシタの反転電荷量の特性図である。 第１０の試験結果を示し、第２の実施形態による製造方法において、強誘電体膜上に、成膜の時点で結晶化されているＩｒＯ_x膜を形成した後のアニール温度に対する強誘電体キャパシタのリーク電流値の特性図である。 第１１の試験結果を示し、第２の実施形態による製造方法において、強誘電体膜上に、成膜の時点で結晶化されているＩｒＯ_x膜を形成する際の膜厚に対する強誘電体キャパシタの反転電荷量Ｑ_SWの特性図である。 第１１の試験結果を示し、第２の実施形態による製造方法において、強誘電体膜上に、成膜の時点で結晶化されているＩｒＯ_x膜を形成する際の膜厚に対する強誘電体キャパシタのリーク電流値の特性図である。 強誘電体キャパシタの印加電圧と分極量との関係を示すヒステリシスループを示す図である。

−本発明の骨子−
本発明者は、強誘電体メモリにおける低電圧動作の実現及び動作速度の向上を図るべく、まず、従来の強誘電体メモリにおける強誘電体膜の厚さと、強誘電体キャパシタの反転電荷量Ｑ_SW及びその抗電圧Ｖｃとの関係について調査することにした。

本発明者は、従来の製造方法（特許文献２に記載の製造方法）を用いて実際に強誘電体キャパシタを製造し、その反転電荷量Ｑ_SWと抗電圧Ｖｃの測定を行った。図１にその測定結果を示す。図１（ａ）は、強誘電体膜の厚さと反転電荷量Ｑ_SWとの関係を示す特性図であり、図１（ｂ）は、強誘電体膜の厚さと抗電圧Ｖｃとの関係を示す特性図である。

図１（ａ）において、Ｑ_SW1（「◆」）及びＱ_SW2（「▲」）は、その平面形状が、長さ５０μｍの正方形である強誘電体キャパシタの結果を示し、Ｑ_SW3（「■」）は、平面形状が、長辺の長さ１．６０μｍ、短辺の長さ１．１５μｍの長方形である強誘電体キャパシタの結果を示している。また、Ｑ_SW2（「▲」）及びＱ_SW3（「■」）は、上部電極上に配線を形成した後に行った測定の結果を示しており、Ｑ_SW1（「◆」）は、上部電極上に配線を形成する前に行った測定の結果を示している。なお、図１（ａ）には、１４２８個の平均のデータを示している。

図１（ｂ）の抗電圧Ｖｃの測定にあたっては、図３６に示す強誘電体キャパシタの印加電圧と分極量との関係を示すヒステリシスループを求め、所定の印加電圧の変化に対する分極量の変化の割合が最も大きい印加電圧を抗電圧Ｖｃとした。図１（ｂ）において、Ｖｃ（−）（「◆」）は分極量の変化が負の場合の抗電圧を示し、Ｖｃ（＋）（「▲」）は分極量の変化が正の場合の抗電圧を示している。また、図１（ａ）の反転電荷量Ｑ_SWは、図３６に示すヒステリシスループから得られる値Ｐ、Ｕ、Ｎ及びＤを用いて、下記の数式１により求めた値である。ここで、Ｐはプラス方向に電圧を印加した際のキャパシタの最大分極反転量の値、Ｕはプラス方向に電圧を印加した際のキャパシタの分極非反転量の値、Ｎは逆方向に電圧を印加した際のキャパシタの最大分極反転量の値、Ｄは逆方向に電圧を印加した際のキャパシタの分極非反転量の値である。

図１（ａ）に示す結果から、ＰＺＴからなる強誘電体膜の膜厚が薄くなるのに従って反転電荷量Ｑ_SWが著しく低下していくことが確認された。また、図１（ｂ）に示す結果から、強誘電体膜の膜厚が薄くなるほど、抗電圧Ｖｃの低下の割合が減少することが確認された。

この原因について鋭意検討を重ねた結果、本発明者は、従来の強誘電体キャパシタにおける強誘電体膜とその上に形成される上部電極との積層部分に着目し、従来の製造方法では、上部電極を形成する際に、当該上部電極の材料である酸化イリジウム（ＩｒＯ₂）とＰＺＴからなる強誘電体膜の上部とが反応を起こし、その結果、強誘電体膜の強誘電体特性が低下してしまうということを見出した。

図２は、従来の強誘電体メモリにおける強誘電体キャパシタを示す模式図である。
図２に示すように、従来の製造方法では、Ｐｔ等からなる下部電極２０１上に、ＰＺＴからなる強誘電体膜２０２を厚さｄで形成しても、酸化イリジウム（ＩｒＯ₂）からなる上部電極２０３を形成した後の熱処理等によって、強誘電体膜２０２と上部電極２０３との相互反応が生じて、強誘電体膜２０２と上部電極２０３との間に界面層２０４が形成されることが判った。この相互反応によって、強誘電体膜２０２の厚さｄのうち、厚さｄ₁の部分は強誘電体として十分に機能を果たすことができなくなる。

そして、従来の製造方法では、強誘電体膜２０２上に形成される上部電極２０３は、成膜時において下部がアモルファス状態となっており、その上に柱状晶が存在することがわかった。そして、回復アニール等の熱処理により、このアモルファス状態の部分が大きな結晶粒となって出現するため、界面層２０４が比較的厚く形成され、強誘電体として十分に作用しない部分の厚さｄ₁も大きくなる。

本発明者は、この厚さｄ₁が大きくなる結果、反転電荷量Ｑ_SWの低下が生じるとともに、印加電圧に対する反転電荷量Ｑ_SWの変化を示すヒステリシスループの立ち上がりが緩くなって、抗電圧Ｖｃを小さくすることが困難になるということを思料した。そして、本発明者は、この厚さｄ₁は、強誘電体膜の厚さｄにはほとんど依存しないものであると考えられることから、強誘電体膜２０２の厚さｄが薄くなるほど、強誘電体として十分に作用しない部分の厚さｄ₁の占める割合が増加し、その結果、上述した強誘電体特性における問題点が顕著になると考えた。

また、本発明者は、上部電極２０３の成膜時のアモルファス状態の部分が熱処理により大きな結晶粒となることに起因して、強誘電体特性の劣化が生じる、もう１つのメカニズムを思料した。

本発明者は、この結晶粒の粗大化に伴って結晶空位が多くなり、配線層等の形成の際に生じた水素が、この結晶空位を介した拡散経路２０５で強誘電体膜２０２に侵入することにより、強誘電体膜２０２の特性劣化が生じると考えた。

例えば、上部電極２０３にＰｔやＩｒ等の金属膜が含まれる場合、多層配線構造における層間絶縁膜を形成する際に使用される水素が当該金属膜中に侵入して、これらの金属が有する触媒作用により活性化される。そして、本発明者は、活性化された水素が拡散経路２０５を経て強誘電体膜２０２に侵入し、当該強誘電体膜２０２が還元される結果、強誘電体膜２０２の特性劣化が生じると考えた。そしてこの場合、界面層２０４の結晶空位の増加によって、水素の拡散経路２０５が多く存在することになるため、強誘電体膜２０２の特性劣化がより顕著になると考えられる。また、この強誘電体膜２０２の特性劣化は、多層配線構造を形成するために、還元雰囲気中や非酸化雰囲気中での処理を行う回数の増加によっても顕著になると考えられる。

すなわち、本発明者は、上部電極の形成において、強誘電体膜との間に結晶粒が粗大化した界面層２０４が形成されるのを回避することによって、強誘電体メモリにおける低電圧動作の実現及び動作速度の向上を図るようにした。

図３は、本発明の強誘電体メモリにおける強誘電体キャパシタを示す模式図である。
本発明者は、図３に示すように、下部電極３０１上に形成された強誘電体膜３０２上に上部電極３０３を形成するのにあたり、強誘電体膜３０２の直上に結晶化状態の導電性酸化物膜３０３ａを形成すること、すなわち、強誘電体膜３０２との界面に、成膜の時点で結晶化されている導電性酸化物膜３０３ａを設けることを思料した。そして、この導電性酸化物膜３０３ａ上に導電膜３０３ｂを形成して、上部電極３０３を形成するようにした。

そして、本発明者は、強誘電体膜３０２上に、成膜の時点で結晶化しているＩｒＯ_X等の導電性酸化物膜３０３ａを設けることにより、強誘電体膜２０２との相互反応を低減させ、また、その後の熱処理等による結晶粒の粗大化も抑制するようにした。なお、特許文献３には、強誘電体膜上に、導電性酸化物膜として酸化イリジウム（ＩｒＯ_X：０＜ｘ＜２）膜を形成することが記載されているが、成膜の時点で結晶化しているものを堆積することについては何ら開示も示唆もなく、この点において本発明と相違する。

これにより、図２に示す従来の強誘電体キャパシタに対して、強誘電体膜３０２として機能する部分（ｄ−ｄ₂；ｄ₂＜ｄ₁）を広くすることができるとともに、拡散経路２０５を介して侵入する水素を抑制することができ、強誘電体メモリにおける低電圧動作の実現及び動作速度の向上を図れるようにした。

−本発明の具体的な実施形態−
次に、本発明における諸実施形態を、添付図面を参照しながら説明する。

（第１の実施形態）
以下、本発明の第１実施形態について説明する。
第１の実施形態では、強誘電体キャパシタの上部電極及び下部電極の電気的接続を上方からとるプレーナ型の強誘電体メモリについて説明する。ただし、ここでは、便宜上、強誘電体メモリの断面構造については、その製造方法とともに説明することにする。

図４〜図８は、第１の実施形態に係る強誘電体メモリ（半導体装置）の製造方法を工程順に示す断面図である。
第１の実施形態においては、まず、図４（ａ）に示すように、半導体基板１に素子分離絶縁膜２と、例えばｐウェル２１を形成し、更に、半導体基板１上に、ＭＯＳＦＥＴ１００を形成するとともに、当該ＭＯＳＦＥＴ１００上に、シリコン酸窒化膜７、シリコン酸化膜８ａ、Ａｌ₂Ｏ₃膜８ｂ及び下部電極膜９ａを順次形成する。

具体的には、まず、Ｓｉ基板等の半導体基板１の素子分離領域に、例えばＬＯＣＯＳ（Local Oxidation of Silicon）法により、素子分離絶縁膜２を形成し、素子形成領域を画定する。続いて、半導体基板１の素子形成領域の表面に、例えばホウ素（Ｂ）を、例えば、エネルギー３００ｋｅＶ、ドーズ量３．０×１０¹³ｃｍ^-2の条件でイオン注入して、ｐウェル２１を形成する。続いて、半導体基板１上に、例えば熱酸化法により、厚さ３ｎｍ程度のシリコン酸化膜を形成する。続いて、シリコン酸化膜上に、ＣＶＤ法により、厚さ１８０ｎｍ程度の多結晶シリコン膜を形成する。続いて、多結晶シリコン膜及びシリコン酸化膜を、素子形成領域のみに残すパターニングを行って、シリコン酸化膜からなるゲート絶縁膜３と、多結晶シリコン膜からなるゲート電極４を形成する。

続いて、ゲート電極４をマスクとして、半導体基板１の表面に、例えばリン（Ｐ）を、例えば、エネルギー２０ｋｅＶ、ドーズ量４．０×１０¹³ｃｍ^-2の条件でイオン注入して、ｎ^-型の低濃度拡散層２２を形成する。続いて、全面に、ＣＶＤ法により、厚さ３００ｎｍ程度のＳｉＯ₂膜を形成した後、異方性エッチングを行って、当該ＳｉＯ₂膜をゲート電極４の側壁にのみ残して、サイドウォール６を形成する。

続いて、ゲート電極４及びサイドウォール６をマスクとして、半導体基板１の表面に、例えば砒素（Ａｓ）を、例えば、エネルギー１０ｋｅＶ、ドーズ量５．０×１０¹³ｃｍ^-2の条件でイオン注入して、ｎ⁺型の高濃度拡散層２３を形成する。

続いて、全面に、スパッタリング法により、例えばＴｉ膜を堆積する。その後、温度４００℃乃至９００℃の熱処理を行うことによって、ゲート電極４の多結晶シリコン膜とＴｉ膜がシリサイド反応し、ゲート電極４の上面にシリサイド層５が形成される。その後、フッ酸等を用いて、未反応のＴｉ膜を除去する。これにより、半導体基板１上に、ゲート絶縁膜３、ゲート電極４、シリサイド層５、サイドウォール６、並びに低濃度拡散層２２及び高濃度拡散層２３からなるソース／ドレイン拡散層を備えたＭＯＳＦＥＴ１００が形成される。なお、本実施形態においては、ｎチャンネル型のＭＯＳＦＥＴの形成を例にして説明を行ったが、ｐチャンネル型のＭＯＳＦＥＴを形成するようにしてもよい。

続いて、ＣＶＤ法により、ＭＯＳＦＥＴ１００を覆うように、厚さ２００ｎｍ程度のシリコン酸窒化膜７を形成する。続いて、シリコン酸窒化膜７上に、ＣＶＤ法により、厚さ７００ｎｍ程度のシリコン酸化膜８ａを形成する。その後、Ｎ₂雰囲気中で、温度６５０℃、３０分間程度のアニール処理を行うことにより、シリコン酸化膜８ａの脱ガスを行う。なお、シリコン酸窒化膜７は、シリコン酸化膜８ａを形成する際のゲート絶縁膜３等の水素劣化を防止するために形成されている。

続いて、シリコン酸化膜８ａ上に、下部電極密着膜として、例えば、スパッタリング法により、厚さ２０ｎｍ程度のＡｌ₂Ｏ₃膜８ｂを形成する。なお、下部電極密着層として、厚さ２０ｎｍ程度のＴｉ膜又はＴｉＯ_x膜等を形成するようにしてもよい。続いて、Ａｌ₂Ｏ₃膜８ｂ上に下部電極膜９ａを形成する。下部電極膜９ａとしては、例えば、スパッタリング法により、厚さ１５０ｎｍ程度のＰｔ膜を形成する。なお、下部電極密着膜が２０ｎｍ程度のＴｉ膜の場合は、当該Ｔｉ膜からなる下部電極密着膜と、厚さ１８０ｎｍ程度のＰｔ膜からなる下部電極膜９ａとの積層体を形成するようにしてもよい。この場合、例えば、Ｔｉ膜は温度１５０℃程度で形成され、Ｐｔ膜は温度１００℃乃至３５０℃で形成される。

次いで、図４（ｂ）に示すように、下部電極膜９ａ上に、キャパシタ膜となる強誘電体膜１０ａをアモルファス状態で形成する。強誘電体膜１０ａとしては、例えば、ＬａドープＰＺＴ（ＰＬＺＴ：（Ｐｂ，Ｌａ）（Ｚｒ，Ｔｉ）Ｏ₃）ターゲットを用い、ＲＦスパッタリング法により、厚さが１００ｎｍ乃至２００ｎｍのＰＬＺＴ膜を形成する。その後、Ａｒ及びＯ₂を含有する雰囲気中で６５０℃以下での熱処理（ＲＴＡ）を行い、更に、酸素雰囲気中で７５０℃程度でのＲＴＡを行う。この結果、強誘電体膜１０ａが完全に結晶化するとともに、下部電極膜９ａを構成するＰｔ膜が緻密化し、下部電極膜９ａと強誘電体膜１０ａとの界面近傍におけるＰｔとＯとの相互拡散が抑制される。

なお、本実施形態では、強誘電体膜１０ａの形成をスパッタリング法により行うようにしているが、これに限定されるわけでなく、例えば、ゾル−ゲル法、有機金属分解法、ＣＳＤ法、化学気相蒸着法、エピタキシャル成長法又はＭＯ−ＣＶＤ法により形成することも可能である。

次いで、図４（ｃ）に示すように、強誘電体膜１０ａ上に、イリジウム（Ｉｒ）をターゲットに用いたスパッタリング法により、結晶化状態のＩｒＯ_x膜１１ａを、厚さ５０ｎｍ程度で形成する。このＩｒＯ_x膜１１ａは、上部電極の下層膜として機能するものであり、また、このときＸの値は、１．１＜Ｘ＜２．０の範囲となる。この際のスパッタリングの条件としては、イリジウム（Ｉｒ）の酸化が生じる条件下、例えば、成膜温度を３００℃程度とし、成膜ガスとしてＡｒ及びＯ₂を用いてこれらをいずれも流量１００ｓｃｃｍ程度で供給し、また、スパッタリング時の電力を１ｋＷ〜２ｋＷ程度とする。

なお、本実施形態では、成膜の時点で結晶化している膜として、イリジウム酸化物で構成されるＩｒＯ_x膜を適用した例を示しているが、本発明では、これに限定されるわけでなく、例えば、白金酸化物、ルテニウム酸化物、ロジウム酸化物、レニウム酸化物、オスミウム酸化物及びパラジウム酸化物からなる群から選択された少なくとも１種の酸化物で構成された膜を適用することも可能である。この場合、白金（Ｐｔ）、ルテニウム（Ｒｕ）、ロジウム（Ｒｈ）、レニウム（Ｒｅ）、オスミウム（Ｏｓ）及びパラジウム（Ｐｄ）からなる群から選択された少なくとも１種の貴金属元素を含むターゲットを用いたスパッタリングを、当該貴金属元素の酸化が生じる条件下で行う形態を採る。

次いで、図５（ａ）に示すように、ＩｒＯ_x膜１１ａ上に、スパッタリング法により、導電膜であるＩｒＯ_Y膜１１ｂを、厚さ２００ｎｍ程度で形成する。ここで、このＩｒＯ_Y膜１１ｂは、成膜の時点で結晶化されている必要はなく、例えば、Ｙの値は、１．８＜Ｙ＜２．２の範囲となる。また、このＩｒＯ_x膜１１ａは、上部電極の上層膜として機能するものである。

なお、本実施形態では、ＩｒＯ_x膜１１ａ上に形成する導電膜として、イリジウム酸化物で構成されるＩｒＯ_Y膜を適用した例を示しているが、本発明では、これに限定されるわけでなく、例えば、イリジウム（Ｉｒ）、白金（Ｐｔ）、ルテニウム（Ｒｕ）、ロジウム（Ｒｈ）、レニウム（Ｒｅ）、オスミウム（Ｏｓ）及びパラジウム（Ｐｄ）からなる群から選択された少なくとも１種の貴金属元素を含有する金属膜や、これらの貴金属元素を含有する導電性酸化物膜、あるいはＳｒＲｕＯ₃などの導電性酸化物を適用することも可能である。

次いで、半導体基板１の背面洗浄を行った後、ＩｒＯ_x膜１１ａ及びＩｒＯ_Y膜１１ｂをパターニングすることにより、図５（ｂ）に示すように、ＩｒＯ_x膜１１ａ及びＩｒＯ_Y膜１１ｂからなる上部電極１１を形成する。その後、Ｏ₂雰囲気中で、温度６５０℃程度、６０分間程度の回復アニール処理を行う。この熱処理は、上部電極１１を形成する際に、強誘電体膜１０ａが受けた物理的なダメージ等を回復させるためのものである。

次いで、図５（ｃ）に示すように、強誘電体膜１０ａのパターニングを行うことにより、強誘電体キャパシタのキャパシタ膜となる強誘電体膜１０を形成する。その後、後に形成するＡｌ₂Ｏ₃膜の剥がれ防止用の酸素アニールを行う。

次いで、図６（ａ）に示すように、スパッタリング法により、保護膜としてＡｌ₂Ｏ₃膜１２を全面に形成する。その後、スパッタリングによる損傷を緩和するために、酸素アニールを行う。このＡｌ₂Ｏ₃膜１２により、外部からの水素の強誘電体キャパシタへの侵入が防止される。

次いで、図６（ｂ）に示すように、Ａｌ₂Ｏ₃膜１２及び下部電極膜９ａのパターニングを行うことにより、下部電極９を形成する。その後、後に形成するＡｌ₂Ｏ₃膜の剥がれ防止用の酸素アニールを行う。

次いで、図６（ｃ）に示すように、スパッタリング法により、保護膜としてＡｌ₂Ｏ₃膜１３を全面に形成する。その後、キャパシタリークを低減させるために、酸素アニールを行う。

次いで、図７（ａ）に示すように、ＨＤＰ−ＣＶＤ（高密度プラズマＣＶＤ）法により、層間絶縁膜１４を全面に形成する。層間絶縁膜１４の厚さは、例えば１．５μｍ程度とする。

次いで、図７（ｂ）に示すように、ＣＭＰ（化学機械的研磨）法により、層間絶縁膜１４の平坦化を行う。その後、Ｎ₂Ｏガスを用いたプラズマ処理を行う。この結果、層間絶縁膜１４の表層部が若干窒化され、その内部に水分が浸入し難くなる。なお、このプラズマ処理は、Ｎ又はＯの少なくとも一方が含まれたガスを用いて行われれば有効的である。続いて、ＭＯＳＦＥＴ１００の高濃度拡散層２３まで到達するビア孔１５ｚを、層間絶縁膜１４、Ａｌ₂Ｏ₃膜１３、Ａｌ₂Ｏ₃膜８ｂ、シリコン酸化膜８ａ及びシリコン酸窒化膜７に形成する。その後、ビア孔１５ｚ内に、スパッタリング法により、Ｔｉ膜及びＴｉＮ膜を連続して積層することにより、当該ビア孔１５ｚの内壁にグルー膜１５ａを形成する。続いて、ＣＶＤ法により、当該ビア孔１５ｚ内を埋めるのに足る厚さのＷ膜を堆積した後、ＣＭＰ法により層間絶縁膜１４の表面が露出までＷ膜の平坦化を行うことにより、ビア孔１５ｚ内にＷプラグ１５を形成する。

次いで、図７（ｃ）に示すように、Ｗプラグ１５の酸化防止膜としてＳｉＯＮ膜１６を、例えばプラズマ増速ＣＶＤ法により形成する。

次いで、図８（ａ）に示すように、エッチングを行うことにより、上部電極１１まで到達するビア孔１７ｙ、及び下部電極９まで到達するビア孔１７ｚを、ＳｉＯＮ膜１６、層間絶縁膜１４、Ａｌ₂Ｏ₃膜１３及びＡｌ₂Ｏ₃膜１２に形成する。その後、当該エッチングの影響による強誘電体膜１０の損傷を回復させるために、酸素アニールを行う。

次いで、図８（ｂ）に示すように、まず、ＳｉＯＮ膜１６を、エッチバックにより全面にわたって除去することにより、Ｗプラグ１５の表面を露出させる。続いて、ビア孔１７ｙ内、及びビア孔１７ｚ内に、スパッタリング法により、Ｔｉ膜及びＴｉＮ膜を連続して積層することにより、当該各ビア孔の内壁にグルー膜１７ａを形成する。続いて、ＣＶＤ法により、当該各ビア孔１７ｙ、１７ｚ内を埋めるのに足る厚さのＷ膜を堆積した後、ＣＭＰ法により層間絶縁膜１４の表面が露出までＷ膜の平坦化を行うことにより、ビア孔１７ｙ内、及びビア孔１７ｚ内に、Ｗプラグ１７を形成する。

次いで、図８（ｃ）に示すように、グルー膜１８ａ、配線膜１８及びグルー膜１８ｂからなる金属配線層を形成する。
具体的に、まず、前面に、例えばスパッタリング法により、厚さ６０ｎｍ程度のＴｉ膜、厚さ３０ｎｍ程度のＴｉＮ膜、厚さ３６０ｎｍ程度のＡｌＣｕ合金膜、厚さ５ｎｍ程度のＴｉ膜、及び厚さ７０ｎｍ程度のＴｉＮ膜を順次積層する。続いて、フォトリソグラフィー技術を用いて、当該積層膜を所定形状にパターニングして、各Ｗプラグ１５，１７上に、Ｔｉ膜及びＴｉＮ膜からなるグルー膜１８ａと、ＡｌＣｕ合金膜からなる配線膜１８と、Ｔｉ膜及びＴｉＮ膜からなるグルー膜１８ｂとからなる金属配線層が形成される。このとき、Ｗプラグ１５と接続する金属配線層と、上部電極１１と接続する金属配線層又は下部電極９と接続する金属配線層とは、配線膜１８の一部で互いに接続される。

その後、更に、層間絶縁膜の形成、コンタクトプラグの形成及び下から第２層目以降の配線の形成等を行う。そして、例えばＴＥＯＳ（tetraethyl orthosilicate）酸化膜及びＳｉＮ膜からなるカバー膜を形成して、下部電極９、強誘電体膜１０及び下部電極１１を具備する強誘電体キャパシタを有する本実施形態に係る強誘電体メモリを完成させる。

本実施形態では、上述のように、上部電極１１を形成する際に、強誘電体膜１０上に、結晶化状態のＩｒＯ_x膜１１ａを形成しているため、強誘電体膜１０の上層が当該ＩｒＯ_x膜１１ａと反応し難く、界面層の形成が抑制される。したがって、強誘電体膜１０において、強誘電体として機能する部分が多く残るため、十分な反転分極量Ｑ_SWを得ることができる。また、ＩｒＯ_x膜１１ａは成膜の時点で結晶化されているため、その後に回復アニール等の熱処理が行われた際にも、その結晶の成長を抑制することができる。これにより、後の還元雰囲気中での熱処理等においても、強誘電体膜１０への水素の拡散が生じにくくなり、良好な強誘電体特性を得ることができる。

すなわち、本実施形態によれば、上部電極１１と強誘電体膜１０との界面を改善し、また、製造工程における歩留りを改善することができる。この結果、従来の強誘電体メモリと比較して、反転電荷量Ｑ_SWを向上させ、抗電圧Ｖｃを顕著に低減させることができるとともに、疲労耐性及びインプリント耐性を向上させることができる。そして、このような強誘電体キャパシタは、次世代の低電圧で動作する強誘電体メモリに極めて好適である。

図９は、Ｘ線回折により、強誘電体膜との界面に位置する上部電極の結晶面の配向を示す図である。なお、図９中の実線がＩｒＯ_x膜１１ａの結晶面の配向を示しており、点線が従来の製造方法で形成した上部電極の初期層における結晶面の配向を示している。

図９に示すように、従来の製造方法で形成した上部電極の初期層は、その結晶面が、若干、（１１０）面に配向しているのみであるが、ＩｒＯ_x膜１１ａは、その結晶面が（１１０）面及び（２００）面に強く配向しているのがわかる。このように、従来の製造方法と本発明に係る製造方法とでは、上部電極の初期層における結晶面の配向に大きな相違点が存在する。

（第２の実施形態）
次に、本発明の第２の実施形態について説明する。
第１実施形態では、プレーナ型の強誘電体メモリについて説明したが、第２の実施形態では、強誘電体キャパシタの上部電極の電気的接続を上方からとり、強誘電体キャパシタの下部電極の電気的接続を下方からとるスタック型の強誘電体メモリについて説明する。ただし、ここでは、強誘電体メモリの断面構造については、その製造方法とともに説明することにする。

図１０〜図１４は、第２の実施形態に係る強誘電体メモリ（半導体装置）の製造方法を工程順に示す断面図である。
第２の実施形態においては、まず、図１０（ａ）に示すように、半導体基板６１に素子分離絶縁膜６２と、例えばｐウェル９１を形成し、更に、半導体基板６１上に、ＭＯＳＦＥＴ１０１、１０２を形成するとともに、各ＭＯＳＦＥＴを覆うＳｉＯＮ膜６７を形成する。

具体的には、まず、Ｓｉ基板等の半導体基板６１の素子分離領域に、例えばＳＴＩ（Shallow Trench Isolation）法により、素子分離絶縁膜６２を形成し、素子形成領域を画定する。続いて、半導体基板６１の素子形成領域の表面に、例えばホウ素（Ｂ）を、例えば、エネルギー３００ｋｅＶ、ドーズ量３．０×１０¹³ｃｍ^-2の条件でイオン注入して、ｐウェル９１を形成する。続いて、半導体基板６１上に、例えば熱酸化法により、厚さ３ｎｍ程度のシリコン酸化膜を形成する。続いて、シリコン酸化膜上に、ＣＶＤ法により、厚さ１８０ｎｍ程度の多結晶シリコン膜を形成する。続いて、多結晶シリコン膜及びシリコン酸化膜を、素子形成領域のみに残すパターニングを行って、シリコン酸化膜からなるゲート絶縁膜６３と、多結晶シリコン膜からなるゲート電極６４を形成する。

続いて、ゲート電極６４をマスクとして、半導体基板６１の表面に、例えばリン（Ｐ）を、例えば、エネルギー１３ｋｅＶ、ドーズ量５．０×１０¹⁴ｃｍ^-2の条件でイオン注入して、ｎ^-型の低濃度拡散層９２を形成する。続いて、全面に、ＣＶＤ法により、厚さ３００ｎｍ程度のＳｉＯ₂膜を形成した後、異方性エッチングを行って、当該ＳｉＯ₂膜をゲート電極６４の側壁にのみ残して、サイドウォール６６を形成する。

続いて、ゲート電極６４及びサイドウォール６６をマスクとして、半導体基板６１の表面に、例えば砒素（Ａｓ）を、エネルギー１０ｋｅＶ、ドーズ量５．０×１０¹⁴ｃｍ^-2の条件でイオン注入して、ｎ⁺型の高濃度拡散層９３を形成する。

続いて、全面に、スパッタリング法により、例えばＴｉ膜を堆積する。その後、温度４００℃乃至９００℃の熱処理を行うことによって、ゲート電極６４の多結晶シリコン膜とＴｉ膜がシリサイド反応し、ゲート電極６４の上面にシリサイド層６５が形成される。その後、フッ酸等を用いて、未反応のＴｉ膜を除去する。これにより、半導体基板６１上に、ゲート絶縁膜６３、ゲート電極６４、シリサイド層６５、サイドウォール６６、並びに低濃度拡散層９２及び高濃度拡散層９３からなるソース／ドレイン拡散層を備えたＭＯＳＦＥＴ１０１、１０２が形成される。なお、本実施形態においては、ｎチャンネル型のＭＯＳＦＥＴの形成を例にして説明を行ったが、ｐチャンネル型のＭＯＳＦＥＴを形成するようにしてもよい。続いて、前面に、プラズマＣＶＤ法により、厚さ２００ｎｍ程度のＳｉＯＮ膜６７を形成する。

次いで、図１０（ｂ）に示すように、プラズマＣＶＤ法により、ＳｉＯＮ膜６７上に、厚さが１０００ｎｍ程度のシリコン酸化膜を堆積した後、これをＣＭＰ法により平坦化し、シリコン酸化膜からなる層間絶縁膜６８を、厚さ７００ｎｍ程度で形成する。続いて、各ＭＯＳＦＥＴの高濃度拡散層９３まで到達するビア孔６９ｚを、例えば０．２５μｍ程度の径で層間絶縁膜６８及びＳｉＯＮ膜６７に形成する。その後、ビア孔６９ｚ内に、スパッタリング法により、Ｔｉ膜を厚さ３０ｎｍ程度、ＴｉＮ膜を厚さ２０ｎｍ程度で連続して積層することにより、グルー膜６９ａを形成する。続いて、更に、ＣＶＤ法により、当該各ビア孔６９ｚ内を埋めるのに足る厚さのＷ膜を堆積した後、ＣＭＰ法により層間絶縁膜６８の表面が露出までＷ膜の平坦化を行うことにより、ビア孔６９ｚ内にＷプラグ６９ｂ、６９ｃを形成する。ここで、Ｗプラグ６９ｂは、各ＭＯＳＦＥＴのソース／ドレイン拡散層のうちの一方と接続するものであり、Ｗプラグ６９ｃは、他方と接続するものである。

次いで、図１０（ｃ）に示すように、前面に、プラズマＣＶＤ法により、厚さ１３０ｎｍ程度の酸化防止膜となるＳｉＯＮ膜７０を形成する。続いて、ＳｉＯＮ膜７０上に、ＴＥＯＳを原料としたプラズマＣＶＤ法により、厚さ３００ｎｍ程度のシリコン酸化膜からなる層間絶縁膜７１を形成する。続いて、Ｗプラグ６９ｂの表面を露出させるビア孔７２ｚを、例えば０．２５μｍ程度の径で層間絶縁膜７１及びＳｉＯＮ膜７０に形成する。その後、ビア孔７２ｚ内に、スパッタリング法により、Ｔｉ膜を厚さ３０ｎｍ程度、ＴｉＮ膜を厚さ２０ｎｍ程度で連続して積層することにより、グルー膜７２ａを形成する。続いて、更に、ＣＶＤ法により、当該各ビア孔７２ｚ内を埋めるのに足る厚さのＷ膜を堆積した後、ＣＭＰ法により層間絶縁膜７１の表面が露出までＷ膜の平坦化を行うことにより、ビア孔７２ｚ内にＷプラグ７２ｂを形成する。

その後、層間絶縁膜７１の表面をＮＨ₃（アンモニア）プラズマで処理し、層間絶縁膜７１の表面の酸素原子にＮＨ基を結合させる。このアンモニアプラズマ処理は、例えば、半導体基板６１に対して約９ｍｍ（３５０ｍｉｌｓ）離間した位置に対向電極を有する平行平板型のプラズマ処理装置を用いて、圧力２６６Ｐａ（２Ｔｏｒｒ）程度、基板温度４００℃程度で保持された処理容器中に、アンモニアガスを流量３５０ｓｃｃｍ程度で供給し、半導体基板６１に１３．５６ＭＨｚ程度の高周波を電力１００Ｗ程度、また、前記対向電極に３５０ｋＨｚ程度の高周波を電力５５Ｗ程度、それぞれ６０秒間程度で供給することにより行われる。

次いで、図１１（ａ）に示すように、層間絶縁膜７１及びＷプラグ７２ｂ上に、ＴｉＮ膜７３を形成する。
具体的には、まず、前面に、例えば、半導体基板６１とターゲットの間の距離を６０ｍｍ程度に設定したスパッタリング装置を用いて、圧力０．１５Ｐａ程度のＡｒ雰囲気下で、基板温度２０℃程度、ＤＣ電力２．６ｋＷ程度を７秒間程度供給するスパッタリングにより、Ｔｉ膜を形成する。このＴｉ膜は、アンモニアプラズマ処理された層間絶縁膜７１上に形成されているため、そのＴｉ原子が層間絶縁膜７１の酸素原子に捕獲されることなく、層間絶縁膜７１の表面を自在に移動することができ、その結果、結晶面が（００２）面に配向した自己組織化されたＴｉ膜となる。続いて、このＴｉ膜に対して、窒素雰囲気中で、温度６５０℃程度、時間６０秒程度のＲＴＡ処理を行うことによって、ＴｉＮ膜７３を形成する。ここで、ＴｉＮ膜７３は、その結晶面が（１１１）面に配向したものとなる。

次いで、図１１（ｂ）に示すように、ＴｉＮ膜７３上に、Ｔｉ及びＡｌを合金化したターゲットを用いた反応性スパッタリング法により、厚さ１００ｎｍ程度のＴｉＡｌＮ膜７４ａを形成する。このＴｉＡｌＮ膜７４ａは、例えば、Ａｒが流量４０ｓｃｃｍ程度、且つ窒素が流量１０ｓｃｃｍ程度である混合雰囲気中において、圧力２５３．３Ｐａ程度、基板温度４００℃程度、電力１．０ｋＷ程度の条件によるスパッタリング法により形成される。このＴｉＡｌＮ膜７４ａは、下部電極の下層膜として機能するものである。続いて、ＴｉＡｌＮ膜７４ａ上に、例えば、Ａｒ雰囲気中で、圧力０．１１Ｐａ程度、基板温度５００℃程度、電力０．５ｋＷ程度の条件によるスパッタリング法により、厚さ１００ｎｍ程度のＩｒ膜７４ｂを形成する。このＩｒ膜７４ｂは、下部電極の上層膜として機能するものである。なお、このＩｒ膜７４ｂの替わりにＰｔなどの金属、あるいはＰｔＯ，ＩｒＯ_x，ＳｒＲｕＯ₃などの導電性酸化物を用いることもできる。さらに、下部電極を構成する膜としては、金属あるいは金属酸化物の積層膜とすることもできる。

次いで、図１１（ｃ）に示すように、Ｉｒ膜７４ｂ上に、ＭＯ−ＣＶＤ法により、キャパシタ膜となる強誘電体膜７５を形成する。具体的に、本実施形態の強誘電体膜７５は、２層構造を有するＰＺＴ膜（第１のＰＺＴ膜７５ａ及び第２のＰＺＴ膜７５ｂ）で形成される。

より具体的には、まず、Ｐｂ（ＤＰＭ）₂，Ｚｒ（ｄｍｈｄ）₄及びＴｉ（Ｏ−ｉＯｒ）₂（ＤＰＭ）₂を、それぞれＴＨＦ（Tetra Hydro Furan：Ｃ₄Ｈ₈Ｏ）溶媒中にいずれも濃度０．３ｍｏｌ／ｌ程度で溶解し、Ｐｂ，Ｚｒ及びＴｉの各液体原料を形成する。さらに、ＭＯ−ＣＶＤ装置の気化器に流量０．４７４ｍｌ／分程度のＴＨＦ溶媒とともに、これらの液体原料をそれぞれ、０．３２６ｍｌ／分程度、０．２００ｍｌ／分程度、及び０．２００ｍｌ／分程度の流量で供給して気化させることにより、Ｐｂ，ＺｒおよびＴｉの原料ガスを形成する。そして、ＭＯ−ＣＶＤ装置において、圧力６６５Ｐａ（５Ｔｏｒｒ）程度、基板温度６２０℃程度の条件下で、Ｐｂ，Ｚｒ及びＴｉの原料ガスを、６２０秒間程度供給することにより、Ｉｒ膜７４ｂ上に、厚さ１００ｎｍ程度の第１のＰＺＴ膜７５ａを形成する。

続いて、全面に、例えばスパッタリング法により、厚さ１ｎｍ乃至３０ｎｍ、本実施形態では２０ｎｍ程度のアモルファス状態の第２のＰＺＴ膜７５ｂを形成する。また、第２のＰＺＴ膜７５ｂをＭＯ−ＣＶＤ法で形成する場合は、鉛（Ｐｂ）供給用の有機ソースとして、Ｐｂ（ＤＰＭ）₂（Ｐｂ（Ｃ₁₁Ｈ₁₉Ｏ₂）₂）をＴＨＦ液に溶かした材料が用いられる。また、ジルコニウム（Ｚｒ）供給用の有機ソースとして、Ｚｒ（ＤＭＨＤ）₄（Ｚｒ（（Ｃ₉Ｈ₁₅Ｏ₂）₄）をＴＨＦ液に溶かした材料が用いられる。また、チタン（Ｔｉ）供給用の有機ソースとして、Ｔｉ（Ｏ−ｉＰｒ）₂（ＤＰＭ）₂（Ｔｉ（Ｃ₃Ｈ₇Ｏ）₂（Ｃ₁₁Ｈ₁₉Ｏ₂）₂）をＴＨＦ液に溶かした材料が用いられる。

なお、本実施形態では、強誘電体膜７５の形成を、ＭＯ−ＣＶＤ法及びスパッタリング法により行うようにしているが、これに限定されるわけでなく、例えば、ゾル−ゲル法、有機金属分解法、ＣＳＤ法、化学気相蒸着法又はエピタキシャル成長法により形成することも可能である。

次いで、図１２（ａ）に示すように、第２のＰＺＴ膜７５ｂ上にイリジウムをターゲットに用いたスパッタリング法により、結晶化状態のＩｒＯ_x膜７６ａを、厚さ５０ｎｍ程度で形成する。このＩｒＯ_x膜７６ａは、上部電極の下層膜として機能するものであり、また、このときＸの値は、１．０＜Ｘ＜２．０の範囲となる。この際のスパッタリングの条件としては、イリジウムの酸化が生じる条件下、例えば、成膜温度を３００℃程度とし、成膜ガスとしてＡｒ及びＯ₂を用いてこれらをいずれも流量１００ｓｃｃｍ程度で供給し、また、スパッタリング時の電力を１ｋＷ〜２ｋＷ程度とする。その後、温度７２５℃程度で且つ、酸素が流量２０ｓｃｃｍ程度、Ａｒが流量１９８０ｓｃｃｍ程度の雰囲気中で、ＲＴＡの熱処理を６０秒間程度行う。この熱処理は、強誘電体膜７５（第２のＰＺＴ膜７５ｂ）を完全に結晶化させてＢｉ層状構造又はペロブスカイト構造とし酸素欠損を補償すると同時に、ＩｒＯ_x膜のプラズマダメージも回復させる。

なお、本実施形態では、結晶化状態のＩｒＯ_x膜７６ａを形成する際の成膜温度を３００℃程度としているが、本発明の効果を得るための成膜温度は、２０℃乃至４００℃の範囲とすることができる。これは、成膜温度が２０℃未満になるとＩｒＯ_xがアモルファス状になってしまうという不具合が生じ、また、成膜温度が４００℃を超えると結晶化状態のＩｒＯ_xが異常成長しやすくなるという不具合が生じるためである。また、本実施形態では、ＲＴＡの熱処理において、雰囲気中の酸化性ガスの含有量（Ｏ₂流量／（Ａｒ流量＋Ｏ₂流量））を１％程度としているが、本発明の効果を得るためのＲＴＡ時の酸化性ガスの含有量は、０．１％乃至５０％の範囲とすることができる。これは、酸化性ガスの含有量が０．１％未満になると不均一な雰囲気になりやすく、アニール効果が低下する恐れがあるという不具合が生じ、また、酸化性ガスの含有量が５０％を超えるとＩｒＯ_x膜７６ａの表面が異常成長して、強誘電体キャパシタの特性劣化を招くという不具合が生じるためである。

また、本実施形態では、成膜の時点で結晶化している膜として、イリジウム酸化物で構成されるＩｒＯ_x膜を適用した例を示しているが、本発明では、これに限定されるわけでなく、例えば、白金酸化物、ルテニウム酸化物、ロジウム酸化物、レニウム酸化物、オスミウム酸化物及びパラジウム酸化物からなる群から選択された少なくとも１種の酸化物で構成された膜を適用することも可能である。この場合、白金（Ｐｔ）、ルテニウム（Ｒｕ）、ロジウム（Ｒｈ）、レニウム（Ｒｅ）、オスミウム（Ｏｓ）及びパラジウム（Ｐｄ）からなる群から選択された少なくとも１種の貴金属元素を含むターゲットを用いたスパッタリングを、当該貴金属元素の酸化が生じる条件下で行う形態を採る。

次いで、図１２（ｂ）に示すように、ＩｒＯ_x膜７６ａ上に、例えば、Ａｒ雰囲気中において、圧力０．８Ｐａ程度、電力１．０ｋＷ程度、堆積時間７９秒間程度の条件によるスパッタリング法により、導電膜であるＩｒＯ_Y膜７６ｂを、厚さ１００ｎｍ程度で形成する。このＩｒＯ_Y膜７６ｂは、上部電極の上層膜として機能するものであり、例えば、Ｙの値は、１．８＜Ｙ＜２．２の範囲となる。本実施形態では、工程での劣化を抑えるために、ＩｒＯ_Y膜７６ｂは、ＩｒＯ₂の化学量論組成に近い組成のものにして、水素に対して触媒作用を生じることを回避する。これにより、強誘電体膜７５が水素ラジカルにより還元されてしまう問題を抑制し、強誘電体キャパシタの水素耐性が向上する。

なお、本実施形態では、ＩｒＯ_x膜７６ａ上に形成する導電膜として、イリジウム酸化物で構成されるＩｒＯ_Y膜を適用した例を示しているが、本発明では、これに限定されるわけでなく、例えば、イリジウム（Ｉｒ）、白金（Ｐｔ）、ルテニウム（Ｒｕ）、ロジウム（Ｒｈ）、レニウム（Ｒｅ）、オスミウム（Ｏｓ）及びパラジウム（Ｐｄ）からなる群から選択された少なくとも１種の貴金属元素を含有する金属膜や、これらの貴金属元素を含有する導電性酸化物膜、あるいはＳｒＲｕＯ₃などの導電性酸化物を適用することも可能である。

次いで、図１２（ｃ）に示すように、ＩｒＯ_Y膜７６ｂ上に、例えば、Ａｒ雰囲気中において、圧力１．０Ｐａ程度、電力１．０ｋＷ程度の条件によるスパッタリング法により、厚さ１００ｎｍ程度のＩｒ膜７７を形成する。このＩｒ膜７７は、強誘電体膜７５に対して配線層等の形成の際に生じた水素が侵入するのを防ぐ水素バリア膜として機能するものである。なお、水素バリア膜としては、他にＰｔ膜やＳｒＲｕＯ₃膜を用いることも可能である。続いて、半導体基板６１の背面洗浄を行った後、Ｉｒ膜７７上の強誘電体キャパシタ形成領域のみを覆うハードマスク（不図示）を形成する。ここで、ハードマスクとしては、例えば温度２００℃程度の条件で厚さ２００ｎｍ程度の窒化チタン膜と、例えば温度３９０℃程度の条件で厚さ３９０ｎｍ程度のＴＥＯＳを用いたシリコン酸化膜とを順次形成し、これらをパターニングして形成する。続いて、ハードマスクを用いたエッチングにより、強誘電体キャパシタ形成領域以外の領域のＩｒ膜７７、ＩｒＯ_Y膜７６ｂ、ＩｒＯ_x膜７６ａ、第２のＰＺＴ膜７５ｂ、第１のＰＺＴ膜７５ａ、Ｉｒ膜７４ｂ、ＴｉＡｌＮ膜７４ａ及びＴｉＮ膜７３を除去する。これにより、強誘電体キャパシタ形成領域には、ＴｉＡｌＮ膜７４ａ及びＩｒ膜７４ｂからなる下部電極７４と、第１のＰＺＴ膜７５ａ及び第２のＰＺＴ膜７５ｂからなる強誘電体膜７５と、ＩｒＯ_x膜７６ａ及びＩｒＯ_Y膜７６ｂからなる上部電極７６とを具備する強誘電体キャパシタが形成される。その後、ハードマスクを除去した後、酸素雰囲気において、例えば、温度３００℃乃至５００℃、時間３０分間乃至１２０分間の熱処理を行う。

次いで、図１３（ａ）に示すように、強誘電体キャパシタ及び層間絶縁膜７１を覆うように、Ａｌ₂Ｏ₃膜７８を形成するとともに、Ａｌ₂Ｏ₃膜７８上に層間絶縁膜７９を形成する。

具体的には、最初に、スパッタリング法により、厚さ２０ｎｍ程度でＡｌ₂Ｏ₃膜を堆積した後、温度６００℃の酸素雰囲気中での熱処理を行って強誘電体キャパシタ中に生じた酸素欠損の回復を行う。続いて、ＣＶＤ法により、更に厚さ２０ｎｍ程度のＡｌ₂Ｏ₃膜を堆積してＡｌ₂Ｏ₃膜７８を形成する。

続いて、全面に、例えばプラズマＴＥＯＳを用いたＣＶＤ法により、厚さ１５００ｎｍ程度のシリコン酸化膜を堆積し、その後、ＣＭＰ法により、当該シリコン酸化膜を平坦化して層間絶縁膜７９を形成する。ここで、層間絶縁膜７９としてシリコン酸化膜を形成する場合には、原料ガスとして、例えば、ＴＥＯＳガス、酸素ガス及びヘリウムガスの混合ガスを用いる。なお、層間絶縁膜７９として、例えば、絶縁性を有する無機膜等を形成するようにしてもよい。その後、Ｎ₂Ｏガス又はＮ₂ガス等を用いて発生させたプラズマ雰囲気にて、熱処理を行う。この熱処理の結果、層間絶縁膜７９中の水分が除去されるとともに、層間絶縁膜７９の膜質が変化し、層間絶縁膜７９中に水分が入りにくくなる。

次いで、図１３（ｂ）に示すように、全面に、例えばスパッタリング法又はＣＶＤ法により、バリア膜となるＡｌ₂Ｏ₃膜８０を、厚さ２０ｎｍ乃至１００ｎｍで形成する。このＡｌ₂Ｏ₃膜８０は、平坦化された層間絶縁膜７９上に形成されるため、平坦に形成される。続いて、全面に、例えばプラズマＴＥＯＳを用いたＣＶＤ法により、シリコン酸化膜を堆積し、その後、ＣＭＰ法により、当該シリコン酸化膜を平坦化して、厚さ８００ｎｍ乃至１０００ｎｍの層間絶縁膜８１を形成する。なお、層間絶縁膜８１として、ＳｉＯＮ膜又はシリコン窒化膜等を形成するようにしてもよい。

次いで、まず、強誘電体キャパシタにおける水素バリア膜であるＩｒ膜７７の表面を露出させるビア孔８２ｚを、層間絶縁膜８１、Ａｌ₂Ｏ₃膜８０、層間絶縁膜７９及びＡｌ₂Ｏ₃膜７８に形成した後、温度５５０℃程度の酸素雰囲気中において熱処理を行って、当該ビア孔の形成に伴って強誘電体膜７５中に生じた酸素欠損を回復させる。その後、図１３（ｃ）に示すように、ビア孔８２ｚ内に、例えば、スパッタリング法によりＴｉ膜を堆積し、続いて、ＭＯ−ＣＶＤ法によりＴｉＮ膜を連続して堆積して、Ｔｉ膜及びＴｉＮ膜の積層膜であるグルー膜８２ａを形成する。この場合、ＴｉＮ膜から炭素除去を行う必要があるため、窒素と水素の混合ガスプラズマ中での処理が必要になるが、本実施形態では、強誘電体キャパシタに水素バリア膜となるＩｒ膜７７を形成しているため、強誘電体膜７５に水素が侵入して当該強誘電体膜７５を還元してしまうという問題は生じない。

続いて、ＣＶＤ法により、ビア孔８２ｚ内を埋めるのに足る厚さのＷ膜を堆積した後、ＣＭＰ法により層間絶縁膜８１の表面が露出までＷ膜の平坦化を行うことにより、ビア孔８２ｚ内にＷプラグ８２ｂを形成する。さらに、続いて、Ｗプラグ６９ｃの表面を露出させるビア孔８３ｚを、層間絶縁膜８１、Ａｌ₂Ｏ₃膜８０、層間絶縁膜７９、Ａｌ₂Ｏ₃膜７８、層間絶縁膜７１及びＳｉＯＮ膜７０に形成した後、ビア孔８３ｚ内に、ＴｉＮ膜からなるグルー膜８３ａを形成する。なお、このグルー膜８３ａは、例えば、スパッタリング法によりＴｉ膜を堆積し、続いて、ＭＯ−ＣＶＤ法によりＴｉＮ膜を連続して堆積して、Ｔｉ膜及びＴｉＮ膜の積層膜からなるものとして形成することも可能である。その後、ビア孔８３ｚ内を埋めるのに足る厚さのＷ膜を堆積した後、ＣＭＰ法により層間絶縁膜８１の表面が露出までＷ膜の平坦化を行うことにより、ビア孔８３ｚ内にＷプラグ８３ｂを形成する。

次いで、図１４に示すように、金属配線層８４を形成する。
具体的に、まず、前面に、例えばスパッタリング法により、厚さ６０ｎｍ程度のＴｉ膜、厚さ３０ｎｍ程度のＴｉＮ膜、厚さ３６０ｎｍ程度のＡｌＣｕ合金膜、厚さ５ｎｍ程度のＴｉ膜、及び厚さ７０ｎｍ程度のＴｉＮ膜を順次積層する。続いて、フォトリソグラフィー技術を用いて、当該積層膜を所定形状にパターニングして、各Ｗプラグ８２ｂ，８３ｂ上に、Ｔｉ膜及びＴｉＮ膜からなるグルー膜８４ａと、ＡｌＣｕ合金膜からなる配線膜８４ｂと、Ｔｉ膜及びＴｉＮ膜からなるグルー膜８４ｃとからなる金属配線層８４が形成される。

その後、更に、層間絶縁膜の形成やコンタクトプラグの形成を行った後、２層目以降の金属配線層を形成して、下部電極７４、強誘電体膜７５及び下部電極７６を具備する強誘電体キャパシタを有する本実施形態に係る強誘電体メモリを完成させる。

次に、本発明者が実際に行った試験の結果について説明する。

（第１の試験）
図１５は、強誘電体メモリにおける強誘電体キャパシタの反転電荷量Ｑ_SWを測定した第１の試験結果を示す特性図である。
第１の試験は、平面形状が、長さ５０μｍ程度の正方形である強誘電体キャパシタ（ディスクリート）を、本発明（第１の実施形態）による製造方法と、従来の製造方法の２つの製造方法で作製し、その反転電荷量Ｑ_SWを測定したものである。ここで、強誘電体キャパシタの強誘電体膜としては、Ｌａを１．５ｍｏｌ％程度含有するＰＺＴ膜（ＰＬＺＴ膜）を、厚さ１２０ｎｍ程度のものと、厚さ１５０ｎｍ程度の２種類をそれぞれ作製した。

また、本発明（第１の実施形態）による製造方法では、上部電極の形成にあたり、まず、強誘電体膜上に、成膜温度３００℃程度の条件によるスパッタリング法により、成膜の時点で結晶化されているＩｒＯ_x膜を厚さ５０ｎｍ程度で形成した。続いて、ＩｒＯ_x膜上に、スパッタリング法により２種類のＩｒＯ_Y膜を形成した。具体的に、ＩｒＯ_x膜上に、成膜温度２０℃程度、電力１ｋＷ程度の条件によるスパッタリング法により、ＩｒＯ_Y膜を厚さ７５ｎｍ程度で形成し、続いて、成膜温度２０℃程度、電力２ｋＷ程度の条件によるスパッタリング法により、ＩｒＯ_Y膜を厚さ１２５ｎｍ程度で形成した。

従来の製造方法では、上部電極の形成にあたり、成膜の時点で結晶化されているＩｒＯ_x膜を形成することなく、ＰＬＺＴ膜の直上に、スパッタリング法により２種類のＩｒＯ_Y膜を形成した。具体的には、ＰＬＺＴ膜上に、成膜温度２０℃程度、電力１ｋＷ程度の条件によるスパッタリング法により、ＩｒＯ_Y膜を厚さ７５ｎｍ程度で形成し、続いて、成膜温度２０℃程度、電力２ｋＷ程度の条件によるスパッタリング法により、ＩｒＯ_Y膜を厚さ１２５ｎｍ程度で形成した。

図１５は、印加電圧を３．０Ｖの条件で反転電荷量Ｑ_SWを測定した結果を示したものであり、Ｑ_SW1-1（「■」）は、上部電極上に配線を形成する前に測定した反転電荷量Ｑ_SWであり、Ｑ_SW1-2（「▲」）は、上部電極上に配線を形成した後に測定した反転電荷量Ｑ_SWである。また、図１５において、Ｗ／Ｎは、ウエハー番号を示すものである。すなわち、ウエハー番号１及び２は、従来の製造方法で作製した強誘電体膜の厚さ１５０ｎｍの強誘電体キャパシタを具備する強誘電体メモリであり、ウエハー番号３及び４は、本発明の製造方法で作製した強誘電体膜の厚さ１５０ｎｍの強誘電体キャパシタを具備する強誘電体メモリであり、ウエハー番号５及び６は、従来の製造方法で作製した強誘電体膜の厚さ１２０ｎｍの強誘電体キャパシタを具備する強誘電体メモリであり、ウエハー番号７及び８は、本発明の製造方法で作製した強誘電体膜の厚さ１２０ｎｍの強誘電体キャパシタを具備する強誘電体メモリである。

図１５に示すように、本発明と従来とを比較すると、強誘電体膜の厚さに関係なく、本発明の方が、配線の有無に伴う反転電荷量の変化が小さくなっている。このことは、本発明の製造方法で形成された強誘電体キャパシタは、配線を形成する際のダメージを受けにくいことを示している。

（第２の試験）
図１６は、強誘電体メモリにおける強誘電体キャパシタの反転電荷量Ｑ_SWを測定した第２の試験結果を示す特性図である。
第２の試験は、平面形状が、長辺の長さ１．６０μｍ程度、短辺の長さ１．１５μｍ程度の長方形である強誘電体キャパシタ（セルキャパシタ）を、本発明（第１の実施形態）による製造方法と、従来の製造方法の２つの製造方法でそれぞれ１４２８個作製し、その反転電荷量Ｑ_SWを測定したものである。なお、各強誘電体キャパシタの製造方法は、第１の試験の場合と同様である。

図１６は、上部電極上に配線を形成した後の各強誘電体キャパシタによる反転電荷量Ｑ_SWの平均値を示したものであり、Ｑ_SW2-1（「■」）は、印加電圧を１．８Ｖ程度としたものであり、Ｑ_SW2-2（「▲」）は、印加電圧を３．０Ｖ程度としたものである。図１６に示すように、本発明と従来とを比較すると、強誘電体膜の厚さに関係なく、本発明の方が、より高い反転電荷量Ｑ_SWが得られることが判った。

（第３の試験）
図１７は、強誘電体メモリにおける強誘電体キャパシタの抗電圧Ｖｃを測定した第３の試験結果を示す特性図である。
第３の試験は、第２の試験と同様の強誘電体キャパシタ（セルキャパシタ）を、本発明（第１の実施形態）による製造方法と、従来の製造方法の２つの製造方法で作製し、その抗電圧Ｖｃを測定したものである。ここで、所定の印加電圧の変化に対する分極量の変化の割合が最も大きい印加電圧を抗電圧Ｖｃとした。

図１７において、Ｖｃ（＋）（「▲」）は分極量の変化が正の場合の抗電圧を示し、Ｖｃ（−）（「■」）は分極量の変化が負の場合の抗電圧を示している。図１７に示すように、本発明と従来とを比較すると、強誘電体膜の厚さに関係なく、本発明の方が、低い抗電圧Ｖｃが得られることがわかった。また、強誘電体膜が薄いほど、より低い抗電圧Ｖｃが得られた。

（第４の試験）
図１８は、強誘電体メモリにおける強誘電体キャパシタの印加電圧と反転電荷量Ｑ_SWとの関係を測定した第４の試験結果を示す特性図である。
第４の試験は、第２の試験と同様の強誘電体キャパシタ（セルキャパシタ）を、本発明（第１の実施形態）による製造方法と、従来の製造方法の２つの製造方法で作製し、その印加電圧と反転電荷量Ｑ_SWとの関係を測定したものである。図１８に示すように、本発明と従来とを比較すると、強誘電体膜の厚さに関係なく、本発明の方が、印加電圧の低電圧から飽和電圧にわたって、高い反転電荷量Ｑ_SWが得られるとともに、その勾配が大きくなっていることがわかる。このことは、本発明の強誘電体キャパシタが低電圧動作の強誘電体メモリに極めて好適であることを示している。

（第５の試験）
図１９は、強誘電体メモリにおける強誘電体キャパシタの疲労損失を測定した第５の試験結果を示す特性図である。
第５の試験は、第２の試験と同様の強誘電体キャパシタ（セルキャパシタ）を、本発明（第１の実施形態）による製造方法と、従来の製造方法の２つの製造方法で作製し、その疲労損失をストレスサイクルの依存関係から測定したものである。第５の試験では、読み出し電圧（印加電圧）を３Ｖ程度とし、ストレス電圧を７Ｖ程度とした。

図１９に示すように、ストレスサイクルが２×１０⁸における反転電荷量Ｑ_SWは、本発明による製造方法で作製した厚さ１５０ｎｍ程度の強誘電体膜を有する強誘電体キャパシタでは３４２ｆＣ／ｃｅｌｌ、従来の製造方法で作製した厚さ１５０ｎｍ程度の強誘電体膜を有する強誘電体キャパシタでは２３２ｆＣ／ｃｅｌｌとなった。また、本発明による製造方法で作製した厚さ１２０ｎｍ程度の強誘電体膜を有する強誘電体キャパシタでは１６３ｆＣ／ｃｅｌｌ、従来の製造方法で作製した厚さ１２０ｎｍ程度の強誘電体膜を有する強誘電体キャパシタでは８３ｆＣ／ｃｅｌｌとなった。

すなわち、本発明による製造方法で作製した厚さ１５０ｎｍ程度の強誘電体膜を有する強誘電体キャパシタでは、初期値を基準とした疲労損失が２２％程度となり、従来の製造方法で作製した厚さ１５０ｎｍ程度の強誘電体膜を有する強誘電体キャパシタでは、初期値を基準とした疲労損失が４１％程度となった。また、本発明による製造方法で作製した厚さ１２０ｎｍ程度の強誘電体膜を有する強誘電体キャパシタでは、初期値を基準とした疲労損失が５９％程度となり、従来の製造方法で作製した厚さ１２０ｎｍ程度の強誘電体膜を有する強誘電体キャパシタでは、初期値を基準とした疲労損失が７４％程度となった。このことは、従来の強誘電体キャパシタよりも本発明の強誘電体キャパシタの方が、疲労耐性が高いことを示している。

（第６の試験）
図２０は、強誘電体メモリにおける強誘電体キャパシタのインプリント特性を測定した第６の試験結果を示す特性図である。
第６の試験は、第２の試験と同様の強誘電体キャパシタ（セルキャパシタ）を、本発明（第１の実施形態）による製造方法と、従来の製造方法の２つの製造方法で作製し、そのインプリント特性を測定したものである。第６の試験では、ＯＳ＿ＲＡＴＥによりインプリント特性を測定した。このＯＳ＿Ｒａｔｅは、その絶対値が低いほど、インプリントし難いことを示している。また、図２０には、各強誘電体キャパシタにおける最も悪い特性値を示している。

図２０に示すように、本発明と従来とを比較すると、本発明の方が従来よりも、約４０％程度良好なインプリント特性が得られた。このことは、従来の強誘電体キャパシタよりも本発明の強誘電体キャパシタの方が、インプリント耐性が高いことを示している。

（第７の試験）
第７の試験は、本発明の第１の実施形態による製造方法において、強誘電体膜上に、成膜の時点で結晶化されているＩｒＯ_x膜を形成する際の成膜ガス中の酸素流量の各割合に対する各種の特性を測定したものである。

図２１は、第１の実施形態による製造方法において、強誘電体膜上に、成膜の時点で結晶化されているＩｒＯ_x膜を形成する際の成膜ガス中の酸素流量の各割合に対する強誘電体キャパシタの反転電荷量Ｑ_SWの特性図である。ここで、図２１における強誘電体キャパシタは、第１の試験と同様に、平面形状が、長さ５０μｍ程度の正方形である強誘電体キャパシタとした。また、強誘電体膜としては、Ｌａを２．０ｍｏｌ％程度含有するＰＺＴ膜（ＰＬＺＴ膜）を、厚さ１５０ｎｍ程度で形成した。そして、当該ＰＬＺＴ膜上に、成膜の時点で結晶化されているＩｒＯ_x膜を形成するのにあたり、成膜温度３００℃程度とし、成膜ガス中の酸素流量の割合（Ｏ₂流量／（Ａｒ流量＋Ｏ₂流量））を２０％程度、３０％程度、４０％程度及び５０％程度として測定を行った。図２１において、Ｑ_SW3-1（「▲」）は強誘電体キャパシタ形成後の反転電荷量であり、Ｑ_SW3-2（「■」）は強誘電体キャパシタ上に１層目の配線層を形成した後の反転電荷量であり、Ｑ_SW3-3（「●」）は強誘電体キャパシタ上に３層の配線層を形成した後の反転電荷量である。

図２１に示すように、強誘電体キャパシタ形成後、強誘電体キャパシタに１層目の配線層形成後、強誘電体キャパシタに３層の配線層形成後の各強誘電体キャパシタの反転電荷量は、ほとんど変化が見られなかった。このことは、本発明の第１の実施形態による製造方法においては、強誘電体キャパシタが配線層形成後においても、特性が劣化しないことを示している。また、図２１の傾向として、成膜ガス中の酸素流量の割合が小さくなると、より高い反転電荷量が得られることがわかる。

図２２は、第１の実施形態による製造方法において、強誘電体膜上に、成膜の時点で結晶化されているＩｒＯ_x膜を形成する際の成膜ガス中の酸素流量の各割合に対する強誘電体キャパシタの反転電荷量Ｑ_SWの特性図である。ここで、図２２における強誘電体キャパシタとしては、第２の試験と同様のものを用いており、ＰＬＺＴ膜上に、成膜の時点で結晶化されているＩｒＯ_x膜を形成するのにあたり、成膜温度３００℃程度とし、成膜ガス中の酸素流量の割合（Ｏ₂流量／（Ａｒ流量＋Ｏ₂流量））を２０％程度、３０％程度、４０％程度及び５０％程度として測定を行った。図２２において、Ｑ_SW4-1（「◆」）は１層目の配線層が形成された強誘電体キャパシタに印加電圧を３．０Ｖ程度を印加した際の反転電荷量、Ｑ_SW4-2（「●」）は３層の配線層が形成された強誘電体キャパシタに印加電圧を３．０Ｖ程度を印加した際の反転電荷量、Ｑ_SW4-3（「▲」）は１層目の配線層が形成された強誘電体キャパシタに印加電圧を１．８Ｖ程度を印加した際の反転電荷量、Ｑ_SW4-4（「■」）は３層の配線層が形成された強誘電体キャパシタに印加電圧を１．８Ｖ程度を印加した際の反転電荷量である。

図２２に示すように、強誘電体キャパシタに低電圧（印加電圧１．８Ｖ程度）を供給した際の反転電荷量は、３層の配線層が形成された強誘電体キャパシタの反転電荷量Ｑ_SW4-4が、１層目の配線層が形成された強誘電体キャパシタの反転電荷量Ｑ_SW4-3よりも僅かに低くなっている。しかし、飽和印加電圧（印加電圧３Ｖ程度）を供給した際の反転電荷量は、３層の配線層が形成された強誘電体キャパシタの反転電荷量Ｑ_SW4-2と、１層目の配線層が形成された強誘電体キャパシタの反転電荷量Ｑ_SW4-1とが変化ないため、本発明の第１の実施形態による製造方法においては、強誘電体キャパシタが配線層形成後においても、特性が劣化しないと考えられる。また、図２２の傾向として、成膜ガス中の酸素流量の割合が小さくなると、より高い反転電荷量が得られることがわかる。

図２３は、第１の実施形態による製造方法において、強誘電体膜上に、成膜の時点で結晶化されているＩｒＯ_x膜を形成する際の成膜ガス中の酸素流量の各割合に対する強誘電体キャパシタの抗電圧Ｖｃの特性図である。ここで、図２３における強誘電体キャパシタとしては、第２の試験と同様のものを用いている。図２３において、Ｖｃ（＋）（「▲」）は分極量の変化が正の場合の抗電圧を示し、Ｖｃ（−）（「■」）は分極量の変化が負の場合の抗電圧を示している。

図２３に示すように、酸素流量の割合が小さくなると、抗電圧Ｖｃが小さくなることがわかった。このことは、酸素流量の割合が小さいと低電圧動作の強誘電体メモリに極めて好適であることを意味している。

図２４は、第１の実施形態による製造方法において、強誘電体膜上に、成膜の時点で結晶化されているＩｒＯ_x膜を形成する際の成膜ガス中の酸素流量の各割合に対する強誘電体キャパシタの印加電圧と反転電荷量Ｑ_SWとの関係を示す特性図である。

図２４に示すように、酸素流量の割合が小さくなると、低電圧から飽和電圧にわたって、高い反転電荷量Ｑ_SWが得られるとともに、その勾配が大きくなることが判った。このことは、酸素流量の割合が小さいと低電圧動作の強誘電体メモリに極めて好適であることを意味している。

図２５及び図２６は、本発明による製造方法において、強誘電体膜上に、成膜の時点で結晶化されているＩｒＯ_x膜を形成する際の成膜ガス中の酸素流量の各割合に対する強誘電体キャパシタのリーク電流値の特性図である。図２５は、第１の試験と同様の強誘電体キャパシタ（ディスクリート）におけるリーク電流値であり、Ｌ_1-1（「▲」）は上部電極を基準として下部電極の電位を＋５Ｖ程度とした際のリーク電流値、Ｌ_1-2（「■」）は上部電極を基準として下部電極の電位を−５Ｖ程度とした際のリーク電流値である。また、図２６は、第２の試験と同様の強誘電体キャパシタ（セルキャパシタ）におけるリーク電流値であり、Ｌ_2-1（「▲」）は上部電極を基準として下部電極の電位を＋５Ｖ程度とした際のリーク電流値、Ｌ_2-2（「■」）は上部電極を基準として下部電極の電位を−５Ｖ程度とした際のリーク電流値である。なお、リーク電流値の測定における印加電圧は、上部電極を基準として下部電極の電位を±５Ｖとした。

図２５及び図２６に示すように、成膜の時点で結晶化されているＩｒＯ_x膜を形成する際の成膜ガス中の酸素流量の割合が小さくなるとリーク電流値は若干低くなるが、ほとんど変化がみられない。このことは、成膜条件を変化させても、リーク電流値の特性には、ほとんど影響がないことを示している。

（第８の試験）
第８の試験は、本発明の第１の実施形態による製造方法において、強誘電体膜上に、成膜の時点で結晶化されているＩｒＯ_x膜を形成する際の膜厚に対する各種の特性を測定したものである。

図２７及び図２８は、第１の実施形態による製造方法において、強誘電体膜上に、成膜の時点で結晶化されているＩｒＯ_x膜を形成する際の膜厚に対する強誘電体キャパシタの反転電荷量Ｑ_SWの特性図である。

図２７における強誘電体キャパシタは、第１の試験と同様の強誘電体キャパシタ（ディスクリート）であり、また、測定対象としては、３層の配線層が形成された強誘電体キャパシタである。また、図２８における強誘電体キャパシタは、第２の試験と同様の強誘電体キャパシタ（セルキャパシタ）であり、また、測定対象としては、３層の配線層が形成された強誘電体キャパシタである。そして、図２８において、Ｑ_SW5-1（「◆」）は、印加電圧を１．８Ｖとした際の反転電荷量であり、Ｑ_SW5-2（「▲」）は、印加電圧を３．０Ｖとした際の反転電荷量である。

図２９は、第１の実施形態による製造方法において、強誘電体膜上に、成膜の時点で結晶化されているＩｒＯ_x膜を形成する際の膜厚に対する強誘電体キャパシタのリーク電流値の特性図である。測定対象としては、３層の配線層が形成された強誘電体キャパシタである。Ｌ_3-1（「◆」）及びＬ_3-2（「▲」）は、第１の試験と同様の強誘電体キャパシタ（ディスクリート）におけるリーク電流値であり、Ｌ_3-1は上部電極を基準として下部電極の電位を＋５Ｖ程度とした際のリーク電流値、Ｌ_3-2は上部電極を基準として下部電極の電位を−５Ｖ程度とした際のリーク電流値である。また、Ｌ_3-3（「■」）及びＬ_3-4（「●」）は第２の試験と同様の強誘電体キャパシタ（セルキャパシタ）におけるリーク電流値であり、Ｌ_3-3は上部電極を基準として下部電極の電位を＋５Ｖ程度とした際のリーク電流値、Ｌ_3-4は上部電極を基準として下部電極の電位を−５Ｖ程度とした際のリーク電流値である。

また、図２７、図２８及び図２９の強誘電体キャパシタは、成膜の時点で結晶化されているＩｒＯ_x膜を形成する際の成膜温度を３００℃程度とし、成膜ガス中の酸素流量の割合（Ｏ₂流量／（Ａｒ流量＋Ｏ₂流量））を３０％程度として形成した。そして、成膜の時点で結晶化されているＩｒＯ_x膜の膜厚が５０ｎｍ程度、３８ｎｍ程度及び２５ｎｍ程度における強誘電体キャパシタの反転電荷量Ｑ_SWを測定した。

図２７及び図２８に示すように、成膜の時点で結晶化されているＩｒＯ_x膜の膜厚が２５ｎｍ乃至５０ｎｍの範囲で変化しても、強誘電体キャパシタの反転電荷量Ｑ_SWの特性には影響がみられなかった。また、図２９に示すように、成膜の時点で結晶化されているＩｒＯ_x膜の膜厚が２５ｎｍ乃至５０ｎｍの範囲で変化しても、強誘電体キャパシタのリーク電流値の特性には影響がみられなかった。

（第９の試験）
図３０は、第２の実施形態による製造方法において、強誘電体膜上に、成膜の時点で結晶化されているＩｒＯ_x膜を形成する際の成膜ガス中の酸素流量の割合に対する強誘電体キャパシタの反転電荷量Ｑ_SWの特性図である。また、図３１は、第２の実施形態による製造方法において、強誘電体膜上に、成膜の時点で結晶化されているＩｒＯ_x膜を形成する際の成膜ガス中の酸素流量の割合に対する強誘電体キャパシタのリーク電流値の特性図である。

第９の試験は、第２の実施形態による製造方法で作製した強誘電体キャパシタの測定を行ったものである。
具体的に、下部電極７４上に、ＭＯ−ＣＶＤ法により、厚さ１００ｎｍ程度の結晶化している第１のＰＺＴ膜７５ａを形成し、当該第１のＰＺＴ膜７５ａ上に、スパッタリング法により、厚さ２０ｎｍ程度のアモルファス状態の第２のＰＺＴ膜７５ｂを形成した。そして、第２のＰＺＴ膜７５ｂ上に、半導体基板６１の温度（成膜温度）を３００℃程度としたスパッタリング法により、成膜の時点で結晶化しているＩｒＯ_x膜７６ａを形成した。このＩｒＯ_x膜７６ａの形成の際の成膜ガス中の酸素流量の割合（Ｏ₂流量／（Ａｒ流量＋Ｏ₂流量））を１０％程度、３０％程度及び４０％程度とした３種類の強誘電体キャパシタを作製した。さらに、これらを、温度６７５℃程度、Ｏ₂流量／（Ａｒ流量＋Ｏ₂流量）＝１％程度の雰囲気中で６０秒間程度のＲＴＡを行った。その後、第２の実施形態による製造方法で１層目の配線層まで形成した。

図３０において、Ｑ_SW6-1（「◆」）は、印加電圧が１．８Ｖ程度であって第１の試験と同様の強誘電体キャパシタ（ディスクリート）の反転電荷量であり、Ｑ_SW6-2（「●」）は、印加電圧が１．８Ｖ程度であって第２の試験と同様の強誘電体キャパシタ（セルキャパシタ）の反転電荷量である。また、図３１において、Ｌ_4-1（「◆」）は上部電極を基準として下部電極の電位を＋１．８Ｖ程度にした際のリーク電流値であり、Ｌ_4-2（「●」）は上部電極を基準として下部電極の電位を−１．８Ｖ程度にした際のリーク電流値である。

図３０に示すように、酸素流量の割合が２０％程度乃至４０％程度の場合は、ＩｒＯ_x膜７６ａの形成の際の成膜ガス中の酸素流量の割合が１０％程度の場合と比較して、強誘電体キャパシタの反転電荷量が若干高くなっており、また、図３１に示すように、酸素流量の割合が１０％程度の場合は、酸素流量の割合が２０％程度乃至４０％程度の場合と比較して、リーク電流値が若干低くなっており、強誘電体メモリの動作に有利となっている。すなわち、より高い強誘電体キャパシタの反転電荷量を得るには、酸素流量の割合が２０％程度乃至４０％程度が望ましい。また、より低いリーク電流値を得るには、酸素流量の割合が１０％程度が望ましい。

ここで、本発明の第２の実施形態による製造方法において、ＩｒＯ_x膜７６ａの形成の際の成膜ガス中の酸素流量の割合が１０％乃至４０％の場合では、ＩｒＯ_x膜７６ａの結晶性へ大きな影響を与えないと考えられるので、強誘電体キャパシタの電気特性はあまり変わらないと思料する。なお、ＩｒＯ_x膜７６ａ形成後のアニール工程では、アモルファス状態の第２のＰＺＴ膜７５ｂを完全に結晶化させると同時に、ＩｒＯ_x膜７６ａのプラズマダメージも回復でき、更に、強誘電体膜７５中の酸素欠損も補償する。また、上部電極７６と強誘電体膜７５との界面層をより薄くするためには、ＩｒＯ_x膜７６ａの結晶粒は小さいほど望ましい。

この第９の試験結果と、前述した第７の試験結果とを考慮すると、本発明の効果を得るためのＩｒＯ_x膜の成膜ガス中の酸素流量の割合は、１０％乃至６０％の範囲とすることができる。これは、成膜ガス中の酸素流量の割合が１０％未満になると、第９の試験結果の傾向から判るように、強誘電体キャパシタの反転電荷量が小さくなって、強誘電体メモリの低電圧動作に支障を来たすという不具合が生じ、また、成膜ガス中の酸素流量の割合が６０％を超えると、第７の試験結果等の傾向から判るように、強誘電体キャパシタの反転電荷量が小さくなるとともにその抗電圧Ｖｃが大きくなって、強誘電体メモリの低電圧動作に支障をきたすという不具合が生じるためである。

（第１０の試験）
図３２は、第２の実施形態による製造方法において、強誘電体膜上に、成膜の時点で結晶化されているＩｒＯ_x膜を形成した後のアニール温度に対する強誘電体キャパシタの反転電荷量Ｑ_SWの特性図である。図３３は、第２の実施形態による製造方法において、強誘電体膜上に、成膜の時点で結晶化されているＩｒＯ_x膜を形成した後のアニール温度に対する強誘電体キャパシタのリーク電流値の特性図である。

第１０の試験は、第９の試験と同様に、第２の実施形態による製造方法で作製した強誘電体キャパシタの測定を行ったものである。
具体的に、アモルファス状態の第２のＰＺＴ膜７５ｂ上に、半導体基板６１の温度（成膜温度）を３００℃程度、成膜ガス中の酸素流量の割合（Ｏ₂流量／（Ａｒ流量＋Ｏ₂流量））を２０％程度とする条件でのスパッタリング法により、厚さ５０ｎｍ程度のＩｒＯ_x膜７６ａを形成した後、Ｏ₂流量／（Ａｒ流量＋Ｏ₂流量）＝１％程度の雰囲気中で、温度をそれぞれ６７５℃程度、７００℃程度及び７２５℃程度にして、それぞれ６０秒間程度のＲＴＡを行った３種類の強誘電体キャパシタを作製した。このＲＴＡにおける温度は、第２のＰＺＴ膜７５ｂを結晶化させる同時に、上部電極７６と強誘電体膜７５との界面を形成するため、非常重要なパラメータである。

図３２において、Ｑ_SW7-1（「◆」）は、印加電圧が１．８Ｖ程度であって第１の試験と同様の強誘電体キャパシタ（ディスクリート）の反転電荷量であり、Ｑ_SW7-2（「●」）は、印加電圧が１．８Ｖ程度であって第２の試験と同様の強誘電体キャパシタ（セルキャパシタ）の反転電荷量である。また、図３３において、Ｌ_5-1（「◆」）は上部電極を基準として下部電極の電位を＋１．８Ｖ程度にした際のリーク電流値であり、Ｌ_5-2（「●」）は上部電極を基準として下部電極の電位を−１．８Ｖ程度にした際のリーク電流値である。

ＩｒＯ_x膜７６ａ形成後のアニール温度は、強誘電体キャパシタの特性に影響を与えることが知られている。図３２に示すように、アニール温度が６７５℃程度の場合、アニール温度が７００℃程度及び７２５℃程度の場合と比較して、強誘電体キャパシタの反転電荷量が若干低くなっている。より高い強誘電体キャパシタの反転電荷量を得るには、アニール温度が７００℃乃至７２５℃程度が最適であるが、アニール温度が６７５℃程度の場合でも、これらのアニール温度における反転電荷量とそれほど大差がないため、強誘電体メモリの動作に支障をきたすレベルには至っていないと考えられる。

また、図３３に示すように、このアニール温度が７２５℃程度の場合、アニール温度が６７５℃程度及び７００℃程度の場合と比較して、リーク電流値が若干高くなっている。より低いリーク電流値を得るには、アニール温度が６７５℃乃至７００℃程度が最適であるが、アニール温度が７２５℃程度の場合でも、これらのアニール温度におけるリーク電流値とそれほど大差がないため、強誘電体メモリの動作に支障をきたすレベルには至っていないと考えられる。

この第１０の試験結果等を考慮すると、本発明の効果を得るためのＩｒＯ_x膜７６ａ形成後のアニール温度は、６００℃乃至８００℃の範囲とすることができる。これは、アニール温度が６００℃未満になると、強誘電体キャパシタの反転電荷量が小さくなって、強誘電体メモリの低電圧動作に支障をきたすという不具合が生じ、また、アニール温度が８００℃を超えると、リーク電流値が高くなって、強誘電体メモリの低電圧動作に支障をきたすという不具合が生じるためである。

（第１１の試験）
図３４は、第２の実施形態による製造方法において、強誘電体膜上に、成膜の時点で結晶化されているＩｒＯ_x膜を形成する際の膜厚に対する強誘電体キャパシタの反転電荷量Ｑ_SWの特性図である。図３５は、第２の実施形態による製造方法において、強誘電体膜上に、成膜の時点で結晶化されているＩｒＯ_x膜を形成する際の膜厚に対する強誘電体キャパシタのリーク電流値の特性図である。

第１１の試験は、第９の試験と同様に、第２の実施形態による製造方法で作製した強誘電体キャパシタの測定を行ったものである。
具体的に、アモルファス状態の第２のＰＺＴ膜７５ｂ上に、半導体基板６１の温度（成膜温度）を３００℃程度、成膜ガス中の酸素流量の割合（Ｏ₂流量／（Ａｒ流量＋Ｏ₂流量））を２０％程度とする条件でのスパッタリング法により、ＩｒＯ_x膜７６ａを形成する際に、その膜厚が２５ｎｍ程度、５０ｎｍ程度及び７５ｎｍ程度の３種類の強誘電体キャパシタを作製した。さらに、これらを、温度７２５℃程度、Ｏ₂流量／（Ａｒ流量＋Ｏ₂流量）＝１％程度の雰囲気中で６０秒間程度のＲＴＡを行った。その後、第２の実施形態による製造方法で１層目の配線層まで形成した。

図３４において、Ｑ_SW8-1（「◆」）は、印加電圧が１．８Ｖ程度であって第１の試験と同様の強誘電体キャパシタ（ディスクリート）の反転電荷量であり、Ｑ_SW8-2（「●」）は、印加電圧が１．８Ｖ程度であって第２の試験と同様の強誘電体キャパシタ（セルキャパシタ）の反転電荷量である。また、図３５において、Ｌ_6-1（「◆」）は上部電極を基準として下部電極の電位を＋１．８Ｖ程度にした際のリーク電流値であり、Ｌ_6-2（「●」）は上部電極を基準として下部電極の電位を−１．８Ｖ程度にした際のリーク電流値である。

図３４に示すように、ＩｒＯ_x膜７６ａの膜厚が７５ｎｍ程度の場合、ＩｒＯ_x膜７６ａの膜厚が２５ｎｍ程度及び５０ｎｍ程度の場合と比較して、強誘電体キャパシタの反転電荷量が若干低くなっている。このように、ＩｒＯ_x膜７６ａの膜厚が厚くなると、キャパシタの反転電荷量が低くなるのは、成膜後の熱処理は、酸素が強誘電体膜７５へ面拡散し難くなって、上部電極７６の成膜時点のダメージが回復しづらくなるからであると考えられる。より高い強誘電体キャパシタの反転電荷量を得るには、ＩｒＯ_x膜７６ａの膜厚が２５ｎｍ乃至５０ｎｍ程度が最適であるが、ＩｒＯ_x膜７６ａの膜厚が７５ｎｍ程度の場合でも、これらの膜厚における反転電荷量とそれほど大差がないため、強誘電体メモリの動作に支障をきたすレベルには至っていないと考えられる。

一方、図３５に示すように、リーク電流値の特性に関しては、ＩｒＯ_x膜７６ａの膜厚が２５ｎｍ乃至７５ｎｍの範囲では大差がない結果が得られた。

この第１１の試験結果及び前述した第８の試験結果等を考慮すると、本発明の効果を得るためのＩｒＯ_x膜の最適な膜厚は、１０ｎｍ乃至１００ｎｍの範囲とすることができる。これは、ＩｒＯ_x膜の膜厚が１００ｎｍを超えると、強誘電体キャパシタの反転電荷量が小さくなって、強誘電体メモリの低電圧動作に支障をきたすという不具合が生じ、また、成ＩｒＯ_x膜の膜厚が１０ｎｍを未満になると、ＩｒＯ_Y膜７６ｂを成膜する際に強誘電体膜７５にダメージを与えて、強誘電体キャパシタの特性劣化を招くからである。

なお、強誘電体キャパシタの強誘電体膜としては、例えば、熱処理により結晶構造がＢｉ層状構造（例えば、（Ｂｉ_1-xＲ_x）Ｔｉ₃Ｏ₁₂（Ｒは希土類元素：０＜ｘ＜１）、ＳｒＢｉ₂Ｔａ₂Ｏ₉、及びＳｒＢｉ₄Ｔｉ₄Ｏ₁₅のうちから選ばれた１種）又はペロブスカイト構造となる膜を形成することができる。このような膜としては、ＰＺＴ膜の他、Ｌａ、Ｃａ、Ｓｒ、Ｓｉの少なくともいずれかを微量ドープしたＰＺＴ、ＳＢＴ、ＢＬＴ、並びにＢｉ層状化合物などの一般式ＡＢＯ₃で表される膜が挙げられる。

本発明の実施形態によれば、強誘電体膜と上部電極との界面を良好な状態にすることができるため、強誘電体膜の薄膜化を進展させていった際においても、低電圧での動作を維持するとともに、その動作速度を顕著に向上させることが可能となる。さらに、高い疲労耐性及び高いインプリント耐性の強誘電体キャパシタを得ることができる。

以下、本発明の諸態様を付記としてまとめて記載する。

（付記１）半導体基板と、
前記半導体基板の上方に形成され、上部電極と下部電極との間にキャパシタ膜が挟持されてなるキャパシタ構造とを有し、
前記上部電極は、前記キャパシタ膜との界面に、成膜の時点で結晶化されている導電性酸化物膜を含むことを特徴とする半導体装置。

（付記２）
前記導電性酸化物膜は、イリジウム酸化物、白金酸化物、ルテニウム酸化物、ロジウム酸化物、レニウム酸化物、オスミウム酸化物及びパラジウム酸化物からなる群から選択された少なくとも１種の酸化物で構成された膜であることを特徴とする付記１に記載の半導体装置。

（付記３）
前記導電性酸化物膜は、その結晶面が（１１０）面及び（２００）面に配向している膜であることを特徴とする付記１又は２に記載の半導体装置。

（付記４）
前記上部電極は、前記導電性酸化物膜上に形成された導電膜を更に含むことを特徴とする付記１乃至３のいずれか１項に記載の半導体装置。

（付記５）
前記導電膜は、イリジウム、白金、ルテニウム、ロジウム、レニウム、オスミウム及びパラジウムからなる群から選択された少なくとも１種の貴金属元素を含有する金属膜又は導電性酸化物膜であることを特徴とする付記４に記載の半導体装置。

（付記６）
前記キャパシタ膜は、強誘電体膜であることを特徴とする付記１乃至５のいずれか１項に記載の半導体装置。

（付記７）
キャパシタ構造を有する半導体装置の製造方法であって、
半導体基板の上方に、前記キャパシタ構造の下部電極を形成する工程と、
前記下部電極上にキャパシタ膜を形成する工程と、
前記キャパシタ膜上に、少なくとも前記キャパシタ構造の上部電極の一部となる、結晶化状態の導電性酸化物膜を形成する工程と
を有することを特徴とする半導体装置の製造方法。

（付記８）
前記導電性酸化物膜を形成した後に、酸化性ガスを含む雰囲気中で熱処理を行う工程を更に有することを特徴とする付記７に記載の半導体装置の製造方法。

（付記９）
前記導電性酸化物膜上に、前記上部電極を構成する導電膜を形成する工程を更に有することを特徴とする付記７又は８に記載の半導体装置の製造方法。

（付記１０）
前記導電性酸化物膜を形成する工程は、イリジウム、白金、ルテニウム、ロジウム、レニウム、オスミウム及びパラジウムからなる群から選択された少なくとも１種の貴金属元素を含むターゲットを用いたスパッタリングを、前記貴金属元素の酸化が生じる条件下で行う工程を含むことを特徴とする付記７乃至９のいずれか１項に記載の半導体装置の製造方法。

（付記１１）
前記導電性酸化物膜は、その結晶面が（１１０）面及び（２００）面に配向している膜であることを特徴とする付記７乃至１０のいずれか１項に記載の半導体装置の製造方法。

（付記１２）
前記導電性酸化物膜を形成する工程では、その成膜温度を制御して、前記結晶面に配向する前記導電性酸化物膜を形成することを特徴とする付記１１に記載の半導体装置の製造方法。

（付記１３）
前記成膜温度を、２０℃乃至４００℃とすることを特徴とする付記１２に記載の半導体装置の製造方法。

（付記１４）
前記導電性酸化物膜を形成する工程では、スパッタリングの際に用いるガス中の酸素ガスの分圧を制御して、前記結晶面に配向する前記導電性酸化物膜を形成することを特徴とする付記１１に記載の半導体装置の製造方法。

（付記１５）
前記酸素ガスの分圧を、前記スパッタリングの際に用いるガスを構成する酸素ガス及び不活性ガスの圧力に対して、１０％乃至６０％とすることを特徴とする付記１４に記載の半導体装置の製造方法。

（付記１６）
前記導電性酸化物膜の厚さを、１０ｎｍ乃至１００ｎｍとすることを特徴とする付記７乃至１５のいずれか１項に記載の半導体装置の製造方法。

（付記１７）
前記熱処理を行う工程は、前記酸化性ガスが０．１％乃至５０％含まれる雰囲気中で行われることを特徴とする付記８に記載の半導体装置の製造方法。

（付記１８）
前記熱処理は、６００℃乃至８００℃の温度で行われることを特徴とする付記８に記載の半導体装置の製造方法。

（付記１９）
前記導電膜は、イリジウム、白金、ルテニウム、ロジウム、レニウム、オスミウム及びパラジウムからなる群から選択された少なくとも１種の貴金属元素を含有する金属膜又は導電性酸化物膜であることを特徴とする付記９に記載の半導体装置の製造方法。

（付記２０）
前記キャパシタ膜は、強誘電体膜であることを特徴とする付記７乃至１９のいずれか１項に記載の半導体装置の製造方法。

１、６１ 半導体基板
２、６２ 素子分離絶縁膜
３、６３ ゲート絶縁膜
４、６４ ゲート電極
５、６５ シリサイド層
６、６６ サイドウォール
７ シリコン酸窒化膜
８ａ シリコン酸化膜
８ｂ、１２、１３、７８、８０ Ａｌ₂Ｏ₃膜
９、７４ 下部電極
９ａ 下部電極膜
１０ａ、１０、７５ 強誘電体膜
１１、７６ 上部電極
１１ａ、７６ａ ＩｒＯ_x膜
１１ｂ、７６ｂ ＩｒＯ_Y膜
１４、６８、７１、７９、８１ 層間絶縁膜
１５、１７、６９ｂ、６９ｃ、７２ｂ、８２ｂ、８３ｂ Ｗプラグ
１５ａ、１７ａ、１８ａ、１８ｂ、６９ａ、７２ａ、８２ａ、８３ａ、８４ａ、８４ｃ グルー膜
１５ｚ、１７ｙ、１７ｚ、６９ｚ、７２ｚ、８２ｚ、８３ｚ ビア孔
１６、６７、７０ ＳｉＯＮ膜
１８、８４ｂ 配線膜
２１、９１ ｐウェル
２２、９２ 低濃度拡散層
２３、９３ 高濃度拡散層
７３ ＴｉＮ膜
７４ａ ＴｉＡｌＮ膜
７４ｂ Ｉｒ膜
７５ａ、７５ｂ ＰＺＴ膜
７７ Ｉｒ膜
８４ 金属配線層
１０１，１０２ ＭＯＳＦＥＴ
２０５ 水素の拡散経路
３０１ 下部電極
３０２ 強誘電体膜
３０３ 上部電極
３０３ａ 導電性酸化物膜
３０３ｂ 導電膜

Claims (9)

1. 半導体基板の上方に下部電極を形成する工程と、
   前記下部電極上に第１の強誘電体膜を形成する工程と、
   前記第１の強誘電体膜上に、成膜状態でアモルファス状態の第２の強誘電体膜を形成する工程と、
   前記第２の強誘電体膜上に、前記第２の強誘電体膜との界面に、結晶化状態の導電性酸化物膜を含む第１の上部電極を形成する工程と、
   前記第１の上部電極上に、ＩｒＯ _Y 膜を含む第２の上部電極を形成する工程と、
   前記第２の上部電極上に、Ｉｒ膜を含む第３の上部電極を形成する工程と
   を有することを特徴とする半導体装置の製造方法。
2. 前記導電性酸化物膜は、イリジウム酸化物、白金酸化物、ルテニウム酸化物、ロジウム酸化物、レニウム酸化物、オスミウム酸化物及びパラジウム酸化物からなる群から選択された少なくとも１種の酸化物で構成された膜であることを特徴とする請求項１に記載の半導体装置の製造方法。
3. 前記導電性酸化物膜は、その結晶面が（１１０）面及び（２００）面に配向している膜であることを特徴とする請求項１又は２に記載の半導体装置の製造方法。
4. 前記第３の上部電極上に形成された水素バリア膜を形成する工程を、更に含むことを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置の製造方法。
5. キャパシタ構造を有する半導体装置の製造方法であって、
   半導体基板の上方に、前記キャパシタ構造の下部電極を形成する工程と、
   前記下部電極上にキャパシタ膜を形成する工程と、
   前記キャパシタ膜上に、少なくとも、成膜時点で結晶化状態の導電性酸化物膜である第１の導電膜を形成する工程と、
   前記第１の導電膜を形成した後に、酸化性ガスを含む雰囲気中で熱処理を行う工程と、
   前記熱処理を行った後に、前記第１の導電膜上にＩｒＯ _Y 膜を含む第２の導電膜を形成する工程と、
   前記第２の導電膜上に、Ｉｒ膜を形成する工程と、
   前記第１の導電膜、前記第２の導電膜、及び前記Ｉｒ膜をパターニングして、上部電極を形成する工程と
   を有することを特徴とする半導体装置の製造方法。
6. 前記導電性酸化物膜を形成する工程は、イリジウム、白金、ルテニウム、ロジウム、レニウム、オスミウム及びパラジウムからなる群から選択された少なくとも１種の貴金属元素を含むターゲットを用いたスパッタリングを、前記貴金属元素の酸化が生じる条件下で行う工程を含むことを特徴とする請求項５に記載の半導体装置の製造方法。
7. 前記導電性酸化物膜は、その結晶面が（１１０）面及び（２００）面に配向している膜であることを特徴とする請求項５又は６に記載の半導体装置の製造方法。
8. 前記導電性酸化物膜を形成する工程では、その成膜温度を２０℃乃至４００℃で制御して、前記結晶面に配向する前記導電性酸化物膜を形成することを特徴とする請求項７に記載の半導体装置の製造方法。
9. 前記導電性酸化物膜を形成する工程では、スパッタリングの際に用いるガス中の酸素ガスの分圧を、スパッタリングの際に用いるガスを構成する酸素ガス及び不活性ガスの圧力に対して、１０％乃至６０％で制御して、前記結晶面に配向する前記導電性酸化物膜を形成することを特徴とする請求項８に記載の半導体装置の製造方法。

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