JP4497312B2 - 強誘電体メモリの製造方法 - Google Patents
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Description
(a)基体の上方に下部電極層、強誘電体層、および上部電極層を順次積層することにより強誘電体積層体を形成する工程と、
(b)前記強誘電体積層体をパターニングすることにより、強誘電体キャパシタを形成する工程と、
(c)前記強誘電体キャパシタを被覆する第1のバリア膜を、物理的気相成長法(PVD)により形成する工程と、
(d)前記第1のバリア膜を被覆する第2のバリア膜を、化学的気相成長法(CVD)により形成する工程と、
を含む。
前記工程(b)と(c)の間に、
前記強誘電体キャパシタを被覆する第3のバリア膜を、化学的気相成長法により形成する工程、をさらに含み、
前記工程(c)では、前記第3のバリア膜を被覆する第1のバリア膜を、物理的気相成長法により形成することができる。
前記工程(c)では、酸素ガスを供給しながら、前記第1のバリア膜を形成することができる。
基体側から順に形成された下部電極層、強誘電体層、および上部電極層を有する強誘電体キャパシタと、
前記強誘電体キャパシタを被覆する複数のバリア膜と、を含む。
前記複数のバリア膜は、互いに密度が異なることができる。
前記複数のバリア膜は、
前記強誘電体キャパシタを被覆するように形成された第1のバリア膜と、
前記第1のバリア膜を被覆するように形成された第2のバリア膜と、
を含むことができる。
前記第1のバリア膜の密度は、前記第2のバリア膜の密度より低いことができる。
前記複数のバリア膜は、
前記強誘電体キャパシタを被覆するように形成された第3のバリア膜をさらに含み、
前記第1のバリア膜は、前記第3のバリア膜を被覆するように形成されていることができる。
前記第3のバリア膜の膜厚は、前記第1のバリア膜および前記第2のバリア膜より小さいことができる。
前記第3のバリア膜の密度は、前記第1のバリア膜の密度より高いことができる。
前記第1のバリア膜は、酸素供給能を有することができる。
図1〜図5は、本発明の実施形態に係る強誘電体メモリの製造方法を模式的に示す断面図である。
本発明の実施の形態にかかる強誘電体メモリは、上述した製造工程により製造することができる。図6は、本発明にかかる強誘電体メモリの一例を模式的に示す断面図である。
図7は、本実施の形態に係る強誘電体メモリの残留分極量およびその基体面内のばらつきを示す図である。図7に示すグラフの横軸は、残留分極量を示し、縦軸は、残留分極量の累積頻度を示す。符号aで示す値は、本実施の形態にかかる強誘電体メモリの特性を示し、符号bで示す値は、従来の強誘電体メモリの特性を示す。
(イ)第1の原料分子としてオゾン400ms(ミリ秒)を供給
(ロ)3200ms(ミリ秒)パージ
(ハ)第2の原料分子としてトリメチルアルミニウム(TMA)100ms(ミリ秒)を供給
(ニ)800ms(ミリ秒)パージ
比較用サンプルとしては、バリア膜が、ALCVDにより成膜され、その膜厚は、60nmとした。比較用サンプルの材質および膜厚等のその他の構成については、上記サンプルと同様のものを用いた。
本発明は、上述した実施の形態に限定されることなく、本発明の範囲内で変形することができる。以下に、かかる変形例について説明する。
図8は、第1の変形例にかかる強誘電体メモリ2000のキャパシタ部分を模式的に示す断面図である。第1の変形例にかかる強誘電体メモリ2000の製造工程は、第1のバリア膜52の成膜後に、所定の形状にパターニングされ、その後第2のバリア膜62が成膜されている点で、かかるパターニング工程を有さない強誘電体メモリ1000の製造工程と異なる。
4.2.1.第2の変形例にかかる強誘電体メモリおよびその製造方法
第2の変形例にかかる強誘電体メモリにおいて、第1のバリア膜は、酸素供給能を有してもよい。酸素供給能を有する第1のバリア膜は、たとえば、上述した第1のバリア膜の形成工程において、スパッタ時のプロセスガス中に酸素ガスを添加することで形成される。プロセスガスが酸素ガスを含むことにより、第1のバリア膜中に酸素が取り込まれる。これにより、第1のバリア膜は、取り込まれた酸素を、たとえば熱処理時に脱離して、強誘電体キャパシタ100に供給することができる。なお、プロセスガスは、酸素ガスの他にアルゴンガス等を含んでもよい。
まず、各バリア膜の酸素の脱離量を測定した。実験では、第1のバリア膜として、スパッタ時に、プロセスガス中に5%の酸素ガスを添加したものと、酸素を添加しないものとを用いた。この第1のバリア膜は、40nmの膜厚を有する酸化アルミニウム膜からなる。また、第2のバリア膜として、ALCVDにより形成された、20nmの膜厚を有する酸化アルミニウム膜を用いた。
図12は、第3の変形例にかかる強誘電体メモリ3000のキャパシタ部分を模式的に示す断面図であり、図13は、第3の変形例にかかる強誘電体メモリ3000を模式的に示す断面図である。第3の変形例にかかる強誘電体メモリ3000は、第3のバリア膜66をさらに含む点で、強誘電体メモリ1000と異なる。
Claims (8)
- 基体の上方に下部電極層、強誘電体層、および上部電極層を順次積層することにより強誘電体積層体を形成する工程と、
前記強誘電体積層体をパターニングすることにより、強誘電体キャパシタを形成する工程と、
前記強誘電体キャパシタを被覆する第3のバリア膜を、化学的気相成長法により形成する工程と、
前記第3のバリア膜を被覆する第1のバリア膜を、物理的気相成長法により形成する工程と、
前記第1のバリア膜を被覆する第2のバリア膜を、化学的気相成長法により形成する工程と、
を含み、
前記第1のバリア膜、前記第2のバリア膜、および前記第3のバリア膜は、還元種をバリアする膜である、強誘電体メモリの製造方法。 - 請求項1において、
前記化学的気相成長法は、原子層化学的気相成長法である、強誘電体メモリの製造方法。 - 請求項1または2において、
前記物理的気相成長法は、スパッタ法である、強誘電体メモリの製造方法。 - 請求項1ないし3のいずれかにおいて、
前記第1のバリア膜を形成する工程では、前記第1のバリア膜の成膜後、当該第1のバリア膜を所定の形状にパターニングする、強誘電体メモリの製造方法。 - 請求項4において、
第2のバリア膜を基体全面に成膜する、強誘電体メモリの製造方法。 - 請求項1ないし5のいずれかにおいて、
前記第1のバリア膜及び前記第2のバリア膜は、非導電性膜からなる、強誘電体メモリの製造方法。 - 請求項6において、
前記非導電性膜は、酸化アルミニウムまたは酸化チタンである、強誘電体メモリの製造方法。 - 請求項1ないし7のいずれかにおいて、
前記第1のバリア膜を形成する工程では、酸素ガスを供給しながら、前記第1のバリア膜を形成する、強誘電体メモリの製造方法。
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Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2001111007A (ja) * | 1999-09-10 | 2001-04-20 | Samsung Electronics Co Ltd | キャパシタ保護膜を含む半導体メモリ素子及びその製造方法 |
JP2001230382A (ja) * | 1999-12-22 | 2001-08-24 | Texas Instr Inc <Ti> | 強誘電性コンデンサを形成するための水素を含まない接触エッチング |
JP2004087978A (ja) * | 2002-08-28 | 2004-03-18 | Fujitsu Ltd | 半導体装置の製造方法 |
JP2005327847A (ja) * | 2004-05-13 | 2005-11-24 | Toshiba Corp | 半導体装置及びその製造方法 |
JP2006157062A (ja) * | 2006-03-10 | 2006-06-15 | Toshiba Corp | 半導体装置及び半導体装置の製造方法 |
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---|---|---|---|---|
JP3098474B2 (ja) * | 1997-10-31 | 2000-10-16 | 日本電気株式会社 | 半導体装置の製造方法 |
US6225656B1 (en) * | 1998-12-01 | 2001-05-01 | Symetrix Corporation | Ferroelectric integrated circuit with protective layer incorporating oxygen and method for fabricating same |
KR100401655B1 (ko) * | 2001-01-18 | 2003-10-17 | 주식회사 컴텍스 | ALE를 이용한 알루미나(Al₂O₃) 유전체 층 형성에 의한 스마트 공정을 이용한 유니본드형 SOI 웨이퍼의 제조방법 |
KR20030041495A (ko) * | 2001-11-20 | 2003-05-27 | 주식회사 하이닉스반도체 | 반도체 소자 및 제조 방법 |
US6781184B2 (en) * | 2001-11-29 | 2004-08-24 | Symetrix Corporation | Barrier layers for protecting metal oxides from hydrogen degradation |
US6773930B2 (en) * | 2001-12-31 | 2004-08-10 | Texas Instruments Incorporated | Method of forming an FeRAM capacitor having a bottom electrode diffusion barrier |
US20040206993A1 (en) * | 2003-04-17 | 2004-10-21 | Infineon Technologies Ag | Process for fabrication of ferroelectric devices with reduced hydrogen ion damage |
US6984857B2 (en) * | 2003-07-16 | 2006-01-10 | Texas Instruments Incorporated | Hydrogen barrier for protecting ferroelectric capacitors in a semiconductor device and methods for fabricating the same |
US7001821B2 (en) * | 2003-11-10 | 2006-02-21 | Texas Instruments Incorporated | Method of forming and using a hardmask for forming ferroelectric capacitors in a semiconductor device |
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Patent Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2001111007A (ja) * | 1999-09-10 | 2001-04-20 | Samsung Electronics Co Ltd | キャパシタ保護膜を含む半導体メモリ素子及びその製造方法 |
JP2001230382A (ja) * | 1999-12-22 | 2001-08-24 | Texas Instr Inc <Ti> | 強誘電性コンデンサを形成するための水素を含まない接触エッチング |
JP2004087978A (ja) * | 2002-08-28 | 2004-03-18 | Fujitsu Ltd | 半導体装置の製造方法 |
JP2005327847A (ja) * | 2004-05-13 | 2005-11-24 | Toshiba Corp | 半導体装置及びその製造方法 |
JP2006310637A (ja) * | 2005-04-28 | 2006-11-09 | Toshiba Corp | 半導体装置 |
JP2006157062A (ja) * | 2006-03-10 | 2006-06-15 | Toshiba Corp | 半導体装置及び半導体装置の製造方法 |
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