JPH10302481A - 強誘電体メモリ - Google Patents

強誘電体メモリ

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JPH10302481A
JPH10302481A JP9107648A JP10764897A JPH10302481A JP H10302481 A JPH10302481 A JP H10302481A JP 9107648 A JP9107648 A JP 9107648A JP 10764897 A JP10764897 A JP 10764897A JP H10302481 A JPH10302481 A JP H10302481A
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JP
Japan
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line
bit line
ferroelectric
bit
plate
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JP9107648A
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Inventor
Nobuhiro Tanabe
伸広 田辺
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NEC Corp
Original Assignee
NEC Corp
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Publication date
Application filed by NEC Corp filed Critical NEC Corp
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Abstract

(57)【要約】 【課題】 強誘電体メモリの動作速度を速くする。 【解決手段】 強誘電体容量素子（２）の一方の電極が
トランジスタ（１）を介してプレート線（１３1 〜１３
4 ）に接続されており、強誘電体容量素子（２）の他方
の電極はビット線（１４1 〜１４4 ）に接続されてい
る。したがって、従来ビット線に用いていたタングステ
ンシリサイドＷＳｉをプレート線として用い、従来プレ
ート線に用いていた白金Ｐｔをビット線として用いるこ
とになり、ビット線が低抵抗化され、ビット線の駆動速
度が速くなる。また、プレート線の高抵抗化は、プレー
ト線電位を一定にして動作させるので速度には影響しな
い。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は強誘電体メモリに関
し、特に半導体基板状に形成された記憶を保持するため
の強誘電体容量素子とスイツチングトランジスタとによ
りメモリセルが構成される強誘電体メモリに関する。
【０００２】
【従来の技術】図１３は、従来例の強誘電体メモリの回
路構成図、図１４は、従来例の強誘電体メモリのメモリ
セル構造を示す断面図である。
【０００３】従来、この種の強誘電体メモリは、たとえ
ば特開平６−１２５０５６に示されるように、強誘電体
容量素子の一方の電極をトランジスタを介してビット線
に接続し、他方の電極をプレート線に接続する構成にな
っている。
【０００４】また、１９９５年シンポジウム・オン・ブ
イエルエスアイ・テクノロジー・ダイジェスト・オブ・
テクニカル・ペーパーズ（1995 Symposium on VLSI Dig
estof Technical Papers ）１２３〜１２４頁には、高
集積化を実現するための方法として、ビット線としてタ
ングステンシリサイド（ＷＳｉ）配線、プレート線とし
て白金（Ｐｔ）配線を用いるメモリセル構造の構成が示
されている。
【０００５】図１３の強誘電体メモリの回路構成図にお
いて、強誘電体容量素子２２の一方の電極がトランジス
タ２１を介してビット線３４1 〜３４4 のいずれかに接
続され、他方の電極はプレート線３３1 〜３３4 のいず
れかに接続されている。ビット線３４1 および３４2 は
センスアンプ３８1 に接続され、ビット線３４3 および
３４4 はセンスアンプ３８2 に接続されている。ここ
で、ビット線とは強誘電体容量素子に蓄えられている電
荷の変化に対応した電荷を取り出すための配線で、セン
スアンプに接続されているものを指す。また、プレート
線とは強誘電体容量素子の一方の電極の電位を規定する
ための配線で、ビット線が接続されていない側の電極に
接続されているものを指す。
【０００６】図１４の、従来の強誘電体メモリに用いら
れているメモリセル構造の断面図において、強誘電体容
量素子の上側の電極３５がトランジスタ３１を介してタ
ングステンシリサイド（ＷＳｉ）により形成されている
ビット線３４に接続されている。また、強誘電体容量素
子の下側の電極３３はＰｔとチタン（Ｔｉ）の積層膜に
よって形成されているが、これがそのままプレート線と
して用いられている。
【０００７】
【発明が解決しようとする課題】しかし、上述した従来
技術には以下に示すような問題点がある。
【０００８】ビット線の配線材料として、タングステン
シリサイド（ＷＳｉ）という金属に比べて抵抗の高い物
質を用いているため、ビット線の駆動に要する時間が長
くなり、メモリとしての動作速度が遅くなってしまう。
【０００９】本発明の目的は、高集積化を実現するため
に工夫された従来のメモリセル構造の構成を変えずに、
動作速度の速い強誘電体メモリを提供することである。
【００１０】
【課題を解決するための手段】本発明の第１の発明の強
誘電体メモリは、下部電極、強誘電体膜および上部電極
の積層膜から成る強誘電体容量素子を有する強誘電体メ
モリにおいて、 ａ）一方の電極が基板状に形成されたトランジスタを介
してプレート線に接続され、他方の電極がビット線に接
続されている強誘電体容量素子とトランジスタとにより
単位メモリセルが構成され、 ｂ）隣り合うワード線に接続されている単位メモリセル
同士は、同じプレート線やビット線には接続されず、 ｃ）同一のワード線に接続されている単位メモリセル
は、プレート線やビット線を１本置きに用いており、 ｄ）同一のワード線に接続されている単位メモリセル
は、それぞれ異なるプレート線およびビット線に接続さ
れ、かつ、 ｅ）同一のプレート線に接続されている異なる単位メモ
リセルは、全て同一のビット線に接続されている、こと
を特徴としている。
【００１１】従来のメモリセル構造の構成を用いてビッ
ト線を低抵抗化する。具体的には、強誘電体容量素子の
一方の電極がトランジスタを介してプレート線に接続さ
れており、強誘電体容量素子の他方の電極はビット線に
接続されている。したがって、従来ビット線に用いてい
たＷＳｉをプレート線として用い、従来プレート線に用
いていたＰｔをビット線として用いることになる。
【００１２】従来の強誘電体メモリにおいてビット線と
して用いられていた配線をプレート線として用い、プレ
ート線として用いていた配線をビット線として用いてい
るので、メモリセル構造の構成は変わっていない。プレ
ート線は高抵抗になっているが、プレート線電位を一定
にして動作させれば、動作速度には影響しない。ビット
線は低抵抗になっているので、ビット線の駆動時間が短
くなり、動作速度が速くなる。
【００１３】なお、第２ないし第６の発明の強誘電体メ
モリは、上述のａ）〜ｅ）と、 ｂ’）隣り合うワード線に接続されている単位メモリセ
ル同士は、同じビット線には接続されず、または、 ｂ”）それぞれ隣り合ったワード線および隣り合ったビ
ット線に接続されている単位メモリセルは、同一のプレ
ート線に接続されており、 ｃ’）同一のワード線に接続されている単位メモリセル
は、ビット線を１本置きに用いており、 ｄ’）同一のワード線に接続されている異なる単位メモ
リセルは、それぞれ異なるビット線および同一のプレー
ト線に接続されている、または、 ｄ”）同一のワード線に接続されている異なる単位メモ
リセルは、それぞれ異なるビット線に接続されている、
等とのうちの組合せた構成により６種類の場合を請求項
に挙げ、かつ実施の形態例および実施例にて説明する。
【００１４】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して説明する。
【００１５】図１は、本発明の強誘電体メモリの一実施
形態例を示す回路構成図、図７は、第１の実施形態例の
メモリセルアレイ構成を示す平面図である。
【００１６】図１を参照すると、強誘電体容量素子２の
一方の電極がトランジスタ１を介してプレート線１３1
〜１３4 に接続されている。強誘電体容量素子２の他方
の電極はビット線１４1 〜１４4 に接続されている。
【００１７】また、図１にはそれぞれのワード線１２1
〜１２4 に接続されているトランジスタ１と強誘電体容
量素子２の組が２つずつ示されているが、ワード線１２
1 または１２3 に接続されているトランジスタ１と強誘
電体容量素子２の組は、プレート線ｌ３1 、１３3 を用
い、ビット線ｌ４1 、１４3 を用いている。そして、ワ
ード線１２2 または１２4 に接続されているトランジス
タ１と強誘電体容量素子２の組は、プレート線１３2 、
１３4 を用い、ビット線１４2 、１４4 を用いている。
すなわち、隣り合うワード線１２に接続されているトラ
ンジスタ１と強誘電体容量素子２の組同士は、同じプレ
ート線１３やビット線１４には接続されていない。
【００１８】また、同一のワード線１２に接続されてい
るトランジスタ１と強誘電体容量素子２の組はプレート
１３線やビット線１４を１本置きに用いており、かつ、
同一のワード線１２に接続されている異なるトランジス
タ１と強誘電体容量素子２の組はそれぞれ異なるプレー
ト線１３およびビット線１４に接続されている。更に、
同一のプレート線１３に接続されている異なるトランジ
スタ１と強誘電体容量素子２の組は全て同一のビット線
１４に接続されている。
【００１９】図１にはワード線１２、プレート線１３お
よびビット線１４がそれぞれ４本ずつ、センスアンプ１
８が２台示されているが、この数は任意に設定すること
ができる。ただし、ビット線１４の本数は偶数でなけれ
ばならず、センスアンプ１８の台数はビット線１４の本
数の半分でなければならない。
【００２０】次に、図１を用いて第１の実施形態例の動
作について説明する。
【００２１】ワード線１２1 、プレート線１３1 および
ビット線１４1 に接続されているトランジスタ１と強誘
電体容量素子２の組を用いる場合について述べる。
【００２２】書き込みを行う場合は、プレート線１３1
は例えばＶｃｃ／２という電圧に固定して置く。そし
て、ワード線１２1 の電圧をトランジスタ１の閾値電圧
よりも高くした後にビット線１４1 の電位を例えば０ま
たはＶｃｃにすることにより、“０”または“１”のデ
ータを書き込む。
【００２３】読み出しを行う場合は、プレート線１３1
を例えばＶｃｃ／２、ビット線１４ 2 を例えばＶｒｅｆ
という電圧に固定して置く。１４1 の電位を例えば０に
規定した後に浮遊状態にする。そして、ワード線１２1
の電圧をトランジスタ１の閾値電圧よりも高くすると、
書き込んであったデータが“０”であるか“１”である
かによってビット線１４1 の電位がそれぞれ異なる値に
変化する。仮にその値をそれぞれＶ0 、Ｖ1 とする。Ｖ
0 ＜Ｖｒｅｆ＜Ｖ1 となるようにＶｒｅｆの値を設定し
ておくことにより、センスアンプ１８1 を動作させる
と、ビット線１４ 1 の電位がＶ0 であった場合は０に変
化し、Ｖ1 であった場合は例えばＶｃｃに変化する。
【００２４】次に、第１の実施形態例の効果について説
明する。
【００２５】上述したように、プレート線１３1 の電位
は読み出し時も、書き込み時もＶｃｃ／２で一定なの
で、プレート線の抵抗は動作速度には影響しない。した
がって、図１４に示した高集積化を実現するための従来
型メモリセル構造をそのまま用いると、プレート線とし
てＷＳｉによって形成されている配線を用い、ビット線
を形成する配線材料として、低抵抗のＰｔを用いること
になるので、従来と比較してプレート線の抵抗が高くな
り、ビット線の抵抗が低くなるため、ビット線の駆動時
間が短くなり、動作速度を速くすることができる。
【００２６】次に、第２の実施形態例について説明す
る。
【００２７】図２は、第２の実施形態例を示す回路構成
図、図８は、第２の実施形態例のメモリセルアレイ構成
を示す平面図である。
【００２８】図２を参照すると、強誘電体容量素子２の
一方の電極がトランジスタ１を介してプレート線１３1
〜１３4 に接続されている。強誘電体容量素子２の他方
の電極はビット線１４1 〜１４4 に接続されている。
【００２９】また、図２にはそれぞれのワード線１２1
〜１２4 およびプレート線１３1 〜１３2 それぞれに接
続されているトランジスタ１と強誘電体容量素子２の組
が２つずつ示されているが、ワード線１２1 または１２
3 に接続されているトランジスタ１と強誘電体容量素子
２の組はビット線１４1 、１４3 を用いている。そし
て、ワード線１２2 または１２4 に接続されているトラ
ンジスタ１と強誘電体容量素子２の組はビット線は１４
2 、１４4 を用いている。すなわち、隣り合うワード線
に接続されているトランジスタ１と強誘電体容量素子２
の組同士は、同じビット線には接続されていない。
【００３０】また、同一のワード線１２に接続されてい
るトランジスタ１と強誘電体容量素子２の組はビット線
を１本置きに用いており、かつ、同一のワード線１２に
接続されている異なるトランジスタ１と強誘電体容量素
子２の組はそれぞれ異なるビット線１４および同一のプ
レート線１３に接続されている。
【００３１】なお、センスアンプ１８については、第１
の実施形態例の場合と同様である。
【００３２】また、動作および効果も第１の実施形態例
と同様であり、ビット線の駆動時間が短くなり、動作速
度を速くすることができる。
【００３３】次に、第３の実施形態例について説明す
る。
【００３４】図３は、第３の実施形態例を示す回路構成
図、図９は、第３の実施形態例のメモリセルアレイ構成
を示す平面図である。
【００３５】図３を参照すると、強誘電体容量素子２の
一方の電極がトランジスタ１を介してプレート線１３に
接続されている。強誘電体容量素子２の他方の電極はビ
ット線１４1 〜１４4 に接続されている。
【００３６】また、図３にはそれぞれのワード線１２1
〜１２4 に接続されているトランジスタ１と強誘電体容
量素子２の組が２つずつ示されているが、ワード線１２
1 または１２3 に接続されているトランジスタ１と強誘
電体容量素子２の組はビット線１４1 、１４3 を用いて
いる。そして、ワード線１２2 または１２4 に接続され
ているトランジスタ１と強誘電体容量素子２の組はビッ
ト線１４2 、１４4 を用いている。すなわち、隣り合う
ワード線１２に接続されているトランジスタ１と強誘電
体容量素子２の組同士は、同じビット線１４には接続さ
れていない。
【００３７】また、同一のワード線１２に接続されてい
るトランジスタ１と強誘電体容量素子２の組はビット線
を１本置きに用いており、かつ、同一のワード線１２に
接続されている異なるトランジスタ１と強誘電体容量素
子２の組はそれぞれ異なるビット線１４に接続されてい
る。
【００３８】なお、センスアンプ１８については、第１
の実施形態例の場合と同様である。
【００３９】また、動作および効果も第１の実施の形態
と同様である。
【００４０】次に、第４の実施形態例について説明す
る。
【００４１】図４は、第４の実施形態例を示す回路構成
図、図１０は、第４の実施形態例のメモリセルアレイ構
成を示す平面図である。
【００４２】図４を参照すると、強誘電体容量素子２の
一方の電極がトランジスタ１を介してプレート線１３1
〜１３3 に接続されている。強誘電体容量素子２の他方
の電極はビット線１４1 〜１４4 に接続されている。
【００４３】また、トランジスタ１と強誘電体容量素子
２の組について、それぞれ隣り合ったワード線１２およ
び隣り合ったビット線１４に接続されているものは、同
一のプレート線１３に接続されている。たとえば、ワー
ド線１２1 とビット線１４2とに接続されているトラン
ジスタ１と強誘電体容量素子２の組と、ワード線１２ 2
とビット線１４1 とに接続されているトランジスタ１と
強誘電体容量素子２の組はともにプレート線１３1 に接
続されている。
【００４４】また、同一のワード線１２に接続されてい
るトランジスタ１と強誘電体容量素子２の組はプレート
線およびビット線を１本置きに用いており、かつ、同一
のワード線１２に接続されている異なるトランジスタ１
と強誘電体容量素子２の組はそれぞれ異なるプレート線
１３およびビット線１４に接続されている。例えば、ワ
ード線１２1 に接続されているトランジスタ１と強誘電
体容量素子２の組は、２つあるが、一方はプレート線１
３1 とビット線１４2 に接続されており、他方はプレー
ト線１３3 とビット線１４4 に接続されている。
【００４５】なお、センスアンプ１８については、第１
の実施形態例の場合と同様である。
【００４６】また、動作および効果も第１の実施の形態
と同様である。
【００４７】次に、第５の実施形態例について説明す
る。
【００４８】図５は、第５の実施形態例を示す回路構成
図、図１１は、第５の実施形態例のメモリセルアレイ構
成を示す平面図である。
【００４９】図５を参照すると、強誘電体容量素子２の
一方の電極がトランジスタ１を介してプレート線１３1
〜１３3 に接続されている。強誘電体容量素子２の他方
の電極はビット線１４1 〜１４4 に接続されている。
【００５０】また、トランジスタ１と強誘電体容量素子
２の組について、それぞれ隣り合ったワード線１２およ
び隣り合ったビット線１４に接続されているものは、同
一のプレート線１３に接続されている。たとえば、ワー
ド線１２1 とビット線１４2とに接続されているトラン
ジスタ１と強誘電体容量素子２の組と、ワード線１２ 2
とビット線１４3 とに接続されているトランジスタ１と
強誘電体容量素子２の組はともにプレート線１３1 に接
続されている。
【００５１】また、同一のワード線１２に接続されてい
るトランジスタ１と強誘電体容量素子２の組はビット線
１４を１本置きに用いており、かつ、同一のワード線１
２に接続されている異なるトランジスタ１と強誘電体容
量素子２の組はそれぞれ異なるビット線１４および同一
のプレート線１３に接続されている。たとえば、ワード
線１２1 に接続されているトランジスタ１と強誘電体容
量素子２の組は、２つあるが、一方はプレート線１３1
とビット線１４2 に接続されており、他方はプレート線
１３1 とビット線１４4 に接続されている。
【００５２】なお、センスアンプ１８については、第１
の実施形態例の場合と同様である。
【００５３】また、動作および効果も第１の実施の形態
と同様である。
【００５４】次に、第６の実施の形態について説明す
る。
【００５５】図６は、第６の実施形態例を示す回路構成
図、図１２は、第６の実施形態例のメモリセルアレイ構
成を示す平面図である。
【００５６】図６を参照すると、強誘電体容量素子２の
一方の電極がトランジスタ１を介してプレート線１３に
接続されている。強誘電体容量素子２の他方の電極はビ
ット線１４1 〜１４4 に接続されている。
【００５７】また、トランジスタ１と強誘電体容量素子
２の組について、それぞれ隣り合ったワード線１２およ
び隣り合ったビット線１４に接続されているものは、同
列のプレート線１３に接続されている。たとえば、ワー
ド線１２1 とビット線１４3とに接続されているトラン
ジスタ１と強誘電体容量素子２の組と、ワード線１２ 2
とビット線１４2 とに接続されているトランジスタ１と
強誘電体容量素子２の組はともに最左列のプレート線１
３に接続されている。
【００５８】また、同一のワード線１２に接続されてい
るトランジスタ１と強誘電体容量素子２の組はビット線
を１本置きに用いている。たとえば、ワード線１２1 に
接続されているトランジスタ１と強誘電体容量素子２の
組は、２つあるが、一方はビット線１４2 に接続されて
おり、他方はビット線１４4 に接続されている。
【００５９】なお、センスアンプ１８については、第１
の実施形態例の場合と同様である。
【００６０】また、動作および効果も第１の実施の形態
と同様である。
【００６１】
【実施例】次に、第１の実施例について、図１に示す回
路構成および図７に示すメモリセルアレイ構成を参照し
て説明する。
【００６２】素子領域１１とポリシリコン、ポリシリコ
ンとＷＳｉとの積層膜あるいはポリシリコンとチタンシ
リサイド（ＴＳｉ）との積層膜等から成るゲートを兼ね
たワード線１２とによって形成されるトランジスタのン
ースとドレインとの一方に、コンタクト１７を介してＷ
Ｓｉから成るプレート線１３が接続され、他方には配線
１６とコンタクト１７を介して強誘電体容量素子の上部
電極１５が接続されている。Ｐｔ、イリジウム（Ｉ
ｒ）、イリジウムの酸化物（ＩｒＯ）、ルテニウム（Ｒ
ｕ）、ルテニウムの酸化物（ＲｕＯ）あるいはそれらと
Ｔｉとの積層膜等から成る強誘電体容量素子の下部電極
はそのままビット線１４として用いられている。 図７
において、ワード線１２が左から順に図１に示した１２
1 〜１２4 に対応し、プレート線１３およびビット線１
４が、上から順に図１に示した１３1〜１３2 および１
４1 〜１４2 に対応している。この構造では、プレート
線１３およびビット線１４がワード線１２と直交してい
る。
【００６３】次に、第１の実施例の動作および効果につ
いて説明する。
【００６４】例として、ワード線として３００ｎｍ厚の
ポリシリコン、ビット線として２００ｎｍ厚のＰｔ、プ
レート線として２００ｎｍ厚のＷＳｉを用いる場合を想
定し、なお、前述の電圧Ｖccを５ボルトとする。書き込
みを行う場合の動作および読み出しを行う場合の動作
は、前述のとおりである。
【００６５】この場合、読み出し時問はビット線容量、
ワード線抵抗等を一定とすれば、ビット線抵抗の平方根
に比例する。ビット線材料を２００ｎｍ厚のＷＳｉか
ら、２００ｎｍ厚のＰｔに変更することによって、抵抗
が８Ω／□から０．６Ω／□に変化するので、読み出し
時間は約１／４になる。また、ビット線容量、ビット線
抵抗は１本のビット線に接続するメモリセル数にほぼ比
例するので、読み出し時間を一定とすれば、１本のビッ
ト線あたりのメモリセル数を２倍にすることができる。
また、プレート線の材料としては、白金（Ｐｔ）からタ
ングステンシリサイド（ＷＳｉ）に変わるので抵抗が高
くなるが、上述したように、プレート線の電位は２．５
Ｖ一定で用いることができるため、抵抗の変化は動作速
度には影響しない。
【００６６】本実施例の効果としては、上述したよう
に、読み出し時間を１／４に短くするか、あるいは１本
のビット線に接続されるメモリセル数を２倍に増やすこ
とができること、および１本のビット線に接続されるメ
モリセル数を増やす場合は、全体のビット線数が減るた
め、センスアンプの台数も減り、その結果チップ面積が
減少することである。
【００６７】次に、第２の実施例について、図２に示す
回路構成および図８に示すメモリセルアレイ構成を参照
して説明する。
【００６８】素子領域１１からビット線１４に至る材料
等に関する説明は、第１の実施例におけるものと同様な
ので説明を省略する。
【００６９】図８に示したメモリセルアレイ構成におい
て、ワード線１２が左から順に図２に示したワード線１
２1 〜１２4 に対応しており、プレート線１３が左から
順に図２に示したプレート線１３1 〜１３2 に対応して
いる。この構造では、プレート線１３がワード線１２と
平行に、そしてビット線１４がこれらに直交して形成さ
れている。
【００７０】第２の実施例の動作および効果も第１の実
施例と同様である。
【００７１】次に、第３の実施例について、図３に示す
回路構成および図９に示すメモリセルアレイ構成を参照
して説明する。
【００７２】素子領域１１からビット線１４に至る材料
等に関する説明は、第１の実施例におけるものと同様な
ので説明を省略する。
【００７３】図９においては、ワード線１２が左から順
に図３に示したワード線１２1 〜１２4 に対応してお
り、プレート線１３が図３に示したプレート線１３に対
応している。この構造では、全てのプレート線１３同士
が接続されている。
【００７４】第３の実施例の動作および効果も第１の実
施例と同様である。
【００７５】次に、第４の実施例について、図４に示す
回路構成および図１０に示すメモリセルアレイ構成を参
照して説明する。
【００７６】素子領域１１とポリシリコン、ポリシリコ
ンとタングステンシリサイド（ＷＳｉ）との積層膜ある
いはポリシリコンとチタンシリサイド（ＴＳｉ）との積
層膜等から成るゲートを兼ねたワード線１２とによって
トランジスタが形成されているが、ソース・ドレインの
一方を共通として二つのトランジスタが形成されてい
る。共通に用いられているソース・ドレインに、コンタ
クト１７を介してＷＳｉから成るプレート線１３が接続
され、他方には配線１６とコンタクト１７を介して強誘
電体容量素子の上部電極１５が接続されている。Ｐｔ、
イリジウム（Ｉｒ）、イリジウムの酸化物（ＩｒＯ）、
ルテニウム（Ｒｕ）、ルテニウムの酸化物（ＲｕＯ）あ
るいはそれらとＴｉとの積層膜等から成る強誘電体容量
素子の下部電極はそのままビット線１４として用いられ
ている。
【００７７】図１０において、ワード線１２が左から順
に図４に示したワード線１２1 〜１２4 に対応してお
り、プレート線１３が上から順に図４に示したプレート
線１３ 1 〜１３2 に対応している。この構造では、プレ
ート線１３およびビット線１４がワード線１２と直行し
ている。
【００７８】第４の実施例の動作および効果も第１の実
施例と同様である。それに加えて、第１の実施例に比ベ
てビット線と平行方向に隣接する素子領域間の幅を広く
でき、そのため隣接素子間の短絡に対する耐性が高くな
るという効果を有する。
【００７９】次に、第５の実施例について、図５に示す
回路構成および図１１に示すメモリセルアレイ構成を参
照して説明する。
【００８０】素子領域１１からビット線１４に至る材料
等に関する説明は、第４の実施例におけるものと同様な
ので説明を省略する。
【００８１】図１１においては、ワード線１２が左から
順に図５に示したワード線１２1 〜１２4 に対応してお
り、プレート線１３が上から順に図５に示したプレート
線１３1 〜１３2 に対応している。この構造では、プレ
ート線１３がワード線１２と平行で、ビット線１４に直
交して形成されている。
【００８２】第５の実施例の動作および効果も第４の実
施例と同様である。
【００８３】次に、第６の実施例について、図６に示す
回路構成および図１２に示すメモリセルアレイ構成を参
照して説明する。
【００８４】素子領域１１からビット線１４に至る材料
等に関する説明は、第４の実施例におけるものと同様な
ので説明を省略する。
【００８５】図１２においては、ワード線１２が左から
順に図６に示したワード線１２1 〜１２4 に対応してお
り、プレート線１３が図６に示したプレート線１３に対
応している。この構造では、全てのプレート線１３同士
が接続されている。
【００８６】第６の実施例の動作および効果も第４の実
施例と同様である。
【００８７】
【発明の効果】以上説明したように、本発明の強誘電体
メモリは以下に示す効果を有する。
【００８８】第１の効果は、メモリセル構造の構成を変
えずに動作速度を速くすることができるということであ
る。
【００８９】その理由は、従来の強誘電体メモリにおい
てビット線として用いられていた配線をプレート線とし
て用い、プレート線として用いていた配線をビット線と
して用いているので、メモリセル構造の構成は変わって
いないことと、プレート線は高抵抗になっているが、プ
レート線電位を一定にして動作させれば、動作速度には
影響せず、ビット線は低抵抗になっているので、ビット
線の駆動時間が短くなり、動作速度が速くなることであ
る。
【００９０】第２の効果は、動作速度を変えなければチ
ップ面積を小さくすることができることである。
【００９１】その理由は、従来に比べてビット線が低抵
抗になっているので、同じ動作速度にするためにはビッ
ト線１本あたりに接続されるメモリセル数を増やすこと
ができ、その結果ビット線の本数が少なくなり、センス
アンプの台数も減らすことができることである。
【図面の簡単な説明】
【図１】本発明の強誘電体メモリの一実施形態例を示す
回路構成図である。
【図２】第２の実施形態例を示す回路構成図である。
【図３】第３の実施形態例を示す回路構成図である。
【図４】第４の実施形態例を示す回路構成図である。
【図５】第５の実施形態例を示す回路構成図である。
【図６】第６の実施形態例を示す回路構成図である。
【図７】第１の実施形態例のメモリセルアレイ構成を示
す平面図である。
【図８】第２の実施形態例のメモリセルアレイ構成を示
す平面図である。
【図９】第３の実施形態例のメモリセルアレイ構成を示
す平面図である。
【図１０】第４の実施形態例のメモリセルアレイ構成を
示す平面図である。
【図１１】第５の実施形態例のメモリセルアレイ構成を
示す平面図である。
【図１２】第６の実施形態例のメモリセルアレイ構成を
示す平面図である。
【図１３】従来例の強誘電体メモリの回路構成図であ
る。
【図１４】従来例の強誘電体メモリのメモリセル構造を
示す断面図である。
【符号の説明】
１，２１ トランジスタ ２，２２ 強誘電体容量素子 １１ 素子領域 １２，１２1 〜１２4 ，３２1 〜３２4 ワード線 １３，１３1 〜１３4 ，３３1 〜３３4 プレート線 １４，１４1 〜１４4 ，３４，３４1 〜３４4 ビッ
ト線 １５，３５ 強誘電体容量素子上部電極 １６ 配線 １７ コンタクト １８1 ，１８，１８2 ，３８1 ，３８2 センスアンプ ３３ 強誘電体容量素子下部電極
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 29/792

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】 下部電極、強誘電体膜および上部電極の
    積層膜から成る強誘電体容量素子を有する強誘電体メモ
    リにおいて、 ａ）一方の電極が基板状に形成されたトランジスタを介
    してプレート線に接続され、他方の電極がビット線に接
    続されている強誘電体容量素子と前記トランジスタとに
    より単位メモリセルが構成され、 ｂ）隣り合うワード線に接続されている単位メモリセル
    同士は、同じプレート線やビット線には接続されず、 ｃ）同一のワード線に接続されている単位メモリセル
    は、プレート線やビット線を１本置きに用いており、 ｄ）同一のワード線に接続されている単位メモリセル
    は、それぞれ異なるプレート線およびビット線に接続さ
    れ、かつ、 ｅ）同一のプレート線に接続されている異なる単位メモ
    リセルは、全て同一のビット線に接続されている、こと
    を特徴とする強誘電体メモリ。
  2. 【請求項２】 下部電極、強誘電体膜および上部電極の
    積層膜から成る強誘電体容量素子を有する強誘電体メモ
    リにおいて、 ａ）一方の電極が基板状に形成されたトランジスタを介
    してプレート線に接続され、他方の電極がビット線に接
    続されている強誘電体容量素子と前記トランジスタとに
    より単位メモリセルが構成され、 ｂ’）隣り合うワード線に接続されている単位メモリセ
    ル同士は、同じビット線には接続されず、 ｃ’）同一のワード線に接続されている単位メモリセル
    は、ビット線を１本置きに用いており、かつ、 ｄ’）同一のワード線に接続されている異なる単位メモ
    リセルは、それぞれ異なるビット線および同一のプレー
    ト線に接続されている、ことを特徴とする強誘電体メモ
    リ。
  3. 【請求項３】 下部電極、強誘電体膜および上部電極の
    積層膜から成る強誘電体容量素子を有する強誘電体メモ
    リにおいて、 ａ）一方の電極が基板状に形成されたトランジスタを介
    してプレート線に接続され、他方の電極がビット線に接
    続されている強誘電体容量素子と前記トランジスタとに
    より単位メモリセルが構成され、 ｂ’）隣り合うワード線に接続されている単位メモリセ
    ル同士は、同じビット線には接続されず、 ｃ’）同一のワード線に接続されている単位メモリセル
    は、ビット線を１本置きに用いており、かつ、 ｄ”）同一のワード線に接続されている異なる単位メモ
    リセルは、それぞれ異なるビット線に接続され、 ｆ）全ての単位メモリセルは、共通のプレート線に接続
    されている、ことを特徴とする強誘電体メモリ。
  4. 【請求項４】 下部電極、強誘電体膜および上部電極の
    積層膜から成る強誘電体容量素子を有する強誘電体メモ
    リにおいて、 ａ）一方の電極が基板状に形成されたトランジスタを介
    してプレート線に接続され、他方の電極がビット線に接
    続されている強誘電体容量素子と前記トランジスタとに
    より単位メモリセルが構成され、 ｂ”）それぞれ隣り合ったワード線および隣り合ったビ
    ット線に接続されている単位メモリセルは、同一のプレ
    ート線に接続されており、 ｃ）同一のワード線に接続されている単位メモリセル
    は、プレート線およびビット線を１本おきに用いてお
    り、かつ、 ｄ）同一のワード線に接続されている異なる単位メモリ
    セルは、それぞれ異なるプレート線およびビット線に接
    続されている、ことを特徴とする強誘電体メモリ。
  5. 【請求項５】 下部電極、強誘電体膜および上部電極の
    積層膜から成る強誘電体容量素子を有する強誘電体メモ
    リにおいて、 ａ）一方の電極が基板状に形成されたトランジスタを介
    してプレート線に接続され、他方の電極がビット線に接
    続されている強誘電体容量素子と前記トランジスタとに
    より単位メモリセルが構成され、 ｂ”）それぞれ隣り合ったワード線および隣り合ったビ
    ット線に接続されている単位メモリセルは、同一のプレ
    ート線に接続されており、 ｃ’）同一のワード線に接続されている単位メモリセル
    は、ビット線を１本おきに用いており、かつ、 ｄ’）同一のワード線に接続されている異なる単位メモ
    リセルは、それぞれ異なるビット線および同一のプレー
    ト線に接続されている、ことを特徴とする強誘電体メモ
    リ。
  6. 【請求項６】 下部電極、強誘電体膜および上部電極の
    積層膜から成る強誘電体容量素子を有する強誘電体メモ
    リにおいて、 ａ）一方の電極が基板状に形成されたトランジスタを介
    してプレート線に接続され、他方の電極がビット線に接
    続されている強誘電体容量素子と前記トランジスタとに
    より単位メモリセルが構成され、 ｂ”）それぞれ隣り合ったワード線および隣り合ったビ
    ット線に接続されている単位メモリセルは、同列のプレ
    ート線に接続されており、かつ、 ｃ’）同一のワード線に接続されている単位メモリセル
    は、ビット線を１本おきに用いている、ことを特徴とす
    る強誘電体メモリ。
  7. 【請求項７】 ビット線材料として白金または白金とチ
    タンの積層膜を用い、プレート線材料としてタングステ
    ンシリサイドを用いることを特徴とする請求項１ないし
    ６記載の強誘電体メモリ。
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