JP2003282827A - 強誘電体薄膜メモリ - Google Patents
強誘電体薄膜メモリInfo
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- JP2003282827A JP2003282827A JP2002087131A JP2002087131A JP2003282827A JP 2003282827 A JP2003282827 A JP 2003282827A JP 2002087131 A JP2002087131 A JP 2002087131A JP 2002087131 A JP2002087131 A JP 2002087131A JP 2003282827 A JP2003282827 A JP 2003282827A
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Abstract
(57)【要約】
【課題】 優れた水素バリア性能を有しているにもかか
わらず、導電性の水素バリア膜は、強誘電体キャパシタ
の上電極直上にしか形成することができないため、キャ
パシタの側壁部から侵入する水素から強誘電体キャパシ
タを十分に保護することができないことが課題であっ
た。 【解決手段】 強誘電体キャパシタの直上には絶縁性の
第一の水素バリア膜を設け、この上に導電性の水素バリ
ア膜をコンタクトホールと重ならない位置に形成する。
わらず、導電性の水素バリア膜は、強誘電体キャパシタ
の上電極直上にしか形成することができないため、キャ
パシタの側壁部から侵入する水素から強誘電体キャパシ
タを十分に保護することができないことが課題であっ
た。 【解決手段】 強誘電体キャパシタの直上には絶縁性の
第一の水素バリア膜を設け、この上に導電性の水素バリ
ア膜をコンタクトホールと重ならない位置に形成する。
Description
【０００１】
【発明の属する技術分野】強誘電体特有の自発分極を利
用した不揮発性メモリ素子（強誘電体メモリ素子）は、
その高速書き込み／読み出し、低電圧動作等の特徴か
ら、従来の不揮発性メモリのみならず、SRAM（スタティ
ックRAM）やDRAM等の殆どのメモリに置き換わる可能性
を持っている。強誘電体材料としてはチタン酸ジルコン
酸鉛（PZT）をはじめとするペロブスカイト型酸化物やS
rBi2Ta2O9等のビスマス層状化合物が注目されている。
用した不揮発性メモリ素子（強誘電体メモリ素子）は、
その高速書き込み／読み出し、低電圧動作等の特徴か
ら、従来の不揮発性メモリのみならず、SRAM（スタティ
ックRAM）やDRAM等の殆どのメモリに置き換わる可能性
を持っている。強誘電体材料としてはチタン酸ジルコン
酸鉛（PZT）をはじめとするペロブスカイト型酸化物やS
rBi2Ta2O9等のビスマス層状化合物が注目されている。
【０００２】一般に上述の酸化物材料をキャパシタ絶縁
層として用いる場合、上電極形成後に、各メモリ素子間
の電気的絶縁を主目的としてSiO2等の層間絶縁膜で被覆
される。その成膜手法としては、段差被覆性に優れるＣ
ＶＤ（Chemical Vapor Deposition）法をもちいるのが
一般的である。ところがこのような成膜手法をもちいる
と、反応副生成物として水素が発生する。特に活性化し
た水素がＳｉＯ２及び上電極を透過して強誘電体薄膜ま
で到達すると、その還元作用によって強誘電体特性が著
しく劣化してしまう。また、スイッチング素子としての
MOSトランジスタは、素子製造工程で発生するシリコン
単結晶中の格子欠陥によって特性が劣化するため、最終
段階において水素混合窒素ガス中で熱処理を施す必要が
ある。ところがこの工程における水素濃度は上述の層間
絶縁膜形成時にくらべてさらに高濃度であり、強誘電体
薄膜に与えるダメージはより深刻となる。
層として用いる場合、上電極形成後に、各メモリ素子間
の電気的絶縁を主目的としてSiO2等の層間絶縁膜で被覆
される。その成膜手法としては、段差被覆性に優れるＣ
ＶＤ（Chemical Vapor Deposition）法をもちいるのが
一般的である。ところがこのような成膜手法をもちいる
と、反応副生成物として水素が発生する。特に活性化し
た水素がＳｉＯ２及び上電極を透過して強誘電体薄膜ま
で到達すると、その還元作用によって強誘電体特性が著
しく劣化してしまう。また、スイッチング素子としての
MOSトランジスタは、素子製造工程で発生するシリコン
単結晶中の格子欠陥によって特性が劣化するため、最終
段階において水素混合窒素ガス中で熱処理を施す必要が
ある。ところがこの工程における水素濃度は上述の層間
絶縁膜形成時にくらべてさらに高濃度であり、強誘電体
薄膜に与えるダメージはより深刻となる。
【０００３】このような水素による強誘電体キャパシタ
の還元劣化を克服するため、強誘電体薄膜キャパシタを
形成後、これを覆うように保護膜を成膜して水素の侵入
を阻止する方法が試みられている。この保護膜は一般的
に水素バリア膜と称されている。
の還元劣化を克服するため、強誘電体薄膜キャパシタを
形成後、これを覆うように保護膜を成膜して水素の侵入
を阻止する方法が試みられている。この保護膜は一般的
に水素バリア膜と称されている。
【０００４】
【従来の技術】水素バリア膜の有力候補として酸化物材
料が精力的に研究されている。IrOxはその代表例であ
り、耐還元性がしらべられている。たとえば、J.Electr
ochem.Soc.136,1740(1989)やSurface Science 144,451
(1984)では、違った成膜手法で作製されたIrOx膜間で、
還元雰囲気に対する耐性が調べられている。これらの報
告によれば、結晶性の違いによって還元され易さは大き
く異なり、結晶性が良いIrOxほど水素耐性に優れてい
る。一例として、単結晶Irの表面を酸化して得られたIr
Ox薄膜は、700℃近い高温の水素雰囲気においても還元
されないという結果が掲載されている。このような結晶
性の良好なIrOx薄膜をキャパシタ上に形成すれば、水素
雰囲気中においてもＩｒＯｘ自体が還元され難く、十分
な水素バリア効果が期待できる。ところがＩｒＯｘは導
電性を有するため、キャパシタの上電極上にのみ形成す
る必要がある。
料が精力的に研究されている。IrOxはその代表例であ
り、耐還元性がしらべられている。たとえば、J.Electr
ochem.Soc.136,1740(1989)やSurface Science 144,451
(1984)では、違った成膜手法で作製されたIrOx膜間で、
還元雰囲気に対する耐性が調べられている。これらの報
告によれば、結晶性の違いによって還元され易さは大き
く異なり、結晶性が良いIrOxほど水素耐性に優れてい
る。一例として、単結晶Irの表面を酸化して得られたIr
Ox薄膜は、700℃近い高温の水素雰囲気においても還元
されないという結果が掲載されている。このような結晶
性の良好なIrOx薄膜をキャパシタ上に形成すれば、水素
雰囲気中においてもＩｒＯｘ自体が還元され難く、十分
な水素バリア効果が期待できる。ところがＩｒＯｘは導
電性を有するため、キャパシタの上電極上にのみ形成す
る必要がある。
【０００５】
【発明が解決しようとする課題】ところが上記のよう
に、上部電極上にのみ水素バリア膜を形成しても、キャ
パシタ側壁部からの水素侵入にたいしてはバリア効果を
期待できない。優れた水素バリア性能を有する材料も、
導電性材料はキャパシタ側壁部に直接成膜できないとい
う問題点があった。これはイリジウムの酸化物に限ら
ず、導電性の水素バリア膜に共通の課題である。他の導
電性水素バリア膜としては、チタンやチタンの窒化物が
紹介されている。
に、上部電極上にのみ水素バリア膜を形成しても、キャ
パシタ側壁部からの水素侵入にたいしてはバリア効果を
期待できない。優れた水素バリア性能を有する材料も、
導電性材料はキャパシタ側壁部に直接成膜できないとい
う問題点があった。これはイリジウムの酸化物に限ら
ず、導電性の水素バリア膜に共通の課題である。他の導
電性水素バリア膜としては、チタンやチタンの窒化物が
紹介されている。
【０００６】本発明は、優れた水素バリア性能を有して
いるにもかかわらず、強誘電体キャパシタの上電極直上
にしか形成できなかった導電性の水素バリア膜を、キャ
パシタの側壁部も水素から保護できる位置に配置するこ
とによって、プロセスに起因した強誘電体の還元劣化を
防止することを目的としている。
いるにもかかわらず、強誘電体キャパシタの上電極直上
にしか形成できなかった導電性の水素バリア膜を、キャ
パシタの側壁部も水素から保護できる位置に配置するこ
とによって、プロセスに起因した強誘電体の還元劣化を
防止することを目的としている。
【０００７】
【課題を解決するための手段】請求項１に記載の強誘電
体薄膜メモリは、半導体基板上に下部電極、酸化物強誘
電体薄膜および上部電極を順次積層して構成される強誘
電体薄膜キャパシタと、このキャパシタ表面に被覆され
た保護膜層と、この保護膜層の前記上部電極上に設けら
れた開口部と、前記保護膜層上および前記開口部に形成
された配線層とを具備する強誘電体薄膜メモリにおい
て、前記保護膜層が第一の水素バリア膜上とこの上に形
成された第二の水素バリア膜および絶縁膜より構成され
ることを特徴とする。上記構成によれば、第一の水素バ
リア膜によって第二の水素バリア膜と強誘電体キャパシ
タとを絶縁することが可能になるため、第二の水素バリ
ア膜として導電性の材料をもちいることができるという
効果を有する。
体薄膜メモリは、半導体基板上に下部電極、酸化物強誘
電体薄膜および上部電極を順次積層して構成される強誘
電体薄膜キャパシタと、このキャパシタ表面に被覆され
た保護膜層と、この保護膜層の前記上部電極上に設けら
れた開口部と、前記保護膜層上および前記開口部に形成
された配線層とを具備する強誘電体薄膜メモリにおい
て、前記保護膜層が第一の水素バリア膜上とこの上に形
成された第二の水素バリア膜および絶縁膜より構成され
ることを特徴とする。上記構成によれば、第一の水素バ
リア膜によって第二の水素バリア膜と強誘電体キャパシ
タとを絶縁することが可能になるため、第二の水素バリ
ア膜として導電性の材料をもちいることができるという
効果を有する。
【０００８】請求項２に記載の強誘電体薄膜メモリは、
前記第一の水素バリア膜に設けられた開口部の面積S1よ
りも前記第二の水素バリア膜に設けられた開口部の面積
S2が大きく、前記配線層は前記第二の水素バリア膜に接
しないことを特徴とする。上記構成によれば、配線層が
キャパシタの上電極上に堆積される構造においても、第
二の水素バリア膜は配線層と絶縁性が確保されるため、
第二の水素バリア膜として導電性の材料をもちいること
ができるという効果を有する。
前記第一の水素バリア膜に設けられた開口部の面積S1よ
りも前記第二の水素バリア膜に設けられた開口部の面積
S2が大きく、前記配線層は前記第二の水素バリア膜に接
しないことを特徴とする。上記構成によれば、配線層が
キャパシタの上電極上に堆積される構造においても、第
二の水素バリア膜は配線層と絶縁性が確保されるため、
第二の水素バリア膜として導電性の材料をもちいること
ができるという効果を有する。
【０００９】請求項３に記載の強誘電体薄膜メモリは、
前記第二の水素バリア膜に設けられた開口部の面積S2が
前記強誘電体薄膜キャパシタの上部電極の面積より小さ
いことを特徴とする。上記構成によれば、第二の水素バ
リア膜がキャパシタを覆う面積がより大きくなるため、
より確実な水素バリア性能が期待できるという効果を有
する。
前記第二の水素バリア膜に設けられた開口部の面積S2が
前記強誘電体薄膜キャパシタの上部電極の面積より小さ
いことを特徴とする。上記構成によれば、第二の水素バ
リア膜がキャパシタを覆う面積がより大きくなるため、
より確実な水素バリア性能が期待できるという効果を有
する。
【００１０】請求項４に記載の強誘電体薄膜メモリは、
前記第一の水素バリア膜が、アルミニウム、マグネシウ
ムあるいはチタンのいずれかを含む酸化物であることを
特徴とする。上記構成によれば、第一の水素バリア膜が
優れた水素バリア性能を示すという効果を有する。
前記第一の水素バリア膜が、アルミニウム、マグネシウ
ムあるいはチタンのいずれかを含む酸化物であることを
特徴とする。上記構成によれば、第一の水素バリア膜が
優れた水素バリア性能を示すという効果を有する。
【００１１】請求項５に記載の強誘電体薄膜メモリの製
造方法は、前記第二の水素バリア膜がイリジウムの酸化
物であることを特徴とする。上記構成によれば、第二の
水素バリア膜がきわめて優れた水素バリア性能を発揮す
るため、強誘電体薄膜の還元劣化が防止できるという効
果を有する。
造方法は、前記第二の水素バリア膜がイリジウムの酸化
物であることを特徴とする。上記構成によれば、第二の
水素バリア膜がきわめて優れた水素バリア性能を発揮す
るため、強誘電体薄膜の還元劣化が防止できるという効
果を有する。
【００１２】請求項６に記載の強誘電体薄膜メモリの製
造方法は、前記第二の水素バリア膜がチタンであること
を特徴とする。上記構成によれば、第二の水素バリア膜
がきわめて優れた水素バリア性能を発揮するため、強誘
電体薄膜の還元劣化が防止できるという効果を有する。
造方法は、前記第二の水素バリア膜がチタンであること
を特徴とする。上記構成によれば、第二の水素バリア膜
がきわめて優れた水素バリア性能を発揮するため、強誘
電体薄膜の還元劣化が防止できるという効果を有する。
【００１３】請求項７に記載の強誘電体薄膜メモリの製
造方法は、前記第二の水素バリア膜がチタンの窒化物で
あることを特徴とする。上記構成によれば、第二の水素
バリア膜がきわめて優れた水素バリア性能を発揮するた
め、強誘電体薄膜の還元劣化が防止できるという効果を
有する。
造方法は、前記第二の水素バリア膜がチタンの窒化物で
あることを特徴とする。上記構成によれば、第二の水素
バリア膜がきわめて優れた水素バリア性能を発揮するた
め、強誘電体薄膜の還元劣化が防止できるという効果を
有する。
【００１４】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて説明する。
に基づいて説明する。
【００１５】（実施例１）はじめに図をもちいて強誘電
体薄膜素子の形成過程を模式的に説明する。基板１０１
上に予め強誘電体メモリ素子の駆動回路部（１０２）を
形成した。次にスパッタリング法などをもちいて白金あ
るいはイリジウムを全面に成膜した後、これをエッチン
グによって所望形状にパターニングした。ここでは互い
に平行に配列された下電極１０３を形成した。この上に
スピンコート法によってストロンチウム、ビスマス、タ
ンタルを含む有機溶液を塗布し、乾燥をおこなうことに
より前駆体膜を得た。このスピンコートと乾燥の工程は
前駆体膜が所望の膜厚に達するまで繰り返した。最後に
700℃で1時間の酸素アニール処理を施すことにより、結
晶性薄膜であるSrBi2Ta2O9(以下SBTと表記)を得た。な
お、SBTの成膜方法としてはこのほかにMOCVD法やスパッ
タリング法などももちいることができる。このSBTは下
電極１０３を覆う領域以外はエッチングによって除去し
た（１０４）。続けてスパッタリング法により白金ある
いはイリジウムを成膜した。この白金あるいはイリジウ
ムをエッチングによってパターニングし、下電極１０３
と直交する方向に配列した上電極１０５を形成した（図
３）。下電極１０３と上電極１０５が交差する領域は図
３に示すようにマトリクス状に配置され、この交差領域
が強誘電体キャパシタに相当する。
体薄膜素子の形成過程を模式的に説明する。基板１０１
上に予め強誘電体メモリ素子の駆動回路部（１０２）を
形成した。次にスパッタリング法などをもちいて白金あ
るいはイリジウムを全面に成膜した後、これをエッチン
グによって所望形状にパターニングした。ここでは互い
に平行に配列された下電極１０３を形成した。この上に
スピンコート法によってストロンチウム、ビスマス、タ
ンタルを含む有機溶液を塗布し、乾燥をおこなうことに
より前駆体膜を得た。このスピンコートと乾燥の工程は
前駆体膜が所望の膜厚に達するまで繰り返した。最後に
700℃で1時間の酸素アニール処理を施すことにより、結
晶性薄膜であるSrBi2Ta2O9(以下SBTと表記)を得た。な
お、SBTの成膜方法としてはこのほかにMOCVD法やスパッ
タリング法などももちいることができる。このSBTは下
電極１０３を覆う領域以外はエッチングによって除去し
た（１０４）。続けてスパッタリング法により白金ある
いはイリジウムを成膜した。この白金あるいはイリジウ
ムをエッチングによってパターニングし、下電極１０３
と直交する方向に配列した上電極１０５を形成した（図
３）。下電極１０３と上電極１０５が交差する領域は図
３に示すようにマトリクス状に配置され、この交差領域
が強誘電体キャパシタに相当する。
【００１６】前記のようにマトリクス状に配列された強
誘電体キャパシタ上に、第一の水素バリア膜１０６とし
てAl2O3を成膜した。図４に示すように、このAl2O3は駆
動回路部上からはエッチングによって除去した。この上
にさらに第二の水素バリア膜１０７としてイリジウム酸
化膜を成膜した。第二の水素バリア膜も第一の水素バリ
ア膜と同様、駆動回路部を含む強誘電体キャパシタ領域
の周辺からはエッチングによって除去した（図５）。層
間絶縁膜１０８としてTEOS(Tetraethylorthosilicate)
膜を成膜し（図６）、下電極１０３ならびに上電極１０
５上にコンタクトホール１０９を形成した（図７）。こ
こにアルミニウムを堆積し、強誘電体キャパシタと駆動
回路部との配線（１１０）をおこなった（図８）。図８
の線A−Bに沿った断面図を図９に示す（試料１）。一方
比較のため、水素バリア膜として第二の水素バリア膜を
形成せずに素子を作製した（試料２）。
誘電体キャパシタ上に、第一の水素バリア膜１０６とし
てAl2O3を成膜した。図４に示すように、このAl2O3は駆
動回路部上からはエッチングによって除去した。この上
にさらに第二の水素バリア膜１０７としてイリジウム酸
化膜を成膜した。第二の水素バリア膜も第一の水素バリ
ア膜と同様、駆動回路部を含む強誘電体キャパシタ領域
の周辺からはエッチングによって除去した（図５）。層
間絶縁膜１０８としてTEOS(Tetraethylorthosilicate)
膜を成膜し（図６）、下電極１０３ならびに上電極１０
５上にコンタクトホール１０９を形成した（図７）。こ
こにアルミニウムを堆積し、強誘電体キャパシタと駆動
回路部との配線（１１０）をおこなった（図８）。図８
の線A−Bに沿った断面図を図９に示す（試料１）。一方
比較のため、水素バリア膜として第二の水素バリア膜を
形成せずに素子を作製した（試料２）。
【００１７】それぞれの作製方法で得られたメモリ素子
の特性を比較することにした。ここでは強誘電体薄膜キ
ャパシタの強誘電特性に注目することにした。上下電極
間に適当な交流電圧を印加したとき、上下電極には印加
電圧の大きさと向きに依存してある一定量の電荷が誘起
される。この様子をモニターするため、横軸に印加電
圧、縦軸に電荷量をプロットすると分極軸の反転に起因
したヒステリシスループが得られる。結果を図２１から
図２３に示す。
の特性を比較することにした。ここでは強誘電体薄膜キ
ャパシタの強誘電特性に注目することにした。上下電極
間に適当な交流電圧を印加したとき、上下電極には印加
電圧の大きさと向きに依存してある一定量の電荷が誘起
される。この様子をモニターするため、横軸に印加電
圧、縦軸に電荷量をプロットすると分極軸の反転に起因
したヒステリシスループが得られる。結果を図２１から
図２３に示す。
【００１８】図２４はSBTキャパシタを形成した直後の
ヒステリシスループを示す。これはすなわち前述の図３
において、一本の下電極１０３と一本の上電極１０５を
選択し、この電極間に電圧を印加して得られたヒステリ
シスループである。同様に、図２２と図２３にはそれぞ
れ試料１ならびに試料２で得られたヒステリシスループ
を示す。図から明らかなように、試料１ではSBTキャパ
シタ形成直後と比較して強誘電特性の劣化が少ない。一
方、試料２ではヒステリシスループが細り、大幅な特性
劣化の生じていることがわかる。両試料の構造上の違い
によって加工工程後に大きな特性差が現れることが明ら
かになった。すなわち強誘電体薄膜キャパシタ上に第二
の水素バリア膜として成膜されたイリジウム酸化膜の有
無に起因してプロセス劣化の程度が大きく異なると考え
られる。
ヒステリシスループを示す。これはすなわち前述の図３
において、一本の下電極１０３と一本の上電極１０５を
選択し、この電極間に電圧を印加して得られたヒステリ
シスループである。同様に、図２２と図２３にはそれぞ
れ試料１ならびに試料２で得られたヒステリシスループ
を示す。図から明らかなように、試料１ではSBTキャパ
シタ形成直後と比較して強誘電特性の劣化が少ない。一
方、試料２ではヒステリシスループが細り、大幅な特性
劣化の生じていることがわかる。両試料の構造上の違い
によって加工工程後に大きな特性差が現れることが明ら
かになった。すなわち強誘電体薄膜キャパシタ上に第二
の水素バリア膜として成膜されたイリジウム酸化膜の有
無に起因してプロセス劣化の程度が大きく異なると考え
られる。
【００１９】本実施例に記載した強誘電体メモリの作製
方法においては、TEOS成膜工程あるいはパッシベーショ
ン成膜工程において発生する水素がキャパシタの特性劣
化を引き起こす大きな要因である。試料１では、強誘電
体薄膜キャパシタ上に形成された水素バリア膜はAl2O3
単層のみである。このため水素が完全に遮断されず、一
部キャパシタ内部に侵入したものと考えられる。SBT薄
膜が還元されることによって膜本来の強誘電特性が大き
く損なわれ、ヒステリシス特性は大幅な劣化を示した。
一方、試料２ではTEOS膜の形成前、強誘電体薄膜キャパ
シタ上にAl２O３薄膜とさらに第二の水素バリア膜とし
てイリジウム酸化膜が形成されている。このAl2O3薄膜
とイリジウム酸化膜のダブルバリア構造がTEOS成膜工程
あるいはパッシベーション成膜工程において発生する水
素を完全に遮断し、SBT薄膜内部への水素侵入を防止し
たものと考えられる。
方法においては、TEOS成膜工程あるいはパッシベーショ
ン成膜工程において発生する水素がキャパシタの特性劣
化を引き起こす大きな要因である。試料１では、強誘電
体薄膜キャパシタ上に形成された水素バリア膜はAl2O3
単層のみである。このため水素が完全に遮断されず、一
部キャパシタ内部に侵入したものと考えられる。SBT薄
膜が還元されることによって膜本来の強誘電特性が大き
く損なわれ、ヒステリシス特性は大幅な劣化を示した。
一方、試料２ではTEOS膜の形成前、強誘電体薄膜キャパ
シタ上にAl２O３薄膜とさらに第二の水素バリア膜とし
てイリジウム酸化膜が形成されている。このAl2O3薄膜
とイリジウム酸化膜のダブルバリア構造がTEOS成膜工程
あるいはパッシベーション成膜工程において発生する水
素を完全に遮断し、SBT薄膜内部への水素侵入を防止し
たものと考えられる。
【００２０】本発明の素子構造においては、導電性の有
無に関係無く、キャパシタの側壁にもっとも優れた水素
バリア膜を形成することができる。素子構造のなかで、
水素バリア膜の形成位置に大きな自由度が生まれたた
め、強誘電体をプロセス起因の還元劣化から確実に保護
することが可能になった。
無に関係無く、キャパシタの側壁にもっとも優れた水素
バリア膜を形成することができる。素子構造のなかで、
水素バリア膜の形成位置に大きな自由度が生まれたた
め、強誘電体をプロセス起因の還元劣化から確実に保護
することが可能になった。
【００２１】（実施例２）はじめに図をもちいて強誘電
体薄膜素子の積層過程を模式的に説明する。単結晶シリ
コン基板２０１上にスイッチングトランジスタ２０２と
なるMOSトランジスタ及び素子分離領域２０３を形成
し、さらに層間絶縁膜としてボロン燐ドープシリコン酸
化膜（BPSG）２０４を成膜した。
体薄膜素子の積層過程を模式的に説明する。単結晶シリ
コン基板２０１上にスイッチングトランジスタ２０２と
なるMOSトランジスタ及び素子分離領域２０３を形成
し、さらに層間絶縁膜としてボロン燐ドープシリコン酸
化膜（BPSG）２０４を成膜した。
【００２２】次にリソグラフィ工程により、コンタクト
ホール形成用のレジストパターンを形成後、ドライエッ
チング法によりコンタクトホールを開口した。ポリシリ
コン膜を堆積した後、燐をドーピングした。続けて化学
的機械的研磨によりポリシリコン膜を研磨し、コンタク
トホール内にポリシリコンプラグ２０５を形成した。次
に下電極とポリシリコンプラグ２０５とのバリアメタル
層２０６として窒化チタン膜をスパッタリング法により
成膜した。得られた基板構造を図１０に示す。この上に
下部電極として白金２０７を成膜した。この白金２０７
の上にスピンコート法によってストロンチウム、ビスマ
ス、タンタルを含む有機溶液を塗布し、乾燥をおこなう
ことにより前駆体膜を得た。このスピンコートと乾燥の
工程は前駆体膜が所望の膜厚に達するまで繰り返した。
最後に700℃で1時間の酸素アニール処理を施すことによ
り、結晶性薄膜であるSrBi2Ta2O9(以下SBTと表記)２０
８を得た。さらにスパッタリング法により上部電極とし
て白金２０９を成膜した（図１１）。
ホール形成用のレジストパターンを形成後、ドライエッ
チング法によりコンタクトホールを開口した。ポリシリ
コン膜を堆積した後、燐をドーピングした。続けて化学
的機械的研磨によりポリシリコン膜を研磨し、コンタク
トホール内にポリシリコンプラグ２０５を形成した。次
に下電極とポリシリコンプラグ２０５とのバリアメタル
層２０６として窒化チタン膜をスパッタリング法により
成膜した。得られた基板構造を図１０に示す。この上に
下部電極として白金２０７を成膜した。この白金２０７
の上にスピンコート法によってストロンチウム、ビスマ
ス、タンタルを含む有機溶液を塗布し、乾燥をおこなう
ことにより前駆体膜を得た。このスピンコートと乾燥の
工程は前駆体膜が所望の膜厚に達するまで繰り返した。
最後に700℃で1時間の酸素アニール処理を施すことによ
り、結晶性薄膜であるSrBi2Ta2O9(以下SBTと表記)２０
８を得た。さらにスパッタリング法により上部電極とし
て白金２０９を成膜した（図１１）。
【００２３】次に、下部電極、SBT薄膜および上部電極
を所望サイズにパターニングすることによりSBT薄膜キ
ャパシタを形成した（図１２）。再度酸素雰囲気におけ
るアニール処理を施した後、このキャパシタ表面を被覆
するように第一の水素バリア膜としてAl2O3薄膜２１０
をスパッタリング法によって成膜した(図１３)。さらに
第二の水素バリア膜としてイリジウム酸化膜２１１を積
層した（図１４）次にイリジウム酸化膜のみキャパシタ
周辺領域と上電極上の一部から除去した(図1５)。この
上にプラズマ化学気相成長法によりTEOS(Tetraethylort
hosilicate)膜２１２を堆積した（図１６）。強誘電体
薄膜キャパシタの上部電極と電気的コンタクトを得るた
めの開口部を設けた後（図１７）、配線材料２１３を堆
積した（図１８）。これをエッチングすることによって
配線層を形成した（図１９）。最後にパッシベーション
を形成し、周辺回路とのコンタクトを確保した(図２
０)。得られた素子構造は特にスタック型と呼ばれ、高
集積化を目指したメモリセル構造のひとつである（試料
３）。一方、比較のためSBT薄膜キャパシタの水素バリ
ア膜としてAl2O3薄膜のみ形成ししてメモリセルを作製
した（試料４）。
を所望サイズにパターニングすることによりSBT薄膜キ
ャパシタを形成した（図１２）。再度酸素雰囲気におけ
るアニール処理を施した後、このキャパシタ表面を被覆
するように第一の水素バリア膜としてAl2O3薄膜２１０
をスパッタリング法によって成膜した(図１３)。さらに
第二の水素バリア膜としてイリジウム酸化膜２１１を積
層した（図１４）次にイリジウム酸化膜のみキャパシタ
周辺領域と上電極上の一部から除去した(図1５)。この
上にプラズマ化学気相成長法によりTEOS(Tetraethylort
hosilicate)膜２１２を堆積した（図１６）。強誘電体
薄膜キャパシタの上部電極と電気的コンタクトを得るた
めの開口部を設けた後（図１７）、配線材料２１３を堆
積した（図１８）。これをエッチングすることによって
配線層を形成した（図１９）。最後にパッシベーション
を形成し、周辺回路とのコンタクトを確保した(図２
０)。得られた素子構造は特にスタック型と呼ばれ、高
集積化を目指したメモリセル構造のひとつである（試料
３）。一方、比較のためSBT薄膜キャパシタの水素バリ
ア膜としてAl2O3薄膜のみ形成ししてメモリセルを作製
した（試料４）。
【００２４】それぞれの作製方法で得られたメモリ素子
の特性を比較することにした。ここでは強誘電体薄膜キ
ャパシタの強誘電特性に注目することにした。上下電極
間に適当な交流電圧を印加したとき、上下電極には印加
電圧の大きさと向きに依存してある一定量の電荷が誘起
される。この様子をモニターするため、横軸に印加電
圧、縦軸に電荷量をプロットすると分極軸の反転に起因
したヒステリシスループが得られる。結果を図２４から
図２６に示す。
の特性を比較することにした。ここでは強誘電体薄膜キ
ャパシタの強誘電特性に注目することにした。上下電極
間に適当な交流電圧を印加したとき、上下電極には印加
電圧の大きさと向きに依存してある一定量の電荷が誘起
される。この様子をモニターするため、横軸に印加電
圧、縦軸に電荷量をプロットすると分極軸の反転に起因
したヒステリシスループが得られる。結果を図２４から
図２６に示す。
【００２５】図２４はSBTキャパシタを形成した直後の
ヒステリシスループを示す。図２５と図２６にはそれぞ
れ試料３ならびに試料４で得られたヒステリシスループ
を示す。図から明らかなように、試料３ではSBTキャパ
シタ形成直後と比較して強誘電特性の劣化が少ない。一
方、試料４ではヒステリシスループが細り、大幅な特性
劣化の生じていることがわかる。両試料の構造上の違い
によって加工工程後に大きな特性差が現れることが明ら
かになった。すなわち強誘電体薄膜キャパシタ上に第二
の水素バリア膜として成膜されたイリジウム酸化膜の有
無に起因してプロセス劣化の程度が大きく異なると考え
られる。
ヒステリシスループを示す。図２５と図２６にはそれぞ
れ試料３ならびに試料４で得られたヒステリシスループ
を示す。図から明らかなように、試料３ではSBTキャパ
シタ形成直後と比較して強誘電特性の劣化が少ない。一
方、試料４ではヒステリシスループが細り、大幅な特性
劣化の生じていることがわかる。両試料の構造上の違い
によって加工工程後に大きな特性差が現れることが明ら
かになった。すなわち強誘電体薄膜キャパシタ上に第二
の水素バリア膜として成膜されたイリジウム酸化膜の有
無に起因してプロセス劣化の程度が大きく異なると考え
られる。
【００２６】本実施例に記載した強誘電体メモリの作製
方法においては、TEOS成膜工程あるいはパッシベーショ
ン成膜工程において発生する水素がキャパシタの特性劣
化を引き起こす大きな要因である。試料４では、強誘電
体薄膜キャパシタ上に形成された水素バリア膜はAl2O3
単層のみである。このため水素が完全に遮断されず、一
部キャパシタ内部に侵入したものと考えられる。SBT薄
膜が還元されることによって膜本来の強誘電特性が大き
く損なわれ、ヒステリシス特性は大幅な劣化を示した。
一方、試料３ではTEOS膜の形成前、強誘電体薄膜キャパ
シタ上にAl２O３薄膜とさらに第二の水素バリア膜とし
てイリジウム酸化膜が形成されている。このAl2O3薄膜
とイリジウム酸化膜のダブルバリア構造がTEOS成膜工程
あるいはパッシベーション成膜工程において発生する水
素を完全に遮断し、SBT薄膜内部への水素侵入を防止し
たものと考えられる。
方法においては、TEOS成膜工程あるいはパッシベーショ
ン成膜工程において発生する水素がキャパシタの特性劣
化を引き起こす大きな要因である。試料４では、強誘電
体薄膜キャパシタ上に形成された水素バリア膜はAl2O3
単層のみである。このため水素が完全に遮断されず、一
部キャパシタ内部に侵入したものと考えられる。SBT薄
膜が還元されることによって膜本来の強誘電特性が大き
く損なわれ、ヒステリシス特性は大幅な劣化を示した。
一方、試料３ではTEOS膜の形成前、強誘電体薄膜キャパ
シタ上にAl２O３薄膜とさらに第二の水素バリア膜とし
てイリジウム酸化膜が形成されている。このAl2O3薄膜
とイリジウム酸化膜のダブルバリア構造がTEOS成膜工程
あるいはパッシベーション成膜工程において発生する水
素を完全に遮断し、SBT薄膜内部への水素侵入を防止し
たものと考えられる。
【００２７】本発明の素子構造においては、導電性の有
無に関係無く、キャパシタの側壁にもっとも優れた水素
バリア膜を形成することができる。素子構造のなかで、
水素バリア膜の形成位置に大きな自由度が生まれたた
め、強誘電体をプロセス起因の還元劣化から確実に保護
することが可能になった。
無に関係無く、キャパシタの側壁にもっとも優れた水素
バリア膜を形成することができる。素子構造のなかで、
水素バリア膜の形成位置に大きな自由度が生まれたた
め、強誘電体をプロセス起因の還元劣化から確実に保護
することが可能になった。
【００２８】（実施例３）図５における第二の水素バリ
ア膜１０７としてTiを形成し、試料を作製した（試料
５）。この試料は、実施例１における試料１と構造上、
第二の水素バリア膜をイリジウム酸化膜からTiに変更し
た点のみ異なる。強誘電体キャパシタの特性をしらべた
ところ、図２７に示されるようなヒステリシスループが
得られた。図２２と比較して明らかなように、試料１と
同等の強誘電特性を示していることがわかる。第二の水
素バリア膜としてTiを利用することは、プロセスに起因
した水素による還元劣化から強誘電体キャパシタを保護
する上で、きわめて有効であることが確認された。
ア膜１０７としてTiを形成し、試料を作製した（試料
５）。この試料は、実施例１における試料１と構造上、
第二の水素バリア膜をイリジウム酸化膜からTiに変更し
た点のみ異なる。強誘電体キャパシタの特性をしらべた
ところ、図２７に示されるようなヒステリシスループが
得られた。図２２と比較して明らかなように、試料１と
同等の強誘電特性を示していることがわかる。第二の水
素バリア膜としてTiを利用することは、プロセスに起因
した水素による還元劣化から強誘電体キャパシタを保護
する上で、きわめて有効であることが確認された。
【００２９】（実施例４）図５における第二の水素バリ
ア膜１０７としてTiNを形成し、試料を作製した（試料
６）。この試料は、実施例１における試料１と構造上、
第二の水素バリア膜をイリジウム酸化膜からTiNに変更
した点のみ異なる。強誘電体キャパシタの特性をしらべ
たところ、図２８に示されるようなヒステリシスループ
が得られた。図２２と比較して明らかなように、試料１
と同等の強誘電特性を示していることがわかる。第二の
水素バリア膜としてTiNを利用することは、プロセスに
起因した水素による還元劣化から強誘電体キャパシタを
保護する上で、きわめて有効であることが確認された。
ア膜１０７としてTiNを形成し、試料を作製した（試料
６）。この試料は、実施例１における試料１と構造上、
第二の水素バリア膜をイリジウム酸化膜からTiNに変更
した点のみ異なる。強誘電体キャパシタの特性をしらべ
たところ、図２８に示されるようなヒステリシスループ
が得られた。図２２と比較して明らかなように、試料１
と同等の強誘電特性を示していることがわかる。第二の
水素バリア膜としてTiNを利用することは、プロセスに
起因した水素による還元劣化から強誘電体キャパシタを
保護する上で、きわめて有効であることが確認された。
【００３０】（実施例５）図１５における第二の水素バ
リア膜２１１としてTiを形成し、試料を作製した（試料
７）。この試料は、実施例２における試料３と構造上、
第二の水素バリア膜をイリジウム酸化膜からTiに変更し
た点のみ異なる。強誘電体キャパシタの特性をしらべた
ところ、図２９に示されるようなヒステリシスループが
得られた。図２５と比較して明らかなように、試料３と
同等の強誘電特性を示していることがわかる。第二の水
素バリア膜としてTiを利用することは、プロセスに起因
した水素による還元劣化から強誘電体キャパシタを保護
する上で、きわめて有効であることが確認された。
リア膜２１１としてTiを形成し、試料を作製した（試料
７）。この試料は、実施例２における試料３と構造上、
第二の水素バリア膜をイリジウム酸化膜からTiに変更し
た点のみ異なる。強誘電体キャパシタの特性をしらべた
ところ、図２９に示されるようなヒステリシスループが
得られた。図２５と比較して明らかなように、試料３と
同等の強誘電特性を示していることがわかる。第二の水
素バリア膜としてTiを利用することは、プロセスに起因
した水素による還元劣化から強誘電体キャパシタを保護
する上で、きわめて有効であることが確認された。
【００３１】（実施例６）図１５における第二の水素バ
リア膜２１１としてTiNを形成し、試料を作製した（試
料８）。この試料は、実施例２における試料３と構造
上、第二の水素バリア膜をイリジウム酸化膜からTiNに
変更した点のみ異なる。強誘電体キャパシタの特性をし
らべたところ、図３０に示されるようなヒステリシスル
ープが得られた。図２５と比較して明らかなように、試
料３と同等の強誘電特性を示していることがわかる。第
二の水素バリア膜としてTiNを利用することは、プロセ
スに起因した水素による還元劣化から強誘電体キャパシ
タを保護する上で、きわめて有効であることが確認され
た。
リア膜２１１としてTiNを形成し、試料を作製した（試
料８）。この試料は、実施例２における試料３と構造
上、第二の水素バリア膜をイリジウム酸化膜からTiNに
変更した点のみ異なる。強誘電体キャパシタの特性をし
らべたところ、図３０に示されるようなヒステリシスル
ープが得られた。図２５と比較して明らかなように、試
料３と同等の強誘電特性を示していることがわかる。第
二の水素バリア膜としてTiNを利用することは、プロセ
スに起因した水素による還元劣化から強誘電体キャパシ
タを保護する上で、きわめて有効であることが確認され
た。
【００３２】
【発明の効果】以上に述べたように本発明の強誘電体薄
膜メモリの構造においては、導電性薄膜であっても、優
れた水素バリア性能を示す材料であれば、強誘電体キャ
パシタの周囲に隙間無く配置することが可能である。こ
のためプロセスに起因して発生する水素から強誘電体の
還元劣化を防止することができる。
膜メモリの構造においては、導電性薄膜であっても、優
れた水素バリア性能を示す材料であれば、強誘電体キャ
パシタの周囲に隙間無く配置することが可能である。こ
のためプロセスに起因して発生する水素から強誘電体の
還元劣化を防止することができる。
【図１】 試料１の作製工程において、下電極のパター
ニング工程が終了した時点での試料構造を示す平面図。
ニング工程が終了した時点での試料構造を示す平面図。
【図２】 試料１の作製工程において、強誘電体薄膜を
形成した時点での試料構造を示す平面図。
形成した時点での試料構造を示す平面図。
【図３】 試料１の作製工程において、上電極の形成を
終了した時点での試料構造を示す平面図。
終了した時点での試料構造を示す平面図。
【図４】 試料１の作製工程において、第一の水素バリ
ア膜を形成した時点での試料構造を示す平面図。
ア膜を形成した時点での試料構造を示す平面図。
【図５】 試料１の作製工程において、第二の水素バリ
ア膜を形成した時点での試料構造を示す平面図。
ア膜を形成した時点での試料構造を示す平面図。
【図６】 試料１の作製工程において、層間絶縁膜を形
成した時点での試料構造を示す平面図。
成した時点での試料構造を示す平面図。
【図７】 試料１の作製工程において、コンタクトホー
ルを形成した時点での試料構造を示す平面図。
ルを形成した時点での試料構造を示す平面図。
【図８】 試料１の作製工程において、配線層を形成し
た時点での試料構造を示す平面図。
た時点での試料構造を示す平面図。
【図９】 図８における線A-Bに沿った試料１の断面を
示す図。
示す図。
【図１０】 試料３の作製工程において、スタート基板
の断面を示す図。
の断面を示す図。
【図１１】 試料３の作製工程において、上電極を成膜
した時点での試料構造を示す断面図。
した時点での試料構造を示す断面図。
【図１２】 試料３の作製工程において、強誘電体薄膜
キャパシタを形成した時点での試料構造を示す断面図。
キャパシタを形成した時点での試料構造を示す断面図。
【図１３】 試料３の作製工程において、第一の水素バ
リア膜を成膜した時点での試料構造を示す断面図。
リア膜を成膜した時点での試料構造を示す断面図。
【図１４】 試料３の作製工程において、第二の水素バ
リア膜を成膜した時点での試料構造を示す断面図。
リア膜を成膜した時点での試料構造を示す断面図。
【図１５】 試料３の作製工程において、第二の水素バ
リア膜をパターニングした時点での試料構造を示す断面
図。
リア膜をパターニングした時点での試料構造を示す断面
図。
【図１６】 試料３の作製工程において、層間絶縁膜を
成膜した時点での試料構造を示す断面図。
成膜した時点での試料構造を示す断面図。
【図１７】 試料３の作製工程において、コンタクトホ
ールを形成した時点での試料構造を示す断面図。
ールを形成した時点での試料構造を示す断面図。
【図１８】 試料３の作製工程において、配線材料を成
膜した時点での試料構造を示す断面図。
膜した時点での試料構造を示す断面図。
【図１９】 試料３の作製工程において、配線層を形成
した時点での試料構造を示す断面図。
した時点での試料構造を示す断面図。
【図２０】 試料３の作製工程において、パッシベーシ
ョン膜を成膜した時点での試料構造を示す断面図。
ョン膜を成膜した時点での試料構造を示す断面図。
【図２１】 試料３の強誘電体薄膜キャパシタで測定さ
れた初期のヒステリシスループ。
れた初期のヒステリシスループ。
【図２２】 試料３の強誘電体薄膜キャパシタで測定さ
れたパッシベーション形成後のヒステリシスループ。
れたパッシベーション形成後のヒステリシスループ。
【図２３】 試料４の強誘電体薄膜キャパシタで測定さ
れたパッシベーション形成後のヒステリシスループ。
れたパッシベーション形成後のヒステリシスループ。
【図２４】 試料１の強誘電体薄膜キャパシタで測定さ
れた初期のヒステリシスループ。
れた初期のヒステリシスループ。
【図２５】 試料１の強誘電体薄膜キャパシタで測定さ
れたパッシベーション形成後のヒステリシスループ。
れたパッシベーション形成後のヒステリシスループ。
【図２６】 試料２の強誘電体薄膜キャパシタで測定さ
れたパッシベーション形成後のヒステリシスループ。
れたパッシベーション形成後のヒステリシスループ。
【図２７】 試料５の強誘電体薄膜キャパシタで測定さ
れた配線層形成後のヒステリシスループ。
れた配線層形成後のヒステリシスループ。
【図２８】 試料６の強誘電体薄膜キャパシタで測定さ
れた配線層形成後のヒステリシスループ。
れた配線層形成後のヒステリシスループ。
【図２９】 試料７の強誘電体薄膜キャパシタで測定さ
れたパッシベーション形成後のヒステリシスループ。
れたパッシベーション形成後のヒステリシスループ。
【図３０】 試料８の強誘電体薄膜キャパシタで測定さ
れたパッシベーション形成後のヒステリシスループ。
れたパッシベーション形成後のヒステリシスループ。
１０１．基板
１０２．駆動回路
１０３．下電極
１０４．SBT薄膜
１０５．上電極
１０６．第一の水素バリア膜
１０７．第二の水素バリア膜であり、実施例１において
はイリジウム酸化膜。実施例３においてはTi。実施例４
においてはTiN。 １０８．層間絶縁膜 １０９．コンタクトホール １１０．配線層 ２０１．基板 ２０２．スイッチングトランジスタ ２０３．素子分離領域 ２０４．層間絶縁膜 ２０５．ポリシリコンプラグ ２０６．バリアメタル層 ２０７．下電極 ２０８．SBT薄膜 ２０９．上電極 ２１０．第一の水素バリア膜 ２１１．第二の水素バリア膜 ２１２．層間絶縁膜 ２１３．配線層 ２１４．パッシベーション膜
はイリジウム酸化膜。実施例３においてはTi。実施例４
においてはTiN。 １０８．層間絶縁膜 １０９．コンタクトホール １１０．配線層 ２０１．基板 ２０２．スイッチングトランジスタ ２０３．素子分離領域 ２０４．層間絶縁膜 ２０５．ポリシリコンプラグ ２０６．バリアメタル層 ２０７．下電極 ２０８．SBT薄膜 ２０９．上電極 ２１０．第一の水素バリア膜 ２１１．第二の水素バリア膜 ２１２．層間絶縁膜 ２１３．配線層 ２１４．パッシベーション膜
Claims (7)
- 【請求項１】 半導体基板上に下部電極、酸化物強誘電
体薄膜および上部電極を順次積層して構成される強誘電
体薄膜キャパシタと、このキャパシタ表面に被覆された
保護膜層と、この保護膜層の前記上部電極上に設けられ
た開口部と、前記保護膜層上および前記開口部に形成さ
れた配線層とを具備する強誘電体薄膜メモリにおいて、
前記保護膜層が第一の水素バリア膜とこの上に形成され
た第二の水素バリア膜および絶縁膜より構成されること
を特徴とする強誘電体薄膜メモリ。 - 【請求項２】 前記第一の水素バリア膜に設けられた開
口部の面積S1よりも前記第二の水素バリア膜に設けられ
た開口部の面積S2が大きく、前記配線層は前記第二の水
素バリア膜に接しないことを特徴とする強誘電体薄膜メ
モリ。 - 【請求項３】 前記第二の水素バリア膜に設けられた開
口部の面積S2が前記強誘電体薄膜キャパシタの上部電極
の面積より小さいことを特徴とする請求項２記載の強誘
電体薄膜メモリ。 - 【請求項４】 前記第一の水素バリア膜が、アルミニウ
ム、マグネシウムあるいはチタンのいずれかを含む酸化
物であることを特徴とする請求項１から請求項３に記載
の強誘電体薄膜メモリ。 - 【請求項５】 前記第二の水素バリア膜がイリジウムの
酸化物であることを特徴とする請求項１から請求項４に
記載の強誘電体薄膜メモリ。 - 【請求項６】 前記第二の水素バリア膜がチタンである
ことを特徴とする請求項1から請求項４に記載の強誘電
体薄膜メモリ。 - 【請求項７】 前記第二の水素バリア膜がチタンの窒化
物であることを特徴とする請求項１から請求項４に記載
の強誘電体薄膜メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002087131A JP2003282827A (ja) | 2002-03-26 | 2002-03-26 | 強誘電体薄膜メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002087131A JP2003282827A (ja) | 2002-03-26 | 2002-03-26 | 強誘電体薄膜メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003282827A true JP2003282827A (ja) | 2003-10-03 |
Family
ID=29233477
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002087131A Withdrawn JP2003282827A (ja) | 2002-03-26 | 2002-03-26 | 強誘電体薄膜メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003282827A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006073830A (ja) * | 2004-09-02 | 2006-03-16 | Seiko Epson Corp | 強誘電体メモリおよびその製造方法 |
| US7405366B2 (en) | 2005-09-30 | 2008-07-29 | Fujitsu Limited | Interposer and electronic device fabrication method |
| US7439199B2 (en) | 2004-07-15 | 2008-10-21 | Fujitsu Limited | Capacitive element, method of manufacture of the same, and semiconductor device |
| KR101823730B1 (ko) * | 2015-07-14 | 2018-01-31 | 한국과학기술원 | 수용성 기판을 이용하는 폐기 가능한 메모리 및 그 제작 방법 |
-
2002
- 2002-03-26 JP JP2002087131A patent/JP2003282827A/ja not_active Withdrawn
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7439199B2 (en) | 2004-07-15 | 2008-10-21 | Fujitsu Limited | Capacitive element, method of manufacture of the same, and semiconductor device |
| US8264063B2 (en) | 2004-07-15 | 2012-09-11 | Fujitsu Limited | Capacitive element, method of manufacture of the same, and semiconductor device |
| JP2006073830A (ja) * | 2004-09-02 | 2006-03-16 | Seiko Epson Corp | 強誘電体メモリおよびその製造方法 |
| US7405366B2 (en) | 2005-09-30 | 2008-07-29 | Fujitsu Limited | Interposer and electronic device fabrication method |
| US7937830B2 (en) | 2005-09-30 | 2011-05-10 | Fujitsu Limited | Interposer and electronic device fabrication method |
| KR101823730B1 (ko) * | 2015-07-14 | 2018-01-31 | 한국과학기술원 | 수용성 기판을 이용하는 폐기 가능한 메모리 및 그 제작 방법 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050120 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070621 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070626 |
|
| A761 | Written withdrawal of application |
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