KR100389033B1 - 강유전체 메모리소자 및 그 제조방법 - Google Patents

강유전체 메모리소자 및 그 제조방법 Download PDF

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Abstract

강유전체 메모리소자 및 그 제조방법을 제공한다. 반도체기판 상에 하부전극, 강유전체막 패턴 및 제1 상부전극이 차례로 적층된다. 제1 상부전극, 강유전체막 패턴 및 하부전극의 측벽들은 제2 상부전극에 의해 덮여진다. 제2 상부전극 및 하부전극 사이에는 절연막 스페이서가 개재된다. 따라서, 제2 상부전극은 제1 상부전극과 전기적으로 접속되는 반면에, 하부전극과는 절연막 스페이서에 의해 전기적으로 절연된다. 적어도 제1 상부전극 및 제2 상부전극은 수소차단막으로 형성한다. 따라서, 외부로부터 강유전체막 패턴 내부로 수소이온이 침투하는 것을 억제시킬 수 있다.

Description

강유전체 메모리소자 및 그 제조방법{Ferroelectric memory device and fabrication method thereof}
본 발명은 반도체소자 및 그 제조방법에 관한 것으로, 특히 강유전체 커패시터를 갖는 반도체 메모리소자 및 그 제조방법에 관한 것이다.
반도체 기억소자들 중에 강유전체 메모리소자는 전원이 공급되지 않을지라도 전 상태의 데이타(previous data)를 간직하는 비휘발성 특성을 갖는다. 이에 더하여, 강유전체 메모리소자는 디램 및 에스램과 같이 낮은 전원전압에서 동작하는 특성을 갖는다. 따라서, 강유전체 메모리소자는 스마트 카드(smart card) 등에 널리 사용될 수 있는 유력한 후보로 각광을 받고 있다.
도 1은 종래의 강유전체 메모리소자의 일 부분을 보여주는 단면도이다.
도 1을 참조하면, 반도체기판(1) 상에 하부 층간절연막(3)이 적층된다. 상기 반도체기판(1)의 소정영역은 상기 하부 층간절연막(3)의 소정영역을 관통하는 콘택 플러그(5)와 접촉한다. 상기 하부 층간절연막(3) 상에 상기 콘택 플러그(5)의 상부면과 접촉하는 하부전극(7)이 위치한다. 상기 하부전극(7) 상에 강유전체막 패턴(9) 및 상부전극(11)이 차례로 적층된다. 상기 강유전체막 패턴(9)으로는 PZT(PbZrTiO3)막 또는 BST(BaSrTiO3)막 등이 널리 채택되고 있다. 상기 하부전극(7), 강유전체막 패턴(9) 및 상부전극(11)으로 이루어진 강유전체 커패시터(ferroelectric capacitor) 및 상기 하부 층간절연막(3) 상에 상부 층간절연막(13)이 적층된다. 여기서, 상기 하부 층간절연막(3) 및 상부 층간절연막(13)은 일반적으로 실리콘 산화막으로 형성된다.
상술한 바와 같이 종래기술에 따르면, 강유전체 커패시터의 유전체막으로 사용되는 강유전체막 패턴의 측벽은 실리콘 산화막과 같은 층간절연막과 직접 접촉된다. 따라서, 플라즈마 공정과 같은 후속공정을 실시할 때, 강유전체 커패시터의 특성이 열화된다. 이는, 플라즈마 공정을 실시하는 동안 수소 이온이 발생되고, 상기 수소 이온이 층간절연막을 관통하여 강유전체막 패턴에 침투되기 때문이다. 즉, 수소 이온이 강유전체막 패턴 내부로 침투되면, 환원반응(reduction reaction)이 일어난다. 다시 말해서, 수소 이온이 강유전체막 패턴 내의 산소원자와 반응하여 산소 공공(oxygen vacancy)을 발생시킨다. 이에 따라, 강유전체막의 결정이 파괴되어 강유전체막의 분극특성이 저하된다. 이에 더하여, 수소 이온이 강유전체막 패턴 및상부전극 사이의 계면 또는 강유전체막 패턴 및 하부전극 사이의 계면에 포획되면, 에너지 장벽(energy barrier)이 낮아져 강유전체 커패시터의 누설전류 특성을 저하시킨다.
본 발명이 이루고자 하는 기술적 과제는 강유전체 커패시터의 열화를 방지할 수 있는 강유전체 메모리소자를 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 후속공정에서 발생하는 수소이온에 기인하는 강유전체 커패시터의 열화를 방지할 수 있는 강유전체 메모리소자의 제조방법을 제공하는 데 있다.
도 1은 종래의 강유전체 커패시터를 보여주는 단면도이다.
도 2는 본 발명에 따른 강유전체 메모리소자의 단면도이다.
도 3 내지 도 7은 본 발명에 따른 강유전체 메모리소자의 제조방법을 설명하기 위한 단면도들이다.
상기 기술적 과제를 달성하기 위하여 본 발명은 강유전체 커패시터를 갖는 강유전체 메모리소자를 제공한다. 이 강유전체 메모리소자는 반도체기판 상에 차례로 적층된 하부전극, 강유전체막 패턴 및 제1 상부전극과, 상기 하부전극의 측벽을 덮는 절연막 스페이서와, 상기 절연막 스페이서의 측벽 및 상기 제1 상부전극의 측벽을 덮는 제2 상부전극을 포함한다. 상기 제2 상부전극은 상기 절연성 스페이서에 의해 상기 하부전극과 전기적으로 절연되고, 상기 제1 상부전극과 전기적으로 접속된다.
바람직하게는, 상기 제1 상부전극 및 제2 상부전극은 수소차단막으로 이루어진다. 상기 수소차단막은 이리디움막(Ir), 이리디움 산화막(IrO2) 또는 이들의 조합막이다.
상기 다른 기술적 과제를 달성하기 위하여 본 발명은 강유전체 메모리소자의 제조방법을 제공한다. 이 방법은 반도체기판 상에 차례로 적층된 하부전극, 강유전체막 패턴, 및 제1 상부전극을 형성한다. 상기 하부전극의 측벽을 덮는 절연막 스페이서를 형성한다. 상기 절연막 스페이서의 측벽 및 상기 제1 상부전극의 측벽을 덮는 제2 상부전극을 형성한다. 상기 제2 상부전극은 상기 절연막 스페이서에 의해 상기 하부전극과 전기적으로 절연되고, 상기 제1 상부전극과 전기적으로 접속된다.
상기 제1 상부전극은 수소차단막으로 형성하는 것이 바람직하다. 상기 수소차단막은 이리디움막, 이리디움 산화막 또는 이들의 조합막으로 형성하는 것이 바람직하다.
상기 절연막 스페이서는 상기 하부전극, 강유전체막 패턴 및 제1 상부전극을 포함하는 반도체기판 전면에 절연막을 형성하고, 상기 절연막을 이방성 식각하여 형성한다. 이때, 상기 이방성 식각은 적어도 상기 제1 상부전극의 상부면 및 측벽이 노출되도록 형성한다.
이에 더하여, 상기 제2 상부전극은 상기 절연막 스페이서를 포함하는 반도체기판 전면에 수소차단막을 형성하고, 상기 수소차단막을 이방성 식각하여 형성한다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 2는 본 발명에 따른 강유전체 메모리소자를 설명하기 위한 단면도이다.
도 2를 참조하면, 반도체기판(51) 상에 하부 층간절연막(61)이 위치한다. 상기 반도체기판(51)의 소정영역은 상기 하부 층간절연막(61)의 소정영역을 관통하는 콘택플러그(63)와 접촉한다. 상기 하부 층간절연막(61) 상에 하부전극(65a)이 배치된다. 상기 하부전극(65a)은 이리디움막, 이리디움 산화막 또는 이들의 조합막과 같은 수소차단막(hydrogen barrier layer)인 것이 바람직하다. 상기 하부전극(65a)은 상기 콘택플러그(63)를 통하여 상기 반도체기판(51)의 소정영역과 전기적으로 접속된다. 상기 하부전극(65a) 상에 강유전체막 패턴(67a) 및 제1 상부전극(69a)이 차례로 적층된다.
상기 하부전극(65a)의 측벽은 절연막 스페이서(75)에 의해 덮여진다. 상기 절연막 스페이서(75)는 상기 하부전극(65a)의 측벽 뿐만 아니라 상기 강유전체막 패턴(67a)의 측벽을 덮는 것이 바람직하다. 상기 절연막 스페이서(75)의 측벽 및 상기 제1 상부전극(69a)의 측벽은 스페이서 형태(spacer shape)를 갖는 제2 상부전극(77a)에 의해 덮여진다. 이에 따라, 상기 제2 상부전극(77a)은 상기 절연막 스페이서(75)에 의해 상기 하부전극(65a)과 전기적으로 절연되고, 상기 제1 상부전극(69a)과 전기적으로 접속된다. 결과적으로, 상기 제1 및 제2 상부전극(69a, 77a)으로 구성되는 상부전극(78)은 상기 강유전체막 패턴(67a)의 상부면 및 측벽을 둘러싼다.
상기 제1 및 제2 상부전극(69a, 77a)은 수소차단막, 즉 이리디움막, 이리디움 산화막 또는 이들의 조합막으로 형성된다. 따라서, 상기 강유전체막 패턴(67a)의 적어도 측벽 및 상부면은 수소차단막에 의해 둘러싸여진다. 이에 따라, 수소이온이 외부로부터 상기 강유전체막 패턴(67a) 내부로 침투되는 것을 방지할 수 있다. 결과적으로, 수소 이온에 기인하여 상기 강유전체막 패턴(67a)의 특성이 저하되는 것을 방지할 수 있다. 상기 제1 및 제2 상부전극(69a, 77a)은 상부전극(78)을 구성하고, 상기 상부전극(78), 강유전체막 패턴(67a) 및 하부전극(65a)은 강유전체 커패시터(80)를 구성한다. 상기 강유전체 커패시터(80) 및 상기 하부 층간절연막(61)은 상부 층간절연막(82)에 의해 덮여진다.
도 3 내지 도 7은 본 발명에 따른 강유전체 메모리소자의 제조방법을 설명하기 위한 단면도들이다. 각 도면은 강유전체 메모리소자의 셀 어레이 영역의 일 부분을 나타낸다.
도 3을 참조하면, 반도체기판(51) 상에 게이트 절연막(53) 및 도전막을 차례로 형성한다. 상기 도전막을 패터닝하여 게이트 전극(55)을 형성한다. 상기 게이트 전극(55)을 이온주입 마스크로 사용하여 상기 반도체기판(51)에 불순물 이온을1×1012내지 1×1014ion atoms/㎠의 낮은 도우즈로 주입하여 상기 게이트 전극(55)의 양 옆에 각각 소오스 영역(57s) 및 드레인 영역(57d)을 형성한다. 상기 소오스/드레인 영역(57s, 57d)을 형성한 후에, 상기 게이트 전극(55)의 측벽에 게이트 스페이서(59)를 형성한다. 상기 게이트 스페이서(59)는 주변회로 영역(도시하지 않음)에만 형성될 수도 있다. 상기 소오스/드레인 영역(57s, 57d) 및 게이트 스페이서(59)가 형성된 결과물 전면에 하부 층간절연막(61)을 형성한다. 상기 하부 층간절연막(61)은 실리콘 산화막으로 형성한다.
도 4를 참조하면, 상기 하부 층간절연막(61)을 패터닝하여 상기 소오스 영역(57s)를 노출시키는 콘택홀을 형성한다. 상기 콘택홀 내에 통상의 방법을 사용하여 콘택 플러그(63)를 형성한다. 상기 콘택 플러그(63)는 텅스텐막과 같은 금속막으로 형성하는 것이 바람직하다. 상기 콘택 플러그(63) 및 상기 하부 층간절연막(61) 상에 하부전극막(lower electrode layer; 65), 강유전체막(ferroelectric layer; 67), 제1 상부전극막(a first upper electrode layer; 69) 및 하드마스크막(hard mask layer; 71)을 차례로 형성한다.
상기 하부전극막(65)은 수소차단막(hydrogen barrier layer)으로 형성하는 것이 바람직하다. 상기 수소차단막은 이리디움막(Ir), 이리디움 산화막(IrO2), 또는 이들의 조합막으로 형성하는 것이 바람직하다. 또한, 상기 하부전극막(65)은 백금막과 같은 내산화성 금속막(oxidation resistant metal layer)으로 형성할 수도 있다. 상기 강유전체막(67)은 당업계에서 널리 알려진 BST(BaSrTiO3)막 또는PZT(PbZrTiO3)막으로 형성한다. 이에 더하여, 상기 제1 상부전극막(69)은 수소차단막으로 형성하고, 상기 하드마스크막(71)은 상기 하부전극막(65), 강유전체막(67) 및 제1 상부전극막(69)에 대하여 식각선택비를 갖는 물질막, 예컨대 실리콘 산화막, 타이타늄 질화막 또는 타이타늄 산화막으로 형성한다. 계속해서, 상기 하드마스크막(71)의 소정영역 상에 포토레지스트 패턴(73)을 형성한다.
도 5를 참조하면, 상기 포토레지스트 패턴(73)을 식각 마스크로 사용하여 상기 하드마스크막(71)을 식각하여 상기 제1 상부전극막(69)의 소정영역을 덮는 하드마스크 패턴(71a)를 형성한다. 이어서, 상기 포토레지스트 패턴(73)을 제거하여 상기 하드마스크 패턴(71a)을 노출시킨다. 상기 하드마스크 패턴(71a)을 식각 마스크로 사용하여 상기 제1 상부전극막(69), 강유전체막(67) 및 하부전극막(65)을 연속적으로 식각하여 상기 콘택 플러그(63)를 덮는 하부전극(65a) 및 상기 하부전극(65a) 상에 차례로 적층된 강유전체막 패턴(67a) 및 제1 상부전극(69a)을 형성한다.
도 6을 참조하면, 상기 하드마스크 패턴(71a)을 제거한 후에, 상기 하부전극(65a), 강유전체막 패턴(67a), 및 제1 상부전극(69a)을 포함하는 반도체기판 전면에 절연막을 형성한다. 상기 하드마스크 패턴(71a)을 제거하는 공정은 생략할 수도 있다. 상기 절연막은 실리콘 산화막(SiO), 실리콘 질화막(SiN), 타이타늄 산화막(TiO2), 알루미늄 산화막(alumina; Al2O3), 강유전체막 또는 이들의 조합막(combination layer)으로 형성한다.
상기 절연막을 이방성 식각하여 상기 하부전극(65a)의 측벽을 덮는 절연막 스페이서(75)를 형성한다. 이때, 상기 제1 상부전극(69a)의 측벽은 노출되어야 한다. 바람직하게는, 상기 절연막 스페이서(75)는 상기 하부전극(65a)의 측벽 및 상기 강유전체막 패턴(67a)의 측벽을 덮는다. 상기 절연막 스페이서(75)를 포함하는 반도체기판 전면에 제2 상부전극막(77)을 콘포말하게(conformally) 형성한다. 상기 제2 상부전극막(77)은 수소차단막, 즉 이리디움막, 이리디움 산화막 또는 이들의 조합막으로 형성한다.
도 7을 참조하면, 상기 제2 상부전극막(77)을 이방성 식각하여 상기 제1 상부전극(69a)의 측벽 및 절연막 스페이서(75)의 측벽을 덮는 도전성 스페이서, 즉 제2 상부전극(77a)을 형성한다. 이에 따라, 상기 제2 상부전극(77a)는 스페이서 형태를 갖고, 상기 제1 상부전극(69a)와 전기적으로 접속된다. 이에 반하여, 상기 제2 상부전극(77a)는 상기 절연막 스페이서(75)에 의해 상기 하부전극(65a)과 전기적으로 절연된다. 이에 따라, 상기 강유전체막 패턴(67a)의 상부면 및 측벽은 상기 제1 및 제2 상부전극(69a, 77a)으로 이루어진 상부전극(78)에 의해 둘러싸여진다. 결과적으로, 플라즈마 공정과 같은 후속공정을 실시하는 동안 수소이온이 발생할지라도, 상기 수소이온이 상기 강유전체막 패턴(67a) 내부로 침투하는 것을 방지할 수 있다. 이에 더하여, 상기 하부전극(75a)을 산소차단막으로 형성하는 경우에, 상기 강유전체막 패턴(67a) 내부로 수소이온이 침투하는 현상을 현저하게 방지할 수 있다.
계속해서, 상기 강유전체 커패시터(80)가 형성된 결과물 전면에 상부 층간절연막(82)을 형성한다. 이어서, 도시하지는 않았지만, 상기 상부 층간절연막(82)을 패터닝하여 상기 상부전극(78)을 노출시키는 플레이트 라인 콘택홀을 형성한다. 이때, 도 7에 도시된 바와 같이 상부전극(78)의 폭(W)은 제1 상부전극(69a)의 폭보다 넓다. 따라서, 상기 플레이트 라인 콘택홀을 형성하기 위한 사진공정을 실시하는 동안 정렬 여유도(alignment margin)를 증가시킬 수 있다.
상술한 바와 같이 본 발명에 따르면, 강유전체막 패턴의 상부면 및 측벽이 수소차단막으로 형성된 상부전극에 의해 둘러싸여진다. 따라서, 수소이온이 강유전체막 패턴 내부로 침투하는 것을 방지할 수 있다. 결과적으로, 강유전체 커패시터의 특성이 저하되는 것을 억제시킬 수 있으므로 고성능 강유전체 메모리소자(high performance ferroelectric memory device)를 구현하는 것이 가능하다.

Claims (20)

  1. 반도체 기판 상에 형성된 하부 층간절연막;
    상기 하부 층간절연막의 소정영역 상에 차례로 적층된 하부전극, 강유전체막 패턴(ferroelectric layer pattern) 및 제1 상부전극;
    적어도 상기 하부전극의 측벽을 덮는 절연막 스페이서; 및
    상기 절연막 스페이서의 측벽 및 상기 제1 상부전극의 측벽 상에 스페이서 형태(spacer shape)를 갖는 제2 상부전극을 포함하되, 상기 제2 상부전극은 상기 절연막 스페이서에 의해 상기 하부전극과 전기적으로 절연되고 상기 제1 상부전극과 전기적으로 접속된 것을 특징으로 하는 강유전체 메모리소자.
  2. 제 1 항에 있어서,
    상기 하부 층간절연막을 관통하는 콘택 플러그를 더 포함하되, 상기 하부전극은 상기 콘택 플러그를 통하여 상기 반도체기판의 소정영역과 전기적으로 접속된 것을 특징으로 하는 강유전체 메모리소자.
  3. 제 1 항에 있어서,
    상기 절연막 스페이서는 실리콘 산화막(SiO), 실리콘 질화막(SiN), 타이타늄 산화막(TiO2), 알루미늄 산화막(Al2O3), 강유전체막 또는 이들의조합막(combination layer)인 것을 특징으로 하는 강유전체 메모리소자.
  4. 제 1 항에 있어서,
    상기 강유전체막 패턴은 BST(BaSrTiO3)막 또는 PZT(PbZrTiO3)막인 것을 특징으로 하는 강유전체 메모리소자.
  5. 제 1 항에 있어서,
    상기 제1 상부전극 및 상기 제2 상부전극은 수소차단막(hydrogen barrier layer)인 것을 특징으로 하는 강유전체 메모리소자.
  6. 제 5 항에 있어서,
    상기 수소차단막은 이리디움막(Ir), 이리디움 산화막(IrO2) 또는 이들의 조합막인 것을 특징으로 하는 강유전체 메모리소자.
  7. 반도체기판 상에 하부 층간절연막을 형성하는 단계;
    상기 하부 층간절연막의 소정영역 상에 차례로 적층된 하부전극, 강유전체막 패턴 및 제1 상부전극을 형성하는 단계;
    적어도 상기 하부전극의 측벽을 덮는 절연막 스페이서를 형성하는 단계; 및
    상기 절연막 스페이서의 측벽 및 상기 제1 상부전극의 측벽 상에 스페이서형태를 갖는 제2 상부전극을 형성하는 단계를 포함하되, 상기 제2 상부전극은 상기 절연막 스페이서에 의해 상기 하부전극과 전기적으로 절연되고 상기 제1 상부전극과 전기적으로 접속된 것을 특징으로 하는 강유전체 메모리소자의 제조방법.
  8. 제 7 항에 있어서,
    상기 하부 층간절연막을 형성하는 단계 후에
    상기 하부 층간절연막을 패터닝하여 상기 반도체기판의 소정영역을 노출시키는 콘택홀을 형성하는 단계; 및
    상기 콘택홀 내에 콘택 플러그를 형성하는 단계를 더 포함하되, 상기 하부전극은 상기 콘택 플러그와 접촉하는 것을 특징으로 하는 강유전체 메모리소자의 제조방법.
  9. 제 8 항에 있어서,
    상기 콘택 플러그는 금속막으로 형성하는 것을 특징으로 하는 강유전체 메모리소자의 제조방법.
  10. 제 9 항에 있어서,
    상기 금속막은 텅스텐막으로 형성하는 것을 특징으로 하는 강유전체 메모리소자의 제조방법.
  11. 제 7 항에 있어서,
    상기 하부전극, 상기 강유전체막 패턴 및 상기 제1 상부전극을 형성하는 단계는
    상기 하부 층간절연막의 전면 상에 하부전극막, 강유전체막, 제1 상부전극막 및 하드마스크막을 차례로 형성하는 단계;
    상기 하드마스크막을 패터닝하여 상기 제1 상부전극막의 소정영역을 덮는 하드마스크 패턴을 형성하는 단계; 및
    상기 하드마스크 패턴을 식각 마스크로 사용하여 상기 제1 상부전극막, 상기 강유전체막 및 상기 하부전극막을 연속적으로 패터닝하는 단계를 포함하는 것을 특징으로 하는 강유전체 메모리소자의 제조방법.
  12. 제 11 항에 있어서,
    상기 하부전극막은 이리디움막(Ir), 이리디움 산화막(IrO2), 백금막(Pt) 또는 이들의 조합막으로 형성하는 것을 특징으로 하는 강유전체 메모리소자의 제조방법.
  13. 제 11 항에 있어서,
    상기 강유전체막은 BST(BaSrTiO3)막 또는 PZT(PbZrTiO3)막으로 형성하는 것을 특징으로 하는 강유전체 메모리소자의 제조방법.
  14. 제 11 항에 있어서,
    상기 제1 상부전극막은 수소차단막으로 형성하는 것을 특징으로 하는 강유전체 메모리소자의 제조방법.
  15. 제 14 항에 있어서,
    상기 수소차단막은 이리디움막(Ir), 이리디움 산화막(IrO2) 또는 이들의 조합막으로 형성하는 것을 특징으로 하는 강유전체 메모리소자의 제조방법.
  16. 제 7 항에 있어서,
    상기 절연막 스페이서를 형성하는 단계는
    상기 하부전극, 상기 강유전체막 패턴 및 상기 제1 상부전극을 포함하는 반도체기판 전면에 절연막을 형성하는 단계; 및
    상기 절연막을 이방성 식각하여 상기 제1 상부전극의 측벽을 노출시키는 단계를 포함하는 것을 특징으로 하는 강유전체 메모리소자의 제조방법.
  17. 제 16 항에 있어서,
    상기 절연막은 실리콘 산화막(SiO), 실리콘 질화막(SiN), 타이타늄 산화막(TiO2), 알루미늄 산화막(Al2O3), 강유전체막 또는 이들의조합막(combination layer)으로 형성하는 것을 특징으로 하는 강유전체 메모리소자의 제조방법.
  18. 제 7 항에 있어서,
    상기 제2 상부전극을 형성하는 단계는
    상기 절연막 스페이서를 포함하는 반도체기판 전면에 제2 상부전극막을 형성하는 단계;
    상기 제2 상부전극막을 이방성 식각하여 상기 절연막 스페이서의 측벽 및 상기 제1 상부전극의 측벽을 덮는 도전성 스페이서를 형성하는 것을 특징으로 하는 강유전체 메모리소자의 제조방법.
  19. 제 18 항에 있어서,
    상기 제2 상부전극막은 수소차단막으로 형성하는 것을 특징으로 하는 강유전체 메모리소자의 제조방법.
  20. 제 19 항에 있어서,
    상기 수소차단막은 이리디움막(Ir), 이리디움 산화막(IrO2) 또는 이들의 조합막으로 형성하는 것을 특징으로 하는 강유전체 메모리소자의 제조방법.
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