JPWO2007063573A1 - 半導体装置とその製造方法 - Google Patents

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Abstract

微細化しても、リーク電流が少なく、かつ工程劣化の少ない強誘電体キャパシタを有する半導体装置を得る。半導体装置は、半導体基板と、半導体基板に形成された半導体素子と、半導体素子を覆って、半導体基板上方に形成された絶縁膜と、絶縁膜上方に形成され、水素、水分遮蔽能を有する下部絶縁性水素拡散防止膜と、絶縁性水素拡散防止膜上方に形成された導電性密着膜と、導電性密着膜上方に形成された下部電極と、下部電極上に形成され、平面視上、前記下部電極に内包される強誘電体膜と、強誘電体膜上に形成され、平面視上、強誘電体膜に内包される上部電極とを有する強誘電体キャパシタと、を有し、導電性密着膜は前記強誘電体キャパシタの下部電極の密着性を向上すると共に、強誘電体キャパシタのリーク電流を低減する機能を有する。

Description

本発明は、半導体装置とその製造方法に関し、特に強誘電体キャパシタを有する半導体装置とその製造方法に関する。
近年、デジタル技術の進展に伴い、大容量のデータを高速に処理又は保存する傾向が高まり、電子機器に使用される半導体装置の高集積化、高性能化が要求されている。そこで、半導体記憶装置の高集積化を実現するため、記憶素子を形成するキャパシタのキャパシタ誘電体膜として、従来の酸化シリコン膜や窒化シリコン膜に代えて、高誘電率材料膜や強誘電体材料膜を用いる技術が広く研究開発されている。
特に、低電圧で且つ高速で書き込み、読み出しできる不揮発性メモリとして、キャパシタ誘電体膜として自発分極特性を有する強誘電体膜を用いる強誘電体メモリ（ferro-electric random access memory,ＦｅＲＡＭ)が盛んに研究開発されている。
強誘電体メモリ（ＦｅＲＡＭ）は、電源を断っても記憶された情報が消失しない不揮発性メモリであり、高集積度、高速駆動、高耐久性、および低消費電力の実現が期待できる。
ＦｅＲＡＭは、強誘電体のヒステリシス特性を利用して情報を記憶する。強誘電体膜をキャパシタ誘電体膜として一対の電極間に挟んだ強誘電体キャパシタは、電極間の印加電圧に応じて分極を生じ、印加電圧を取り去っても分極を維持する。印加電圧の極性を反転すると、分極の極性も反転する。この分極を検出すれば、情報を読み出すことができる。強誘電体膜の材料としては、残留分極量が大きな、例えば１０μＣ／ｃｍ２〜３０μＣ／ｃｍ２程度の、ＰＺＴ（Ｐｂ（Ｚｒ１−ｘＴｉｘ）Ｏ３）、ＳＢＴ（ＳｒＢｉ２Ｔａ２Ｏ９）等のペロブスカイト結晶構造を有する酸化物強誘電体が主として用いられている。特性の優れた酸化物強誘電体膜を形成するためには酸化性雰囲気中での成膜、ないしは熱処理が必要であり、下部電極（必要に応じて上部電極も）は酸化しにくい貴金属や、酸化しても導電性である貴金属ないし貴金属酸化物で形成するものが多い。
強誘電体キャパシタ作成前にシリコン基板にはＭＯＳトランジスタが形成される。ＭＯＳトランジスタなどの下部構造を形成した後に、強誘電体キャパシタを形成する場合は、強誘電体膜成膜時の酸化性雰囲気が下部構造に悪影響を与えないようにする必要がある。ＭＯＳトランジスタ形成後、酸素遮蔽能を有する酸化窒化シリコン膜等でＭＯＳトランジスタを保護し、その上に層間絶縁膜を形成すること等が行われる。
半導体集積回路装置の層間絶縁膜は酸化シリコンで形成される場合が多い。酸化シリコンは水分との親和性が高い。外部から水分が浸入すると、水分は層間絶縁膜を通って配線、キャパシタ、トランジスタなどに達することができる。キャパシタ、特に強誘電体キャパシタに水分が達すると、誘電体膜、特に強誘電体膜の特性が劣化する。強誘電体膜が浸入した水分に由来する水素によって還元され、酸素欠陥が生じると結晶性が低下してしまう。残留分極量や誘電率が低下するなどの特性劣化が生じる。長期間の使用によっても同様の現象が生じる。水素が侵入すれば、水分より直接的に特性劣化を生じさせる。シリコン膜や酸化シリコン膜を成膜する際、シリコンソースとして使用されるシランは水素化シリコンであり、分解すると多量の水素を発生する。この水素も強誘電体膜劣化の原因となる。
Ｐｔ製の下部電極と上部電極との間にＰＺＴ強誘電体膜を挟んだ標準的な強誘電体キャパシタの場合、水素分圧４０Ｐａ（０．３Ｔｏｒｒ）の雰囲気下で２００℃程度に基板を加熱すると、ＰＺＴ膜の強誘電性はほぼ失われてしまうことが知られている。
また、水素や水分を吸着した状態、又は水分が近傍にある状態で強誘電体キャパシタに熱処理を行うと、強誘電体膜の強誘電性は著しく劣化してしまうことも知られている。
ＦｅＲＡＭの製造工程においては、強誘電体膜を形成した後のプロセスは、可能な限り水分、水素の発生が少なく、かつ低温のプロセスが選択される。例えば、酸化シリコン膜の成膜には、水素発生量の比較的少ないＴＥＯＳ(テトラエトキシシラン)を原料ガスとした化学気相堆積（ＣＶＤ)などが用いられる。
強誘電体キャパシタを形成するに当たっては、強誘電体膜直下の下部電極形成工程が重要である。従来下部電極として、絶縁膜上にＴｉとＰｔを順に積層した構造が使われていた。Ｔｉ膜は絶縁膜と下部電極の密着性を改善する。Ｔｉ膜がないと、Ｐｔ電極の剥離が生じる可能性が高い。Ｐｔ膜はスパッタリングで成膜されるが、高温で成膜を行うとＴｉ膜との反応が生じ、（１１１）配向せず、ランダム配向した構造が得られてしまう。Ｔｉ膜の代わりにＴｉＯ２膜を用いると、反応が抑制されるのでＰｔ膜を高温成膜することが可能となる。しかし、脱ガスした絶縁膜の上にＴｉＯ２膜を成膜すると、ＴｉＯ２膜の結晶性が悪くなり、その上に成膜するＰｔ膜、強誘電体膜の結晶性を低下させてしまう。
特開２００２−２８９７９３号公報(出願人：富士通）は、Ｐｔ下部電極下の絶縁性密着膜として、ＳｉＯ２膜上にＴｉＯ２膜を積層した積層構造、又はアルミナ膜を用いることを提案する。
特開平７−１４９９３号公報(出願人：三菱電機）は、ＳｒＴｉＯ３等の高誘電率膜を用いたＤＲＡＭ半導体装置を提案している。トランジスタに接続されたＳｉビア導電体を形成した酸化シリコンの層間絶縁膜上に平面状の下部電極を形成し、下部電極を覆って層間絶縁膜上にＳｒＴｉＯ３等の高誘電率膜を形成すると,高誘電率膜が層間絶縁膜から剥離しやすいことが指摘され、層間絶縁膜と高誘電率膜との間に,絶縁性密着膜を形成することが提案されている。絶縁性密着膜はＴｉＯ２，ＺｒＯ２，Ｔａ２Ｏ５，Ｓｉ３Ｎ４，Ａｌ２Ｏ３から形成する。絶縁性密着膜を層間絶縁膜全面上に形成した後、ポリＳｉビア導電体を形成し、その上にシリサイド反応防止用ＴｉＮバリア膜を介して、Ｐｔ下部電極を成膜し、パターニングした後、下部電極を覆って層間絶縁膜上に高誘電率膜を形成し、その上に多数のキャパシタに共通の上部電極層を形成する。
特開２００５−３９２９９号公報（出願人：松下電器産業）は、層間絶縁膜上に形成された下部電極を強誘電体膜が覆い、その上に上部電極が形成された強誘電体キャパシタの上部電極を覆って層間絶縁膜上に張り出す張り出し部分を有する導電性水素バリア膜を形成することを提案する。強誘電体キャパシタを覆う上層層間絶縁膜を形成した後、導電性水素バリア膜の張り出し部分に達するビア孔を形成し、ビア孔内に導電性プラグを形成する。導電性水素バリア膜としては、Ｔｉ膜、Ｔａ膜、ＴｉＯＮ膜、ＴｉＮ膜、ＴａＮ膜、ＴｉＡｌＮ膜、ＴｉＡｌＯＮ膜、又はこれらを含む合金膜を用いることが好ましいと教示されている。
特開２００３−１７４１４６号公報（出願人：富士通）は、２種類の酸化貴金属膜の積層で上部電極を形成することを提案する。強誘電体膜成膜時の酸化性雰囲気が悪影響を与えないように半導体基板に形成したトランジスタは、窒化シリコン膜や酸化窒化シリコン膜等の酸素遮蔽能を有する絶縁性バリア膜で覆われる。還元性雰囲気中での熱処理により強誘電体キャパシタの特性が劣化しないように、強誘電体キャパシタはアルミナなどの水素遮蔽能を有する絶縁性バリア膜で被覆される。
本発明の目的は、微細化に耐える強誘電体キャパシタを有する半導体装置とその製造方法を提供することである。
本発明の他の目的は、微細化しても、リーク電流が少なく、かつスイッチング電荷量の減少が少ない強誘電体キャパシタを有する半導体装置とその製造方法を提供することである。
本発明のさらに他の目的は、微細化しても、リーク電流が少なく、かつ工程劣化の少ない強誘電体キャパシタを有する半導体装置とその製造方法を提供することである。
本発明の１観点によれば、
半導体基板と、
前記半導体基板に形成された半導体素子と、
前記半導体素子を覆って、前記半導体基板上方に形成された絶縁膜と、
前記絶縁膜上方に形成され、水素、水分遮蔽能を有する下部絶縁性水素拡散防止膜と、
前記絶縁性水素拡散防止膜上方に形成された導電性密着膜と、
前記導電性密着膜上方に形成された下部電極と、前記下部電極上に形成され、平面視上、前記下部電極に内包される強誘電体膜と、前記強誘電体膜上に形成され、平面視上、前記強誘電体膜に内包される上部電極とを有する強誘電体キャパシタと、
を有し、前記導電性密着膜は前記強誘電体キャパシタの下部電極の密着性を向上すると共に、前記強誘電体キャパシタのリーク電流を低減する機能を有する半導体装置
が提供される。
強誘電体キャパシタの下部電極下方に、導電性密着膜と絶縁性水素拡散防止膜との積層を配置することで、水素、水分に対する耐性が高く、リーク電流が少なく、且つ工程劣化の少ない強誘電体キャパシタを有する半導体装置が得られる。
／ 実施例１による半導体装置の製造方法を示す半導体基板の断面図である。 本発明者の行なった予備的実験とその測定結果を説明するための断面図、グラフである。 ／ ／ ／ ／ ／ 本発明者の行なった実験とその測定結果を説明するための断面図、グラフである。 実施例1の変形例を示す断面図である。 ／ ／ 変形例によるサンプルの測定結果を示すグラフである。 ／ ／ 実施例２による半導体装置の製造方法を示す半導体基板の断面図である。図中の参照記号の説明：１ 半導体基板（シリコンウエハ）、２ 素子分離領域、３ ゲート絶縁膜、４ ゲート電極、５ シリサイド層、６ サイドウォールスペーサ、Ｓ／Ｄ ソース／ドレイン領域、ＥＸ エクステンション、ＨＤ 高濃度領域、７ 絶縁性酸素バリア膜（酸化窒化シリコン膜）、８、１８、ＩＬ 層間絶縁膜（酸化シリコン膜）、１１、１６，１７ 絶縁性水素拡散防止膜、１２ 導電性密着膜、ＬＥ 下部電極、ＦＤ 強誘電体膜、ＵＥ 上部電極、ＣＨ コンタクト孔、ＢＭ バリアメタル膜、ＭＭ 主導電層、ＰＬ プラグ、２１ 酸化防止膜（酸化窒化シリコン膜）、Ｍ１ 第１メタル配線、ＤＩ、ＩＮＳ 絶縁膜、ＣＬ 密着層、ＡＬＯ 酸化アルミニウム膜、Ｓ サンプル、ＣＡ セルアレイ、Ｃｉ （個別）キャパシタ、ＴＩ チタン膜、ＰＷ ｐ型ウェル、ＮＷ ｎ型ウェル、ＮＭＯＳ ｎチャネルＭＯＳトランジスタ、ＰＭＯＳ ｐチャネルＭＯＳトランジスタ、１４ 導電性酸素バリア膜
近年、ＦｅＲＡＭにおいても、高集積化、低電圧化が要求されている。高集積化のためには強誘電体キャパシタの面積を減少する必要が生じ、低電圧化のためには強誘電体膜を薄膜化して単位電圧印加時の電界強度を高めることが望まれる。強誘電体膜の面積を小さくし、膜厚を減少した時、期待される特性が維持されるかが問題となろう。
本発明の実施例の説明に先立ち、まず、本発明者が行なった実験について説明する。まず、キャパシタセルの縮小に伴いどのような影響が生じるかを観察した予備的実験を図２Ａ−２Ｄを参照して説明する。
図２Ａは、絶縁膜上に、密着層ＣＬとしてのＴｉ膜を介して下部電極ＬＥとしてのＰｔ膜を積層し、その上に強誘電体膜ＦＤとしてのＰＺＴ膜、上部電極ＵＥとしてのＰｔ膜を積層し、５０μｍ×５０μｍのキャパシタに整形したサンプルＳ１を示す。強誘電体膜の厚さは従来通りの２００ｎｍのもの、薄膜化した１５０ｎｍ、１２０ｎｍのものの３種類を作成した。
図２Ｂは、図２ＡのサンプルＳ１を覆って、層間絶縁膜ＩＬを堆積し、接続孔を形成して上部電極ＵＥ，下部電極ＬＥに接続する第１メタル配線Ｍ１を形成したサンプルＳ２を示す。サンプルＳ１と比較して、層間絶縁膜形成、接続孔形成、第1メタル配線形成の工程が追加されている。
図２Ｃは、１つのキャパシタＣｉのサイズを長辺の長さが１．６０μｍ、短辺の長さが１．１５μｍの長方形とし、１４２８個のキャパシタを第１メタル配線で接続したキャパシタセルアレイＣＡのサンプルＳ３の等価回路を示す。キャパシタセルアレイＣＡの総面積は、サンプルＳ１，Ｓ２と同じ２５００μｍ２である。サンプルＳ３は、サンプルＳ２を微小部分に分割したものに相当する。サンプルＳ２と比較して、上部電極エッチングと、強誘電体膜エッチングの工程が追加される。
サンプルＳ１，Ｓ２，Ｓ３の特性を比較することにより、追加工程に起因する影響を観察することができると考えられる。サンプルＳ１，Ｓ２，Ｓ３を同一ウエハ上に形成した。２枚のウエハ内に４０点づつのサンプルを形成し、スイッチング電荷量Ｑｓｗを測定した。
図２Ｄは、測定結果を示すグラフである。横軸に強誘電体膜の厚さを変えた３種類のサンプルを示し、縦軸がスイッチング電荷量Ｑｓｗを単位Ｃ／ｃｍ２で示す。サンプルＳ１の測定値を菱形で、サンプルＳ２の測定値を三角で、サンプルＳ３の測定値を矩形で示す。
従来通りの強誘電体の膜厚が２００ｎｍの場合は、サンプルＳ２，Ｓ３もサンプルＳ１と同等の値を示し、工程劣化は無視できることがわかる。強誘電体の膜圧が１５０ｎｍ、１２０ｎｍと薄膜化された場合は、サンプルＳ２，Ｓ３の測定値がサンプルＳ１の測定値より小さくなって、工程劣化を生じていることを示す。さらに、強誘電体幕の膜厚が薄くなるにつれ、スイッチング電荷量Ｑｓｗ自身が減少しており、膜厚１２０ｎｍの場合はほぼ実用に耐えない値である。これらの結果は、従来技術のまま高集積化、低電圧化を行なうことはほぼできないことを示唆している。
強誘電体キャパシタのＰｔ下部電極を絶縁膜の上に直接形成すると剥離が生じる。絶縁膜とＰｔ下部電極の間に密着膜を形成することが必要とされている。密着膜としては、導電性のＴｉ膜の他、絶縁性のアルミナ（ＡｌＯ）膜や、酸化チタン（ＴｉＯ）膜の提案もある。アルミナ膜は、強誘電体キャパシタを覆い、水素の拡散を防止する水素拡散防止膜としても用いられる。Ｔｉ膜とアルミナ膜とは機能が異なると考えられる。機能の異なる膜を積層すると新たな効果が生じる可能性もある。そこで、Ｐｔ下部電極の下に、Ｔｉ膜を形成したサンプル、アルミナ膜を形成したサンプル、アルミナ膜とＴｉ膜を形成したサンプルを作製した。まず、シリコン基板表面を熱酸化し、厚さ約１００ｎｍの酸化シリコン膜を形成した。熱酸化膜の上に、ＴＥＯＳをソースガスとした化学気相堆積（ＣＶＤ）により厚さ約８００ｎｍの酸化シリコン膜を堆積した。その後、窒素雰囲気中で６５０℃、３０分間のアニール処理を行い、酸化シリコン膜の脱ガスを行った。ここまでは各サンプル共通である。酸化シリコン膜を以下絶縁膜ＩＮＳと表記する。
図３Ａは、絶縁膜ＩＮＳ上に厚さ約２０ｎｍのＴｉ膜ＴＩを堆積し、その上にＰｔ下部電極ＬＥ，ＰＺＴ強誘電体膜ＦＤ，Ｐｔ上部電極ＵＥを形成したサンプルＳ１１の構成を示す。
図３Ｂは、絶縁膜ＩＮＳ上に厚さ約２０ｎｍのアルミナ膜ＡＬＯを堆積し、その上にＰｔ下部電極ＬＥ，ＰＺＴ強誘電体膜ＦＤ，Ｐｔ上部電極ＵＥを形成したサンプルＳ１２の構成を示す。
図３Ｃは、絶縁膜ＩＮＳ上にまず厚さ約２０ｎｍのアルミナ膜ＡＬＯを形成し、その上にそれぞれ厚さ約２０ｎｍ、１０ｎｍのＴｉ膜ＴＩを堆積し、その上にＰｔ下部電極ＬＥ，ＰＺＴ強誘電体膜ＦＤ，Ｐｔ上部電極ＵＥを形成したサンプルＳ１３、Ｓ１４の構成を示す。サンプルを作製する途中でいくつかの測定を行った。
図３Ｄは、Ｐｔ下部電極ＬＥを基板温度３５０℃で、厚さ１８０ｎｍ堆積した後、４軸Ｘ線回折（ＸＲＤ）により測定した、Ｐｔ下部電極ＬＥの（１１１）面配向のロッキング半値幅（ＦＷＨＭ）を示すグラフである。ウエハ中央、上部、下部、左部、右部の５点で測定を行った。横軸は測定点を示し、縦軸は半値幅を単位（度）で示す。半値幅が小さいほど結晶性がよいことを示している。Ｐｔ膜の下に２０ｎｍのＴｉ膜を形成したサンプルＳ１１は、標準サンプルと考えることができる。標準品の半値幅は約３．０度である。Ｐｔ膜の下のＴｉ膜をアルミナ膜に変更したサンプルＳ１２は結晶性が劣化している。Ｔｉ膜の下にさらにアルミナ膜を挿入したサンプルＳ１３は、標準サンプルＳ１１と同程度の半値幅であり、アルミナ膜挿入による結晶化への影響はほとんど見られない。Ｔｉ膜の厚さを１０ｎｍと減少させたサンプルでは、結晶性が若干向上している。
Ｐｔ下部電極ＬＥの上に、それぞれ厚さ１５０ｎｍ、１２０ｎｍのＰＺＴ膜をスパッタリングで形成し、ラピッドサーマルアニール（ＲＴＡ）を行って結晶化させた。
図３Ｅは、厚さ１５０ｎｍのＰＺＴ膜の(１１１)配向を４軸ＸＲＤで測定したロッキング半値幅を示すグラフである。図３Ｄ同様、横軸はウエハ中央、上下、左右５点の測定点を示し、縦軸は半値幅を示す。標準品の半値幅は約３．９度である。Ｔｉ膜をアルミナ膜に変更したサンプルＳ１２，Ｔｉ膜の下にアルミナ膜を挿入したサンプルＳ１３では、(１１１)結晶性への影響はほとんど見られない。Ｔｉ膜の厚さを１０ｎｍに減少し、下にアルミナ膜を挿入したサンプルＳ１４では、ＰＺＴ膜の(１１１)結晶性が向上している。ＰＺＴ膜の結晶性から言えば、Ｐｔ下部電極の下にアルミナ膜上にＴｉ膜を積層した２層構造を挿入し、かつＴｉ膜の厚さを減少したサンプルが最も良い結果を示している。
図３Ｆ、３Ｇは、厚さ１５０ｎｍ及び厚さ１２０ｎｍのＰＺＴ膜の上にＰｔ上部電極ＵＥを形成し、上部電極、強誘電体膜をパターニングして平面形状５０μｍ×５０μｍのキャパシタを作成し、３Ｖ印加時のスイッチング電荷量を測定した結果を示すグラフである。横軸で各サンプルを示し、縦軸でスイッチング電荷量を単位（Ｃ／ｃｍ２）で示す。強誘電体キャパシタを形成した状態の測定値を菱形で示し、さらに層間絶縁膜を形成し、第１メタル配線を形成した状態の測定値を矩形で示す。
Ｐｔ下部電極下に単層アルミナ膜を形成した、ＰＺＴ膜厚１５０ｎｍのサンプルＳ１２ａに対し、Ｐｔ下部電極下に単層Ｔｉ膜を形成した、ＰＺＴ膜厚１５０ｎｍのサンプルＳ１１ａは、キャパシタ状態では若干高いスイッチング電荷量を示しているが、第１メタル配線形成後ではほぼ同等のスイッチング電荷量まで減少しており、工程劣化を生じていることを示唆している。ＰＺＴ膜厚が１２０ｎｍとなると、アルミナ膜のサンプルＳ１２ｂに対するＴｉ膜のサンプルＳ１１ｂの工程劣化は著しく増大している。
Ｐｔ下部電極下に、アルミナ膜とＴｉ膜の積層を配置したサンプルＳ１３，Ｓ１４は、スイッチング電荷量が大きく、工程劣化もほとんど認められない。配線形成に伴うアニールの影響の可能性もあるが、良好なスイッチング電荷量を示せることは変わらない。ＰＺＴ膜を薄くしても良好な結果を示している。
図３Ｈ，３Ｉは、ＰＺＴ膜厚１５０ｎｍ及び１２０ｎｍのセルアレイにおけるスイッチング電荷量の測定値を示す。セルアレイにおいては配線が必要であり、第１メタル配線まで形成している。印加電圧を３Ｖと１．８Ｖの２値で行った。高い測定値が３Ｖ印加時,低い測定値が１．８Ｖ印加時である。積層膜を形成したサンプルＳ１３，Ｓ１４において、スイッチング電荷量が全体的に高く、特に１．８Ｖ印加時に高いスイッチング電荷量を示している。単層Ｔｉ膜を形成したサンプルＳ１１は、ＰＺＴ膜を１２０ｎｍと薄くし、印加電圧を１．８Ｖと低下した時のスイッチング電荷量の劣化が大きい。
図３Ｊは、各サンプルの印加電圧に対するスイッチング電荷量を示すグラフである。低電圧領域では、ＰＺＴ膜を１２０ｎｍと薄くしたＴｉ膜／アルミナ膜積層サンプルＳ１３ｂ，Ｓ１４ｂの立ち上がりが速い。高電圧領域では、ＰＺＴ膜厚が１５０ｎｍで、Ｐｔ下部電極下にＴｉ膜／アルミナ膜を積層したサンプルＳ１３ａ，Ｓ１４ａの飽和スイッチング電荷量が大きい。大きなスイッチング電荷量を得る点からは、Ｐｔ下部電極下に、Ｔｉ膜／アルミナ膜の積層を形成した構成が好ましい。
図３Ｋ，３Ｌは、ＰＺＴ膜厚１５０ｎｍ、１２０ｎｍの時の各サンプルのリーク電流の測定値を示す。横軸が図３Ｈ，３Ｉ同様のサンプルの差を示し、縦軸がリーク電流を単位（Ａ）で示す。密着膜としてＡｌＯ膜を用い、Ｔｉ膜を有さないサンプルＳ１２が飛び離れて大きなリーク電流を示す。Ｐｔ下部電極下にＴｉ膜を形成しないと、リーク電流が著しく大きくなると考えられる。なお、密着膜としてＴｉＯ膜を用いた場合は、リーク電流が大きいのみでなく、その上に形成する下部電極、強誘電体膜の結晶性が劣化し、歩留まりが低下する。
リーク電流はＰＺＴ膜中のリークパスを示唆する。作成した状態のＰＺＴ膜は過剰のＰｂを含み、リークパスを形成することが考えられる。Ｐｔ下部電極下にＴｉ膜が存在すると、Ｐｂ原子が拡散した時Ｔｉ膜がＰｂ原子を吸収し、さらに、Ｔｉ原子がＰＺＴ膜中に拡散し、格子欠陥を埋めることが推測される。このような現象により、Ｐｔ下部電極下にＴｉ膜を備えるサンプルのリーク電流は低いのであろう。
Ｐｔ下部電極下にＴｉ膜を形成しただけでは、図３Ｆ，３Ｇ，図３Ｈ，３ＩのサンプルＳ１１に示すように工程劣化が大きい。下部電極下方から水素、水分が浸入し、強誘電体膜の結晶性を劣化してしまうことが推測される。Ｔｉ膜の下にさらにアルミナ膜を配置すると、アルミナ膜が水素、水分の拡散を防止し、強誘電体膜の結晶性劣化を抑制すると考えられる。
なお、Ｔｉを供給でき、かつ強誘電体膜の過剰組成を吸収できる導電性密着膜の材料として、Ｔｉの他、Ｔｉを含むＴｉＮ，ＴｉＡｌＮ，ＴｉＡｌＯＮも使用できるであろう。導電性密着膜は、スパッタリング、電子ビーム蒸着等の物理的堆積法、リアクティブスパッタリング等の物理化学的堆積法で形成できる。
水素、水分の拡散を防止できる絶縁性水素拡散防止膜の材料としては、アルミナ(酸化アルミニウム、ＡｌＯ）に限らず、窒化アルミニウム（ＡｌＮ）、窒化チタンーアルミニウム（ＴｉＡｌＮ），酸化タンタル（ＴａＯ），酸化チタン（ＴｉＯ），酸化ジルコニウム（ＺｒＯ）を用いても有効であろう。絶縁性水素拡散防止膜の成膜は、スパッタリング等の物理的堆積法、ＣＶＤ等の化学的堆積法、リアクティブスパッタリングなどの物理化学的堆積法で形成できる。
図１Ａ−１Ｄは、以上の実験結果に基づく本発明の実施例１による半導体装置の製造方法及び得られる半導体装置を示す。
図１Ａに示すように、シリコン基板などの半導体基板１の表面に、活性領域を画定する素子分離領域２を、例えばシリコン局所酸化（local oxidation of silicon, ＬＯＣＯＳ）により形成する。ｎチャネルトランジスタを形成する領域にはｐ型ウェル、ｐチャネルトランジスタを形成する領域にはｎ型ウェルを形成する。以下、ｎチャネルトランジスタを形成する場合を例にとって説明するが、ｐチャネルトランジスタにおいては導電型を反転させる。
活性領域表面を熱酸化し、例えば厚さ１０ｎｍのゲート酸化膜３を形成する。ゲート酸化膜３上にポリシリコン膜４、ＷＳｉ２等のシリサイド層５を堆積し、ゲート電極形状にパターニングする。パターニングされたゲート電極及び必要に応じて形成するレジストパターンをマスクに、ｎ型イオンを低加速エネルギで注入し、ソース／ドレインＳ／ＤのエクステンションＥＸを形成する。基板上に酸化シリコン膜を堆積し、リアクティブイオンエッチング等で異方性エッチングし、ゲート電極側壁上にサイドウォールスペーサ６を形成する。
サイドウォールスペーサを形成したゲート電極及び必要に応じて形成するレジストパターンをマスクに、ｎ型イオンを高ドーズ量で注入し、ソース／ドレインＳ／Ｄの高濃度領域ＨＤを形成する。なお、ポリシリコン膜４上にシリサイド層５を堆積せず、この段階で、Ｃｏなどのシリサイド反応可能な金属膜を堆積し、アニールを行ってシリサイド膜を形成してもよい。
このようにして形成されたＭＯＳトランジスタを覆うように、酸素拡散防止機能を有する酸化窒化シリコン等の絶縁性酸素バリア膜７を堆積する。さらに酸化シリコン膜８を例えば厚さ７００ｎｍ程度ＴＥＯＳを用いたＣＶＤにより堆積する。必要に応じて化学機械研磨（ＣＭＰ）等により、表面を平坦化する。窒素雰囲気中、６５０℃、３０分間のアニールを行い、酸化シリコン膜８の脱ガスを行う。以上の工程は、ＣＭＯＳ半導体装置形成の公知の工程であり、公知の変更、追加、修正などを行ってもよい。
酸化シリコン膜８の上に、アルミナ等の絶縁性水素拡散防止膜１１を例えばスパッタリングにより厚さ２０ｎｍ程度堆積する。加工性を考慮すると、アルミナ膜の厚さは、１００ｎｍ以下が好ましく、一般的には２０−５０ｎｍ程度が好ましい。ＣＶＤ等により緻密な膜を形成する場合は膜厚をさらに減少することも可能であろう。この場合も絶縁性水素拡散防止膜の厚さは１ｎｍ以上とすることが望ましいであろう。
絶縁性水素拡散防止膜１１の上に、Ｔｉ等の導電性密着膜１２を、基板温度１５０℃で、スパッタリングにより厚さ１０ｎｍ程度堆積する。Ｔｉ膜の成膜温度は、１０℃以上、２００℃以下が好ましい。Ｔｉ膜の厚さは１〜２５ｎｍが好ましい。Ｔｉ膜を３０ｎｍ以上に厚くすると、その上に形成する下部電極、強誘電体膜の結晶配向性が悪くなる。
導電性密着膜の上に、Ｐｔ等の下部電極ＬＥをスパッタリングにより厚さ１８０ｎｍ程度堆積する。基板温度は１００℃〜３５０℃が好ましい。下部電極ＬＥ上に、ＰＬＺＴ（（Ｐｂ，Ｌａ）（Ｚｒ，Ｔｉ）Ｏ３）等の強誘電体膜ＦＤを厚さ１００〜２００ｎｍ程度ＲＦスパッタリングによりアモルファス状態で堆積する。Ａｒ，Ｏ２を含む雰囲気中で６５０℃以下のＲＴＡを行い、さらに酸素雰囲気中で７５０℃のＲＴＡを行う。このアニールにより、強誘電体膜ＦＤが結晶化し、下部電極ＬＥは緻密化する。この結果、下部電極ＬＥ，強誘電体膜ＦＤ間の界面でのＰｔとＯの相互拡散は抑制される。さらに、強誘電体膜中の過剰Ｐｂは、導電性密着膜中に拡散し、導電性密着膜中のＴｉが強誘電体膜中に這い上がり、強誘電体膜中の組成を安定化する。
強誘電体膜ＦＤ上に、上部電極ＵＥを形成する。例えば、まず、基板温度３００℃程度で、それぞれ流量１００ｓｃｃｍ程度のＡｒとＯ２を流し、厚さ５０ｎｍ程度の結晶化したＩｒＯ膜をリアクティブスパッタリングにより形成し、その上にさらに厚さ２００ｎｍ程度のＩｒＯ膜をスパッタリングで形成する。後者の膜は、成膜時に結晶化している必要はない。
基板の背面洗浄を行い、上部電極ＵＥをパターニングする。Ｏ２雰囲気中，６５０℃、６０分間アニールを行い、強誘電体膜が受けたダメージを回復させる。その後、強誘電体膜ＦＤのパターニングを行う。パターニングで分割された強誘電体膜ＦＤ、上部電極ＵＥを覆うように、アルミナなどの水素拡散防止膜１６をスパッタリングで堆積する。酸素雰囲気中のアニールを行った後、アルミナ等の水素拡散防止膜１６、下部電極ＬＥのパターニングを同時に行う。酸素雰囲気中のアニールを行い、水素拡散防止膜を密着させる。
パターニングされた下部電極ＬＥの周縁から引き込んだ形状で、強誘電体膜ＦＤがパターニングされ、強誘電体膜ＦＤの周縁から引き込んだ形状で上部電極ＵＥがパターニングされる。強誘電体膜ＦＤは下部電極ＬＥ上にのみ、下部電極に内包される平面形状でパターニングされ、下部電極ＬＥ外には張り出さない。
このようにして形成された強誘電体キャパシタを覆うように、さらにアルミナ等の水素拡散防止膜１７をスパッタリングで全面に堆積し、酸素雰囲気中でアニールを行う。数回のアニールにより強誘電体膜中の組成が安定化し、リークが抑制される。
強誘電体キャパシタを覆って、高密度プラズマＣＶＤにより、酸化シリコンの層間絶縁膜１８を例えば厚さ１．５μｍ程度堆積し、ＣＭＰで表面を平坦化する。Ｎ２Ｏガスを用いたプラズマアニールを行い、層間絶縁膜表面を若干窒化する。水分遮蔽機能が生じる。なお、Ｎ２Ｏの代わりに、ＮまたはＯのいずれか一方を含むガス中でプラズマ処理してもよい。
層間絶縁膜１８上にレジストパターンを形成し、層間絶縁膜１８、水素拡散防止膜１７，１６、酸化シリコン膜８、酸化窒化シリコン膜７を貫通し、ソース／ドレイン領域Ｓ／Ｄに達する接続孔ＣＨをエッチングする。スパッタリングでＴｉ膜、ＴｉＮ膜を堆積し、バリアメタル膜ＢＭを形成した後、ＣＶＤによりブランケットＷの主導電膜ＭＭを堆積する。
図１Ｂに示すように、ＣＭＰにより、層間絶縁膜１８上の不要導電膜を除去し、層間絶縁膜１８と表面をそろえたＷプラグＰＬを形成する。プラグＰＬを覆うように、層間絶縁膜１８上に酸化窒化シリコン膜２１を例えばプラズマ促進（ＰＥ）ＣＶＤにより堆積し、ＷプラグＰＬの酸化防止膜を形成する。
図１Ｃに示すように、酸化窒化シリコン膜２１上に、レジストパターンを形成し、酸化窒化シリコン膜２１、層間絶縁膜１８、水素拡散防止膜１７，１６を貫通し、強誘電体キャパシタの上部電極ＵＥ，下部電極ＬＥに達する接続孔ＣＨをエッチングする。酸素雰囲気中でアニールを行い、ダメージを回復する。
図１Ｄに示すように、レジストパターンを剥離し、酸化窒化シリコン膜２１をエッチバックすることで除去し、ＷプラグＰＬの表面を露出させる。接続孔を埋め込むようにアルミないしアルミ合金の配線層を形成し、レジストパターンをマスクとしてエッチングしてメタル配線Ｍ１を形成する。図示の構成では、トランジスタの一方のソース／ドレインＳ／Ｄと強誘電体キャパシタの下部電極ＬＥが接続され、メモリセルが形成される。必要に応じて、さらに層間絶縁膜、配線の形成を行う。
本実施例によれば、下部電極ＬＥの下にＴｉ等の導電性密着膜を配し、その下にアルミナなどの絶縁性水素拡散防止膜を配した。強誘電体キャパシタが上面、側面を上部絶縁性水素拡散防止膜で覆われるのみでなく、底面も下部絶縁整数磯拡散防止膜で覆われるので、水素、水分が侵入する経路がなくなり、工程劣化及び環境の影響を受けにくくなる。下部絶縁性水素拡散防止膜の上には導電性密着膜が配されるのでリーク電流を抑制することができる。微細化を行っても、スイッチング電荷の過剰の減少を抑制し、反転電荷量を向上できる。抗電圧を低減し、疲労耐性、インプリント耐性を向上させることができる。
図４は、ＣＭＯＳ回路を集積化した、実施例１の変形例を示す。メモリセルの転送トランジスタと共にＣＭＯＳ論理回路を形成する。図中右側は、図１Ｄと同様の強誘電体メモリ構成を示す。図中左側にＣＭＯＳ論理回路を示す。素子分離領域で画定された活性領域にｐ型ウェルＰＷ、ｎ型ウェルＮＷを形成する。ｐ型ウェルＰＷ内には、転送トランジスタと同一工程でｎチャネルトランジスタＮＭＯＳが形成される。ｎ型ウェルＮＷ内には、導電型を反転させたｐチャネルトランジスタＰＭＯＳが形成される。トランジスタを酸化窒化シリコン膜７、酸化シリコン膜８で覆い、その上に下部絶縁性水素拡散防止膜１１、導電性密着膜１２を形成する。
導電性密着膜１２の上にＰｔの下部電極ＬＥを形成し、下部電極ＬＥ上に厚さ１２０ｎｍのＰＺＴの強誘電体膜ＦＤを形成する。強誘電体膜ＦＤ上にＰｔ上部電極ＵＥを形成し、絶縁性水素拡散防止膜１７、層間絶縁膜１８で覆う。
転送トランジスタのソース／ドレインに対する接続孔と同時に、ＣＭＯＳトランジスタに対する接続孔が形成され、ＷプラグＰＬが埋め込まれる。第１メタル配線でインバータが接続される。
実際にＣＭＯＳを集積化したサンプルを形成した。絶縁性水素拡散防止膜１１は厚さ２０ｎｍのアルミナ膜で形成し、導電性密着膜１２は、Ｔｉで形成し、厚さ２０ｎｍ、および１０ｎｍの２種類を形成した。厚さ２０ｎｍのＴｉ層を形成したサンプルをＳ２３とし、厚さ１０ｎｍのＴｉ層を形成したサンプルをＳ２４とする。測定値を図５Ａ−５Ｅに示す。
図５Ａは、キャパシタの面積を５０μｍ×５０μｍとしたサンプルの３Ｖ印加時のスイッチング電荷量を示す。図５Ｂ，５Ｃは、キャパシタセルアレイにそれぞれ３Ｖ、および１．８Ｖを印加した時のスイッチング電荷量の測定値を示す。図５Ｄは、セルアレイのリーク電流の測定値を示す。図５Ａ−５Ｄにおいては、第１層目のメタル配線まで作成したサンプルの測定値を菱形で示し、３層目のメタル配線まで割く際したサンプルの測定値を三角で示す。図５Ｅは、印加電圧に対するスイッチング電荷量の変化を示す。
図５Ａに示されるように、５０μｍ×５０μｍのキャパシタは多層配線形成でほとんど劣化しない。図５Ｂ，５Ｃに示されるように、１層目メタル配線形成から３層目メタル配線形成までスイッチング電荷量は若干低下するが、ほとんど同じレベルと言える程度である。図５Ｅに示されるように、Ｔｉ導電性密着膜の厚さが１０ｎｍの場合は、Ｑｔｖの立ち上がりが速く、低電圧のスイッチング電荷量も大きくなる。図５Ｄに示されるように、セルキャパシタのリーク電流は、Ｔｉ膜の厚さによらず、配線形成により減少した値を示している。アニールの効果なども考えると、リーク電流はほとんど増加はしないと言えるであろう。低抗電圧、Ｑｓｗ向上、低リーク電流、工程劣化の抑制に効果が見られた。
Ｔｉ膜の厚さが２０ｎｍのサンプルで、歩留まり８０％が得られ、Ｔｉ膜の厚さが１０ｎｍのサンプルで歩留まり８３％が得られた。Ｔｉ膜厚減少により、結晶性の向上が期待でき、歩留まりに反映されると考えられる。
以上絶縁膜上にプレーナ型の強誘電体キャパシタを形成する場合を説明した。導電性プラグ上に強誘電体キャパシタを形成するスタック型も可能である。以下、スタック型強誘電体キャパシタを形成する実施例２を図６Ａ−６Ｆを参照して説明する。
図６Ａに示すように、シリコン基板などの半導体基板１に、シャロートレンチアイソレーション（ＳＴＩ）等による素子分離領域２を形成する。イオン注入によりｐ型ウェルＰＷ，ｎ型ウェルＮＷを形成する。
実施例１同様の工程によりＭＯＳトランジスタ構造を形成する。即ち、活性領域表面を熱酸化してゲート酸化膜３を形成し、ポリシリコン膜４、シリサイド膜５を形成して、ゲート電極にパターニングする。ｐ型ウェル上ではｎ型ゲート電極、ｎ型ウェル上ではｐ型ゲート電極を形成する。ｎ型不純物イオンをｐ型ウェルに注入し、ｎ型ソース／ドレインのエクステンションを形成する。ｎ型ウェルに対してはｐ型不純物イオンを注入する。酸化シリコン等の絶縁膜を堆積し、異方性エッチングを行うことでサイドウォールスペーサ６を形成する。さらに高濃度のｎ型不純物イオンをｐ型ウェルに、ｐ型不純物イオンをｎ型ウェルにイオン注入し、高濃度のソース／ドレイン領域を形成する。
ここまでは公知のＣＭＯＳ製造工程であり、他の公知の工程を用いることもできる。図に示す２つのＮＭＯＳは、中央のソース／ドレインが両側のＮＭＯＳに共通の領域である。
ＭＯＳトランジスタを覆って、厚さ２００ｎｍの酸化窒化シリコン膜７をＣＶＤで堆積し、その上に厚さ１０００ｎｍの酸化シリコン膜８をＣＶＤで堆積し、ＣＭＰで平坦化する。Ｎ２雰囲気中、６５０℃、３０分間のアニールを行い、脱ガスを行う。酸化シリコン膜８上に、厚さ５０ｎｍ程度の酸化アルミニウムの絶縁性水素拡散防止膜１１をスパッタリングで形成する。絶縁盛衰度拡散防止膜１１は、酸化アルミニウムの他、窒化アルミニウム、ＴｉＡｌＮ、酸化タンタル、酸化チタン、酸化ジルコニウムでも形成できよう。
図６Ｂに示すように、絶縁性水素拡散防止膜１１上にレジストパターンを形成し、ＭＯＳトランジスタのソース／ドレイン領域に達するコンタクト孔ＣＨをエッチングする。中央のソース／ドレイン領域はビット線に接続し、両側のソース／ドレイン領域はキャパシタに接続する。Ｎ２雰囲気中、６５０℃、３０分間のアニールを行う。厚さ２０ｎｍのＴｉ層、厚さ５０ｎｍのＴｉＮ層、厚さ２０ｎｍのＴｉ層をスパッタリングし、密着層を兼ねたバリア膜ＢＭを形成する。バリア膜ＢＭの上に、ＣＶＤによりＷ膜を厚さ３００ｎｍ成膜し、コンタクト孔ＣＨを埋める。
図６Ｃに示すように、絶縁性水素拡散防止膜１１上の導電層を低圧（研磨）ＣＭＰや電解機械研磨（ＥＣＭＰ）で除去し、コンタクト孔内に導電性プラグＰＬ１を残す。酸化アルミニウム膜を疎突破とした低圧研磨ＣＭＰや電解機械研磨（ＥＣＭＰ）を用いると、周囲の絶縁膜表面と同一レベルの平坦性のよいＷプラグ表面が得られる。
図６Ｄに示すように、ＷプラグＰＬを覆うように、酸化アルミニウム膜１１上に、厚さ２５ｎｍ以下のＴｉ膜の導電性密着膜１２、導電性酸素バリア膜１４、下部電極ＬＥを成膜する。下地表面が平坦であるため、結晶性のよい膜を成膜できる。導電性酸素バリア膜１４は、例えば厚さ１００−２００ｎｍの貴金属Ｉｒ，Ｒｕや、ＴｉＡｌＮ膜で形成できる。この酸素バリア膜を形成することで強誘電体膜成膜時や結晶化アニール時の酸素がＷプラグに拡散することを防止できる。導電性密着膜は、Ｔｉ膜に代え、ＴｉＮ膜、ＴｉＡｌＮ膜、ＴｉＡｌＯＮ膜で形成できる可能性もある。下部電極ＬＥは、厚さ５０−２００ｎｍ程度のＰｔ膜で形成する。下部電極は、Ｐｔ，Ｉｒ，Ｒｕ，Ｒｈ，Ｒｅ，Ｏｓ，Ｐｄ、これらの酸化物、ＳｒＲｕＯ３からなる群から選択した材料で形成できる。
下部電極ＬＥ上に例えば厚さ１２０ｎｍのＰＺＴ膜からなる強誘電体膜ＦＤをＭＯＣＶＤで成膜する。ＭＯＣＶＤは、例えば、成膜温度を５８０℃とし、ＰｂソースとしてＰｂ（ＤＰＭ）２（ＤＰＭ：ジピバロイルメタナイト）を０．３２ｍｌ／ｍｉｎ、Ｚｒソースとしてテトラキス（イソプチリルピバロイルメタナイイト）ジルコニウムＺｒ（ｄｍｈｄ）４（ｄｍｈｄ：イソプチリルピバロイルメタナト）を０．２ｍｌ／ｍｉｎ、Ｔｉソースとしてチタニウムジ（イソプロポキシ）ビス（ジピバロイルメタネート）Ｔｉ（Ｏ−ｉＰｒ）２（ＤＰＭ）２（ｉＰｒ：イソプロポキシ）を０．２ｍｌ／ｍｉｎ導入し、酸素分圧を５Ｔｏｒｒとして行う。原料はＴＨＦ（テトラシクロヘキサン）にモル比３％の濃度で溶解させ、液体の状態で気化器まで輸送した。気化器温度を２６０℃としてＴＨＦ及び原料を気化させ、酸素と混合した後、ウエハ上にシャワーヘッドを介して吹きつける。成膜時間は４２０秒とする。上記ＭＯＣＶＤで得られたＰＺＴ膜の組成はＰｂ／（Ｚｒ＋Ｔｉ）＝１．１５，Ｚｒ／（Ｚｒ＋Ｔｉ）＝０．４５であった。
強誘電体膜の材料は、一般式ＡＢＯ３で表されるＰＺＴ，ＢＬＴ，ＰＬＺＴを含む添加物Ｌａ，Ｃａ，Ｓｒ，Ｓｉ等を微量含むＰＺＴ，ＳＢＴ，Ｂｉ系層状化合物を用いることができる。成膜方法は、スパッタリング、ゾルゲル法（ＣＳＤ）、ＣＶＤ等がある。
強誘電体膜を成膜した後、酸素含有雰囲気中でアニールを行って結晶化させる。例えば、ＡｒとＯ２の混合ガス雰囲気中で基板温度６００℃、９０秒間の第１アニール、酸素雰囲気中、基板温度７５０℃６０秒間の第２アニールを含むＲＴＡ処理を行う。このアニール処理はコンタクトプラグに影響を与えない。貴金属は酸化しても導電性酸化物になる。下部電極の下には導電性酸素バリア膜があり、酸素の拡散を防止する。強誘電体膜ＦＤ上に、上部電極ＵＥを例えば厚さ２００ｎｍの酸化イリジウム膜をスパッタリングすることで形成する。上部電極は、Ｐｔ，Ｉｒ，Ｒｕ，Ｒｈ，Ｒｅ，Ｏｓ，Ｐｄ，ＳｒＲｕＯ３からなる群から選択した少なくとも１種を含む、金属又は金属酸化物の単層又は複層構成で形成できる。
図６Ｅに示すように、ハードマスクを用いて上部電極ＵＥ，強誘電体膜ＦＤ，下部電極ＬＥ，導電性酸素バリア膜１４、導電性密着膜１２を順次高温や常温の一括エッチングでパターニングする。エッチング後、ハードマスクは除去する。酸素を含む雰囲気中、３５０℃、１時間のアニールを行う。形成された強誘電体キャパシタを覆って、酸化アルミニウム等の絶縁性水素拡散防止膜１７をスパッタリングやＣＶＤで厚さ２０−１００ｎｍ成膜する。酸素を含む雰囲気中で５５０℃−６５０℃でダメージ回復アニールを行う。その後、層間絶縁膜１８を形成し、ＣＭＰで表面を平坦化する。
図６Ｆに示すように、中央のＷプラグＰＬ１及び強誘電体キャパシタの上部電極に達する接続孔をエッチングし、接続孔を埋めるＷプラグＰＬ２をＰｌ１同様の工程で作成する。アルミニウムやアルミニウム合金の第１メタル配線Ｍ１を形成し、層間絶縁膜２３で覆う。層間絶縁膜２３に接続孔を形成し、ＷプラグＰＬ３を埋め込む。同様の工程を繰り返し、希望層数の多層配線を形成する。
本実施例によれば、導電性プラグを埋め込んだ絶縁膜上に強誘電体キャパシタを形成するが、下地表面を高度に平坦化しているので、結晶性の損なわれない下部電極、強誘電体膜を形成できる。下部電極下に導電性密着膜、絶縁性水素拡散防止膜を配するので実施例１同様の効果を期待できる。下部電極下に導電性酸素バリア膜を配するので、強誘電体膜形成工程の酸素が導電性プラグに達するのを防止できる。
以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば、特に断りのない数値は例示であり、種々に変更可能である。その他、種々の変更、改良、組み合わせが可能なことは当業者に自明であろう。
本発明は、半導体装置とその製造方法に関し、特に強誘電体キャパシタを有する半導体装置とその製造方法に関する。
近年、デジタル技術の進展に伴い、大容量のデータを高速に処理又は保存する傾向が高まり、電子機器に使用される半導体装置の高集積化、高性能化が要求されている。そこで、半導体記憶装置の高集積化を実現するため、記憶素子を形成するキャパシタのキャパシタ誘電体膜として、従来の酸化シリコン膜や窒化シリコン膜に代えて、高誘電率材料膜や強誘電体材料膜を用いる技術が広く研究開発されている。
特に、低電圧で且つ高速で書き込み、読み出しできる不揮発性メモリとして、キャパシタ誘電体膜として自発分極特性を有する強誘電体膜を用いる強誘電体メモリ（ferro-electric random access memory,ＦｅＲＡＭ)が盛んに研究開発されている。
強誘電体メモリ（ＦｅＲＡＭ）は、電源を断っても記憶された情報が消失しない不揮発性メモリであり、高集積度、高速駆動、高耐久性、および低消費電力の実現が期待できる。
ＦｅＲＡＭは、強誘電体のヒステリシス特性を利用して情報を記憶する。強誘電体膜をキャパシタ誘電体膜として一対の電極間に挟んだ強誘電体キャパシタは、電極間の印加電圧に応じて分極を生じ、印加電圧を取り去っても分極を維持する。印加電圧の極性を反転すると、分極の極性も反転する。この分極を検出すれば、情報を読み出すことができる。強誘電体膜の材料としては、残留分極量が大きな、例えば１０μＣ／ｃｍ２〜３０μＣ／ｃｍ２程度の、ＰＺＴ（Ｐｂ（Ｚｒ１−ｘＴｉｘ）Ｏ３）、ＳＢＴ（ＳｒＢｉ２Ｔａ２Ｏ９）等のペロブスカイト結晶構造を有する酸化物強誘電体が主として用いられている。特性の優れた酸化物強誘電体膜を形成するためには酸化性雰囲気中での成膜、ないしは熱処理が必要であり、下部電極（必要に応じて上部電極も）は酸化しにくい貴金属や、酸化しても導電性である貴金属ないし貴金属酸化物で形成するものが多い。
強誘電体キャパシタ作成前にシリコン基板にはＭＯＳトランジスタが形成される。ＭＯＳトランジスタなどの下部構造を形成した後に、強誘電体キャパシタを形成する場合は、強誘電体膜成膜時の酸化性雰囲気が下部構造に悪影響を与えないようにする必要がある。ＭＯＳトランジスタ形成後、酸素遮蔽能を有する酸化窒化シリコン膜等でＭＯＳトランジスタを保護し、その上に層間絶縁膜を形成すること等が行われる。
半導体集積回路装置の層間絶縁膜は酸化シリコンで形成される場合が多い。酸化シリコンは水分との親和性が高い。外部から水分が浸入すると、水分は層間絶縁膜を通って配線、キャパシタ、トランジスタなどに達することができる。キャパシタ、特に強誘電体キャパシタに水分が達すると、誘電体膜、特に強誘電体膜の特性が劣化する。強誘電体膜が浸入した水分に由来する水素によって還元され、酸素欠陥が生じると結晶性が低下してしまう。残留分極量や誘電率が低下するなどの特性劣化が生じる。長期間の使用によっても同様の現象が生じる。水素が侵入すれば、水分より直接的に特性劣化を生じさせる。シリコン膜や酸化シリコン膜を成膜する際、シリコンソースとして使用されるシランは水素化シリコンであり、分解すると多量の水素を発生する。この水素も強誘電体膜劣化の原因となる。
Ｐｔ製の下部電極と上部電極との間にＰＺＴ強誘電体膜を挟んだ標準的な強誘電体キャパシタの場合、水素分圧４０Ｐａ（０．３Ｔｏｒｒ）の雰囲気下で２００℃程度に基板を加熱すると、ＰＺＴ膜の強誘電性はほぼ失われてしまうことが知られている。
また、水素や水分を吸着した状態、又は水分が近傍にある状態で強誘電体キャパシタに熱処理を行うと、強誘電体膜の強誘電性は著しく劣化してしまうことも知られている。
ＦｅＲＡＭの製造工程においては、強誘電体膜を形成した後のプロセスは、可能な限り水分、水素の発生が少なく、かつ低温のプロセスが選択される。例えば、酸化シリコン膜の成膜には、水素発生量の比較的少ないＴＥＯＳ(テトラエトキシシラン)を原料ガスとした化学気相堆積（ＣＶＤ)などが用いられる。
強誘電体キャパシタを形成するに当たっては、強誘電体膜直下の下部電極形成工程が重要である。従来下部電極として、絶縁膜上にＴｉとＰｔを順に積層した構造が使われていた。Ｔｉ膜は絶縁膜と下部電極の密着性を改善する。Ｔｉ膜がないと、Ｐｔ電極の剥離が生じる可能性が高い。Ｐｔ膜はスパッタリングで成膜されるが、高温で成膜を行うとＴｉ膜との反応が生じ、（１１１）配向せず、ランダム配向した構造が得られてしまう。Ｔｉ膜の代わりにＴｉＯ２膜を用いると、反応が抑制されるのでＰｔ膜を高温成膜することが可能となる。しかし、脱ガスした絶縁膜の上にＴｉＯ２膜を成膜すると、ＴｉＯ２膜の結晶性が悪くなり、その上に成膜するＰｔ膜、強誘電体膜の結晶性を低下させてしまう。
特開２００２−２８９７９３号公報(出願人：富士通）は、Ｐｔ下部電極下の絶縁性密
着膜として、ＳｉＯ２膜上にＴｉＯ２膜を積層した積層構造、又はアルミナ膜を用いることを提案する。
特開平７−１４９９３号公報(出願人：三菱電機）は、ＳｒＴｉＯ３等の高誘電率膜を
用いたＤＲＡＭ半導体装置を提案している。トランジスタに接続されたＳｉビア導電体を形成した酸化シリコンの層間絶縁膜上に平面状の下部電極を形成し、下部電極を覆って層間絶縁膜上にＳｒＴｉＯ３等の高誘電率膜を形成すると,高誘電率膜が層間絶縁膜から剥
離しやすいことが指摘され、層間絶縁膜と高誘電率膜との間に,絶縁性密着膜を形成する
ことが提案されている。絶縁性密着膜はＴｉＯ２，ＺｒＯ２，Ｔａ２Ｏ５，Ｓｉ３Ｎ４，Ａｌ２Ｏ３から形成する。絶縁性密着膜を層間絶縁膜全面上に形成した後、ポリＳｉビア導電体を形成し、その上にシリサイド反応防止用ＴｉＮバリア膜を介して、Ｐｔ下部電極を成膜し、パターニングした後、下部電極を覆って層間絶縁膜上に高誘電率膜を形成し、その上に多数のキャパシタに共通の上部電極層を形成する。
特開２００５−３９２９９号公報（出願人：松下電器産業）は、層間絶縁膜上に形成された下部電極を強誘電体膜が覆い、その上に上部電極が形成された強誘電体キャパシタの上部電極を覆って層間絶縁膜上に張り出す張り出し部分を有する導電性水素バリア膜を形成することを提案する。強誘電体キャパシタを覆う上層層間絶縁膜を形成した後、導電性水素バリア膜の張り出し部分に達するビア孔を形成し、ビア孔内に導電性プラグを形成する。導電性水素バリア膜としては、Ｔｉ膜、Ｔａ膜、ＴｉＯＮ膜、ＴｉＮ膜、ＴａＮ膜、ＴｉＡｌＮ膜、ＴｉＡｌＯＮ膜、又はこれらを含む合金膜を用いることが好ましいと教示されている。
特開２００３−１７４１４６号公報（出願人：富士通）は、２種類の酸化貴金属膜の積層で上部電極を形成することを提案する。強誘電体膜成膜時の酸化性雰囲気が悪影響を与えないように半導体基板に形成したトランジスタは、窒化シリコン膜や酸化窒化シリコン膜等の酸素遮蔽能を有する絶縁性バリア膜で覆われる。還元性雰囲気中での熱処理により強誘電体キャパシタの特性が劣化しないように、強誘電体キャパシタはアルミナなどの水素遮蔽能を有する絶縁性バリア膜で被覆される。
特開２００２−２８９７９３号公報 特開平７−１４９９３号公報 特開２００５−３９２９９号公報 特開２００３−１７４１４６号公報
本発明の目的は、微細化に耐える強誘電体キャパシタを有する半導体装置とその製造方法を提供することである。
本発明の他の目的は、微細化しても、リーク電流が少なく、かつスイッチング電荷量の減少が少ない強誘電体キャパシタを有する半導体装置とその製造方法を提供することである。
本発明のさらに他の目的は、微細化しても、リーク電流が少なく、かつ工程劣化の少ない強誘電体キャパシタを有する半導体装置とその製造方法を提供することである。
本発明の１観点によれば、
半導体基板と、
前記半導体基板に形成された半導体素子と、
前記半導体素子を覆って、前記半導体基板上方に形成された絶縁膜と、
前記絶縁膜上方に形成され、水素、水分遮蔽能を有する下部絶縁性水素拡散防止膜と、
前記絶縁性水素拡散防止膜上方に形成された導電性密着膜と、
前記導電性密着膜上方に形成された下部電極と、前記下部電極上に形成され、平面視上、前記下部電極に内包される強誘電体膜と、前記強誘電体膜上に形成され、平面視上、前記強誘電体膜に内包される上部電極とを有する強誘電体キャパシタと、
を有し、前記導電性密着膜は前記強誘電体キャパシタの下部電極の密着性を向上すると共に、前記強誘電体キャパシタのリーク電流を低減する機能を有する半導体装置
が提供される。
強誘電体キャパシタの下部電極下方に、導電性密着膜と絶縁性水素拡散防止膜との積層を配置することで、水素、水分に対する耐性が高く、リーク電流が少なく、且つ工程劣化の少ない強誘電体キャパシタを有する半導体装置が得られる。
近年、ＦｅＲＡＭにおいても、高集積化、低電圧化が要求されている。高集積化のためには強誘電体キャパシタの面積を減少する必要が生じ、低電圧化のためには強誘電体膜を薄膜化して単位電圧印加時の電界強度を高めることが望まれる。強誘電体膜の面積を小さくし、膜厚を減少した時、期待される特性が維持されるかが問題となろう。
本発明の実施例の説明に先立ち、まず、本発明者が行なった実験について説明する。まず、キャパシタセルの縮小に伴いどのような影響が生じるかを観察した予備的実験を図２Ａ−２Ｄを参照して説明する。
図２Ａは、絶縁膜上に、密着層ＣＬとしてのＴｉ膜を介して下部電極ＬＥとしてのＰｔ膜を積層し、その上に強誘電体膜ＦＤとしてのＰＺＴ膜、上部電極ＵＥとしてのＰｔ膜を積層し、５０μｍ×５０μｍのキャパシタに整形したサンプルＳ１を示す。強誘電体膜の厚さは従来通りの２００ｎｍのもの、薄膜化した１５０ｎｍ、１２０ｎｍのものの３種類を作成した。
図２Ｂは、図２ＡのサンプルＳ１を覆って、層間絶縁膜ＩＬを堆積し、接続孔を形成して上部電極ＵＥ，下部電極ＬＥに接続する第１メタル配線Ｍ１を形成したサンプルＳ２を示す。サンプルＳ１と比較して、層間絶縁膜形成、接続孔形成、第1メタル配線形成の工
程が追加されている。
図２Ｃは、１つのキャパシタＣｉのサイズを長辺の長さが１．６０μｍ、短辺の長さが１．１５μｍの長方形とし、１４２８個のキャパシタを第１メタル配線で接続したキャパシタセルアレイＣＡのサンプルＳ３の等価回路を示す。キャパシタセルアレイＣＡの総面積は、サンプルＳ１，Ｓ２と同じ２５００μｍ２である。サンプルＳ３は、サンプルＳ２を微小部分に分割したものに相当する。サンプルＳ２と比較して、上部電極エッチングと、強誘電体膜エッチングの工程が追加される。
サンプルＳ１，Ｓ２，Ｓ３の特性を比較することにより、追加工程に起因する影響を観察することができると考えられる。サンプルＳ１，Ｓ２，Ｓ３を同一ウエハ上に形成した。２枚のウエハ内に４０点づつのサンプルを形成し、スイッチング電荷量Ｑｓｗを測定した。
図２Ｄは、測定結果を示すグラフである。横軸に強誘電体膜の厚さを変えた３種類のサンプルを示し、縦軸がスイッチング電荷量Ｑｓｗを単位Ｃ／ｃｍ２で示す。サンプルＳ１の測定値を菱形で、サンプルＳ２の測定値を三角で、サンプルＳ３の測定値を矩形で示す。
従来通りの強誘電体の膜厚が２００ｎｍの場合は、サンプルＳ２，Ｓ３もサンプルＳ１と同等の値を示し、工程劣化は無視できることがわかる。強誘電体の膜圧が１５０ｎｍ、１２０ｎｍと薄膜化された場合は、サンプルＳ２，Ｓ３の測定値がサンプルＳ１の測定値より小さくなって、工程劣化を生じていることを示す。さらに、強誘電体幕の膜厚が薄くなるにつれ、スイッチング電荷量Ｑｓｗ自身が減少しており、膜厚１２０ｎｍの場合はほぼ実用に耐えない値である。これらの結果は、従来技術のまま高集積化、低電圧化を行なうことはほぼできないことを示唆している。
強誘電体キャパシタのＰｔ下部電極を絶縁膜の上に直接形成すると剥離が生じる。絶縁膜とＰｔ下部電極の間に密着膜を形成することが必要とされている。密着膜としては、導電性のＴｉ膜の他、絶縁性のアルミナ（ＡｌＯ）膜や、酸化チタン（ＴｉＯ）膜の提案もある。アルミナ膜は、強誘電体キャパシタを覆い、水素の拡散を防止する水素拡散防止膜としても用いられる。Ｔｉ膜とアルミナ膜とは機能が異なると考えられる。機能の異なる膜を積層すると新たな効果が生じる可能性もある。そこで、Ｐｔ下部電極の下に、Ｔｉ膜を形成したサンプル、アルミナ膜を形成したサンプル、アルミナ膜とＴｉ膜を形成したサンプルを作製した。まず、シリコン基板表面を熱酸化し、厚さ約１００ｎｍの酸化シリコン膜を形成した。熱酸化膜の上に、ＴＥＯＳをソースガスとした化学気相堆積（ＣＶＤ）により厚さ約８００ｎｍの酸化シリコン膜を堆積した。その後、窒素雰囲気中で６５０℃、３０分間のアニール処理を行い、酸化シリコン膜の脱ガスを行った。ここまでは各サンプル共通である。酸化シリコン膜を以下絶縁膜ＩＮＳと表記する。
図３Ａは、絶縁膜ＩＮＳ上に厚さ約２０ｎｍのＴｉ膜ＴＩを堆積し、その上にＰｔ下部電極ＬＥ，ＰＺＴ強誘電体膜ＦＤ，Ｐｔ上部電極ＵＥを形成したサンプルＳ１１の構成を示す。
図３Ｂは、絶縁膜ＩＮＳ上に厚さ約２０ｎｍのアルミナ膜ＡＬＯを堆積し、その上にＰｔ下部電極ＬＥ，ＰＺＴ強誘電体膜ＦＤ，Ｐｔ上部電極ＵＥを形成したサンプルＳ１２の構成を示す。
図３Ｃは、絶縁膜ＩＮＳ上にまず厚さ約２０ｎｍのアルミナ膜ＡＬＯを形成し、その上にそれぞれ厚さ約２０ｎｍ、１０ｎｍのＴｉ膜ＴＩを堆積し、その上にＰｔ下部電極ＬＥ，ＰＺＴ強誘電体膜ＦＤ，Ｐｔ上部電極ＵＥを形成したサンプルＳ１３、Ｓ１４の構成を示す。サンプルを作製する途中でいくつかの測定を行った。
図３Ｄは、Ｐｔ下部電極ＬＥを基板温度３５０℃で、厚さ１８０ｎｍ堆積した後、４軸Ｘ線回折（ＸＲＤ）により測定した、Ｐｔ下部電極ＬＥの（１１１）面配向のロッキング半値幅（ＦＷＨＭ）を示すグラフである。ウエハ中央、上部、下部、左部、右部の５点で測定を行った。横軸は測定点を示し、縦軸は半値幅を単位（度）で示す。半値幅が小さいほど結晶性がよいことを示している。Ｐｔ膜の下に２０ｎｍのＴｉ膜を形成したサンプルＳ１１は、標準サンプルと考えることができる。標準品の半値幅は約３．０度である。Ｐｔ膜の下のＴｉ膜をアルミナ膜に変更したサンプルＳ１２は結晶性が劣化している。Ｔｉ膜の下にさらにアルミナ膜を挿入したサンプルＳ１３は、標準サンプルＳ１１と同程度の半値幅であり、アルミナ膜挿入による結晶化への影響はほとんど見られない。Ｔｉ膜の厚さを１０ｎｍと減少させたサンプルでは、結晶性が若干向上している。
Ｐｔ下部電極ＬＥの上に、それぞれ厚さ１５０ｎｍ、１２０ｎｍのＰＺＴ膜をスパッタリングで形成し、ラピッドサーマルアニール（ＲＴＡ）を行って結晶化させた。
図３Ｅは、厚さ１５０ｎｍのＰＺＴ膜の(１１１)配向を４軸ＸＲＤで測定したロッキング半値幅を示すグラフである。図３Ｄ同様、横軸はウエハ中央、上下、左右５点の測定点を示し、縦軸は半値幅を示す。標準品の半値幅は約３．９度である。Ｔｉ膜をアルミナ膜に変更したサンプルＳ１２，Ｔｉ膜の下にアルミナ膜を挿入したサンプルＳ１３では、(
１１１)結晶性への影響はほとんど見られない。Ｔｉ膜の厚さを１０ｎｍに減少し、下に
アルミナ膜を挿入したサンプルＳ１４では、ＰＺＴ膜の(１１１)結晶性が向上している。ＰＺＴ膜の結晶性から言えば、Ｐｔ下部電極の下にアルミナ膜上にＴｉ膜を積層した２層構造を挿入し、かつＴｉ膜の厚さを減少したサンプルが最も良い結果を示している。
図３Ｆ、３Ｇは、厚さ１５０ｎｍ及び厚さ１２０ｎｍのＰＺＴ膜の上にＰｔ上部電極ＵＥを形成し、上部電極、強誘電体膜をパターニングして平面形状５０μｍ×５０μｍのキャパシタを作成し、３Ｖ印加時のスイッチング電荷量を測定した結果を示すグラフである。横軸で各サンプルを示し、縦軸でスイッチング電荷量を単位（Ｃ／ｃｍ２）で示す。強誘電体キャパシタを形成した状態の測定値を菱形で示し、さらに層間絶縁膜を形成し、第１メタル配線を形成した状態の測定値を矩形で示す。
Ｐｔ下部電極下に単層アルミナ膜を形成した、ＰＺＴ膜厚１５０ｎｍのサンプルＳ１２ａに対し、Ｐｔ下部電極下に単層Ｔｉ膜を形成した、ＰＺＴ膜厚１５０ｎｍのサンプルＳ１１ａは、キャパシタ状態では若干高いスイッチング電荷量を示しているが、第１メタル配線形成後ではほぼ同等のスイッチング電荷量まで減少しており、工程劣化を生じていることを示唆している。ＰＺＴ膜厚が１２０ｎｍとなると、アルミナ膜のサンプルＳ１２ｂに対するＴｉ膜のサンプルＳ１１ｂの工程劣化は著しく増大している。
Ｐｔ下部電極下に、アルミナ膜とＴｉ膜の積層を配置したサンプルＳ１３，Ｓ１４は、スイッチング電荷量が大きく、工程劣化もほとんど認められない。配線形成に伴うアニールの影響の可能性もあるが、良好なスイッチング電荷量を示せることは変わらない。ＰＺＴ膜を薄くしても良好な結果を示している。
図３Ｈ，３Ｉは、ＰＺＴ膜厚１５０ｎｍ及び１２０ｎｍのセルアレイにおけるスイッチング電荷量の測定値を示す。セルアレイにおいては配線が必要であり、第１メタル配線まで形成している。印加電圧を３Ｖと１．８Ｖの２値で行った。高い測定値が３Ｖ印加時,
低い測定値が１．８Ｖ印加時である。積層膜を形成したサンプルＳ１３，Ｓ１４において、スイッチング電荷量が全体的に高く、特に１．８Ｖ印加時に高いスイッチング電荷量を示している。単層Ｔｉ膜を形成したサンプルＳ１１は、ＰＺＴ膜を１２０ｎｍと薄くし、印加電圧を１．８Ｖと低下した時のスイッチング電荷量の劣化が大きい。
図３Ｊは、各サンプルの印加電圧に対するスイッチング電荷量を示すグラフである。低電圧領域では、ＰＺＴ膜を１２０ｎｍと薄くしたＴｉ膜／アルミナ膜積層サンプルＳ１３ｂ，Ｓ１４ｂの立ち上がりが速い。高電圧領域では、ＰＺＴ膜厚が１５０ｎｍで、Ｐｔ下部電極下にＴｉ膜／アルミナ膜を積層したサンプルＳ１３ａ，Ｓ１４ａの飽和スイッチング電荷量が大きい。大きなスイッチング電荷量を得る点からは、Ｐｔ下部電極下に、Ｔｉ膜／アルミナ膜の積層を形成した構成が好ましい。
図３Ｋ，３Ｌは、ＰＺＴ膜厚１５０ｎｍ、１２０ｎｍの時の各サンプルのリーク電流の測定値を示す。横軸が図３Ｈ，３Ｉ同様のサンプルの差を示し、縦軸がリーク電流を単位（Ａ）で示す。密着膜としてＡｌＯ膜を用い、Ｔｉ膜を有さないサンプルＳ１２が飛び離れて大きなリーク電流を示す。Ｐｔ下部電極下にＴｉ膜を形成しないと、リーク電流が著しく大きくなると考えられる。なお、密着膜としてＴｉＯ膜を用いた場合は、リーク電流が大きいのみでなく、その上に形成する下部電極、強誘電体膜の結晶性が劣化し、歩留まりが低下する。
リーク電流はＰＺＴ膜中のリークパスを示唆する。作成した状態のＰＺＴ膜は過剰のＰｂを含み、リークパスを形成することが考えられる。Ｐｔ下部電極下にＴｉ膜が存在すると、Ｐｂ原子が拡散した時Ｔｉ膜がＰｂ原子を吸収し、さらに、Ｔｉ原子がＰＺＴ膜中に拡散し、格子欠陥を埋めることが推測される。このような現象により、Ｐｔ下部電極下にＴｉ膜を備えるサンプルのリーク電流は低いのであろう。
Ｐｔ下部電極下にＴｉ膜を形成しただけでは、図３Ｆ，３Ｇ，図３Ｈ，３ＩのサンプルＳ１１に示すように工程劣化が大きい。下部電極下方から水素、水分が浸入し、強誘電体膜の結晶性を劣化してしまうことが推測される。Ｔｉ膜の下にさらにアルミナ膜を配置すると、アルミナ膜が水素、水分の拡散を防止し、強誘電体膜の結晶性劣化を抑制すると考えられる。
なお、Ｔｉを供給でき、かつ強誘電体膜の過剰組成を吸収できる導電性密着膜の材料として、Ｔｉの他、Ｔｉを含むＴｉＮ，ＴｉＡｌＮ，ＴｉＡｌＯＮも使用できるであろう。導電性密着膜は、スパッタリング、電子ビーム蒸着等の物理的堆積法、リアクティブスパッタリング等の物理化学的堆積法で形成できる。
水素、水分の拡散を防止できる絶縁性水素拡散防止膜の材料としては、アルミナ(酸化
アルミニウム、ＡｌＯ）に限らず、窒化アルミニウム（ＡｌＮ）、窒化チタンーアルミニウム（ＴｉＡｌＮ），酸化タンタル（ＴａＯ），酸化チタン（ＴｉＯ），酸化ジルコニウム（ＺｒＯ）を用いても有効であろう。絶縁性水素拡散防止膜の成膜は、スパッタリング等の物理的堆積法、ＣＶＤ等の化学的堆積法、リアクティブスパッタリングなどの物理化学的堆積法で形成できる。
図１Ａ−１Ｄは、以上の実験結果に基づく本発明の実施例１による半導体装置の製造方法及び得られる半導体装置を示す。
図１Ａに示すように、シリコン基板などの半導体基板１の表面に、活性領域を画定する素子分離領域２を、例えばシリコン局所酸化（local oxidation of silicon, ＬＯＣＯ
Ｓ）により形成する。ｎチャネルトランジスタを形成する領域にはｐ型ウェル、ｐチャネルトランジスタを形成する領域にはｎ型ウェルを形成する。以下、ｎチャネルトランジスタを形成する場合を例にとって説明するが、ｐチャネルトランジスタにおいては導電型を反転させる。
活性領域表面を熱酸化し、例えば厚さ１０ｎｍのゲート酸化膜３を形成する。ゲート酸化膜３上にポリシリコン膜４、ＷＳｉ２等のシリサイド層５を堆積し、ゲート電極形状にパターニングする。パターニングされたゲート電極及び必要に応じて形成するレジストパターンをマスクに、ｎ型イオンを低加速エネルギで注入し、ソース／ドレインＳ／ＤのエクステンションＥＸを形成する。基板上に酸化シリコン膜を堆積し、リアクティブイオンエッチング等で異方性エッチングし、ゲート電極側壁上にサイドウォールスペーサ６を形成する。
サイドウォールスペーサを形成したゲート電極及び必要に応じて形成するレジストパターンをマスクに、ｎ型イオンを高ドーズ量で注入し、ソース／ドレインＳ／Ｄの高濃度領域ＨＤを形成する。なお、ポリシリコン膜４上にシリサイド層５を堆積せず、この段階で、Ｃｏなどのシリサイド反応可能な金属膜を堆積し、アニールを行ってシリサイド膜を形成してもよい。
このようにして形成されたＭＯＳトランジスタを覆うように、酸素拡散防止機能を有する酸化窒化シリコン等の絶縁性酸素バリア膜７を堆積する。さらに酸化シリコン膜８を例えば厚さ７００ｎｍ程度ＴＥＯＳを用いたＣＶＤにより堆積する。必要に応じて化学機械研磨（ＣＭＰ）等により、表面を平坦化する。窒素雰囲気中、６５０℃、３０分間のアニールを行い、酸化シリコン膜８の脱ガスを行う。以上の工程は、ＣＭＯＳ半導体装置形成の公知の工程であり、公知の変更、追加、修正などを行ってもよい。
酸化シリコン膜８の上に、アルミナ等の絶縁性水素拡散防止膜１１を例えばスパッタリングにより厚さ２０ｎｍ程度堆積する。加工性を考慮すると、アルミナ膜の厚さは、１００ｎｍ以下が好ましく、一般的には２０−５０ｎｍ程度が好ましい。ＣＶＤ等により緻密な膜を形成する場合は膜厚をさらに減少することも可能であろう。この場合も絶縁性水素拡散防止膜の厚さは１ｎｍ以上とすることが望ましいであろう。
絶縁性水素拡散防止膜１１の上に、Ｔｉ等の導電性密着膜１２を、基板温度１５０℃で、スパッタリングにより厚さ１０ｎｍ程度堆積する。Ｔｉ膜の成膜温度は、１０℃以上、２００℃以下が好ましい。Ｔｉ膜の厚さは１〜２５ｎｍが好ましい。Ｔｉ膜を３０ｎｍ以上に厚くすると、その上に形成する下部電極、強誘電体膜の結晶配向性が悪くなる。
導電性密着膜の上に、Ｐｔ等の下部電極ＬＥをスパッタリングにより厚さ１８０ｎｍ程度堆積する。基板温度は１００℃〜３５０℃が好ましい。下部電極ＬＥ上に、ＰＬＺＴ（（Ｐｂ，Ｌａ）（Ｚｒ，Ｔｉ）Ｏ３）等の強誘電体膜ＦＤを厚さ１００〜２００ｎｍ程度ＲＦスパッタリングによりアモルファス状態で堆積する。Ａｒ，Ｏ２を含む雰囲気中で６５０℃以下のＲＴＡを行い、さらに酸素雰囲気中で７５０℃のＲＴＡを行う。このアニールにより、強誘電体膜ＦＤが結晶化し、下部電極ＬＥは緻密化する。この結果、下部電極ＬＥ，強誘電体膜ＦＤ間の界面でのＰｔとＯの相互拡散は抑制される。さらに、強誘電体膜中の過剰Ｐｂは、導電性密着膜中に拡散し、導電性密着膜中のＴｉが強誘電体膜中に這い上がり、強誘電体膜中の組成を安定化する。
強誘電体膜ＦＤ上に、上部電極ＵＥを形成する。例えば、まず、基板温度３００℃程度で、それぞれ流量１００ｓｃｃｍ程度のＡｒとＯ２を流し、厚さ５０ｎｍ程度の結晶化したＩｒＯ膜をリアクティブスパッタリングにより形成し、その上にさらに厚さ２００ｎｍ程度のＩｒＯ膜をスパッタリングで形成する。後者の膜は、成膜時に結晶化している必要はない。
基板の背面洗浄を行い、上部電極ＵＥをパターニングする。Ｏ２雰囲気中，６５０℃、６０分間アニールを行い、強誘電体膜が受けたダメージを回復させる。その後、強誘電体膜ＦＤのパターニングを行う。パターニングで分割された強誘電体膜ＦＤ、上部電極ＵＥを覆うように、アルミナなどの水素拡散防止膜１６をスパッタリングで堆積する。酸素雰囲気中のアニールを行った後、アルミナ等の水素拡散防止膜１６、下部電極ＬＥのパターニングを同時に行う。酸素雰囲気中のアニールを行い、水素拡散防止膜を密着させる。
パターニングされた下部電極ＬＥの周縁から引き込んだ形状で、強誘電体膜ＦＤがパターニングされ、強誘電体膜ＦＤの周縁から引き込んだ形状で上部電極ＵＥがパターニングされる。強誘電体膜ＦＤは下部電極ＬＥ上にのみ、下部電極に内包される平面形状でパターニングされ、下部電極ＬＥ外には張り出さない。
このようにして形成された強誘電体キャパシタを覆うように、さらにアルミナ等の水素拡散防止膜１７をスパッタリングで全面に堆積し、酸素雰囲気中でアニールを行う。数回のアニールにより強誘電体膜中の組成が安定化し、リークが抑制される。
強誘電体キャパシタを覆って、高密度プラズマＣＶＤにより、酸化シリコンの層間絶縁膜１８を例えば厚さ１．５μｍ程度堆積し、ＣＭＰで表面を平坦化する。Ｎ２Ｏガスを用いたプラズマアニールを行い、層間絶縁膜表面を若干窒化する。水分遮蔽機能が生じる。なお、Ｎ２Ｏの代わりに、ＮまたはＯのいずれか一方を含むガス中でプラズマ処理してもよい。
層間絶縁膜１８上にレジストパターンを形成し、層間絶縁膜１８、水素拡散防止膜１７，１６、酸化シリコン膜８、酸化窒化シリコン膜７を貫通し、ソース／ドレイン領域Ｓ／Ｄに達する接続孔ＣＨをエッチングする。スパッタリングでＴｉ膜、ＴｉＮ膜を堆積し、バリアメタル膜ＢＭを形成した後、ＣＶＤによりブランケットＷの主導電膜ＭＭを堆積する。
図１Ｂに示すように、ＣＭＰにより、層間絶縁膜１８上の不要導電膜を除去し、層間絶縁膜１８と表面をそろえたＷプラグＰＬを形成する。プラグＰＬを覆うように、層間絶縁膜１８上に酸化窒化シリコン膜２１を例えばプラズマ促進（ＰＥ）ＣＶＤにより堆積し、ＷプラグＰＬの酸化防止膜を形成する。
図１Ｃに示すように、酸化窒化シリコン膜２１上に、レジストパターンを形成し、酸化窒化シリコン膜２１、層間絶縁膜１８、水素拡散防止膜１７，１６を貫通し、強誘電体キャパシタの上部電極ＵＥ，下部電極ＬＥに達する接続孔ＣＨをエッチングする。酸素雰囲気中でアニールを行い、ダメージを回復する。
図１Ｄに示すように、レジストパターンを剥離し、酸化窒化シリコン膜２１をエッチバックすることで除去し、ＷプラグＰＬの表面を露出させる。接続孔を埋め込むようにアルミないしアルミ合金の配線層を形成し、レジストパターンをマスクとしてエッチングしてメタル配線Ｍ１を形成する。図示の構成では、トランジスタの一方のソース／ドレインＳ／Ｄと強誘電体キャパシタの下部電極ＬＥが接続され、メモリセルが形成される。必要に応じて、さらに層間絶縁膜、配線の形成を行う。
本実施例によれば、下部電極ＬＥの下にＴｉ等の導電性密着膜を配し、その下にアルミナなどの絶縁性水素拡散防止膜を配した。強誘電体キャパシタが上面、側面を上部絶縁性水素拡散防止膜で覆われるのみでなく、底面も下部絶縁整数磯拡散防止膜で覆われるので、水素、水分が侵入する経路がなくなり、工程劣化及び環境の影響を受けにくくなる。下部絶縁性水素拡散防止膜の上には導電性密着膜が配されるのでリーク電流を抑制することができる。微細化を行っても、スイッチング電荷の過剰の減少を抑制し、反転電荷量を向上できる。抗電圧を低減し、疲労耐性、インプリント耐性を向上させることができる。
図４は、ＣＭＯＳ回路を集積化した、実施例１の変形例を示す。メモリセルの転送トランジスタと共にＣＭＯＳ論理回路を形成する。図中右側は、図１Ｄと同様の強誘電体メモリ構成を示す。図中左側にＣＭＯＳ論理回路を示す。素子分離領域で画定された活性領域にｐ型ウェルＰＷ、ｎ型ウェルＮＷを形成する。ｐ型ウェルＰＷ内には、転送トランジスタと同一工程でｎチャネルトランジスタＮＭＯＳが形成される。ｎ型ウェルＮＷ内には、導電型を反転させたｐチャネルトランジスタＰＭＯＳが形成される。トランジスタを酸化窒化シリコン膜７、酸化シリコン膜８で覆い、その上に下部絶縁性水素拡散防止膜１１、導電性密着膜１２を形成する。
導電性密着膜１２の上にＰｔの下部電極ＬＥを形成し、下部電極ＬＥ上に厚さ１２０ｎｍのＰＺＴの強誘電体膜ＦＤを形成する。強誘電体膜ＦＤ上にＰｔ上部電極ＵＥを形成し、絶縁性水素拡散防止膜１７、層間絶縁膜１８で覆う。
転送トランジスタのソース／ドレインに対する接続孔と同時に、ＣＭＯＳトランジスタに対する接続孔が形成され、ＷプラグＰＬが埋め込まれる。第１メタル配線でインバータが接続される。
実際にＣＭＯＳを集積化したサンプルを形成した。絶縁性水素拡散防止膜１１は厚さ２０ｎｍのアルミナ膜で形成し、導電性密着膜１２は、Ｔｉで形成し、厚さ２０ｎｍ、および１０ｎｍの２種類を形成した。厚さ２０ｎｍのＴｉ層を形成したサンプルをＳ２３とし、厚さ１０ｎｍのＴｉ層を形成したサンプルをＳ２４とする。測定値を図５Ａ−５Ｅに示す。
図５Ａは、キャパシタの面積を５０μｍ×５０μｍとしたサンプルの３Ｖ印加時のスイッチング電荷量を示す。図５Ｂ，５Ｃは、キャパシタセルアレイにそれぞれ３Ｖ、および１．８Ｖを印加した時のスイッチング電荷量の測定値を示す。図５Ｄは、セルアレイのリーク電流の測定値を示す。図５Ａ−５Ｄにおいては、第１層目のメタル配線まで作成したサンプルの測定値を菱形で示し、３層目のメタル配線まで割く際したサンプルの測定値を三角で示す。図５Ｅは、印加電圧に対するスイッチング電荷量の変化を示す。
図５Ａに示されるように、５０μｍ×５０μｍのキャパシタは多層配線形成でほとんど劣化しない。図５Ｂ，５Ｃに示されるように、１層目メタル配線形成から３層目メタル配線形成までスイッチング電荷量は若干低下するが、ほとんど同じレベルと言える程度である。図５Ｅに示されるように、Ｔｉ導電性密着膜の厚さが１０ｎｍの場合は、Ｑｔｖの立ち上がりが速く、低電圧のスイッチング電荷量も大きくなる。図５Ｄに示されるように、セルキャパシタのリーク電流は、Ｔｉ膜の厚さによらず、配線形成により減少した値を示している。アニールの効果なども考えると、リーク電流はほとんど増加はしないと言えるであろう。低抗電圧、Ｑｓｗ向上、低リーク電流、工程劣化の抑制に効果が見られた。
Ｔｉ膜の厚さが２０ｎｍのサンプルで、歩留まり８０％が得られ、Ｔｉ膜の厚さが１０ｎｍのサンプルで歩留まり８３％が得られた。Ｔｉ膜厚減少により、結晶性の向上が期待でき、歩留まりに反映されると考えられる。
以上絶縁膜上にプレーナ型の強誘電体キャパシタを形成する場合を説明した。導電性プラグ上に強誘電体キャパシタを形成するスタック型も可能である。以下、スタック型強誘電体キャパシタを形成する実施例２を図６Ａ−６Ｆを参照して説明する。
図６Ａに示すように、シリコン基板などの半導体基板１に、シャロートレンチアイソレーション（ＳＴＩ）等による素子分離領域２を形成する。イオン注入によりｐ型ウェルＰＷ，ｎ型ウェルＮＷを形成する。
実施例１同様の工程によりＭＯＳトランジスタ構造を形成する。即ち、活性領域表面を熱酸化してゲート酸化膜３を形成し、ポリシリコン膜４、シリサイド膜５を形成して、ゲート電極にパターニングする。ｐ型ウェル上ではｎ型ゲート電極、ｎ型ウェル上ではｐ型ゲート電極を形成する。ｎ型不純物イオンをｐ型ウェルに注入し、ｎ型ソース／ドレインのエクステンションを形成する。ｎ型ウェルに対してはｐ型不純物イオンを注入する。酸化シリコン等の絶縁膜を堆積し、異方性エッチングを行うことでサイドウォールスペーサ６を形成する。さらに高濃度のｎ型不純物イオンをｐ型ウェルに、ｐ型不純物イオンをｎ型ウェルにイオン注入し、高濃度のソース／ドレイン領域を形成する。
ここまでは公知のＣＭＯＳ製造工程であり、他の公知の工程を用いることもできる。図に示す２つのＮＭＯＳは、中央のソース／ドレインが両側のＮＭＯＳに共通の領域である。
ＭＯＳトランジスタを覆って、厚さ２００ｎｍの酸化窒化シリコン膜７をＣＶＤで堆積し、その上に厚さ１０００ｎｍの酸化シリコン膜８をＣＶＤで堆積し、ＣＭＰで平坦化する。Ｎ２雰囲気中、６５０℃、３０分間のアニールを行い、脱ガスを行う。酸化シリコン膜８上に、厚さ５０ｎｍ程度の酸化アルミニウムの絶縁性水素拡散防止膜１１をスパッタリングで形成する。絶縁盛衰度拡散防止膜１１は、酸化アルミニウムの他、窒化アルミニウム、ＴｉＡｌＮ、酸化タンタル、酸化チタン、酸化ジルコニウムでも形成できよう。
図６Ｂに示すように、絶縁性水素拡散防止膜１１上にレジストパターンを形成し、ＭＯＳトランジスタのソース／ドレイン領域に達するコンタクト孔ＣＨをエッチングする。中央のソース／ドレイン領域はビット線に接続し、両側のソース／ドレイン領域はキャパシタに接続する。Ｎ２雰囲気中、６５０℃、３０分間のアニールを行う。厚さ２０ｎｍのＴｉ層、厚さ５０ｎｍのＴｉＮ層、厚さ２０ｎｍのＴｉ層をスパッタリングし、密着層を兼ねたバリア膜ＢＭを形成する。バリア膜ＢＭの上に、ＣＶＤによりＷ膜を厚さ３００ｎｍ成膜し、コンタクト孔ＣＨを埋める。
図６Ｃに示すように、絶縁性水素拡散防止膜１１上の導電層を低圧（研磨）ＣＭＰや電解機械研磨（ＥＣＭＰ）で除去し、コンタクト孔内に導電性プラグＰＬ１を残す。酸化アルミニウム膜を疎突破とした低圧研磨ＣＭＰや電解機械研磨（ＥＣＭＰ）を用いると、周囲の絶縁膜表面と同一レベルの平坦性のよいＷプラグ表面が得られる。
図６Ｄに示すように、ＷプラグＰＬを覆うように、酸化アルミニウム膜１１上に、厚さ２５ｎｍ以下のＴｉ膜の導電性密着膜１２、導電性酸素バリア膜１４、下部電極ＬＥを成膜する。下地表面が平坦であるため、結晶性のよい膜を成膜できる。導電性酸素バリア膜１４は、例えば厚さ１００−２００ｎｍの貴金属Ｉｒ，Ｒｕや、ＴｉＡｌＮ膜で形成できる。この酸素バリア膜を形成することで強誘電体膜成膜時や結晶化アニール時の酸素がＷプラグに拡散することを防止できる。導電性密着膜は、Ｔｉ膜に代え、ＴｉＮ膜、ＴｉＡｌＮ膜、ＴｉＡｌＯＮ膜で形成できる可能性もある。下部電極ＬＥは、厚さ５０−２００ｎｍ程度のＰｔ膜で形成する。下部電極は、Ｐｔ，Ｉｒ，Ｒｕ，Ｒｈ，Ｒｅ，Ｏｓ，Ｐｄ、これらの酸化物、ＳｒＲｕＯ３からなる群から選択した材料で形成できる。
下部電極ＬＥ上に例えば厚さ１２０ｎｍのＰＺＴ膜からなる強誘電体膜ＦＤをＭＯＣＶＤで成膜する。ＭＯＣＶＤは、例えば、成膜温度を５８０℃とし、ＰｂソースとしてＰｂ（ＤＰＭ）２（ＤＰＭ：ジピバロイルメタネート）を０．３２ｍｌ／ｍｉｎ、Ｚｒソースとしてテトラキス（イソプロポキシピバロイルネタネート）ジルコニウムＺｒ（ｄｍｈｄ）４（ｄｍｈｄ：ジメチルヘキサンジオネート）を０．２ｍｌ／ｍｉｎ、Ｔｉソースとしてチタニウム-ジ-（イソプロポキシ）-ビス-（ジピバロイルメタネート）Ｔｉ（Ｏ−ｉＰｒ）２（ＤＰＭ）２（ｉＰｒ：イソプロポキシ）を０．２ｍｌ／ｍｉｎ導入し、酸素分圧を５Ｔｏｒｒとして行う。原料はＴＨＦ（テトラヒドロフラン）にモル比３％の濃度で溶解させ、液体の状態で気化器まで輸送した。気化器温度を２６０℃としてＴＨＦ及び原料を気化させ、酸素と混合した後、ウエハ上にシャワーヘッドを介して吹きつける。成膜時間は４２０秒とする。上記ＭＯＣＶＤで得られたＰＺＴ膜の組成はＰｂ／（Ｚｒ＋Ｔｉ）＝１．１５，Ｚｒ／（Ｚｒ＋Ｔｉ）＝０．４５であった。
強誘電体膜の材料は、一般式ＡＢＯ３で表されるＰＺＴ，ＢＬＴ，ＰＬＺＴを含む添加物Ｌａ，Ｃａ，Ｓｒ，Ｓｉ等を微量含むＰＺＴ，ＳＢＴ，Ｂｉ系層状化合物を用いることができる。成膜方法は、スパッタリング、ゾルゲル法（ＣＳＤ）、ＣＶＤ等がある。
強誘電体膜を成膜した後、酸素含有雰囲気中でアニールを行って結晶化させる。例えば、ＡｒとＯ２の混合ガス雰囲気中で基板温度６００℃、９０秒間の第１アニール、酸素雰囲気中、基板温度７５０℃６０秒間の第２アニールを含むＲＴＡ処理を行う。このアニール処理はコンタクトプラグに影響を与えない。貴金属は酸化しても導電性酸化物になる。下部電極の下には導電性酸素バリア膜があり、酸素の拡散を防止する。強誘電体膜ＦＤ上に、上部電極ＵＥを例えば厚さ２００ｎｍの酸化イリジウム膜をスパッタリングすることで形成する。上部電極は、Ｐｔ，Ｉｒ，Ｒｕ，Ｒｈ，Ｒｅ，Ｏｓ，Ｐｄ，ＳｒＲｕＯ３からなる群から選択した少なくとも１種を含む、金属又は金属酸化物の単層又は複層構成で形成できる。
図６Ｅに示すように、ハードマスクを用いて上部電極ＵＥ，強誘電体膜ＦＤ，下部電極ＬＥ，導電性酸素バリア膜１４、導電性密着膜１２を順次高温や常温の一括エッチングでパターニングする。エッチング後、ハードマスクは除去する。酸素を含む雰囲気中、３５０℃、１時間のアニールを行う。形成された強誘電体キャパシタを覆って、酸化アルミニウム等の絶縁性水素拡散防止膜１７をスパッタリングやＣＶＤで厚さ２０−１００ｎｍ成膜する。酸素を含む雰囲気中で５５０℃−６５０℃でダメージ回復アニールを行う。その後、層間絶縁膜１８を形成し、ＣＭＰで表面を平坦化する。
図６Ｆに示すように、中央のＷプラグＰＬ１及び強誘電体キャパシタの上部電極に達する接続孔をエッチングし、接続孔を埋めるＷプラグＰＬ２をＰｌ１同様の工程で作成する。アルミニウムやアルミニウム合金の第１メタル配線Ｍ１を形成し、層間絶縁膜２３で覆う。層間絶縁膜２３に接続孔を形成し、ＷプラグＰＬ３を埋め込む。同様の工程を繰り返し、希望層数の多層配線を形成する。
本実施例によれば、導電性プラグを埋め込んだ絶縁膜上に強誘電体キャパシタを形成するが、下地表面を高度に平坦化しているので、結晶性の損なわれない下部電極、強誘電体膜を形成できる。下部電極下に導電性密着膜、絶縁性水素拡散防止膜を配するので実施例１同様の効果を期待できる。下部電極下に導電性酸素バリア膜を配するので、強誘電体膜形成工程の酸素が導電性プラグに達するのを防止できる。
以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば、特に断りのない数値は例示であり、種々に変更可能である。その他、種々の変更、改良、組み合わせが可能なことは当業者に自明であろう。
以下、本発明の特徴を付記する。
（付記１）
半導体基板と、
前記半導体基板に形成された半導体素子と、
前記半導体素子を覆って、前記半導体基板上方に形成された絶縁膜と、
前記絶縁膜上方に形成され、水素、水分遮蔽能を有する下部絶縁性水素拡散防止膜と、
前記絶縁性水素拡散防止膜上方に形成された導電性密着膜と、
前記導電性密着膜上方に形成された下部電極と、前記下部電極上に形成され、平面視上、前記下部電極に内包される強誘電体膜と、前記強誘電体膜上に形成され、平面視上、前記強誘電体膜に内包される上部電極とを有する強誘電体キャパシタと、
を有し、前記導電性密着膜は前記強誘電体キャパシタの下部電極の密着性を向上すると共に、前記強誘電体キャパシタのリーク電流を低減する機能を有する半導体装置。
（付記２）
前記下部絶縁性水素拡散防止膜は、それぞれ、酸化アルミニウム、窒化アルミニウム、ＴｉＡｌＮ、酸化タンタル、酸化チタン、酸化ジルコニウムからなる群から選択された少なくとも１種の膜を含む付記１記載の半導体装置。
（付記３）
前記下部絶縁性水素拡散防止膜は、それぞれ、厚さ１〜１００ｎｍの酸化アルミニウム膜で形成された付記２記載の半導体装置。
（付記４）
さらに、前記強誘電体キャパシタの上面、側面を覆って形成され、前記下部絶縁性水素拡散防止膜と共に、前記強誘電体キャパシタを包む上部絶縁性水素拡散防止膜を有する付記１〜３のいずれか１項記載の半導体装置。
（付記５）
前記導電性密着膜は、Ｔｉ、ＴｉＮ、ＴｉＡｌＮ、ＴｉＡｌＯＮからなる群から選択された少なくとも１種の膜を含む付記１〜４のいずれか１項記載の半導体装置。
（付記６）
前記導電性密着膜は、Ｔｉ単層で形成された付記５記載の半導体装置。
（付記７）
前記Ｔｉ単層の導電性密着膜の厚さは、１〜２５ｎｍの範囲にある付記６記載の半導体装置。
（付記８）
前記強誘電体は、ＰＺＴ，添加物を微量ドープしたＰＺＴ、ＢＬＴ、ＳＢＴ、Ｂｉ系層状化合物のいずれかである付記１〜７のいずれか１項記載の半導体装置。
（付記９）
前記下部電極は、Ｐｔ，Ｉｒ，Ｒｕ，Ｒｈ，Ｒｅ．Ｏｓ，Ｐｄ、これらの酸化物、ＳｒＲｕＯ３からなる群から選択された少なくとも１種の材料の膜を含む付記１〜８のいずれか１項記載の半導体装置。
（付記１０）
前記強誘電体キャパシタの下部電極底面は、全面が前記導電性密着膜及び前記下部絶縁性水素拡散防止膜で覆われ、さらに
前記強誘電体キャパシタを覆う層間絶縁膜と、
前記層間絶縁膜を貫通し、それぞれ、前記下部電極、前記上部電極に達する導電性プラグと、
を有する付記１〜９のいずれか１項記載の半導体装置。
（付記１１）
さらに、
前記絶縁膜、前記下部絶縁性水素拡散防止膜を貫通し、前記半導体素子、前記導電性密着膜を電気的に接続する下方導電性プラグと、
前記導電性密着層と前記下部電極との間に形成された導電性酸素バリア膜と、
前記強誘電体キャパシタを覆う層間絶縁膜と、
前記層間絶縁膜を貫通し、前記上部電極に達する上方導電性プラグと、
を有する付記１〜９のいずれか１項記載の半導体装置。
（付記１２）
（ａ）トランジスタを形成した半導体基板上に、絶縁性酸素バリア膜、層間絶縁膜を堆積する工程と、
（ｂ）前記層間絶縁膜上方に絶縁性水素拡散防止膜を形成する工程と、
（ｃ）前記絶縁性水素拡散防止膜上方に、Ｔｉを含む導電性密着膜を形成する工程と、
（ｄ）前記導電性密着膜上方に、下部電極、強誘電体膜、上部電極の積層を含み、上層は下層外に張り出さない強誘電体キャパシタを形成する工程と、
（ｅ）前記工程（ｄ）の後、酸素を含む雰囲気中でアニールを行う工程と、
を含む半導体装置の製造方法。
（付記１３）
前記工程（ｂ）は、物理的堆積法、化学的堆積法で、酸化アルミニウム、窒化アルミニウム、ＴｉＡｌＮ、酸化タンタル、酸化チタン、酸化ジルコニウムからなる群から選択された少なくとも１種の膜を形成する付記１２記載の半導体装置の製造方法。
（付記１４）
前記工程（ｂ）は、厚さ１−１００ｎｍの酸化アルミニウム膜を形成する付記１３記載の半導体装置の製造方法。
（付記１５）
前記工程（ｃ）は、物理的堆積法、物理化学的堆積法で、Ｔｉ、ＴｉＮ、ＴｉＡｌＮ、ＴｉＡｌＯＮからなる群から選択された少なくとも１種の膜を形成する付記１２〜１４のいずれか１項記載の半導体装置の製造方法。
（付記１６）
前記工程（ｃ）は、Ｔｉ膜をスパッタリングで形成する付記１５記載の半導体装置の製造方法。
（付記１７）
前記工程（ｃ）は、基板温度１０−２００℃でスパッタリングする付記１６記載の半導体装置の製造方法。
（付記１８）
さらに、
（ｆ）前記工程（ｂ）と（ｃ）の間に、前記絶縁性水素拡散防止膜、層間絶縁膜、絶縁性酸素バリア膜を貫通し、前記半導体素子に達する導電性プラグを形成する工程と、
（ｇ）前記工程（ｃ）と（ｄ）の間に、前記導電性密着膜上に導電性酸素バリア膜を形成する工程と、
を含む付記１２〜１７のいずれか１項記載の半導体装置の製造方法。
（付記１９）
前記工程（ｆ）が、
（ｆ−１）前記絶縁性水素拡散防止膜、層間絶縁膜、絶縁性酸素バリア膜を貫通するコンタクト孔をエッチングする工程と、
（ｆ−２）前記コンタクト孔を埋め込んでプラグ材料を堆積する工程と、
（ｆ−３）前記絶縁性水素拡散防止膜をストッパとして、前記絶縁性水素拡散防止膜状の前記プラグ材料を研磨で除去する工程と、
を含む付記１８記載の半導体装置の製造方法。
（付記２０）
前記工程（ｆ−３）が、低圧化学機械研磨、または電解機械研磨である付記１９記載の半導体装置の製造方法。
と、 実施例１による半導体装置の製造方法を示す半導体基板の断面図である。 本発明者の行なった予備的実験とその測定結果を説明するための断面図、グラフである。 と、 と、 と、 と、 と、 本発明者の行なった実験とその測定結果を説明するための断面図、グラフである。 実施例1の変形例を示す断面図である。 と、 と、 変形例によるサンプルの測定結果を示すグラフである。 と、 と、 実施例２による半導体装置の製造方法を示す半導体基板の断面図である。
符号の説明
１ 半導体基板（シリコンウエハ）、２ 素子分離領域、３ ゲート絶縁膜、４ ゲート電極、５ シリサイド層、６ サイドウォールスペーサ、Ｓ／Ｄ ソース／ドレイン領域、ＥＸ エクステンション、ＨＤ 高濃度領域、７ 絶縁性酸素バリア膜（酸化窒化シリコン膜）、８、１８、ＩＬ 層間絶縁膜（酸化シリコン膜）、１１、１６，１７ 絶縁性水素拡散防止膜、１２ 導電性密着膜、ＬＥ 下部電極、ＦＤ 強誘電体膜、ＵＥ 上部電極、ＣＨ コンタクト孔、ＢＭ バリアメタル膜、ＭＭ 主導電層、ＰＬ プラグ、２１ 酸化防止膜（酸化窒化シリコン膜）、Ｍ１ 第１メタル配線、ＤＩ、ＩＮＳ 絶縁膜、ＣＬ 密着層、ＡＬＯ 酸化アルミニウム膜、Ｓ サンプル、ＣＡ セルアレイ、Ｃｉ （個別）キャパシタ、ＴＩ チタン膜、ＰＷ ｐ型ウェル、ＮＷ ｎ型ウェル、ＮＭＯＳ ｎチャネルＭＯＳトランジスタ、ＰＭＯＳ ｐチャネルＭＯＳトランジスタ、１４ 導電性酸素バリア膜

Claims (20)

  1. 半導体基板と、
    前記半導体基板に形成された半導体素子と、
    前記半導体素子を覆って、前記半導体基板上方に形成された絶縁膜と、
    前記絶縁膜上方に形成され、水素、水分遮蔽能を有する下部絶縁性水素拡散防止膜と、
    前記絶縁性水素拡散防止膜上方に形成された導電性密着膜と、
    前記導電性密着膜上方に形成された下部電極と、前記下部電極上に形成され、平面視上、前記下部電極に内包される強誘電体膜と、前記強誘電体膜上に形成され、平面視上、前記強誘電体膜に内包される上部電極とを有する強誘電体キャパシタと、
    を有し、前記導電性密着膜は前記強誘電体キャパシタの下部電極の密着性を向上すると共に、前記強誘電体キャパシタのリーク電流を低減する機能を有する半導体装置。
  2. 前記下部絶縁性水素拡散防止膜は、それぞれ、酸化アルミニウム、窒化アルミニウム、ＴｉＡｌＮ、酸化タンタル、酸化チタン、酸化ジルコニウムからなる群から選択された少なくとも１種の膜を含む請求項１記載の半導体装置。
  3. 前記下部絶縁性水素拡散防止膜は、それぞれ、厚さ１〜１００ｎｍの酸化アルミニウム膜で形成された請求項２記載の半導体装置。
  4. さらに、前記強誘電体キャパシタの上面、側面を覆って形成され、前記下部絶縁性水素拡散防止膜と共に、前記強誘電体キャパシタを包む上部絶縁性水素拡散防止膜を有する請求項１〜３のいずれか１項記載の半導体装置。
  5. 前記導電性密着膜は、Ｔｉ、ＴｉＮ、ＴｉＡｌＮ、ＴｉＡｌＯＮからなる群から選択された少なくとも１種の膜を含む請求項１〜４のいずれか１項記載の半導体装置。
  6. 前記導電性密着膜は、Ｔｉ単層で形成された請求項５記載の半導体装置。
  7. 前記Ｔｉ単層の導電性密着膜の厚さは、１〜２５ｎｍの範囲にある請求項６記載の半導体装置。
  8. 前記強誘電体は、ＰＺＴ，添加物を微量ドープしたＰＺＴ、ＢＬＴ、ＳＢＴ、Ｂｉ系層状化合物のいずれかである請求項１〜７のいずれか１項記載の半導体装置。
  9. 前記下部電極は、Ｐｔ，Ｉｒ，Ｒｕ，Ｒｈ，Ｒｅ．Ｏｓ，Ｐｄ、これらの酸化物、ＳｒＲｕＯ３からなる群から選択された少なくとも１種の材料の膜を含む請求項１〜８のいずれか１項記載の半導体装置。
  10. 前記強誘電体キャパシタの下部電極底面は、全面が前記導電性密着膜及び前記下部絶縁性水素拡散防止膜で覆われ、さらに
    前記強誘電体キャパシタを覆う層間絶縁膜と、
    前記層間絶縁膜を貫通し、それぞれ、前記下部電極、前記上部電極に達する導電性プラグと、
    を有する請求項１〜９のいずれか１項記載の半導体装置。
  11. さらに、
    前記絶縁膜、前記下部絶縁性水素拡散防止膜を貫通し、前記半導体素子、前記導電性密着膜を電気的に接続する下方導電性プラグと、
    前記導電性密着層と前記下部電極との間に形成された導電性酸素バリア膜と、
    前記強誘電体キャパシタを覆う層間絶縁膜と、
    前記層間絶縁膜を貫通し、前記上部電極に達する上方導電性プラグと、
    を有する請求項１〜９のいずれか１項記載の半導体装置。
  12. （ａ）トランジスタを形成した半導体基板上に、絶縁性酸素バリア膜、層間絶縁膜を堆積する工程と、
    （ｂ）前記層間絶縁膜上方に絶縁性水素拡散防止膜を形成する工程と、
    （ｃ）前記絶縁性水素拡散防止膜上方に、Ｔｉを含む導電性密着膜を形成する工程と、
    （ｄ）前記導電性密着膜上方に、下部電極、強誘電体膜、上部電極の積層を含み、上層は下層外に張り出さない強誘電体キャパシタを形成する工程と、
    （ｅ）前記工程（ｄ）の後、酸素を含む雰囲気中でアニールを行う工程と、
    を含む半導体装置の製造方法。
  13. 前記工程（ｂ）は、物理的堆積法、化学的堆積法で、酸化アルミニウム、窒化アルミニウム、ＴｉＡｌＮ、酸化タンタル、酸化チタン、酸化ジルコニウムからなる群から選択された少なくとも１種の膜を形成する請求項１２記載の半導体装置の製造方法。
  14. 前記工程（ｂ）は、厚さ１−１００ｎｍの酸化アルミニウム膜を形成する請求項１３記載の半導体装置の製造方法。
  15. 前記工程（ｃ）は、物理的堆積法、物理化学的堆積法で、Ｔｉ、ＴｉＮ、ＴｉＡｌＮ、ＴｉＡｌＯＮからなる群から選択された少なくとも１種の膜を形成する請求項１２〜１４のいずれか１項記載の半導体装置の製造方法。
  16. 前記工程（ｃ）は、Ｔｉ膜をスパッタリングで形成する請求項１５記載の半導体装置の製造方法。
  17. 前記工程（ｃ）は、基板温度１０−２００℃でスパッタリングする請求項１６記載の半導体装置の製造方法。
  18. さらに、
    （ｆ）前記工程（ｂ）と（ｃ）の間に、前記絶縁性水素拡散防止膜、層間絶縁膜、絶縁性酸素バリア膜を貫通し、前記半導体素子に達する導電性プラグを形成する工程と、
    （ｇ）前記工程（ｃ）と（ｄ）の間に、前記導電性密着膜上に導電性酸素バリア膜を形成する工程と、
    を含む請求項１２〜１７のいずれか１項記載の半導体装置の製造方法。
  19. 前記工程（ｆ）が、
    （ｆ−１）前記絶縁性水素拡散防止膜、層間絶縁膜、絶縁性酸素バリア膜を貫通するコンタクト孔をエッチングする工程と、
    （ｆ−２）前記コンタクト孔を埋め込んでプラグ材料を堆積する工程と、
    （ｆ−３）前記絶縁性水素拡散防止膜をストッパとして、前記絶縁性水素拡散防止膜状の前記プラグ材料を研磨で除去する工程と、
    を含む請求項１８記載の半導体装置の製造方法。
  20. 前記工程（ｆ−３）が、低圧化学機械研磨、または電解機械研磨である請求項１９記載の半導体装置の製造方法。
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