JP3371962B2 - Ｄｃ−ｄｃコンバ−タ - Google Patents
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- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
- H02M3/00—Conversion of dc power input into dc power output
- H02M3/22—Conversion of dc power input into dc power output with intermediate conversion into ac
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- H02M3/28—Conversion of dc power input into dc power output with intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode to produce the intermediate ac
- H02M3/325—Conversion of dc power input into dc power output with intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode to produce the intermediate ac using devices of a triode or a transistor type requiring continuous application of a control signal
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- H02M3/33507—Conversion of dc power input into dc power output with intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode to produce the intermediate ac using devices of a triode or a transistor type requiring continuous application of a control signal using semiconductor devices only with automatic control of the output voltage or current, e.g. flyback converters
- H02M3/33523—Conversion of dc power input into dc power output with intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode to produce the intermediate ac using devices of a triode or a transistor type requiring continuous application of a control signal using semiconductor devices only with automatic control of the output voltage or current, e.g. flyback converters with galvanic isolation between input and output of both the power stage and the feedback loop
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- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
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- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02B—CLIMATE CHANGE MITIGATION TECHNOLOGIES RELATED TO BUILDINGS, e.g. HOUSING, HOUSE APPLIANCES OR RELATED END-USER APPLICATIONS
- Y02B70/00—Technologies for an efficient end-user side electric power management and consumption
- Y02B70/10—Technologies improving the efficiency by using switched-mode power supplies [SMPS], i.e. efficient power electronics conversion e.g. power factor correction or reduction of losses in power supplies or efficient standby modes
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Dc-Dc Converters (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、出力電圧を帰還制
御によって一定に制御する形式のＤＣ−ＤＣコンバータ
に関する。
御によって一定に制御する形式のＤＣ−ＤＣコンバータ
に関する。
【０００２】
【従来の技術】典型的なＤＣ−ＤＣコンバータは、直流
電源と、この一端と他端との間に接続されたトランスの
１次巻線とスイッチとの直列回路と、トランスの２次巻
線に接続された整流平滑回路と、出力電圧検出回路と、
スイッチ電流検出回路と、出力電圧検出回路及び電流検
出回路の出力に基づいてスイッチをオン・オフ制御する
ための制御回路とから成る。
電源と、この一端と他端との間に接続されたトランスの
１次巻線とスイッチとの直列回路と、トランスの２次巻
線に接続された整流平滑回路と、出力電圧検出回路と、
スイッチ電流検出回路と、出力電圧検出回路及び電流検
出回路の出力に基づいてスイッチをオン・オフ制御する
ための制御回路とから成る。
【０００３】スイッチをオン・オフする方式には大別し
て次の２つがある。 （１） リンギング・チョーク・コンバータ方式即ちＲ
ＣＣ方式。 このＲＣＣ方式では、負荷が軽くなるに従ってスイッチ
のオン・オフ繰返し周波数即ちスイッチング周波数が高
くなる。 （２） パルス幅変調方式即ちＰＷＭ方式。 このＰＷＭ方式ではスイッチング周波数が一定に保た
れ、負荷が軽くなるにつれてスイッチのオン時間幅が狭
くなる。
て次の２つがある。 （１） リンギング・チョーク・コンバータ方式即ちＲ
ＣＣ方式。 このＲＣＣ方式では、負荷が軽くなるに従ってスイッチ
のオン・オフ繰返し周波数即ちスイッチング周波数が高
くなる。 （２） パルス幅変調方式即ちＰＷＭ方式。 このＰＷＭ方式ではスイッチング周波数が一定に保た
れ、負荷が軽くなるにつれてスイッチのオン時間幅が狭
くなる。
【０００４】ところで、ＲＣＣ方式の場合には待機モー
ド（スタンバイモード）のような軽負荷時にスイッチン
グ周波数が高くなるので、単位時間当りのスイッチング
回数が多くなり、負荷に供給する電力に対するスイッチ
において生じるスイッチング損失の割合が大きくなり、
ＤＣ−ＤＣコンバータの効率が低下する。また、ＰＷＭ
方式の場合においては、通常負荷（ノーマルモード）時
におけるトランスの損失を低減し且つ小型化するために
スイッチング周波数を例えば１００kHz のように高く設
定するのが一般的である。このため、スタンバイモード
のような軽負荷時において比較的高いスイッチング周波
数でスイッチが駆動される。この結果、ＰＷＭ方式の場
合であっても、軽負荷時にスイッチの単位時間当りのス
イッチング回数が多いためにＤＣ−ＤＣコンバータの効
率が悪くなる。
ド（スタンバイモード）のような軽負荷時にスイッチン
グ周波数が高くなるので、単位時間当りのスイッチング
回数が多くなり、負荷に供給する電力に対するスイッチ
において生じるスイッチング損失の割合が大きくなり、
ＤＣ−ＤＣコンバータの効率が低下する。また、ＰＷＭ
方式の場合においては、通常負荷（ノーマルモード）時
におけるトランスの損失を低減し且つ小型化するために
スイッチング周波数を例えば１００kHz のように高く設
定するのが一般的である。このため、スタンバイモード
のような軽負荷時において比較的高いスイッチング周波
数でスイッチが駆動される。この結果、ＰＷＭ方式の場
合であっても、軽負荷時にスイッチの単位時間当りのス
イッチング回数が多いためにＤＣ−ＤＣコンバータの効
率が悪くなる。
【０００５】上述の問題を解決するために、例えば、本
件出願人に係る特開２０００−２３４５８号公報に開示
されているように、軽負荷時にＤＣ−ＤＣコンバータを
間欠的に動作させることが知られている。このようにＤ
Ｃ−ＤＣコンバータを間欠的に動作させると、出力電圧
の安定性は低下するが、スイッチング回数が少なくなる
ためにスイッチング損失が少なくなり、ＤＣ−ＤＣコン
バータの効率が向上する。また、例えば、特開平９−１
４０１２８号公報に開示されているように、通常負荷時
と軽負荷時とでスイッチング周波数の切換えを実行し、
軽負荷時のスイッチング周波数を下げることによって単
位時間当りのスイッチング回数を下げて効率向上を図る
ことが知られている。
件出願人に係る特開２０００−２３４５８号公報に開示
されているように、軽負荷時にＤＣ−ＤＣコンバータを
間欠的に動作させることが知られている。このようにＤ
Ｃ−ＤＣコンバータを間欠的に動作させると、出力電圧
の安定性は低下するが、スイッチング回数が少なくなる
ためにスイッチング損失が少なくなり、ＤＣ−ＤＣコン
バータの効率が向上する。また、例えば、特開平９−１
４０１２８号公報に開示されているように、通常負荷時
と軽負荷時とでスイッチング周波数の切換えを実行し、
軽負荷時のスイッチング周波数を下げることによって単
位時間当りのスイッチング回数を下げて効率向上を図る
ことが知られている。
【０００６】
【発明が解決しようとする課題】ところで、スタンバイ
モード等の軽負荷時の効率向上を図るために、スイッチ
の制御モードの切換えを自動的に実行するためには負荷
状態を検出し、この検出に基づいてスイッチの制御モー
ドの切換制御を行うことが必要になる。しかし、比較的
簡単な回路で負荷状態を正確に検出することができる回
路がまだ提案されていない。
モード等の軽負荷時の効率向上を図るために、スイッチ
の制御モードの切換えを自動的に実行するためには負荷
状態を検出し、この検出に基づいてスイッチの制御モー
ドの切換制御を行うことが必要になる。しかし、比較的
簡単な回路で負荷状態を正確に検出することができる回
路がまだ提案されていない。
【０００７】そこで、本発明の目的は、比較的簡単な回
路で負荷状態を正確に検出し、負荷状態に適合したスイ
ッチの制御を実行することができるＤＣ−ＤＣコンバー
タを提供することにある。
路で負荷状態を正確に検出し、負荷状態に適合したスイ
ッチの制御を実行することができるＤＣ−ＤＣコンバー
タを提供することにある。
【０００８】
【課題を解決するための手段】上記課題を解決し、上記
目的を達成するための本発明は、負荷に直流電力を供給
するためのＤＣ−ＤＣコンバ−タであって、直流電圧を
供給するための第１及び第２の電源端子と、前記直流電
圧を繰返してオン・オフするために前記第１の電源端子
と前記第２の電源端子との間に接続され、且つ制御端子
を有しているスイッチと、前記スイッチに対して直列に
接続されたインダクタンス手段と、前記インダクタンス
手段に接続された整流平滑回路と、前記整流平滑回路の
出力電圧を示す信号を直接又は間接に検出する出力電圧
検出手段と、前記インダクタンス手段からフライバック
電圧が発生している時間を検出するものであって、フラ
イバック電圧発生時間（Ｔｆ）に相当する幅を有するパ
ルスから成るフライバック電圧発生時間検出信号（Ｖ
ｆ）を出力するフライバック電圧発生時間検出回路と、
基準時間を示す信号を発生するものであって、前記基準
時間に相当する幅を有するパルスを前記フライバック電
圧発生時間検出信号（Ｖｆ）のパルスの前縁に同期して
発生する基準時間発生回路と、前記フライバック電圧発
生時間検出回路と前記基準時間発生回路とに接続され、
前記フライバック電圧発生時間検出信号（Ｖｆ）のパル
スの後縁と前記基準時間を示すパルスの後縁との比較に
よって前記フライバック電圧発生時間が前記基準時間よ
りも長いか否かを判定し、前記フライバック電圧発生時
間が前記基準時間よりも長い時に前記負荷が第１の負荷
状態にあることを示す信号を出力し、前記フライバック
電圧発生時間が前記基準時間よりも長くない時に前記負
荷が前記第１の負荷状態よりも軽い第２の負荷状態にあ
ることを示す信号を出力する負荷状態判定手段と、前記
スイッチをオン・オフ制御するための制御信号を形成す
るためのものであって、前記スイッチと前記出力電圧検
出回路と前記負荷状態判定手段とに結合され、前記負荷
状態判定手段から前記第１の負荷状態を示す信号が出力
している時に、前記出力電圧を一定にするように前記ス
イッチを第１のモ−ドでオン・オフ制御するための制御
信号を形成する機能と、前記負荷状態判定手段から前記
第２の負荷状態を示す信号が出力している時に、前記第
１のモ−ドにおける単位時間当りの前記スイッチのスイ
ッチング回数よりも少ないスイッチング回数で前記スイ
ッチをオン・オフする第２のモ−ドの制御信号を形成す
る機能とを有しているスイッチ制御信号形成手段とを備
えていることを特徴とするＤＣ−ＤＣコンバ−タに係わ
るものである。
目的を達成するための本発明は、負荷に直流電力を供給
するためのＤＣ−ＤＣコンバ−タであって、直流電圧を
供給するための第１及び第２の電源端子と、前記直流電
圧を繰返してオン・オフするために前記第１の電源端子
と前記第２の電源端子との間に接続され、且つ制御端子
を有しているスイッチと、前記スイッチに対して直列に
接続されたインダクタンス手段と、前記インダクタンス
手段に接続された整流平滑回路と、前記整流平滑回路の
出力電圧を示す信号を直接又は間接に検出する出力電圧
検出手段と、前記インダクタンス手段からフライバック
電圧が発生している時間を検出するものであって、フラ
イバック電圧発生時間（Ｔｆ）に相当する幅を有するパ
ルスから成るフライバック電圧発生時間検出信号（Ｖ
ｆ）を出力するフライバック電圧発生時間検出回路と、
基準時間を示す信号を発生するものであって、前記基準
時間に相当する幅を有するパルスを前記フライバック電
圧発生時間検出信号（Ｖｆ）のパルスの前縁に同期して
発生する基準時間発生回路と、前記フライバック電圧発
生時間検出回路と前記基準時間発生回路とに接続され、
前記フライバック電圧発生時間検出信号（Ｖｆ）のパル
スの後縁と前記基準時間を示すパルスの後縁との比較に
よって前記フライバック電圧発生時間が前記基準時間よ
りも長いか否かを判定し、前記フライバック電圧発生時
間が前記基準時間よりも長い時に前記負荷が第１の負荷
状態にあることを示す信号を出力し、前記フライバック
電圧発生時間が前記基準時間よりも長くない時に前記負
荷が前記第１の負荷状態よりも軽い第２の負荷状態にあ
ることを示す信号を出力する負荷状態判定手段と、前記
スイッチをオン・オフ制御するための制御信号を形成す
るためのものであって、前記スイッチと前記出力電圧検
出回路と前記負荷状態判定手段とに結合され、前記負荷
状態判定手段から前記第１の負荷状態を示す信号が出力
している時に、前記出力電圧を一定にするように前記ス
イッチを第１のモ−ドでオン・オフ制御するための制御
信号を形成する機能と、前記負荷状態判定手段から前記
第２の負荷状態を示す信号が出力している時に、前記第
１のモ−ドにおける単位時間当りの前記スイッチのスイ
ッチング回数よりも少ないスイッチング回数で前記スイ
ッチをオン・オフする第２のモ−ドの制御信号を形成す
る機能とを有しているスイッチ制御信号形成手段とを備
えていることを特徴とするＤＣ−ＤＣコンバ−タに係わ
るものである。
【０００９】なお、請求項２に示すように、前記基準時
間発生回路は、前記フライバック電圧の発生の開始時点
から第１の基準時間(ＴA)が経過したことを示す信号を
発生する第１の基準時間発生回路と、前記フライバック
電圧の発生の開始時点から前記第１の基準時間（ＴA）
よりも長い第２の基準時間（ＴB）が経過したことを示
す信号を発生する第２の基準時間発生回路とから成り、
前記負荷状態判定手段は、前記フライバック電圧発生時
間（Ｔｆ）が前記第１の基準時間（ＴA）よりも短いか
否かを判定する機能と、前記フライバック電圧発生時間
（Ｔｆ）が前記第2の基準時間（ＴB）よりも長いか否か
を判定する機能と、前記フライバック電圧発生時間（Ｔ
ｆ）が前記第２の基準時間（ＴB）よりも長いことを示
す判定結果が得られた時に、前記第１の負荷状態を示す
信号を出力する機能と、前記フライバック電圧発生時間
（Ｔｆ）が前記第１の基準時間（ＴA）よりも長くない
ことを示す判定結果が得られた時に、前記第２の負荷状
態を示す信号を出力する機能とを有していることが望ま
しい。また、請求項３に示すように、前記負荷状態判定
手段は、第1及び第2のＤタイプフリップフロップとＲＳ
フリップフロップとから成り、前記第1のＤタイプフリ
ップフロップは、前記フライバック電圧検出回路に接続
されたデ−タ入力端子と、前記第1の基準時間発生回路
に接続され且つ前記第1の基準時間（ＴA）の終了を示す
信号をクロック信号として受け入れるように形成された
クロック入力端子とを有し、前記第2のＤタイプフリッ
プフロップは、前記フライバック電圧検出回路に接続さ
れたデ−タ入力端子と、前記第2の基準時間発生回路に
接続され且つ前記第2の基準時間（ＴB）の終了を示す信
号をクロック信号として受け入れるように形成されたク
ロック入力端子とを有し、前記ＲＳフリップフロップ
は、前記第1のＤタイプフリップフロップのセット状態
からリセット状態への転換に同期してトリガされるセッ
ト端子と、前記第2のＤタイプフリップフロップのリセ
ット状態からセット状態への転換に同期してトリガされ
るリセット端子と、セット状態の時に第1の負荷状態を
示す第1のレベルの電圧を発生し、リセット状態の時に
前記第2の負荷状態を示す第2のレベルの電圧を発生する
出力端子とを有していることが望ましい。また、請求項
４及び１１に示すように、前記スイッチ制御信号形成手
段は、前記第1の負荷状態を示す信号に応答して前記ス
イッチを第1の繰返し周波数でオン・オフ制御するため
の制御信号を形成する機能と、前記第2の負荷状態を示
す信号に応答して前記スイッチを第1の繰返し周波数よ
りも低い第2の繰返し周波数でオン・オフ制御するため
の制御信号を形成する機能とを有していることが望まし
い。また、請求項５及び１２に示すように、前記スイッ
チ制御信号形成手段は、前記第1の負荷状態を示す信号
に応答して、前記スイッチのオン・オフ繰返し周波数が
前記負荷の大きさに対して反比例的に変化する第１のモ
ードのスイッチ制御信号を形成する機能と、前記第2の
負荷状態を示す信号に応答して、前記スイッチのオン・
オフ繰返し周波数が一定に保たれる第２のモードのスイ
ッチ制御信号を形成する機能とを有していることが望ま
しい。また、請求項６及び１３に示すように、前記スイ
ッチ制御信号形成手段は、前記第1の負荷状態を示す信
号に応答して、前記スイッチを第1の繰返し周波数でオ
ン・オフ制御するための制御信号を形成する機能と、前
記第2の負荷状態を示す信号に応答して、前記スイッチ
の前記第1の繰返し周波数でのオン・オフ制御を間欠的
に生じさせる制御信号を形成する機能とを有しているこ
とが望ましい。また、請求項７及び１４に示すように、
前記スイッチ制御信号形成手段は、前記第1の負荷状態
を示す信号に応答して、前記スイッチのオン・オフ繰返
し周波数が前記負荷の大きさに対して反比例的に変化す
る第１のモードのスイッチ制御信号を形成する機能と、
前記第2の負荷状態を示す信号に応答して、前記スイッ
チをオン・オフするための制御信号の群を間欠的に発生
させる機能とを有していることが望ましい。また、請求
項８に示すように、負荷に直流電力を供給するためのＤ
Ｃ−ＤＣコンバ−タは、直流電圧を供給するための第１
及び第２の電源端子と、前記直流電圧を繰返してオン・
オフするために前記第１の電源端子と前記第２の電源端
子との間に接続され、且つ制御端子を有しているスイッ
チと、前記スイッチに対して直列に接続されたインダク
タンス手段と、前記インダクタンス手段に接続された整
流平滑回路と、前記整流平滑回路の出力電圧を示す信号
を直接又は間接に検出する出力電圧検出手段と、前記ス
イッチのオン時間（Ｔｏｎ）を示すオン時間信号を検出
するものであって、前記スイッチのオン時間（Ｔｏｎ）
に相当する幅を有するパルスから成るオン時間信号を出
力するオン時間検出手段と、基準時間を示す信号を発生
するものであって、前記基準時間に相当する幅を有する
パルスを前記オン時間信号のパルスの前縁に同期して発
生する基準時間発生回路と、前記オン時間検出手段と前
記基準時間発生回路とに接続され、前記オン時間信号の
パルスの後縁と前記基準時間を示すパルスの後縁との比
較によって前記オン時間が前記基準時間よりも長いか否
かを判定し、前記オン時間が前記基準時間よりも長い時
に前記負荷が第１の負荷状態にあることを示す信号を出
力し、前記オン時間が前記基準時間よりも長くない時に
前記負荷が前記第１の負荷状態よりも軽い第２の負荷状
態にあることを示す信号を出力する負荷状態判定手段
と、前記スイッチをオン・オフ制御するための制御信号
を形成するためのものであって、前記スイッチと前記出
力電圧検出回路と前記負荷状態判定手段とに結合され、
前記負荷状態判定手段から前記第１の負荷状態を示す信
号が出力している時に、前記出力電圧を一定にするよう
に前記スイッチを第１のモ−ドでオン・オフ制御するた
めの制御信号を形成する機能と、前記負荷状態判定手段
から前記第２の負荷状態を示す信号が出力している時
に、前記第１のモ−ドにおける単位時間当りの前記スイ
ッチのスイッチング回数よりも少ないスイッチング回数
で前記スイッチをオン・オフする第２のモ−ドの制御信
号を形成する機能とを有しているスイッチ制御信号形成
手段とで構成することができる。
間発生回路は、前記フライバック電圧の発生の開始時点
から第１の基準時間(ＴA)が経過したことを示す信号を
発生する第１の基準時間発生回路と、前記フライバック
電圧の発生の開始時点から前記第１の基準時間（ＴA）
よりも長い第２の基準時間（ＴB）が経過したことを示
す信号を発生する第２の基準時間発生回路とから成り、
前記負荷状態判定手段は、前記フライバック電圧発生時
間（Ｔｆ）が前記第１の基準時間（ＴA）よりも短いか
否かを判定する機能と、前記フライバック電圧発生時間
（Ｔｆ）が前記第2の基準時間（ＴB）よりも長いか否か
を判定する機能と、前記フライバック電圧発生時間（Ｔ
ｆ）が前記第２の基準時間（ＴB）よりも長いことを示
す判定結果が得られた時に、前記第１の負荷状態を示す
信号を出力する機能と、前記フライバック電圧発生時間
（Ｔｆ）が前記第１の基準時間（ＴA）よりも長くない
ことを示す判定結果が得られた時に、前記第２の負荷状
態を示す信号を出力する機能とを有していることが望ま
しい。また、請求項３に示すように、前記負荷状態判定
手段は、第1及び第2のＤタイプフリップフロップとＲＳ
フリップフロップとから成り、前記第1のＤタイプフリ
ップフロップは、前記フライバック電圧検出回路に接続
されたデ−タ入力端子と、前記第1の基準時間発生回路
に接続され且つ前記第1の基準時間（ＴA）の終了を示す
信号をクロック信号として受け入れるように形成された
クロック入力端子とを有し、前記第2のＤタイプフリッ
プフロップは、前記フライバック電圧検出回路に接続さ
れたデ−タ入力端子と、前記第2の基準時間発生回路に
接続され且つ前記第2の基準時間（ＴB）の終了を示す信
号をクロック信号として受け入れるように形成されたク
ロック入力端子とを有し、前記ＲＳフリップフロップ
は、前記第1のＤタイプフリップフロップのセット状態
からリセット状態への転換に同期してトリガされるセッ
ト端子と、前記第2のＤタイプフリップフロップのリセ
ット状態からセット状態への転換に同期してトリガされ
るリセット端子と、セット状態の時に第1の負荷状態を
示す第1のレベルの電圧を発生し、リセット状態の時に
前記第2の負荷状態を示す第2のレベルの電圧を発生する
出力端子とを有していることが望ましい。また、請求項
４及び１１に示すように、前記スイッチ制御信号形成手
段は、前記第1の負荷状態を示す信号に応答して前記ス
イッチを第1の繰返し周波数でオン・オフ制御するため
の制御信号を形成する機能と、前記第2の負荷状態を示
す信号に応答して前記スイッチを第1の繰返し周波数よ
りも低い第2の繰返し周波数でオン・オフ制御するため
の制御信号を形成する機能とを有していることが望まし
い。また、請求項５及び１２に示すように、前記スイッ
チ制御信号形成手段は、前記第1の負荷状態を示す信号
に応答して、前記スイッチのオン・オフ繰返し周波数が
前記負荷の大きさに対して反比例的に変化する第１のモ
ードのスイッチ制御信号を形成する機能と、前記第2の
負荷状態を示す信号に応答して、前記スイッチのオン・
オフ繰返し周波数が一定に保たれる第２のモードのスイ
ッチ制御信号を形成する機能とを有していることが望ま
しい。また、請求項６及び１３に示すように、前記スイ
ッチ制御信号形成手段は、前記第1の負荷状態を示す信
号に応答して、前記スイッチを第1の繰返し周波数でオ
ン・オフ制御するための制御信号を形成する機能と、前
記第2の負荷状態を示す信号に応答して、前記スイッチ
の前記第1の繰返し周波数でのオン・オフ制御を間欠的
に生じさせる制御信号を形成する機能とを有しているこ
とが望ましい。また、請求項７及び１４に示すように、
前記スイッチ制御信号形成手段は、前記第1の負荷状態
を示す信号に応答して、前記スイッチのオン・オフ繰返
し周波数が前記負荷の大きさに対して反比例的に変化す
る第１のモードのスイッチ制御信号を形成する機能と、
前記第2の負荷状態を示す信号に応答して、前記スイッ
チをオン・オフするための制御信号の群を間欠的に発生
させる機能とを有していることが望ましい。また、請求
項８に示すように、負荷に直流電力を供給するためのＤ
Ｃ−ＤＣコンバ−タは、直流電圧を供給するための第１
及び第２の電源端子と、前記直流電圧を繰返してオン・
オフするために前記第１の電源端子と前記第２の電源端
子との間に接続され、且つ制御端子を有しているスイッ
チと、前記スイッチに対して直列に接続されたインダク
タンス手段と、前記インダクタンス手段に接続された整
流平滑回路と、前記整流平滑回路の出力電圧を示す信号
を直接又は間接に検出する出力電圧検出手段と、前記ス
イッチのオン時間（Ｔｏｎ）を示すオン時間信号を検出
するものであって、前記スイッチのオン時間（Ｔｏｎ）
に相当する幅を有するパルスから成るオン時間信号を出
力するオン時間検出手段と、基準時間を示す信号を発生
するものであって、前記基準時間に相当する幅を有する
パルスを前記オン時間信号のパルスの前縁に同期して発
生する基準時間発生回路と、前記オン時間検出手段と前
記基準時間発生回路とに接続され、前記オン時間信号の
パルスの後縁と前記基準時間を示すパルスの後縁との比
較によって前記オン時間が前記基準時間よりも長いか否
かを判定し、前記オン時間が前記基準時間よりも長い時
に前記負荷が第１の負荷状態にあることを示す信号を出
力し、前記オン時間が前記基準時間よりも長くない時に
前記負荷が前記第１の負荷状態よりも軽い第２の負荷状
態にあることを示す信号を出力する負荷状態判定手段
と、前記スイッチをオン・オフ制御するための制御信号
を形成するためのものであって、前記スイッチと前記出
力電圧検出回路と前記負荷状態判定手段とに結合され、
前記負荷状態判定手段から前記第１の負荷状態を示す信
号が出力している時に、前記出力電圧を一定にするよう
に前記スイッチを第１のモ−ドでオン・オフ制御するた
めの制御信号を形成する機能と、前記負荷状態判定手段
から前記第２の負荷状態を示す信号が出力している時
に、前記第１のモ−ドにおける単位時間当りの前記スイ
ッチのスイッチング回数よりも少ないスイッチング回数
で前記スイッチをオン・オフする第２のモ−ドの制御信
号を形成する機能とを有しているスイッチ制御信号形成
手段とで構成することができる。
【００１０】
【発明の効果】各請求項の発明によれば、次の効果が得
られる。 （１） スイッチのオン期間又はフライバック電圧の発
生期間を検出し、これによって検出された期間の長短に
よって第１の負荷状態と第２の負荷状態とを判別するの
で、比較的簡単な回路によって第１及び第２の負荷状態
を正確且つ自動的に判定し、スイッチの制御モードの切
換えを自動的に行うことができる。 （２） 第２の負荷状態になると、単位時間当りのスイ
ッチング回数が低下するので、効率向上を図ることがで
きる。また、請求項２及び９の発明によれば、フライバ
ック電圧発生時間Ｔｆ又はオン時間Ｔｏｎと第１の基準
時間ＴAとを比較するのみでなく、第２の基準時間ＴBと
も比較し、フライバック電圧発生時間Ｔｆ又はオン時間
Ｔｏｎが第１の基準時間ＴAよりも短くなって第２のモ
ードが設定された後には、Ｔｆ又はＴｏｎがＴBよりも
大きくならない限り第１のモードを維持する。また、第
２のモードから第１のモードに転換した後には、Ｔｆ又
はＴｏｎがＴAよりも小さくならない限り、第１のモー
ドを維持する。要するに、第１及び第２のモードの切換
はヒステリシス特性を有する比較によって決定される。
このため、負荷の大きさが徐々に変化する場合であって
も、第１のモードと第２のモードとの切換を安定的に実
行することができる。
られる。 （１） スイッチのオン期間又はフライバック電圧の発
生期間を検出し、これによって検出された期間の長短に
よって第１の負荷状態と第２の負荷状態とを判別するの
で、比較的簡単な回路によって第１及び第２の負荷状態
を正確且つ自動的に判定し、スイッチの制御モードの切
換えを自動的に行うことができる。 （２） 第２の負荷状態になると、単位時間当りのスイ
ッチング回数が低下するので、効率向上を図ることがで
きる。また、請求項２及び９の発明によれば、フライバ
ック電圧発生時間Ｔｆ又はオン時間Ｔｏｎと第１の基準
時間ＴAとを比較するのみでなく、第２の基準時間ＴBと
も比較し、フライバック電圧発生時間Ｔｆ又はオン時間
Ｔｏｎが第１の基準時間ＴAよりも短くなって第２のモ
ードが設定された後には、Ｔｆ又はＴｏｎがＴBよりも
大きくならない限り第１のモードを維持する。また、第
２のモードから第１のモードに転換した後には、Ｔｆ又
はＴｏｎがＴAよりも小さくならない限り、第１のモー
ドを維持する。要するに、第１及び第２のモードの切換
はヒステリシス特性を有する比較によって決定される。
このため、負荷の大きさが徐々に変化する場合であって
も、第１のモードと第２のモードとの切換を安定的に実
行することができる。
【００１１】
【実施形態】次に、図１〜図１９を参照して本発明の実
施形態を説明する。
施形態を説明する。
【００１２】
【第１の実施形態】まず、図１〜図５を参照して第１の
実施形態のＤＣ−ＤＣコンバータを説明する。図１に示
す第１の実施形態のＤＣ−ＤＣコンバータは一般にフラ
イバックタイプのスイッチングレギュレータと呼ばれて
いるものであって、直流電源１に接続された第１及び第
２の電源端子１ａ、１ｂ、インダクタンス手段としての
トランス２、Ｎチャネルの絶縁ゲート型電界効果トラン
ジスタから成るスイッチ３、出力平滑回路５、出力電圧
検出回路６、スイッチ制御信号形成回路７、駆動回路
８、制御電源用整流平滑回路９、起動抵抗１０、フライ
バック電圧発生時間検出回路１１、基準時間発生回路１
２、及び負荷状態判定回路１３とから成る。
実施形態のＤＣ−ＤＣコンバータを説明する。図１に示
す第１の実施形態のＤＣ−ＤＣコンバータは一般にフラ
イバックタイプのスイッチングレギュレータと呼ばれて
いるものであって、直流電源１に接続された第１及び第
２の電源端子１ａ、１ｂ、インダクタンス手段としての
トランス２、Ｎチャネルの絶縁ゲート型電界効果トラン
ジスタから成るスイッチ３、出力平滑回路５、出力電圧
検出回路６、スイッチ制御信号形成回路７、駆動回路
８、制御電源用整流平滑回路９、起動抵抗１０、フライ
バック電圧発生時間検出回路１１、基準時間発生回路１
２、及び負荷状態判定回路１３とから成る。
【００１３】インダクタンス手段としてのトランス２
は、磁気コア１４と、１次巻線１５と、２次巻線１６
と、３次巻線１７とから成る。コア１４に巻き回され且
つ相互に電磁結合された１次、２次及び３次巻線１５、
１６、１７は黒丸で示すような極性を有する。従って、
スイッチ３のオン期間にトランス２にエネルギが蓄積さ
れ、オフ期間にエネルギが放出される。ＦＥＴから成る
スイッチ３は、第１及び第２の主端子としてドレイン電
極及びソース電極と、制御端子としてのゲート電極とを
有する。このドレイン電極は１次巻線１５を介して第１
の電源端子１ａに接続され、ソース電極はグランド側の
第２の電源端子１ｂに接続され、ゲート電極は駆動回路
８に接続されている。
は、磁気コア１４と、１次巻線１５と、２次巻線１６
と、３次巻線１７とから成る。コア１４に巻き回され且
つ相互に電磁結合された１次、２次及び３次巻線１５、
１６、１７は黒丸で示すような極性を有する。従って、
スイッチ３のオン期間にトランス２にエネルギが蓄積さ
れ、オフ期間にエネルギが放出される。ＦＥＴから成る
スイッチ３は、第１及び第２の主端子としてドレイン電
極及びソース電極と、制御端子としてのゲート電極とを
有する。このドレイン電極は１次巻線１５を介して第１
の電源端子１ａに接続され、ソース電極はグランド側の
第２の電源端子１ｂに接続され、ゲート電極は駆動回路
８に接続されている。
【００１４】整流平滑回路５は整流ダイオード１８と平
滑用コンデンサ１９とから成り、平滑用コンデンサ１９
は整流ダイオード１８を介して２次巻線１６に並列に接
続されている。ダイオード１８はスイッチ３のオフ期間
に導通する方向性を有する。平滑用コンデンサ１９に接
続された対の出力端子２０ａ、２０ｂは負荷２０を接続
するためのものである。
滑用コンデンサ１９とから成り、平滑用コンデンサ１９
は整流ダイオード１８を介して２次巻線１６に並列に接
続されている。ダイオード１８はスイッチ３のオフ期間
に導通する方向性を有する。平滑用コンデンサ１９に接
続された対の出力端子２０ａ、２０ｂは負荷２０を接続
するためのものである。
【００１５】出力電圧検出回路６は、電圧検出抵抗２
１、２２と、誤差増幅器２３と、基準電圧源２４と、発
光ダイオード２５とから成る。抵抗２１、２２は出力端
子２０ａ、２０ｂ間の電圧を検出し、この検出電圧を誤
差増幅器２３の一方の入力端子に送る。誤差増幅器２３
は検出電圧と基準電圧２４の基準電圧との差の値を出力
する。発光ダイオード２５は出力端子２０ａと誤差増幅
器２３の出力端子との間に接続されており、この例では
出力電圧に比例的に変化する光出力を発生する。
１、２２と、誤差増幅器２３と、基準電圧源２４と、発
光ダイオード２５とから成る。抵抗２１、２２は出力端
子２０ａ、２０ｂ間の電圧を検出し、この検出電圧を誤
差増幅器２３の一方の入力端子に送る。誤差増幅器２３
は検出電圧と基準電圧２４の基準電圧との差の値を出力
する。発光ダイオード２５は出力端子２０ａと誤差増幅
器２３の出力端子との間に接続されており、この例では
出力電圧に比例的に変化する光出力を発生する。
【００１６】スイッチ制御信号形成手段としての制御信
号形成回路７は、電圧検出回路６の発光ダイオード２５
に光結合されたホトトランジスタ４７を含み、ホトトラ
ンジスタ４７に基づいてスイッチ３の制御パルスの幅を
調整するように形成されている。スイッチ３の動作モー
ドを切換えるために制御信号形成回路７には、負荷状態
判定回路１３の出力ライン２７が接続されている。制御
信号形成回路７の出力ライン２９は、駆動回路８を介し
てスイッチ３の制御端子に接続され且つライン３０を介
してフライバック電圧発生時間検出回路１１に接続され
ている。また、制御信号形成回路７の電源端子３１には
制御電源用整流平滑回路９が接続されている。制御電源
用整流平滑回路９は、３次巻線１７に接続されたダイオ
ード３２とコンデンサ３３とから成る。また、電源端子
３１は起動抵抗１０を介して第１の電源端子１ａにも接
続されている。制御信号形成回路７の詳細は追って説明
する。
号形成回路７は、電圧検出回路６の発光ダイオード２５
に光結合されたホトトランジスタ４７を含み、ホトトラ
ンジスタ４７に基づいてスイッチ３の制御パルスの幅を
調整するように形成されている。スイッチ３の動作モー
ドを切換えるために制御信号形成回路７には、負荷状態
判定回路１３の出力ライン２７が接続されている。制御
信号形成回路７の出力ライン２９は、駆動回路８を介し
てスイッチ３の制御端子に接続され且つライン３０を介
してフライバック電圧発生時間検出回路１１に接続され
ている。また、制御信号形成回路７の電源端子３１には
制御電源用整流平滑回路９が接続されている。制御電源
用整流平滑回路９は、３次巻線１７に接続されたダイオ
ード３２とコンデンサ３３とから成る。また、電源端子
３１は起動抵抗１０を介して第１の電源端子１ａにも接
続されている。制御信号形成回路７の詳細は追って説明
する。
【００１７】フライバック電圧発生時間検出回路１１
は、スイッチ３のオン時間にトランス２に蓄積されたエ
ネルギがスイッチ３のオフ期間に放出される時に生じる
フライバック電圧の持続時間を検出するためのものであ
り、ライン３４、３５によって３次巻線１７に接続され
ている。このフライバック電圧発生時間検出回路１１の
詳細は追って説明する。
は、スイッチ３のオン時間にトランス２に蓄積されたエ
ネルギがスイッチ３のオフ期間に放出される時に生じる
フライバック電圧の持続時間を検出するためのものであ
り、ライン３４、３５によって３次巻線１７に接続され
ている。このフライバック電圧発生時間検出回路１１の
詳細は追って説明する。
【００１８】基準時間発生回路１２は、フライバック電
圧検出回路１１の出力ライン３６に接続され、フライバ
ック電圧の発生開始時点を基準にして第１及び第２の基
準時間ＴA、ＴBを示す信号をライン３７、３８に発生す
るものである。この基準時間発生回路１２の詳細は追っ
て説明する。
圧検出回路１１の出力ライン３６に接続され、フライバ
ック電圧の発生開始時点を基準にして第１及び第２の基
準時間ＴA、ＴBを示す信号をライン３７、３８に発生す
るものである。この基準時間発生回路１２の詳細は追っ
て説明する。
【００１９】負荷状態判定手段としての負荷状態判定回
路１３は、フライバック電圧発生時間検出回路１１及び
基準時間発生回路１２に接続されており、検出されたフ
ライバック時間と第１及び第２の基準時間との比較によ
って負荷２０が第１の負荷状態即ち通常負荷状態か第２
の負荷状態即ち軽負荷状態かを示す信号をライン２７に
よって制御信号形成回路７に送る。制御信号形成回路７
は通常負荷状態を示す信号に応答してスイッチ３を第１
のモードで駆動し、軽負荷状態を示す信号に応答してス
イッチ３を第１のモードよりも低いスイッチング周波数
による第２のモードで駆動する。負荷状態判定回路１３
及びこの出力による制御の詳細は追って説明する。
路１３は、フライバック電圧発生時間検出回路１１及び
基準時間発生回路１２に接続されており、検出されたフ
ライバック時間と第１及び第２の基準時間との比較によ
って負荷２０が第１の負荷状態即ち通常負荷状態か第２
の負荷状態即ち軽負荷状態かを示す信号をライン２７に
よって制御信号形成回路７に送る。制御信号形成回路７
は通常負荷状態を示す信号に応答してスイッチ３を第１
のモードで駆動し、軽負荷状態を示す信号に応答してス
イッチ３を第１のモードよりも低いスイッチング周波数
による第２のモードで駆動する。負荷状態判定回路１３
及びこの出力による制御の詳細は追って説明する。
【００２０】図１の制御信号形成回路７は図２に概略的
に示すように、電圧帰還信号形成回路４０と、コンパレ
ータ４１と、電圧制御発振器（ＶＣＯ）４２と、鋸波発
生回路４３と、モード切換回路４４と、電圧調整回路４
５とから成る。
に示すように、電圧帰還信号形成回路４０と、コンパレ
ータ４１と、電圧制御発振器（ＶＣＯ）４２と、鋸波発
生回路４３と、モード切換回路４４と、電圧調整回路４
５とから成る。
【００２1】電圧帰還信号形成回路４０は、抵抗４６と
ホトトランジスタ４７とから成る。ホトトランジスタ４
７は図１の発光ダイオード２５に光結合されている。こ
のホトトランジスタ４７のコレクタは電源端子３１に接
続され、エミッタは抵抗４６を介してグランドに接続さ
れている。抵抗４６とホトトランジスタ４７の接続点４
８の電位は、図１の出力電圧Ｖ0 に比例的に変化する。
ホトトランジスタ４７とから成る。ホトトランジスタ４
７は図１の発光ダイオード２５に光結合されている。こ
のホトトランジスタ４７のコレクタは電源端子３１に接
続され、エミッタは抵抗４６を介してグランドに接続さ
れている。抵抗４６とホトトランジスタ４７の接続点４
８の電位は、図１の出力電圧Ｖ0 に比例的に変化する。
【００２2】電圧制御発振器４２は、負荷２０の大きさ
が第１の負荷状態即ち通常負荷状態の時には第１の周波
数としての１００kHz でクロックパルスを発生し、第２
の負荷状態即ち軽負荷又はスタンバイ負荷状態の時には
第１の周波数よりも十分に低い第２の周波数としての２
０kHz でクロックパルスを発生する。
が第１の負荷状態即ち通常負荷状態の時には第１の周波
数としての１００kHz でクロックパルスを発生し、第２
の負荷状態即ち軽負荷又はスタンバイ負荷状態の時には
第１の周波数よりも十分に低い第２の周波数としての２
０kHz でクロックパルスを発生する。
【００２3】発振器４２の出力周波数の切換えを実行す
るために、発振器４２に第１のスイッチ４９を介して第
１の電圧源５０が接続され、また第２のスイッチ５１を
介して第２の電圧源５２が接続されている。第１のスイ
ッチ４９は例えば電子スイッチから成り、その制御端子
はＮＯＴ回路５３を介して図１の負荷状態判定回路１３
の出力ライン２７に接続されている。従って、ライン２
７が第１のモードを示す低レベルの時に第１のスイッチ
４９がオンになる。電子スイッチから成る第２のスイッ
チ５１の制御端子はライン２７に直接的に接続されてい
る。従って、第２のスイッチ５１はライン２７が第２の
モードを示す高レベルの時にオンになる。発振器４２は
通常負荷状態（第１のモード）を示す判定出力に応答し
て第１のスイッチ４９がオンになった時に１００kHz で
クロックパルスを発生し、軽負荷状態（第２のモード）
を示す判定出力に応答して第２のスイッチ５１がオンに
なった時に２０kHz でクロックパルスを発生する。
るために、発振器４２に第１のスイッチ４９を介して第
１の電圧源５０が接続され、また第２のスイッチ５１を
介して第２の電圧源５２が接続されている。第１のスイ
ッチ４９は例えば電子スイッチから成り、その制御端子
はＮＯＴ回路５３を介して図１の負荷状態判定回路１３
の出力ライン２７に接続されている。従って、ライン２
７が第１のモードを示す低レベルの時に第１のスイッチ
４９がオンになる。電子スイッチから成る第２のスイッ
チ５１の制御端子はライン２７に直接的に接続されてい
る。従って、第２のスイッチ５１はライン２７が第２の
モードを示す高レベルの時にオンになる。発振器４２は
通常負荷状態（第１のモード）を示す判定出力に応答し
て第１のスイッチ４９がオンになった時に１００kHz で
クロックパルスを発生し、軽負荷状態（第２のモード）
を示す判定出力に応答して第２のスイッチ５１がオンに
なった時に２０kHz でクロックパルスを発生する。
【００２４】鋸波発生回路４３は発振器４２の出力周波
数と同一の周波数で鋸波電圧を発生する。
数と同一の周波数で鋸波電圧を発生する。
【００２５】ＰＷＭパルス形成用コンパレータ４１の負
入力端子は電圧帰還信号形成回路４０の接続点４８に接
続され、この正入力端子は鋸波発生回路４３に接続され
ている。従って、鋸波電圧が接続点４８の電圧帰還信号
の電圧レベルよりも高い時に、図４（Ｃ）に示すスイッ
チ制御信号ＶGが発生する。コンパレータ４１の出力端
子はライン２９及び図１の駆動回路８を介してスイッチ
３の制御端子に接続されている。従って、スイッチ３は
図４（Ｃ）の制御信号ＶGに応答してオン・オフする。
入力端子は電圧帰還信号形成回路４０の接続点４８に接
続され、この正入力端子は鋸波発生回路４３に接続され
ている。従って、鋸波電圧が接続点４８の電圧帰還信号
の電圧レベルよりも高い時に、図４（Ｃ）に示すスイッ
チ制御信号ＶGが発生する。コンパレータ４１の出力端
子はライン２９及び図１の駆動回路８を介してスイッチ
３の制御端子に接続されている。従って、スイッチ３は
図４（Ｃ）の制御信号ＶGに応答してオン・オフする。
【００２６】電圧調整回路４５は、電源端子３１の電圧
を調整して制御信号形成回路７の中の各回路に電力を供
給する。
を調整して制御信号形成回路７の中の各回路に電力を供
給する。
【００２７】負荷状態判定回路１３から図４（Ｋ）のｔ
5 以前、ｔ21以後に示すように第１のモードを示す低レ
ベル信号即ち通常負荷状態検出信号が得られている時に
は、発振器４２の出力周波数１００kHz に対応する第１
の周期Ｔ1 で図４（Ｃ）に示すように制御パルスを発生
する。なお、通常負荷状態から軽負荷状態又はこの逆に
変化する時の過渡期間には制御パルスの発生周期が不定
になる。負荷状態判定回路１３から図４（Ｋ）のｔ5 〜
ｔ21区間に示すように第２のモードを示す高レベル信号
即ち軽負荷状態検出信号が得られている時には、発振器
４２の出力周波数２０kHz に対応する第２の周期Ｔ2 で
図４（Ｃ）に示すように制御パルスが発生する。第２の
周期Ｔ2 は第１の周期Ｔ1 よりも長い。
5 以前、ｔ21以後に示すように第１のモードを示す低レ
ベル信号即ち通常負荷状態検出信号が得られている時に
は、発振器４２の出力周波数１００kHz に対応する第１
の周期Ｔ1 で図４（Ｃ）に示すように制御パルスを発生
する。なお、通常負荷状態から軽負荷状態又はこの逆に
変化する時の過渡期間には制御パルスの発生周期が不定
になる。負荷状態判定回路１３から図４（Ｋ）のｔ5 〜
ｔ21区間に示すように第２のモードを示す高レベル信号
即ち軽負荷状態検出信号が得られている時には、発振器
４２の出力周波数２０kHz に対応する第２の周期Ｔ2 で
図４（Ｃ）に示すように制御パルスが発生する。第２の
周期Ｔ2 は第１の周期Ｔ1 よりも長い。
【００２８】図３は図１のフライバック電圧発生時間検
出回路１１、基準時間発生回路１２及び負荷状態判定回
路１３の詳細を示す。フライバック電圧発生時間検出回
路１１は、コンパレータ６１と基準電圧源６２とダウン
エッジ検出回路６３とＲＳフリップフロップ６４とＡＮ
Ｄゲート６５とから成り、図５のタイミングチャートに
示すように動作する。コンパレータ６１の正入力端子は
ライン３４によって図１の３次巻線１７に接続され、コ
ンパレータ６１の負入力端子は基準電圧源６２に接続さ
れている。基準電圧源６２の電圧ＶR は図４（Ｄ）及び
図５（Ｂ）に示すようにフライバック電圧を含む３次巻
線１７の電圧Ｖ3 を横切るように設定されている。図５
（Ｂ）では基準電圧ＶRがフライバック電圧及びリンギ
ング電圧を横切っているので、コンパレータ６１からは
図５（Ｃ）のｔ3 〜ｔ4 区間、ｔ7 〜ｔ8 区間等のフラ
イバック期間及びその後のリンギング期間に方形波即ち
２値信号が得られる。ダウンエッジ検出回路６３は遅延
動作するＮＯＴ回路６６とＮＯＲゲート６７とから成
る。ＮＯＲゲート６７の一方の入力端子はＮＯＴ回路６
６を介してコンパレータ６１の出力端子に接続され、Ｎ
ＯＴ回路６７の他方の入力端子はコンパレータ６１の出
力端子に接続されている。ＮＯＴ回路６６は図５（Ｃ）
に示すコンパレータ６１の出力を、遅延を有して位相反
転した図５（Ｄ）の出力を発生する。従って、ＮＯＲゲ
ート６６は図５（Ｅ）のｔ4 〜ｔ5 区間、ｔ4 ’〜ｔ
5’区間、ｔ8 〜ｔ9 区間等に示すようにコンパレータ
６１の出力のダウンエッジに一致してパルスを発生す
る。ＲＳフリップフロップ６４のセット端子Ｓはライン
３０によって図１の制御信号形成回路７の出力ライン２
９に接続されている。フリップフロップ６４のリセット
端子ＲはＮＯＲゲート６７に接続されている。従って、
フリップフロップ６４の出力端子Ｑから図５（Ｆ）の出
力が得られる。フリップフロップ６４の出力は図５
（Ｆ）に示すようにｔ4 〜ｔ5’ 区間、ｔ8〜ｔ11区間
等で低レベルになる。ＡＮＤゲート６５の一方の入力端
子はコンパレータ６１に接続され、他方の入力端子はフ
リップフロップ６４に接続されている。従って、ＡＮＤ
ゲート６５の出力ライン３６に図４（Ｅ）及び図５
（Ｇ）に示すようにフライバック電圧発生期間Ｔf を示
す検出信号Ｖf を得ることができる。なお、本願発明に
おいてフライバック電圧発生期間Ｔf とは、スイッチ３
のオン期間にトランス２に蓄積されたエネルギがスイッ
チ３のオフ期間に連続的に放出されている期間のみを意
味する。従って、本願発明のフライバック電圧発生期間
Ｔf には、図４のｔ8 〜ｔ9 区間、ｔ13〜ｔ15区間等、
及び図５（Ｂ）のｔ8〜ｔ10区間等のリンギング期間を
含まない。なお、リンギング期間のリンギングはトラン
ス２のインダクタンスとトランス２及びスイッチ３の浮
遊容量とに基づいて生じる。
出回路１１、基準時間発生回路１２及び負荷状態判定回
路１３の詳細を示す。フライバック電圧発生時間検出回
路１１は、コンパレータ６１と基準電圧源６２とダウン
エッジ検出回路６３とＲＳフリップフロップ６４とＡＮ
Ｄゲート６５とから成り、図５のタイミングチャートに
示すように動作する。コンパレータ６１の正入力端子は
ライン３４によって図１の３次巻線１７に接続され、コ
ンパレータ６１の負入力端子は基準電圧源６２に接続さ
れている。基準電圧源６２の電圧ＶR は図４（Ｄ）及び
図５（Ｂ）に示すようにフライバック電圧を含む３次巻
線１７の電圧Ｖ3 を横切るように設定されている。図５
（Ｂ）では基準電圧ＶRがフライバック電圧及びリンギ
ング電圧を横切っているので、コンパレータ６１からは
図５（Ｃ）のｔ3 〜ｔ4 区間、ｔ7 〜ｔ8 区間等のフラ
イバック期間及びその後のリンギング期間に方形波即ち
２値信号が得られる。ダウンエッジ検出回路６３は遅延
動作するＮＯＴ回路６６とＮＯＲゲート６７とから成
る。ＮＯＲゲート６７の一方の入力端子はＮＯＴ回路６
６を介してコンパレータ６１の出力端子に接続され、Ｎ
ＯＴ回路６７の他方の入力端子はコンパレータ６１の出
力端子に接続されている。ＮＯＴ回路６６は図５（Ｃ）
に示すコンパレータ６１の出力を、遅延を有して位相反
転した図５（Ｄ）の出力を発生する。従って、ＮＯＲゲ
ート６６は図５（Ｅ）のｔ4 〜ｔ5 区間、ｔ4 ’〜ｔ
5’区間、ｔ8 〜ｔ9 区間等に示すようにコンパレータ
６１の出力のダウンエッジに一致してパルスを発生す
る。ＲＳフリップフロップ６４のセット端子Ｓはライン
３０によって図１の制御信号形成回路７の出力ライン２
９に接続されている。フリップフロップ６４のリセット
端子ＲはＮＯＲゲート６７に接続されている。従って、
フリップフロップ６４の出力端子Ｑから図５（Ｆ）の出
力が得られる。フリップフロップ６４の出力は図５
（Ｆ）に示すようにｔ4 〜ｔ5’ 区間、ｔ8〜ｔ11区間
等で低レベルになる。ＡＮＤゲート６５の一方の入力端
子はコンパレータ６１に接続され、他方の入力端子はフ
リップフロップ６４に接続されている。従って、ＡＮＤ
ゲート６５の出力ライン３６に図４（Ｅ）及び図５
（Ｇ）に示すようにフライバック電圧発生期間Ｔf を示
す検出信号Ｖf を得ることができる。なお、本願発明に
おいてフライバック電圧発生期間Ｔf とは、スイッチ３
のオン期間にトランス２に蓄積されたエネルギがスイッ
チ３のオフ期間に連続的に放出されている期間のみを意
味する。従って、本願発明のフライバック電圧発生期間
Ｔf には、図４のｔ8 〜ｔ9 区間、ｔ13〜ｔ15区間等、
及び図５（Ｂ）のｔ8〜ｔ10区間等のリンギング期間を
含まない。なお、リンギング期間のリンギングはトラン
ス２のインダクタンスとトランス２及びスイッチ３の浮
遊容量とに基づいて生じる。
【００２９】基準時間発生回路１２は、ＮＯＴ回路６
８、Ｔタイプフリップフロップ６９、第１及び第２の基
準時間発生回路７０、７１とから成る。Ｔタイプフリッ
プフロップ６９の位相反転型トリガ入力端子Ｔは、ＮＯ
Ｔ回路６８を介してフライバック電圧発生時間検出回路
１１の出力ライン３６に接続されている。従って、Ｔタ
イプフリップフロップ６９は、図４（Ｅ）に示すフライ
バック電圧発生時間検出信号Ｖf に含まれているパルス
の立上り即ち前縁時点ｔ3 、ｔ7’ 、ｔ11、ｔ16、ｔ1
9、ｔ24等でトリガされ、図４（Ｆ）に示すように、ｔ3
、ｔ11、ｔ19等でパルスを発生する。このＴタイプフ
リップフロップ６９は、フライバック電圧発生時間が短
い場合であっても、フライバック電圧の発生開始時点を
確実に検出するために設けられている。
８、Ｔタイプフリップフロップ６９、第１及び第２の基
準時間発生回路７０、７１とから成る。Ｔタイプフリッ
プフロップ６９の位相反転型トリガ入力端子Ｔは、ＮＯ
Ｔ回路６８を介してフライバック電圧発生時間検出回路
１１の出力ライン３６に接続されている。従って、Ｔタ
イプフリップフロップ６９は、図４（Ｅ）に示すフライ
バック電圧発生時間検出信号Ｖf に含まれているパルス
の立上り即ち前縁時点ｔ3 、ｔ7’ 、ｔ11、ｔ16、ｔ1
9、ｔ24等でトリガされ、図４（Ｆ）に示すように、ｔ3
、ｔ11、ｔ19等でパルスを発生する。このＴタイプフ
リップフロップ６９は、フライバック電圧発生時間が短
い場合であっても、フライバック電圧の発生開始時点を
確実に検出するために設けられている。
【００３０】第１及び第２の基準時間発生回路７０、７
１はタイマ回路であって、Ｔタイプフリップフロップ６
９の出力パルスの立上り時点ｔ3 、ｔ11、ｔ19等に同期
して図４（Ｇ）（Ｈ）に示す第１及び第２の基準時間Ｔ
A、ＴBのパルスを発生する。図４（Ｇ）のｔ3 〜ｔ5 区
間、ｔ11〜ｔ12区間、ｔ19〜ｔ20区間等に示す第１の基
準時間ＴAは、第１の負荷即ち通常負荷の変化範囲内の
最小負荷時のフライバック電圧発生期間と同一の所定値
に設定されている。図４（Ｈ）のｔ3 〜ｔ6 、ｔ11〜ｔ
14、ｔ19〜ｔ21等に示す第２の基準時間ＴBは第１の基
準時間ＴAよりも長い所定時間に設定されている。第１
及び第２の基準時間ＴA、ＴBはフライバック電圧発生時
間Ｔf による負荷状態の判定をヒステリシス特性を有し
て行うように設定されている。第１及び第２の基準時間
ＴA、ＴBの時間差は任意に設定し得るが、例えば０．１
〜１０μｓ程度に設定することが望ましい。なお、図３
の第１及び第２の基準時間発生回路７０、７１は、Ｔフ
リップフロップ６９の出力でトリガされているためにス
イッチ３の２回のスイッチング周期当り１回の割合で第
１及び第２の基準時間ＴA、ＴBを示すパルスを発生す
る。勿論、ＡＮＤゲート６５の出力で第１及び第２の基
準時間発生回路７０、７１を直接にトリガして各スイッ
チング周期毎に第１及び第２の基準時間ＴA、ＴBを示す
信号を発生させることもできる。
１はタイマ回路であって、Ｔタイプフリップフロップ６
９の出力パルスの立上り時点ｔ3 、ｔ11、ｔ19等に同期
して図４（Ｇ）（Ｈ）に示す第１及び第２の基準時間Ｔ
A、ＴBのパルスを発生する。図４（Ｇ）のｔ3 〜ｔ5 区
間、ｔ11〜ｔ12区間、ｔ19〜ｔ20区間等に示す第１の基
準時間ＴAは、第１の負荷即ち通常負荷の変化範囲内の
最小負荷時のフライバック電圧発生期間と同一の所定値
に設定されている。図４（Ｈ）のｔ3 〜ｔ6 、ｔ11〜ｔ
14、ｔ19〜ｔ21等に示す第２の基準時間ＴBは第１の基
準時間ＴAよりも長い所定時間に設定されている。第１
及び第２の基準時間ＴA、ＴBはフライバック電圧発生時
間Ｔf による負荷状態の判定をヒステリシス特性を有し
て行うように設定されている。第１及び第２の基準時間
ＴA、ＴBの時間差は任意に設定し得るが、例えば０．１
〜１０μｓ程度に設定することが望ましい。なお、図３
の第１及び第２の基準時間発生回路７０、７１は、Ｔフ
リップフロップ６９の出力でトリガされているためにス
イッチ３の２回のスイッチング周期当り１回の割合で第
１及び第２の基準時間ＴA、ＴBを示すパルスを発生す
る。勿論、ＡＮＤゲート６５の出力で第１及び第２の基
準時間発生回路７０、７１を直接にトリガして各スイッ
チング周期毎に第１及び第２の基準時間ＴA、ＴBを示す
信号を発生させることもできる。
【００３１】負荷状態判定手段としての負荷状態判定回
路１３は、フライバック発生時間Ｔf と第１及び第２の
基準時間ＴA、ＴBとの比較によって負荷２０が通常負荷
範囲の値か又は軽負荷範囲の値かを判定するものであ
り、第１及び第２のＤタイプフリップフロップ７２、７
３と、ＲＳフリップフロップ７４とから成る。第１及び
第２のＤタイプフリップフロップ７２、７３のデータ入
力端子Ｄはフライバック電圧発生時間検出回路１１の出
力ライン３６にそれぞれ接続されている。第１のＤタイ
プフリップフロップ７２の位相反転型クロック入力端子
ＣＫは第１の基準時間発生回路７０の出力ライン３７に
接続され、第２のＤタイプフリップフロップ７３の位相
反転型クロック入力端子ＣＫは第２の基準時間発生回路
７１の出力ライン３８に接続されている。従って、第１
のＤタイプフリップフロップ７２は、図４（Ｇ）に示す
第１の基準時間発生回路７０の出力パルスの立下り時点
ｔ5、ｔ12、ｔ20等で図４（Ｅ）に示すフライバック電
圧発生時間検出回路１１の出力を読み込む。図４（Ｇ）
に示す第１の基準時間ＴAを示すパルスの立下り時点ｔ5
では図４（Ｅ）のフライバック時間検出信号が低レベ
ルであるので、第１のＤタイプフリップフロップ７２は
リセット状態となり、図４（Ｉ）に示すように第１のＤ
タイプフリップフロップ７２の位相反転出力端子Ｑ−
は高レベルに転換する。図４の例では、軽負荷モードに
移行してスイッチ３のスイッチング周波数が低くなった
ためにｔ11〜ｔ13に示すフライバック電圧発生時間はｔ
11〜ｔ12に示す第１の基準時間ＴAよりも長くなってい
る。このため、第１のＤタイプフリップフロップ７２の
位相反転出力端子Ｑ−は図４（Ｉ）に示すようにｔ12時
点で低レベルになる。第２のＤタイプフリップフロップ
７３は図４（Ｈ）に示す第２の基準時間発生回路７１の
出力パルスの立下り即ち後縁をクロック信号として図４
（Ｅ）のフライバック電圧検出回路１１の出力Ｖf を読
み込む。図４のｔ6、ｔ14時点ではフライバック電圧検
出信号Ｖf が低レベルであるので、第２のＤタイプフリ
ップフロップ７３の出力端子Ｑは図４（Ｊ）に示す低レ
ベルに保たれている。しかし、第２の基準時間ＴBの立
下りを示すｔ21時点ではフライバック電圧時間検出信号
Ｖf が高レベルとなるために第２のＤタイプフリップフ
ロップ７３の出力端子Ｑは図４（Ｊ）に示すように高レ
ベルに転換する。なお、第１及び第２の基準時間発生回
路７０、７１の出力パルスの立下り時点は、フライバッ
ク電圧Ｖｆの発生開始時点から第１及び第２の基準時間
ＴA、ＴBが経過した時点を示す信号である。
路１３は、フライバック発生時間Ｔf と第１及び第２の
基準時間ＴA、ＴBとの比較によって負荷２０が通常負荷
範囲の値か又は軽負荷範囲の値かを判定するものであ
り、第１及び第２のＤタイプフリップフロップ７２、７
３と、ＲＳフリップフロップ７４とから成る。第１及び
第２のＤタイプフリップフロップ７２、７３のデータ入
力端子Ｄはフライバック電圧発生時間検出回路１１の出
力ライン３６にそれぞれ接続されている。第１のＤタイ
プフリップフロップ７２の位相反転型クロック入力端子
ＣＫは第１の基準時間発生回路７０の出力ライン３７に
接続され、第２のＤタイプフリップフロップ７３の位相
反転型クロック入力端子ＣＫは第２の基準時間発生回路
７１の出力ライン３８に接続されている。従って、第１
のＤタイプフリップフロップ７２は、図４（Ｇ）に示す
第１の基準時間発生回路７０の出力パルスの立下り時点
ｔ5、ｔ12、ｔ20等で図４（Ｅ）に示すフライバック電
圧発生時間検出回路１１の出力を読み込む。図４（Ｇ）
に示す第１の基準時間ＴAを示すパルスの立下り時点ｔ5
では図４（Ｅ）のフライバック時間検出信号が低レベ
ルであるので、第１のＤタイプフリップフロップ７２は
リセット状態となり、図４（Ｉ）に示すように第１のＤ
タイプフリップフロップ７２の位相反転出力端子Ｑ−
は高レベルに転換する。図４の例では、軽負荷モードに
移行してスイッチ３のスイッチング周波数が低くなった
ためにｔ11〜ｔ13に示すフライバック電圧発生時間はｔ
11〜ｔ12に示す第１の基準時間ＴAよりも長くなってい
る。このため、第１のＤタイプフリップフロップ７２の
位相反転出力端子Ｑ−は図４（Ｉ）に示すようにｔ12時
点で低レベルになる。第２のＤタイプフリップフロップ
７３は図４（Ｈ）に示す第２の基準時間発生回路７１の
出力パルスの立下り即ち後縁をクロック信号として図４
（Ｅ）のフライバック電圧検出回路１１の出力Ｖf を読
み込む。図４のｔ6、ｔ14時点ではフライバック電圧検
出信号Ｖf が低レベルであるので、第２のＤタイプフリ
ップフロップ７３の出力端子Ｑは図４（Ｊ）に示す低レ
ベルに保たれている。しかし、第２の基準時間ＴBの立
下りを示すｔ21時点ではフライバック電圧時間検出信号
Ｖf が高レベルとなるために第２のＤタイプフリップフ
ロップ７３の出力端子Ｑは図４（Ｊ）に示すように高レ
ベルに転換する。なお、第１及び第２の基準時間発生回
路７０、７１の出力パルスの立下り時点は、フライバッ
ク電圧Ｖｆの発生開始時点から第１及び第２の基準時間
ＴA、ＴBが経過した時点を示す信号である。
【００３２】ＲＳフリップフロップ７４のセット入力端
子Ｓは第１のＤタイプフリップフロップ７２の位相反転
出力端子Ｑ− に接続され、リセット入力端子Ｒは第２
のＤタイプフリップフロップ７３の正相出力端子Ｑに接
続されている。従って、第１のＤタイプフリップフロッ
プ７２の位相反転出力端子Ｑ− が図４（Ｉ）に示すよ
うにｔ5 時点で低レベルから高レベルに転換すると、Ｒ
Ｓフリップフロップ７４がセット状態となり、この出力
端子Ｑは図４（Ｋ）に示すようにｔ5 時点で低レベルか
ら高レベルに転換する。その後、第２のＤタイプフリッ
プフロップ７３の出力端子Ｑが図４（Ｊ）にｔ21時点で
低レベルから高レベルに転換すると、ＲＳフリップフロ
ップ７４はリセットされ、ＲＳフリップフロップ７４の
出力端子Ｑは図４（Ｋ）に示すようにｔ21時点で高レベ
ルから低レベルに転換する。図４（Ｋ）のｔ5 時点以前
及びｔ21時点以後に示すＲＳフリップフロップ７４の低
レベル出力は通常負荷（第１の負荷）状態検出信号又は
通常負荷モード設定信号として機能し、ｔ5 〜ｔ21の高
レベル出力は軽負荷（第２の負荷）状態検出信号又は軽
負荷モード設定信号として機能する。
子Ｓは第１のＤタイプフリップフロップ７２の位相反転
出力端子Ｑ− に接続され、リセット入力端子Ｒは第２
のＤタイプフリップフロップ７３の正相出力端子Ｑに接
続されている。従って、第１のＤタイプフリップフロッ
プ７２の位相反転出力端子Ｑ− が図４（Ｉ）に示すよ
うにｔ5 時点で低レベルから高レベルに転換すると、Ｒ
Ｓフリップフロップ７４がセット状態となり、この出力
端子Ｑは図４（Ｋ）に示すようにｔ5 時点で低レベルか
ら高レベルに転換する。その後、第２のＤタイプフリッ
プフロップ７３の出力端子Ｑが図４（Ｊ）にｔ21時点で
低レベルから高レベルに転換すると、ＲＳフリップフロ
ップ７４はリセットされ、ＲＳフリップフロップ７４の
出力端子Ｑは図４（Ｋ）に示すようにｔ21時点で高レベ
ルから低レベルに転換する。図４（Ｋ）のｔ5 時点以前
及びｔ21時点以後に示すＲＳフリップフロップ７４の低
レベル出力は通常負荷（第１の負荷）状態検出信号又は
通常負荷モード設定信号として機能し、ｔ5 〜ｔ21の高
レベル出力は軽負荷（第２の負荷）状態検出信号又は軽
負荷モード設定信号として機能する。
【００３３】基準時間発生回路１２と負荷状態判定回路
１３において重要な点は、ヒステリシス特性を有して負
荷状態を判定していることである。もし、第２の基準時
間発生回路７１と、第２のＤタイプフリップフロップ７
３とＲＳフリップフロップ７４とを省き、第１の基準時
間発生回路７０と第１のＤタイプフリップフロップ７２
のみで負荷状態を判定すると仮定すれば、図４（Ｉ）に
示す第１のＤタイプフリップフロップ７２の出力がその
まま負荷状態検出信号となる。この仮定した状態におい
て負荷２０が徐々に小さくなり、図４（Ｃ）のｔ1 〜ｔ
2 区間に示すようにスイッチ３のオン時間幅が狭くな
り、この結果として図４（Ｅ）のｔ3 〜ｔ4 区間に示す
ようにフライバック電圧発生時間Ｔf が短くなり、図４
（Ｉ）のｔ5 時点に示すように第１のＤタイプフリップ
フロップ７２の位相反転出力端子Ｑ −が高レベルに転換
し、軽負荷モード設定信号が発生しても、軽負荷モード
のためにスイッチ３のスイッチング周波数が例えば１０
０kHz から２０kHz に低下することによってスイッチ３
のオフ時間幅が長くなり、スイッチ３のデューティ比が
低下し、これに基づく出力電圧Ｖ0 の低下が生じるの
で、この低下を補うように例えば図４（Ｃ）のｔ9 〜ｔ
10に示すようにスイッチ３のオン制御パルスの幅がｔ1
〜ｔ2区間よりも広くなり、図４（Ｅ）のｔ11〜ｔ13に
示すようにフライバック電圧発生時間Ｔf が第１の基準
時間ＴAよりも長くなる。このため上記で仮定したよう
に第１の基準時間発生回路７０と第１のＤタイプフリッ
プフロップ７２のみで負荷状態を判定すると、負荷２０
が軽負荷であるにも拘らず、図４（Ｉ）のｔ12時点で通
常負荷（第１の負荷）を示す低レベル状態となる。この
結果、負荷状態の正確な判定が不可能になり、軽負荷用
の第１のモードによる制御と通常負荷用の第２のモード
による制御との繰返しが発生し、負荷２０の大きさに適
合したスイッチ３のオン・オフ制御モードを設定するこ
とができなくなり、更に動作モードの切換えの繰返しに
よってスイッチ３のオン・オフ周期が図４のｔ1〜ｔ4
区間、ｔ17〜ｔ22’区間に示すように不特定に変化し、
ノイズ除去用フィルタで除去することが困難なノイズが
発生する。また、第１及び第２のモードの繰返しによっ
て出力電圧Ｖ0の安定性が低下する。これに対し、図３
のヒステリシス効果を有する負荷状態判定回路１３にお
いては、ＲＳフリップフロップ７４は図４（Ｉ）のｔ12
時点に示す第１のＤタイプフリップフロップ７２の出力
の状態変化に応答しないで、高レベル状態を保持する。
即ち、図３の負荷状態判定回路１３によれば、フライバ
ック電圧発生時間Ｔfがｔ3 〜ｔ4 に示すように最初に
第１の基準時間ＴAよりも狭くなると、その後のスイッ
チング動作でフライバック電圧発生時間Ｔf が第１の基
準時間ＴAよりも長くなっても負荷状態の判定結果の変
化が発生せず、フライバック電圧発生時間Ｔf が第２の
基準時間ＴBよりも長くなった時に始めて負荷状態の判
定結果の変化が生じる。図４のｔ21時点で通常負荷モー
ド設定され、第１の周期Ｔ1 によるスイッチ３の第１の
モードによるオン・オフ動作が開始した後においては、
図４（Ｅ）のｔ26〜ｔ２７に示すフライバック電圧発生
時間が図４（Ｈ）のｔ26〜ｔ28に示す第２の基準時間Ｔ
Bよりも短くなってもモード設定が変更されない。その
後に、図４（Ｅ）のｔ3 〜ｔ4 に示すようにフライバッ
ク電圧発生時間Ｔfが第１の基準時間ＴAよりも短くなっ
てモード切換えが実行される。上記の負荷状態判定にお
けるヒステリシス特性によって、コンパレータ又はシュ
ミットトリガ回路におけるヒステリシス特性と類似の効
果を得ることができる。
１３において重要な点は、ヒステリシス特性を有して負
荷状態を判定していることである。もし、第２の基準時
間発生回路７１と、第２のＤタイプフリップフロップ７
３とＲＳフリップフロップ７４とを省き、第１の基準時
間発生回路７０と第１のＤタイプフリップフロップ７２
のみで負荷状態を判定すると仮定すれば、図４（Ｉ）に
示す第１のＤタイプフリップフロップ７２の出力がその
まま負荷状態検出信号となる。この仮定した状態におい
て負荷２０が徐々に小さくなり、図４（Ｃ）のｔ1 〜ｔ
2 区間に示すようにスイッチ３のオン時間幅が狭くな
り、この結果として図４（Ｅ）のｔ3 〜ｔ4 区間に示す
ようにフライバック電圧発生時間Ｔf が短くなり、図４
（Ｉ）のｔ5 時点に示すように第１のＤタイプフリップ
フロップ７２の位相反転出力端子Ｑ −が高レベルに転換
し、軽負荷モード設定信号が発生しても、軽負荷モード
のためにスイッチ３のスイッチング周波数が例えば１０
０kHz から２０kHz に低下することによってスイッチ３
のオフ時間幅が長くなり、スイッチ３のデューティ比が
低下し、これに基づく出力電圧Ｖ0 の低下が生じるの
で、この低下を補うように例えば図４（Ｃ）のｔ9 〜ｔ
10に示すようにスイッチ３のオン制御パルスの幅がｔ1
〜ｔ2区間よりも広くなり、図４（Ｅ）のｔ11〜ｔ13に
示すようにフライバック電圧発生時間Ｔf が第１の基準
時間ＴAよりも長くなる。このため上記で仮定したよう
に第１の基準時間発生回路７０と第１のＤタイプフリッ
プフロップ７２のみで負荷状態を判定すると、負荷２０
が軽負荷であるにも拘らず、図４（Ｉ）のｔ12時点で通
常負荷（第１の負荷）を示す低レベル状態となる。この
結果、負荷状態の正確な判定が不可能になり、軽負荷用
の第１のモードによる制御と通常負荷用の第２のモード
による制御との繰返しが発生し、負荷２０の大きさに適
合したスイッチ３のオン・オフ制御モードを設定するこ
とができなくなり、更に動作モードの切換えの繰返しに
よってスイッチ３のオン・オフ周期が図４のｔ1〜ｔ4
区間、ｔ17〜ｔ22’区間に示すように不特定に変化し、
ノイズ除去用フィルタで除去することが困難なノイズが
発生する。また、第１及び第２のモードの繰返しによっ
て出力電圧Ｖ0の安定性が低下する。これに対し、図３
のヒステリシス効果を有する負荷状態判定回路１３にお
いては、ＲＳフリップフロップ７４は図４（Ｉ）のｔ12
時点に示す第１のＤタイプフリップフロップ７２の出力
の状態変化に応答しないで、高レベル状態を保持する。
即ち、図３の負荷状態判定回路１３によれば、フライバ
ック電圧発生時間Ｔfがｔ3 〜ｔ4 に示すように最初に
第１の基準時間ＴAよりも狭くなると、その後のスイッ
チング動作でフライバック電圧発生時間Ｔf が第１の基
準時間ＴAよりも長くなっても負荷状態の判定結果の変
化が発生せず、フライバック電圧発生時間Ｔf が第２の
基準時間ＴBよりも長くなった時に始めて負荷状態の判
定結果の変化が生じる。図４のｔ21時点で通常負荷モー
ド設定され、第１の周期Ｔ1 によるスイッチ３の第１の
モードによるオン・オフ動作が開始した後においては、
図４（Ｅ）のｔ26〜ｔ２７に示すフライバック電圧発生
時間が図４（Ｈ）のｔ26〜ｔ28に示す第２の基準時間Ｔ
Bよりも短くなってもモード設定が変更されない。その
後に、図４（Ｅ）のｔ3 〜ｔ4 に示すようにフライバッ
ク電圧発生時間Ｔfが第１の基準時間ＴAよりも短くなっ
てモード切換えが実行される。上記の負荷状態判定にお
けるヒステリシス特性によって、コンパレータ又はシュ
ミットトリガ回路におけるヒステリシス特性と類似の効
果を得ることができる。
【００３４】負荷状態判定回路１３のＲＳフリップフロ
ップ７４の出力が図４（Ｋ）のｔ5時点で高レベルに転
換すると、図２の第２のスイッチ５１がオンになり、逆
にスイッチ４９がオフになる。これにより、発振器４２
の出力周波数が２０kHz に転換し、コンパレータ４１か
らは図４（Ｃ）に示す第２の周期Ｔ2 で制御パルスが発
生する。図４（Ｋ）のｔ21時点においてＲＳフリップフ
ロップ７４の出力が低レベルに転換すると、図２の第１
のスイッチ４９がオンになり、逆に第２のスイッチ５１
がオフになり、発振器４２の出力周波数が１００kHz に
転換し、コンパレータ４１からは図４（Ｃ）に示す第１
の周期Ｔ1 で制御パルスが発生する。
ップ７４の出力が図４（Ｋ）のｔ5時点で高レベルに転
換すると、図２の第２のスイッチ５１がオンになり、逆
にスイッチ４９がオフになる。これにより、発振器４２
の出力周波数が２０kHz に転換し、コンパレータ４１か
らは図４（Ｃ）に示す第２の周期Ｔ2 で制御パルスが発
生する。図４（Ｋ）のｔ21時点においてＲＳフリップフ
ロップ７４の出力が低レベルに転換すると、図２の第１
のスイッチ４９がオンになり、逆に第２のスイッチ５１
がオフになり、発振器４２の出力周波数が１００kHz に
転換し、コンパレータ４１からは図４（Ｃ）に示す第１
の周期Ｔ1 で制御パルスが発生する。
【００３５】図４（Ｃ）の制御パルスに応答してスイッ
チ３がオン・オフすれば、周知の動作によってＤＣ−Ｄ
Ｃ変換動作が生じる。即ち、スイッチ３のオン期間に
は、直流電源１、１次巻線１５、スイッチ３から成る回
路に電流Ｉ1 が図４（Ｂ）に示すように流れる。１次巻
線１５はインダクタンスを有しているので、電流Ｉ1 は
傾斜を有して増大する。トランス２の２次巻線１６及び
３次巻線１７の極性が１次巻線１５と逆であるので、ス
イッチ３のオン期間にダイオード１８及び３２は非導通
に保たれ、トランス２にエネルギが蓄積される。スイッ
チ３がオフになると、トランス２の蓄積エネルギの放出
によってフライバック電圧が発生し、ダイオード１８、
３２が導通し、コンデンサ１９、３３に充電電流が流れ
る。
チ３がオン・オフすれば、周知の動作によってＤＣ−Ｄ
Ｃ変換動作が生じる。即ち、スイッチ３のオン期間に
は、直流電源１、１次巻線１５、スイッチ３から成る回
路に電流Ｉ1 が図４（Ｂ）に示すように流れる。１次巻
線１５はインダクタンスを有しているので、電流Ｉ1 は
傾斜を有して増大する。トランス２の２次巻線１６及び
３次巻線１７の極性が１次巻線１５と逆であるので、ス
イッチ３のオン期間にダイオード１８及び３２は非導通
に保たれ、トランス２にエネルギが蓄積される。スイッ
チ３がオフになると、トランス２の蓄積エネルギの放出
によってフライバック電圧が発生し、ダイオード１８、
３２が導通し、コンデンサ１９、３３に充電電流が流れ
る。
【００３６】出力電圧Ｖ0 が目標値よりも高くなった時
には、発光ダイオード２５の光出力が増大し、ホトトラ
ンジスタ４７の抵抗値が低くなり、接続点４８の電位即
ちコンパレータ４１の負入力端子の電位が高くなり、コ
ンパレータ４１から得られる制御パルスの幅が狭くな
り、スイッチ３のオン時間幅が短くなり、出力電圧Ｖ0
が目標値に戻される。出力電圧Ｖ0 が目標値よりも低い
時には、上記の高い時の逆の動作になる。
には、発光ダイオード２５の光出力が増大し、ホトトラ
ンジスタ４７の抵抗値が低くなり、接続点４８の電位即
ちコンパレータ４１の負入力端子の電位が高くなり、コ
ンパレータ４１から得られる制御パルスの幅が狭くな
り、スイッチ３のオン時間幅が短くなり、出力電圧Ｖ0
が目標値に戻される。出力電圧Ｖ0 が目標値よりも低い
時には、上記の高い時の逆の動作になる。
【００３７】本実施形態のＤＣ−ＤＣコンバータは次の
効果を有する。 （１） 負荷状態判定回路１３の出力に基づいて通常負
荷モードとこれよりもスイッチング周波数の低い軽負荷
モードとの切換制御を自動的に実行するので、軽負荷モ
ードにおける効率向上を容易且つ確実に達成することが
できる。 （２） フライバック電圧発生時間Ｔf と第１及び第２
の基準時間ＴA、ＴBとをヒステリシス特性を有して比較
して負荷状態を判定するので、負荷２０の大きさが徐々
に変化する場合であっても、スイッチ３の通常負荷モー
ドの制御と軽負荷モードの制御との切換えを安定的に達
成することができる。従って、通常負荷時及び軽負荷時
における出力電圧Ｖ0 の安定性が向上するのみでなく、
スイッチ３のスイッチング周波数の予測のできない不特
定の変化を抑制することができる。この結果、トランス
２の磁歪音等のノイズの抑制対策が容易になる。 （３） フライバック電圧発生時間検出回路１１、基準
発生回路１２、及び負荷状態判定回路１３はロジック回
路を主体にして構成されているので、半導体集積回路に
構成することができ、部品点数の増大を抑えることがで
きる。
効果を有する。 （１） 負荷状態判定回路１３の出力に基づいて通常負
荷モードとこれよりもスイッチング周波数の低い軽負荷
モードとの切換制御を自動的に実行するので、軽負荷モ
ードにおける効率向上を容易且つ確実に達成することが
できる。 （２） フライバック電圧発生時間Ｔf と第１及び第２
の基準時間ＴA、ＴBとをヒステリシス特性を有して比較
して負荷状態を判定するので、負荷２０の大きさが徐々
に変化する場合であっても、スイッチ３の通常負荷モー
ドの制御と軽負荷モードの制御との切換えを安定的に達
成することができる。従って、通常負荷時及び軽負荷時
における出力電圧Ｖ0 の安定性が向上するのみでなく、
スイッチ３のスイッチング周波数の予測のできない不特
定の変化を抑制することができる。この結果、トランス
２の磁歪音等のノイズの抑制対策が容易になる。 （３） フライバック電圧発生時間検出回路１１、基準
発生回路１２、及び負荷状態判定回路１３はロジック回
路を主体にして構成されているので、半導体集積回路に
構成することができ、部品点数の増大を抑えることがで
きる。
【００３８】
【第２の実施形態】次に、図６〜図８を参照して第２の
実施形態のＤＣ−ＤＣコンバータを説明する。但し、図
６〜図８及び後述する第３〜第８の実施形態を示す図９
〜図１９において図１〜図５と実質的に同一の部分には
同一の符号を付してその説明を省略する。
実施形態のＤＣ−ＤＣコンバータを説明する。但し、図
６〜図８及び後述する第３〜第８の実施形態を示す図９
〜図１９において図１〜図５と実質的に同一の部分には
同一の符号を付してその説明を省略する。
【００３９】図６に示す第２の実施形態のＤＣ−ＤＣコ
ンバータは、図１のＤＣ−ＤＣコンバータからフライバ
ック電圧発生時間検出回路１１を省き、この代りに基準
時間発生回路１２及び負荷状態判定回路１３をライン３
０a、３０、２９によって制御信号形成回路７に接続
し、この他は図１の回路と同一に形成したものである。
図７は図６の基準時間発生回路１２及び負荷状態判定回
路１３を示す。図７の基準時間発生回路１２及び負荷状
態判定回路１３は、ＮＯＴ回路６８、第１及び第２のＤ
タイプフリップフロップ７２、７３のデータ入力端子Ｄ
がライン３０aに接続されている点を除き図３のこれ等
と同一に形成されている。ライン３０aはスイッチ３の
オン時間Ｔonを示す信号を検出するオン時間検出手段と
して機能する。
ンバータは、図１のＤＣ−ＤＣコンバータからフライバ
ック電圧発生時間検出回路１１を省き、この代りに基準
時間発生回路１２及び負荷状態判定回路１３をライン３
０a、３０、２９によって制御信号形成回路７に接続
し、この他は図１の回路と同一に形成したものである。
図７は図６の基準時間発生回路１２及び負荷状態判定回
路１３を示す。図７の基準時間発生回路１２及び負荷状
態判定回路１３は、ＮＯＴ回路６８、第１及び第２のＤ
タイプフリップフロップ７２、７３のデータ入力端子Ｄ
がライン３０aに接続されている点を除き図３のこれ等
と同一に形成されている。ライン３０aはスイッチ３の
オン時間Ｔonを示す信号を検出するオン時間検出手段と
して機能する。
【００４０】図７の基準時間発生回路１２においては、
図８（Ｃ）に示すスイッチ制御信号ＶGのオン時間Ｔon
を示すパルスに応答してＴタイプフリップフロップ６９
から図８（Ｄ）の出力が得られ、このＴタイプフリップ
フロップ６９の出力パルスの立上りに同期して第１及び
第２の基準時間発生回路７０、７１から図８（Ｅ）
（Ｆ）に示す第１及び第２の基準時間ＴA、ＴBを示すパ
ルスが発生する。第１及び第２のＤタイプフリップフロ
ップ７２、７３は第１及び第２の基準時間ＴA、ＴBを示
す図８（Ｅ）（Ｆ）のパルスの立下り即ち後縁をクロッ
ク信号として図８（Ｃ）のスイッチ制御信号ＶGを読み
込み、図８（Ｇ）（Ｈ）に示す信号を出力する。即ち、
第１及び第２のＤタイプフリップフロップ７２、７３は
スイッチ３のオン時間Ｔonが第１及び第２の基準時間Ｔ
A、ＴBよりも短いか、及び長いかを判定する。ＲＳフリ
ップフロップ７４は、図８（Ｇ）（Ｈ）の第１及び第２
のＤタイプフリップフロップ７２、７３の出力でセット
及びリセットされて図８（Ｉ）の信号を出力する。
図８（Ｃ）に示すスイッチ制御信号ＶGのオン時間Ｔon
を示すパルスに応答してＴタイプフリップフロップ６９
から図８（Ｄ）の出力が得られ、このＴタイプフリップ
フロップ６９の出力パルスの立上りに同期して第１及び
第２の基準時間発生回路７０、７１から図８（Ｅ）
（Ｆ）に示す第１及び第２の基準時間ＴA、ＴBを示すパ
ルスが発生する。第１及び第２のＤタイプフリップフロ
ップ７２、７３は第１及び第２の基準時間ＴA、ＴBを示
す図８（Ｅ）（Ｆ）のパルスの立下り即ち後縁をクロッ
ク信号として図８（Ｃ）のスイッチ制御信号ＶGを読み
込み、図８（Ｇ）（Ｈ）に示す信号を出力する。即ち、
第１及び第２のＤタイプフリップフロップ７２、７３は
スイッチ３のオン時間Ｔonが第１及び第２の基準時間Ｔ
A、ＴBよりも短いか、及び長いかを判定する。ＲＳフリ
ップフロップ７４は、図８（Ｇ）（Ｈ）の第１及び第２
のＤタイプフリップフロップ７２、７３の出力でセット
及びリセットされて図８（Ｉ）の信号を出力する。
【００４１】図４のフライバック電圧発生時間Ｔf と図
８のスイッチ３のオン時間Ｔonとは比例関係を有するの
で、スイッチオン時間Ｔonと第１及び第２の基準時間Ｔ
A、ＴBとの比較によっても第１の実施形態と同様に負荷
状態を判定することができ、第２の実施形態によっても
第１の実施形態と同一の効果を得ることができる。
８のスイッチ３のオン時間Ｔonとは比例関係を有するの
で、スイッチオン時間Ｔonと第１及び第２の基準時間Ｔ
A、ＴBとの比較によっても第１の実施形態と同様に負荷
状態を判定することができ、第２の実施形態によっても
第１の実施形態と同一の効果を得ることができる。
【００４２】
【第３の実施形態】第３の実施形態のＤＣ−ＤＣコンバ
ータは、図１に示す第１の実施形態のＤＣ−ＤＣコンバ
ータの制御信号形成回路７を図９に示す制御信号形成回
路７ａに変形し、この他は図１と同一に形成したもので
ある。
ータは、図１に示す第１の実施形態のＤＣ−ＤＣコンバ
ータの制御信号形成回路７を図９に示す制御信号形成回
路７ａに変形し、この他は図１と同一に形成したもので
ある。
【００４３】図９の変形された制御信号形成回路７ａ
は、図２の制御信号形成回路７から第２の電圧源５２及
び第２のスイッチ５１を省き、この代りに間欠制御回路
８０を設け、この間欠制御回路８０で軽負荷モード時に
スイッチ４９をオン・オフ制御するように変形し、この
他は図２と同一に形成したものである。
は、図２の制御信号形成回路７から第２の電圧源５２及
び第２のスイッチ５１を省き、この代りに間欠制御回路
８０を設け、この間欠制御回路８０で軽負荷モード時に
スイッチ４９をオン・オフ制御するように変形し、この
他は図２と同一に形成したものである。
【００４４】間欠制御回路８０は、ライン２７で供給さ
れる図１０（Ｂ）の負荷状態判定信号の第２のモードを
示す高レベルの期間ｔ1 〜ｔ5 に図１０（Ｃ）示す間欠
制御信号を発生する。間欠制御信号は、図１０（Ａ）に
示すコンパレータ４１の出力パルス即ちスイッチ３の制
御パルスの周期Ｔ1 よりも長いパルス幅ｔ1 〜ｔ2 を有
している。モード切換スイッチ４９は間欠制御回路８０
の出力の低レベル区間であるｔ1 以前、ｔ2 〜ｔ3 区
間、ｔ4 以後においてオン状態になり、ｔ1 〜ｔ2 区間
及びｔ3 〜ｔ4 区間ではスイッチ４９がオフ制御され
る。従って、ＶＣＯ４２の出力パルスは図１０（Ｄ）に
示すように間欠的に発生し、コンパレータ４１の出力パ
ルスも間欠的に発生する。この結果、図１０のｔ1 〜ｔ
5 の軽負荷モード制御区間でのスイッチ３の単位時間当
りの平均スイッチング回数が、ｔ1 以前及びｔ5 以後の
通常負荷モード制御区間でのスイッチ３の単位時間当り
の平均スイッチング回数よりも少なくなり、スイッチン
グ損失の低減を図ることができる。また、第３の実施形
態のフライバック電圧発生時間検出回路及び基準時間発
生回路及び負荷状態判定回路は図１と同一に構成されて
いるので、第１の実施形態と同一の効果も得ることがで
きる。
れる図１０（Ｂ）の負荷状態判定信号の第２のモードを
示す高レベルの期間ｔ1 〜ｔ5 に図１０（Ｃ）示す間欠
制御信号を発生する。間欠制御信号は、図１０（Ａ）に
示すコンパレータ４１の出力パルス即ちスイッチ３の制
御パルスの周期Ｔ1 よりも長いパルス幅ｔ1 〜ｔ2 を有
している。モード切換スイッチ４９は間欠制御回路８０
の出力の低レベル区間であるｔ1 以前、ｔ2 〜ｔ3 区
間、ｔ4 以後においてオン状態になり、ｔ1 〜ｔ2 区間
及びｔ3 〜ｔ4 区間ではスイッチ４９がオフ制御され
る。従って、ＶＣＯ４２の出力パルスは図１０（Ｄ）に
示すように間欠的に発生し、コンパレータ４１の出力パ
ルスも間欠的に発生する。この結果、図１０のｔ1 〜ｔ
5 の軽負荷モード制御区間でのスイッチ３の単位時間当
りの平均スイッチング回数が、ｔ1 以前及びｔ5 以後の
通常負荷モード制御区間でのスイッチ３の単位時間当り
の平均スイッチング回数よりも少なくなり、スイッチン
グ損失の低減を図ることができる。また、第３の実施形
態のフライバック電圧発生時間検出回路及び基準時間発
生回路及び負荷状態判定回路は図１と同一に構成されて
いるので、第１の実施形態と同一の効果も得ることがで
きる。
【００４５】なお、第３の実施形態を示す図９のライン
２７に供給する負荷状態判定信号を図６及び図７に示し
た基準時間発生回路１２及び負荷状態判定回路１３と同
様にスイッチ３のオン時間Ｔonを示す制御パルスに基づ
いて動作するように変形することができる。
２７に供給する負荷状態判定信号を図６及び図７に示し
た基準時間発生回路１２及び負荷状態判定回路１３と同
様にスイッチ３のオン時間Ｔonを示す制御パルスに基づ
いて動作するように変形することができる。
【００４６】
【第４の実施形態】図１１に示す第４の実施形態のＤＣ
−ＤＣコンバータは、図１のＤＣ−ＤＣコンバータのス
イッチ制御信号形成回路７を変形したスイッチ制御信号
形成回路７ｂを設け、且つ電流検出抵抗４を設け、この
他は図１と同一に形成したものである。電流検出抵抗４
はスイッチ３と第２の電源端子１ｂとの間に接続されて
いる。即ち、抵抗４は、１次巻線１５とスイッチ３とに
直列に接続されている。抵抗４に得られる電流検出信号
はライン２６によって制御信号形成回路７ｂに送られ
る。
−ＤＣコンバータは、図１のＤＣ−ＤＣコンバータのス
イッチ制御信号形成回路７を変形したスイッチ制御信号
形成回路７ｂを設け、且つ電流検出抵抗４を設け、この
他は図１と同一に形成したものである。電流検出抵抗４
はスイッチ３と第２の電源端子１ｂとの間に接続されて
いる。即ち、抵抗４は、１次巻線１５とスイッチ３とに
直列に接続されている。抵抗４に得られる電流検出信号
はライン２６によって制御信号形成回路７ｂに送られ
る。
【００４７】制御パルス形成回路７ｂは、ＲＣＣ（リン
グング・チョーク・コンバータ）の制御回路と同様に通
常負荷モード時において負荷が軽くなるに従ってスイッ
チング周波数が高くなる第１の制御モードと、軽負荷時
に第１のモードよりも低いスイッチング周波数となる第
２の制御モードとを選択的に設定することができるよう
に構成されている。
グング・チョーク・コンバータ）の制御回路と同様に通
常負荷モード時において負荷が軽くなるに従ってスイッ
チング周波数が高くなる第１の制御モードと、軽負荷時
に第１のモードよりも低いスイッチング周波数となる第
２の制御モードとを選択的に設定することができるよう
に構成されている。
【００４８】次に、図１２及び図１３を参照して変形さ
れた制御信号形成回路７ｂの詳細を説明する。但し、図
１２において図２と実質的に同一の部分には同一の符号
を付してその説明を省略する。図１２の制御信号形成回
路７ｂは、図２と同様にＶＣＯ４２、電圧調整回路４
５、分圧用抵抗４６、ホトトランジスタ４７、第１及び
第２のスイッチ４９、５１、電圧源５２、ＮＯＴ回路５
３を有する他に、コンパレータ８１、フリップフロップ
８２、ＮＯＲゲート８３、ＮＯＴ回路８４、増幅回路８
５を有する。
れた制御信号形成回路７ｂの詳細を説明する。但し、図
１２において図２と実質的に同一の部分には同一の符号
を付してその説明を省略する。図１２の制御信号形成回
路７ｂは、図２と同様にＶＣＯ４２、電圧調整回路４
５、分圧用抵抗４６、ホトトランジスタ４７、第１及び
第２のスイッチ４９、５１、電圧源５２、ＮＯＴ回路５
３を有する他に、コンパレータ８１、フリップフロップ
８２、ＮＯＲゲート８３、ＮＯＴ回路８４、増幅回路８
５を有する。
【００４９】コンパレータ８１の一方の入力端子は電流
検出ライン２６に接続されている。従って、コンパレー
タ８１の一方の入力端子には電流検出抵抗４に流れる電
流に比例した電圧値Ｖa を有する電流検出信号が供給さ
れる。電源端子３１とグランドとの間に、ホトトランジ
スタ４７と抵抗４６とが接続されている。発光ダイオー
ド２５に光結合されたホトトランジスタ４７は抵抗４６
とグランドとの間に接続されている。従って、抵抗４６
とホトトランジスタ４７との接続点４８には、電源電圧
を抵抗４６とホトトランジスタ４７の抵抗とで分圧した
ものに相当する電圧値Ｖb を有する電圧帰還制御信号が
得られる。電圧帰還制御信号Ｖbは出力電圧ＶOに対して
反比例的に変化する。接続点４８はコンパレータ８１の
他方の入力端子に接続され、且つ増幅回路８５に接続さ
れている。コンパレータ８１は電流検出信号Ｖa と電圧
帰還制御信号Ｖb とを図１３（Ｂ）に示すように比較し
て図１３（Ｃ）に示す出力を発生する。
検出ライン２６に接続されている。従って、コンパレー
タ８１の一方の入力端子には電流検出抵抗４に流れる電
流に比例した電圧値Ｖa を有する電流検出信号が供給さ
れる。電源端子３１とグランドとの間に、ホトトランジ
スタ４７と抵抗４６とが接続されている。発光ダイオー
ド２５に光結合されたホトトランジスタ４７は抵抗４６
とグランドとの間に接続されている。従って、抵抗４６
とホトトランジスタ４７との接続点４８には、電源電圧
を抵抗４６とホトトランジスタ４７の抵抗とで分圧した
ものに相当する電圧値Ｖb を有する電圧帰還制御信号が
得られる。電圧帰還制御信号Ｖbは出力電圧ＶOに対して
反比例的に変化する。接続点４８はコンパレータ８１の
他方の入力端子に接続され、且つ増幅回路８５に接続さ
れている。コンパレータ８１は電流検出信号Ｖa と電圧
帰還制御信号Ｖb とを図１３（Ｂ）に示すように比較し
て図１３（Ｃ）に示す出力を発生する。
【００５０】電圧制御発振器４２は、通常負荷モード時
には第１のスイッチ４９を介して供給される増幅回路８
５の出力に応答して図１３のｔ1 〜ｔ7 区間に示す可変
周期Ｔ1 のパルス信号Ｖosc を発生し、軽負荷モード時
には、第２のスイッチ５１を介して電圧源５２から供給
される電圧に応答して図１３のｔ7 〜ｔ12に示す一定周
期Ｔ2 のパルス信号を発生する。ＲＳフリップフロップ
８２のセット端子ＳはＮＯＴ回路８４を介して発振器４
２の出力端子に接続され、リセット端子Ｒはコンパレー
タ８１に接続されている。ＮＯＲゲート８３の一方の入
力端子は発振器４２の出力端子に接続され、他方の入力
端子はフリップフロップ８２の反転出力端子Ｑ−に接続
され、出力端子はライン２９を介して図１１の駆動回路
に接続されている。フリップフロップ８２は図１３
（Ｄ）に示す信号を発生し、ＮＯＲゲート８３は図１３
（Ｅ）に示すスイッチ制御信号を出力する。
には第１のスイッチ４９を介して供給される増幅回路８
５の出力に応答して図１３のｔ1 〜ｔ7 区間に示す可変
周期Ｔ1 のパルス信号Ｖosc を発生し、軽負荷モード時
には、第２のスイッチ５１を介して電圧源５２から供給
される電圧に応答して図１３のｔ7 〜ｔ12に示す一定周
期Ｔ2 のパルス信号を発生する。ＲＳフリップフロップ
８２のセット端子ＳはＮＯＴ回路８４を介して発振器４
２の出力端子に接続され、リセット端子Ｒはコンパレー
タ８１に接続されている。ＮＯＲゲート８３の一方の入
力端子は発振器４２の出力端子に接続され、他方の入力
端子はフリップフロップ８２の反転出力端子Ｑ−に接続
され、出力端子はライン２９を介して図１１の駆動回路
に接続されている。フリップフロップ８２は図１３
（Ｄ）に示す信号を発生し、ＮＯＲゲート８３は図１３
（Ｅ）に示すスイッチ制御信号を出力する。
【００５１】図１２のライン２７が図１３（Ｆ）のｔ1
〜ｔ7 に示すように通常負荷状態を示す低レベルの時に
は、スイッチ４９がオン、スイッチ５１がオフになり、
電圧制御発振器４２は、増幅回路８５から供給される電
圧制御信号に比例的に変化する出力周波数を有してクロ
ックパルスを図１３（Ａ）に示すように発生する。即
ち、フリップフロップ８２のセット入力端子ＳはＮＯＴ
回路８４を介して発振器４２に接続されているので、図
１３（Ａ）のパルスの高レベルから低レベルへの転換に
同期してトリガされ、図１３のｔ1 、ｔ4 、ｔ6 等でフ
リップフロップ８２はセット状態となり、この位相反転
出力端子Ｑ−は図１３（Ｄ）に示すように低レベルに転
換する。図１３のｔ1 〜ｔ2 区間、ｔ4 〜ｔ5 区間等で
はＮＯＲゲート８３の両入力が低レベルになるので、Ｎ
ＯＲゲート８３の出力は図３（Ｅ）に示すように高レベ
ルになる。このＮＯＲゲート８３の高レベル出力はスイ
ッチ３のオン制御パルスとなる。図１３のｔ7 よりも前
の通常負荷モード時には、フリップフロップ８２がリセ
ットされるまでスイッチ３のオンが継続する。スイッチ
３のオン期間には１次巻線１５のインダクタンスによっ
て１次巻線１５及びスイッチ３及び電流検出抵抗４を流
れる電流が三角波状に増大し、電流検出抵抗４から図１
３（Ｂ）に示す電流検出信号Ｖa が得られる。ｔ2 、ｔ
5 等で電流検出信号Ｖa が電圧帰還制御信号Ｖb に達す
ると、コンパレータ８１から図１３（Ｃ）に示すパルス
が発生し、これによりフリップフロップ８２がリセット
され、フリップフロップ８２及びＮＯＲゲート８３の出
力が反転し、スイッチ３のオン期間が終了する。電圧帰
還制御信号Ｖb のレベルは負荷２０の大きさに比例的に
変化するので、フリップフロップ８２のセット時間及び
ＮＯＲゲート８３の出力パルスの幅が負荷２０の大きさ
に比例的に変化し、且つスイッチ３のオン・オフ繰返し
周波数は負荷２０の大きさに反比例的に変化する。
〜ｔ7 に示すように通常負荷状態を示す低レベルの時に
は、スイッチ４９がオン、スイッチ５１がオフになり、
電圧制御発振器４２は、増幅回路８５から供給される電
圧制御信号に比例的に変化する出力周波数を有してクロ
ックパルスを図１３（Ａ）に示すように発生する。即
ち、フリップフロップ８２のセット入力端子ＳはＮＯＴ
回路８４を介して発振器４２に接続されているので、図
１３（Ａ）のパルスの高レベルから低レベルへの転換に
同期してトリガされ、図１３のｔ1 、ｔ4 、ｔ6 等でフ
リップフロップ８２はセット状態となり、この位相反転
出力端子Ｑ−は図１３（Ｄ）に示すように低レベルに転
換する。図１３のｔ1 〜ｔ2 区間、ｔ4 〜ｔ5 区間等で
はＮＯＲゲート８３の両入力が低レベルになるので、Ｎ
ＯＲゲート８３の出力は図３（Ｅ）に示すように高レベ
ルになる。このＮＯＲゲート８３の高レベル出力はスイ
ッチ３のオン制御パルスとなる。図１３のｔ7 よりも前
の通常負荷モード時には、フリップフロップ８２がリセ
ットされるまでスイッチ３のオンが継続する。スイッチ
３のオン期間には１次巻線１５のインダクタンスによっ
て１次巻線１５及びスイッチ３及び電流検出抵抗４を流
れる電流が三角波状に増大し、電流検出抵抗４から図１
３（Ｂ）に示す電流検出信号Ｖa が得られる。ｔ2 、ｔ
5 等で電流検出信号Ｖa が電圧帰還制御信号Ｖb に達す
ると、コンパレータ８１から図１３（Ｃ）に示すパルス
が発生し、これによりフリップフロップ８２がリセット
され、フリップフロップ８２及びＮＯＲゲート８３の出
力が反転し、スイッチ３のオン期間が終了する。電圧帰
還制御信号Ｖb のレベルは負荷２０の大きさに比例的に
変化するので、フリップフロップ８２のセット時間及び
ＮＯＲゲート８３の出力パルスの幅が負荷２０の大きさ
に比例的に変化し、且つスイッチ３のオン・オフ繰返し
周波数は負荷２０の大きさに反比例的に変化する。
【００５２】ライン２７が図１３のｔ８ 〜ｔ12に示す
ように軽負荷モードを示す高レベルになると、図１２の
第１のスイッチ４９がオフになり、第２のスイッチ５１
がオンになる。この結果、発振器４２は電圧源５２の電
圧に比例した一定の出力周波数で図１３（Ａ）に示すパ
ルスを発生する。図１３（Ａ）のｔ7 よりも後のパルス
の周期Ｔ2 は、ｔ7 よりも前の周期Ｔ1 の最大値よりも
長い。 軽負荷モード時の動作はスイッチング周期が一
定のＴ2 になる点を除いて通常負荷モード時の動作と同
一である。
ように軽負荷モードを示す高レベルになると、図１２の
第１のスイッチ４９がオフになり、第２のスイッチ５１
がオンになる。この結果、発振器４２は電圧源５２の電
圧に比例した一定の出力周波数で図１３（Ａ）に示すパ
ルスを発生する。図１３（Ａ）のｔ7 よりも後のパルス
の周期Ｔ2 は、ｔ7 よりも前の周期Ｔ1 の最大値よりも
長い。 軽負荷モード時の動作はスイッチング周期が一
定のＴ2 になる点を除いて通常負荷モード時の動作と同
一である。
【００５３】この第４の実施形態においても軽負荷モー
ド時にはスイッチ３の単位時間当りのスイッチング回数
が少なくなるので、効率向上を図ることができる。ま
た、負荷状態判定回路１３による判定は第１の実施形態
と同様にヒステリシス特性を有して行われるので、第１
の実施形態と同一の効果を得ることができる。
ド時にはスイッチ３の単位時間当りのスイッチング回数
が少なくなるので、効率向上を図ることができる。ま
た、負荷状態判定回路１３による判定は第１の実施形態
と同様にヒステリシス特性を有して行われるので、第１
の実施形態と同一の効果を得ることができる。
【００５４】この第４の実施形態の変形として、第２の
実施形態と同様に、図１３（Ｅ）に示すＮＯＲゲート８
３の出力即ちスイッチ３の制御パルスのオン時間Ｔonと
図８に示す第１及び第２の基準時間ＴA、ＴBとの比較に
よって負荷状態を判定することができる。
実施形態と同様に、図１３（Ｅ）に示すＮＯＲゲート８
３の出力即ちスイッチ３の制御パルスのオン時間Ｔonと
図８に示す第１及び第２の基準時間ＴA、ＴBとの比較に
よって負荷状態を判定することができる。
【００５５】
【第５の実施形態】第５の実施形態のＤＣ−ＤＣコンバ
ータは、第４の実施形態のＤＣ−ＤＣコンバータの制御
信号形成回路７ｂを図１４に示す制御信号形成回路７ｃ
に変形し、この他は図１１と同一に形成したものであ
る。図１４の制御信号形成回路７ｃは、図１２の回路に
間欠制御回路９０と第３のスイッチ９１とを付加し、こ
の他は図１２と同一に構成したものである。間欠制御回
路９０はライン２７の負荷状態判定信号に応答して図９
の間欠制御回路８０と同様に図１０（Ｃ）に示す間欠制
御信号と同一のものを発生し、スイッチ９１をオン・オ
フ制御する。スイッチ９１はスイッチ５１と発振器４２
との間に接続されているので、軽負荷モード時に電圧源
５２の電圧を発振器４２に間欠的に供給する。これによ
り、第５の実施形態によっても第３の実施形態と同一の
効果を得ることができる。なお、第５の実施形態の変形
として、図１４の制御信号形成回路７cを図６の制御信
号形成回路７の代りに使用することができる。
ータは、第４の実施形態のＤＣ−ＤＣコンバータの制御
信号形成回路７ｂを図１４に示す制御信号形成回路７ｃ
に変形し、この他は図１１と同一に形成したものであ
る。図１４の制御信号形成回路７ｃは、図１２の回路に
間欠制御回路９０と第３のスイッチ９１とを付加し、こ
の他は図１２と同一に構成したものである。間欠制御回
路９０はライン２７の負荷状態判定信号に応答して図９
の間欠制御回路８０と同様に図１０（Ｃ）に示す間欠制
御信号と同一のものを発生し、スイッチ９１をオン・オ
フ制御する。スイッチ９１はスイッチ５１と発振器４２
との間に接続されているので、軽負荷モード時に電圧源
５２の電圧を発振器４２に間欠的に供給する。これによ
り、第５の実施形態によっても第３の実施形態と同一の
効果を得ることができる。なお、第５の実施形態の変形
として、図１４の制御信号形成回路７cを図６の制御信
号形成回路７の代りに使用することができる。
【００５６】
【第６の実施形態】図１５に示す第６の実施形態のＤＣ
−ＤＣコンバータは、図１１の第４の実施形態のＤＣ−
ＤＣコンバータの制御信号形成回路７ｂを変形した制御
信号形成回路７ｄを設け、この他は図１１と同一に構成
したものである。図１５の制御信号形成回路７ｄは、３
次巻線１７に得られるフライバック電圧を使用するため
に、３次巻線１７がライン２８で制御パルス形成回路７
ｄに接続されている。
−ＤＣコンバータは、図１１の第４の実施形態のＤＣ−
ＤＣコンバータの制御信号形成回路７ｂを変形した制御
信号形成回路７ｄを設け、この他は図１１と同一に構成
したものである。図１５の制御信号形成回路７ｄは、３
次巻線１７に得られるフライバック電圧を使用するため
に、３次巻線１７がライン２８で制御パルス形成回路７
ｄに接続されている。
【００５７】図１６は図１５の制御信号形成回路７ｄを
概略的に示す。なお、図１６において、図２及び図１２
と実質的に同一の機能を有する部分は同一の符号を付し
てその説明を省略する。図１６の制御パルス形成回路７
ｄは、図２及び図１２と同様に、電圧調整回路４５を有
する他に、オン終了時点決定回路１００とオフ終了時点
決定回路１０１とＲＳフリップフロップ１０２を有す
る。
概略的に示す。なお、図１６において、図２及び図１２
と実質的に同一の機能を有する部分は同一の符号を付し
てその説明を省略する。図１６の制御パルス形成回路７
ｄは、図２及び図１２と同様に、電圧調整回路４５を有
する他に、オン終了時点決定回路１００とオフ終了時点
決定回路１０１とＲＳフリップフロップ１０２を有す
る。
【００５８】オン終了時点決定回路１００は、図１２と
同様に構成された抵抗４６とホトトランジスタ４７とコ
ンパレータ８１とから成る。コンパレータ８１は図１７
（Ｂ）に示すようにライン２６の電流検出信号Ｖa と接
続点４８の電圧帰還信号Ｖbとを比較し、Ｖb にＶa が
達した時に図１７（Ｃ）のパルスを発生する。コンパレ
ータ８１はフリップフロップ１０２のリセット端子Ｒに
接続されているので、図１７（Ｃ）のパルスでフリップ
フロップ１０２は図１７（Ｆ）に示すようにリセットさ
れる。
同様に構成された抵抗４６とホトトランジスタ４７とコ
ンパレータ８１とから成る。コンパレータ８１は図１７
（Ｂ）に示すようにライン２６の電流検出信号Ｖa と接
続点４８の電圧帰還信号Ｖbとを比較し、Ｖb にＶa が
達した時に図１７（Ｃ）のパルスを発生する。コンパレ
ータ８１はフリップフロップ１０２のリセット端子Ｒに
接続されているので、図１７（Ｃ）のパルスでフリップ
フロップ１０２は図１７（Ｆ）に示すようにリセットさ
れる。
【００５９】オフ終了時点決定回路１０１は、通常モー
ドオフ終了時点決定回路１０４と、軽負荷モードオフ終
了時点決定用発振器１０５と、第１及び第２のモード切
換スイッチ４９、５１と、ＮＯＴ回路５３とから成る。
ドオフ終了時点決定回路１０４と、軽負荷モードオフ終
了時点決定用発振器１０５と、第１及び第２のモード切
換スイッチ４９、５１と、ＮＯＴ回路５３とから成る。
【００６０】通常モードオフ終了時点決定回路１０４
は、３次巻線１７の電圧検出ライン２８とコンパレータ
８１とに接続されており、コンパレータ８１から得られ
るオフ終了時点を示す図１７（Ｃ）のパルスの発生後に
３次巻線１７の電圧Ｖ3 が最初に最低になる時点を検出
し、ライン１０４ａに図１７（Ｄ）に示すパルスを発生
する。なお、電圧Ｖ3 が最低になる点はスイッチ３の電
圧ＶDSがフライバック電圧期間Ｔf後に最低になる時点
に相当する。ライン１０４ａは図１２と同様なスイッチ
４９を介してフリップフロップ１０２のセット端子Ｓに
接続されている。従って、通常負荷時には、フリップフ
ロップ１０２が図１７のｔ2 時点に示すように図１７
（Ｄ）のパルスに応答してセットされる。フリップフロ
ップ１０２の出力端子Ｑはライン２９を介して図１５の
駆動回路８に接続されている。このため、フリップフロ
ップ１０２の出力はスイッチ３の制御パルスとなる。通
常負荷時には、一般にＲＣＣ（リンギング・チョーク・
コンバータ）と呼ばれているものと同一の動作になり、
負荷２０の大きさの変化に応じてスイッチ３のオン時間
Ｔon及びオフ時間Ｔoff の両方が変化する。
は、３次巻線１７の電圧検出ライン２８とコンパレータ
８１とに接続されており、コンパレータ８１から得られ
るオフ終了時点を示す図１７（Ｃ）のパルスの発生後に
３次巻線１７の電圧Ｖ3 が最初に最低になる時点を検出
し、ライン１０４ａに図１７（Ｄ）に示すパルスを発生
する。なお、電圧Ｖ3 が最低になる点はスイッチ３の電
圧ＶDSがフライバック電圧期間Ｔf後に最低になる時点
に相当する。ライン１０４ａは図１２と同様なスイッチ
４９を介してフリップフロップ１０２のセット端子Ｓに
接続されている。従って、通常負荷時には、フリップフ
ロップ１０２が図１７のｔ2 時点に示すように図１７
（Ｄ）のパルスに応答してセットされる。フリップフロ
ップ１０２の出力端子Ｑはライン２９を介して図１５の
駆動回路８に接続されている。このため、フリップフロ
ップ１０２の出力はスイッチ３の制御パルスとなる。通
常負荷時には、一般にＲＣＣ（リンギング・チョーク・
コンバータ）と呼ばれているものと同一の動作になり、
負荷２０の大きさの変化に応じてスイッチ３のオン時間
Ｔon及びオフ時間Ｔoff の両方が変化する。
【００６１】軽負荷モードオフ終了時点決定回路として
の発振器１０５は、通常負荷時のスイッチ３の最低スイ
ッチング周波数よりも低い２０kHz の周波数でライン１
０５ａに図１７（Ｅ）に示すパルスを発生する。ライン
１０５ａは第２のスイッチ５１を介してフリップフロッ
プ１０２のセット端子Ｓに接続されている。第２のスイ
ッチ５１は、図１７のｔ4 以後に示す軽負荷モードの時
にオンになる。従って、フリップフロップ１０２は図１
７（Ｅ）のｔ5 、ｔ7 、ｔ9 のパルスでセットされた後
に図１７（Ｃ）のｔ6 、ｔ8 、ｔ10のパルスでリセット
される。図１６では、軽負荷モード用発振器１０５を独
立に設けたが、これを省いて通常モードオフ終了時点決
定回路１０４に内蔵されている通常モード時のオフ終了
時点を決定するための発振器を共用して軽負荷モード用
発振器を形成することができる。要するに、オフ終了時
点決定回路１０１は、通常負荷モード時にＲＣＣ方式で
スイッチ３を駆動するために要求されるオフ終了時点を
示すパルスを発生する第１の機能と、軽負荷モード時に
通常負荷モードよりも低い周波数でスイッチ３を駆動す
るために要求されるオフ終了時点を示すパルスを発生す
る第２の機能とを有すればどのようなものであってもよ
い。
の発振器１０５は、通常負荷時のスイッチ３の最低スイ
ッチング周波数よりも低い２０kHz の周波数でライン１
０５ａに図１７（Ｅ）に示すパルスを発生する。ライン
１０５ａは第２のスイッチ５１を介してフリップフロッ
プ１０２のセット端子Ｓに接続されている。第２のスイ
ッチ５１は、図１７のｔ4 以後に示す軽負荷モードの時
にオンになる。従って、フリップフロップ１０２は図１
７（Ｅ）のｔ5 、ｔ7 、ｔ9 のパルスでセットされた後
に図１７（Ｃ）のｔ6 、ｔ8 、ｔ10のパルスでリセット
される。図１６では、軽負荷モード用発振器１０５を独
立に設けたが、これを省いて通常モードオフ終了時点決
定回路１０４に内蔵されている通常モード時のオフ終了
時点を決定するための発振器を共用して軽負荷モード用
発振器を形成することができる。要するに、オフ終了時
点決定回路１０１は、通常負荷モード時にＲＣＣ方式で
スイッチ３を駆動するために要求されるオフ終了時点を
示すパルスを発生する第１の機能と、軽負荷モード時に
通常負荷モードよりも低い周波数でスイッチ３を駆動す
るために要求されるオフ終了時点を示すパルスを発生す
る第２の機能とを有すればどのようなものであってもよ
い。
【００６２】第６の実施形態における通常負荷モードと
軽負荷モードとの判定は第１の実施形態と同一であるの
で、第６の実施形態によっても第１の実施形態と同一の
効果を得ることができる。また、この実施形態では、ス
イッチ３の電圧が実質的に零の時にスイッチ３をオフか
らオンに転換しているので、スイッチング損失が小さく
なる。なお、第６の実施形態では軽負荷モード時にはス
イッチ３の電圧が零になる点を検出していないが、この
場合においてもスイッチ３の電圧が零になる点を検出
し、この時点でスイッチ３をオンにするように変形する
ことができる。また、図１６の制御信号形成回路７dを
図６の制御信号形成回路７の代りに使用することができ
る。
軽負荷モードとの判定は第１の実施形態と同一であるの
で、第６の実施形態によっても第１の実施形態と同一の
効果を得ることができる。また、この実施形態では、ス
イッチ３の電圧が実質的に零の時にスイッチ３をオフか
らオンに転換しているので、スイッチング損失が小さく
なる。なお、第６の実施形態では軽負荷モード時にはス
イッチ３の電圧が零になる点を検出していないが、この
場合においてもスイッチ３の電圧が零になる点を検出
し、この時点でスイッチ３をオンにするように変形する
ことができる。また、図１６の制御信号形成回路７dを
図６の制御信号形成回路７の代りに使用することができ
る。
【００６３】
【第７の実施形態】第７の実施形態のＤＣ−ＤＣコンバ
ータは、図１６に示す第６の実施形態のＤＣ−ＤＣコン
バータの制御パルス形成回路７ｄを図１８に示す制御パ
ルス形成回路７ｅに変形し、この他は第６の実施形態と
同一に構成したものである。
ータは、図１６に示す第６の実施形態のＤＣ−ＤＣコン
バータの制御パルス形成回路７ｄを図１８に示す制御パ
ルス形成回路７ｅに変形し、この他は第６の実施形態と
同一に構成したものである。
【００６４】図１８の制御パルス形成回路７ｅは、図１
６の回路７ｄに間欠制御回路１１０とスイッチ１１１と
を付加し、この他は図１６と同一に構成したものであ
る。図１８の間欠制御回路１１０及びスイッチ１１１は
図１４の間欠制御回路９０及びスイッチ９１と同様な機
能を有するものであり、ライン２７の軽負荷モードを示
す信号に応答してスイッチ１１１を間欠的にオン・オフ
して、軽負荷モード時におけるスイッチ３の単位時間当
りのスイッチング回数を低減させる。第７の実施形態に
よっても、第１、第５及び第６の実施形態と同様な効果
を得ることができる。なお、図１８の制御信号形成回路
７eを図６の制御信号形成回路７の代りに使用すること
ができる。
６の回路７ｄに間欠制御回路１１０とスイッチ１１１と
を付加し、この他は図１６と同一に構成したものであ
る。図１８の間欠制御回路１１０及びスイッチ１１１は
図１４の間欠制御回路９０及びスイッチ９１と同様な機
能を有するものであり、ライン２７の軽負荷モードを示
す信号に応答してスイッチ１１１を間欠的にオン・オフ
して、軽負荷モード時におけるスイッチ３の単位時間当
りのスイッチング回数を低減させる。第７の実施形態に
よっても、第１、第５及び第６の実施形態と同様な効果
を得ることができる。なお、図１８の制御信号形成回路
７eを図６の制御信号形成回路７の代りに使用すること
ができる。
【００６５】
【第８の実施形態】図１９に示す第８の実施形態のＤＣ
−ＤＣコンバータは、図１のＤＣ−ＤＣコンバータのト
ランス２をリアクトル２ａとし、且つ図１の２次巻線１
６に相当するものを省き、整流平滑回路５をスイッチ３
に対して並列に接続し、この他は図１と同一に構成した
ものである。図１９のＤＣ−ＤＣコンバータにおいて、
スイッチ３のオン期間には整流ダイオード１８が逆バイ
アス状態となってリアクトル２ａに対するエネルギの蓄
積動作が生じ、スイッチ３のオフ期間には整流ダイオー
ド１８が順バイアス状態となってリアクトル２ａの蓄積
エネルギの放出動作が生じる。これにより、コンデンサ
１９は、電源１の電圧と巻線１５の電圧との加算値で充
電される。要するに、図１９のＤＣ−ＤＣコンバータは
昇圧タイプのスイッチングレギュレータとして動作す
る。図１９のＤＣ−ＤＣコンバータの制御回路は第１の
実施形態と同一であるので、第１の実施形態と同一の効
果を得ることができる。なお、図１９の第８の実施形態
のリアクトル２ａの形式を第２〜第７の実施形態にも適
用することができる。
−ＤＣコンバータは、図１のＤＣ−ＤＣコンバータのト
ランス２をリアクトル２ａとし、且つ図１の２次巻線１
６に相当するものを省き、整流平滑回路５をスイッチ３
に対して並列に接続し、この他は図１と同一に構成した
ものである。図１９のＤＣ−ＤＣコンバータにおいて、
スイッチ３のオン期間には整流ダイオード１８が逆バイ
アス状態となってリアクトル２ａに対するエネルギの蓄
積動作が生じ、スイッチ３のオフ期間には整流ダイオー
ド１８が順バイアス状態となってリアクトル２ａの蓄積
エネルギの放出動作が生じる。これにより、コンデンサ
１９は、電源１の電圧と巻線１５の電圧との加算値で充
電される。要するに、図１９のＤＣ−ＤＣコンバータは
昇圧タイプのスイッチングレギュレータとして動作す
る。図１９のＤＣ−ＤＣコンバータの制御回路は第１の
実施形態と同一であるので、第１の実施形態と同一の効
果を得ることができる。なお、図１９の第８の実施形態
のリアクトル２ａの形式を第２〜第７の実施形態にも適
用することができる。
【００６６】
【変形例】本発明は上述の実施形態に限定されるもので
なく、例えば次の変形が可能なものである。 （１） スイッチ３がオンの期間に整流平滑回路５のダ
イオード１８がオンになるように２次巻線１６の極性を
設定した周知のフォワード型ＤＣ−ＤＣコンバータにも
本発明を適用することができる。 （２） 出力電圧Ｖ0 を整流平滑回路５から直接に検出
する代りに、例えば３次巻線１７に接続された整流平滑
回路９から検出することができる。整流平滑回路９の出
力電圧は出力電圧Ｖ0 の情報を含んでいる。 （３） スイッチ３をバイポーラトランジスタ、ＩＧＢ
Ｔ等の別の半導体スイッチング素子にすることができ
る。 （４） 発光ダイオード２５とホトトランジスタ４７と
の光結合の部分を電気的結合回路とすることができる。 （５） スイッチ３のオン及びオフ時のスイッチング損
失を低減するための周知の共振回路を付加することがで
きる。 （６） 電流検出抵抗４の代りにホール素子等の磁電変
換装置による電流検出手段を設けることができる。 （７） スイッチオン時間検出手段は、駆動回路８の出
力を検出する回路又は３次巻線１７の電圧Ｖ3からオン
期間を抽出する回路であってもよい。 （８） 第２の基準時間ＴBを独立した第２の基準時間
発生回路７１で形成する代りに、第１の基準時間発生回
路７０から得られる第１の基準時間ＴAに、ＴB−ＴA＝
ＴCに相当する時間加算することによって形成すること
ができる。
なく、例えば次の変形が可能なものである。 （１） スイッチ３がオンの期間に整流平滑回路５のダ
イオード１８がオンになるように２次巻線１６の極性を
設定した周知のフォワード型ＤＣ−ＤＣコンバータにも
本発明を適用することができる。 （２） 出力電圧Ｖ0 を整流平滑回路５から直接に検出
する代りに、例えば３次巻線１７に接続された整流平滑
回路９から検出することができる。整流平滑回路９の出
力電圧は出力電圧Ｖ0 の情報を含んでいる。 （３） スイッチ３をバイポーラトランジスタ、ＩＧＢ
Ｔ等の別の半導体スイッチング素子にすることができ
る。 （４） 発光ダイオード２５とホトトランジスタ４７と
の光結合の部分を電気的結合回路とすることができる。 （５） スイッチ３のオン及びオフ時のスイッチング損
失を低減するための周知の共振回路を付加することがで
きる。 （６） 電流検出抵抗４の代りにホール素子等の磁電変
換装置による電流検出手段を設けることができる。 （７） スイッチオン時間検出手段は、駆動回路８の出
力を検出する回路又は３次巻線１７の電圧Ｖ3からオン
期間を抽出する回路であってもよい。 （８） 第２の基準時間ＴBを独立した第２の基準時間
発生回路７１で形成する代りに、第１の基準時間発生回
路７０から得られる第１の基準時間ＴAに、ＴB−ＴA＝
ＴCに相当する時間加算することによって形成すること
ができる。
【図１】本発明の第１の実施形態に従うＤＣ−ＤＣコン
バータを示す回路図である。
バータを示す回路図である。
【図２】図１の制御信号形成回路を詳しく示すブロック
図である。
図である。
【図３】図１のフライバック電圧発生時間検出回路、基
準時間発生回路及び負荷状態判定回路を詳しく示す回路
図である。
準時間発生回路及び負荷状態判定回路を詳しく示す回路
図である。
【図４】図１及び図２及び図３の各部の状態を示す波形
図である。
図である。
【図５】図３のフライバック電圧発生時間検出回路の各
部の状態を示す波形図である。
部の状態を示す波形図である。
【図６】第２の実施形態のＤＣ−ＤＣコンバータを示す
回路図である。
回路図である。
【図７】図６の基準時間発生回路及び負荷状態判定回路
を詳しく示す回路図である。
を詳しく示す回路図である。
【図８】図６及び図７の各部の状態を示す波形図であ
る。
る。
【図９】第３の実施形態のＤＣ−ＤＣコンバータの制御
信号形成回路を示す回路図である。
信号形成回路を示す回路図である。
【図１０】図９の各部の状態を示す波形図である。
【図１１】第４の実施形態のＤＣ−ＤＣコンバータを示
す回路図である。
す回路図である。
【図１２】図１１の制御信号形成回路を詳しく示す回路
図である。
図である。
【図１３】図１２の各部の状態を示す波形図である。
【図１４】第５の実施形態のＤＣ−ＤＣコンバータの制
御信号形成回路を示す回路図である。
御信号形成回路を示す回路図である。
【図１５】第６の実施形態のＤＣ−ＤＣコンバータを示
す回路図である。
す回路図である。
【図１６】図１５の制御信号形成回路を詳しく示す回路
図である。
図である。
【図１７】図１６の各部の状態を示す波形図である。
【図１８】第７の実施形態のＤＣ−ＤＣコンバータの制
御信号形成回路を示す回路図である。
御信号形成回路を示す回路図である。
【図１９】第８の実施形態のＤＣ−ＤＣコンバータを示
す回路図である。
す回路図である。
１ 電源
２ トランス
３ スイッチ
５ 整流平滑回路
７〜７ｅ 制御信号形成回路
１１ フライバック電圧発生時間検出回路
１２ 基準時間発生回路
１３ 負荷状態判定回路
─────────────────────────────────────────────────────
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
H02M 3/28
Claims (14)
- 【請求項１】 負荷に直流電力を供給するためのＤＣ−
ＤＣコンバ−タであって、 直流電圧を供給するための第１及び第２の電源端子と、 前記直流電圧を繰返してオン・オフするために前記第１
の電源端子と前記第２の電源端子との間に接続され、且
つ制御端子を有しているスイッチと、 前記スイッチに対して直列に接続されたインダクタンス
手段と、 前記インダクタンス手段に接続された整流平滑回路と、 前記整流平滑回路の出力電圧を示す信号を直接又は間接
に検出する出力電圧検出手段と、 前記インダクタンス手段からフライバック電圧が発生し
ている時間を検出するものであって、フライバック電圧
発生時間（Ｔｆ）に相当する幅を有するパルスから成る
フライバック電圧発生時間検出信号（Ｖｆ）を出力する
フライバック電圧発生時間検出回路と、 基準時間を示す信号を発生するものであって、前記基準
時間に相当する幅を有するパルスを前記フライバック電
圧発生時間検出信号（Ｖｆ）のパルスの前縁に同期して
発生する基準時間発生回路と、 前記フライバック電圧発生時間検出回路と前記基準時間
発生回路とに接続され、前記フライバック電圧発生時間
検出信号（Ｖｆ）のパルスの後縁と前記基準時間を示す
パルスの後縁との比較によって前記フライバック電圧発
生時間が前記基準時間よりも長いか否かを判定し、前記
フライバック電圧発生時間が前記基準時間よりも長い時
に前記負荷が第１の負荷状態にあることを示す信号を出
力し、前記フライバック電圧発生時間が前記基準時間よ
りも長くない時に前記負荷が前記第１の負荷状態よりも
軽い第２の負荷状態にあることを示す信号を出力する負
荷状態判定手段と、 前記スイッチをオン・オフ制御するための制御信号を形
成するためのものであって、前記スイッチと前記出力電
圧検出回路と前記負荷状態判定手段とに結合され、前記
負荷状態判定手段から前記第１の負荷状態を示す信号が
出力している時に、前記出力電圧を一定にするように前
記スイッチを第１のモ−ドでオン・オフ制御するための
制御信号を形成する機能と、前記負荷状態判定手段から
前記第２の負荷状態を示す信号が出力している時に、前
記第１のモ−ドにおける単位時間当りの前記スイッチの
スイッチング回数よりも少ないスイッチング回数で前記
スイッチをオン・オフする第２のモ−ドの制御信号を形
成する機能とを有しているスイッチ制御信号形成手段と
を備えていることを特徴とするＤＣ−ＤＣコンバ−タ。 - 【請求項２】 前記基準時間発生回路は、前記フライバ
ック電圧の発生の開始時点から第１の基準時間(ＴA)が
経過したことを示す信号を発生する第１の基準時間発生
回路と、前記フライバック電圧の発生の開始時点から前
記第１の基準時間（ＴA）よりも長い第２の基準時間
（ＴB）が経過したことを示す信号を発生する第２の基
準時間発生回路とから成り、 前記負荷状態判定手段は、前記フライバック電圧発生時
間（Ｔｆ）が前記第１の基準時間（ＴA）よりも短いか
否かを判定する機能と、前記フライバック電圧発生時間
（Ｔｆ）が前記第2の基準時間（ＴB）よりも長いか否か
を判定する機能と、前記フライバック電圧発生時間（Ｔ
ｆ）が前記第２の基準時間（ＴB）よりも長いことを示
す判定結果が得られた時に、前記第１の負荷状態を示す
信号を出力する機能と、前記フライバック電圧発生時間
（Ｔｆ）が前記第１の基準時間（ＴA）よりも長くない
ことを示す判定結果が得られた時に、前記第２の負荷状
態を示す信号を出力する機能とを有していることを特徴
とする請求項1記載のＤＣ−ＤＣコンバ−タ。 - 【請求項３】 前記負荷状態判定手段は、第1及び第2の
ＤタイプフリップフロップとＲＳフリップフロップとか
ら成り、 前記第1のＤタイプフリップフロップは、前記フライバ
ック電圧検出回路に接続されたデ−タ入力端子と、前記
第1の基準時間発生回路に接続され且つ前記第1の基準時
間（ＴA）の終了を示す信号をクロック信号として受け
入れるように形成されたクロック入力端子とを有し、 前記第2のＤタイプフリップフロップは、前記フライバ
ック電圧検出回路に接続されたデ−タ入力端子と、前記
第2の基準時間発生回路に接続され且つ前記第2の基準時
間（ＴB）の終了を示す信号をクロック信号として受け
入れるように形成されたクロック入力端子とを有し、 前記ＲＳフリップフロップは、前記第1のＤタイプフリ
ップフロップのセット状態からリセット状態への転換に
同期してトリガされるセット端子と、前記第2のＤタイ
プフリップフロップのリセット状態からセット状態への
転換に同期してトリガされるリセット端子と、セット状
態の時に第1の負荷状態を示す第1のレベルの電圧を発生
し、リセット状態の時に前記第2の負荷状態を示す第2の
レベルの電圧を発生する出力端子とを有していることを
特徴とする請求項２記載のＤＣ−ＤＣコンバ−タ。 - 【請求項４】 前記スイッチ制御信号形成手段は、前記
第1の負荷状態を示す信号に応答して前記スイッチを第1
の繰返し周波数でオン・オフ制御するための制御信号を
形成する機能と、前記第2の負荷状態を示す信号に応答
して前記スイッチを第1の繰返し周波数よりも低い第2の
繰返し周波数でオン・オフ制御するための制御信号を形
成する機能とを有していることを特徴とする請求項１乃
至3のいずれかに記載のＤＣ−ＤＣコンバータ。 - 【請求項５】 前記スイッチ制御信号形成手段は、前記
第1の負荷状態を示す信号に応答して、前記スイッチの
オン・オフ繰返し周波数が前記負荷の大きさに対して反
比例的に変化する第１のモードのスイッチ制御信号を形
成する機能と、前記第2の負荷状態を示す信号に応答し
て、前記スイッチのオン・オフ繰返し周波数が一定に保
たれる第２のモードのスイッチ制御信号を形成する機能
とを有していることを特徴とする請求項1乃至3のいずれ
かに記載のＤＣ−ＤＣコンバ−タ。 - 【請求項６】 前記スイッチ制御信号形成手段は、前記
第1の負荷状態を示す信号に応答して、前記スイッチを
第1の繰返し周波数でオン・オフ制御するための制御信
号を形成する機能と、前記第2の負荷状態を示す信号に
応答して、前記スイッチの前記第1の繰返し周波数での
オン・オフ制御を間欠的に生じさせる制御信号を形成す
る機能とを有していることを特徴とする請求項1乃至3の
いずれかに記載のＤＣ−ＤＣコンバ−タ。 - 【請求項７】 前記スイッチ制御信号形成手段は、前記
第1の負荷状態を示す信号に応答して、前記スイッチの
オン・オフ繰返し周波数が前記負荷の大きさに対して反
比例的に変化する第１のモードのスイッチ制御信号を形
成する機能と、前記第2の負荷状態を示す信号に応答し
て、前記スイッチをオン・オフするための制御信号の群
を間欠的に発生させる機能とを有していることを特徴と
する請求項1乃至３のいずれかに記載のＤＣ−ＤＣコン
バ−タ。 - 【請求項８】 負荷に直流電力を供給するためのＤＣ−
ＤＣコンバ−タであって、 直流電圧を供給するための第１及び第２の電源端子と、 前記直流電圧を繰返してオン・オフするために前記第１
の電源端子と前記第２の電源端子との間に接続され、且
つ制御端子を有しているスイッチと、 前記スイッチに対して直列に接続されたインダクタンス
手段と、 前記インダクタンス手段に接続された整流平滑回路と、 前記整流平滑回路の出力電圧を示す信号を直接又は間接
に検出する出力電圧検出手段と、 前記スイッチのオン時間（Ｔｏｎ）を示すオン時間信号
を検出するものであって、前記スイッチのオン時間（Ｔ
ｏｎ）に相当する幅を有するパルスから成るオン時間信
号を出力するオン時間検出手段と、 基準時間を示す信号を発生するものであって、前記基準
時間に相当する幅を有するパルスを前記オン時間信号の
パルスの前縁に同期して発生する基準時間発生回路と、 前記オン時間検出手段と前記基準時間発生回路とに接続
され、前記オン時間信号のパルスの後縁と前記基準時間
を示すパルスの後縁との比較によって前記オン時間が前
記基準時間よりも長いか否かを判定し、前記オン時間が
前記基準時間よりも長い時に前記負荷が第１の負荷状態
にあることを示す信号を出力し、前記オン時間が前記基
準時間よりも長くない時に前記負荷が前記第１の負荷状
態よりも軽い第２の負荷状態にあることを示す信号を出
力する負荷状態判定手段と、 前記スイッチをオン・オフ制御するための制御信号を形
成するためのものであって、前記スイッチと前記出力電
圧検出回路と前記負荷状態判定手段とに結合され、前記
負荷状態判定手段から前記第１の負荷状態を示す信号が
出力している時に、前記出力電圧を一定にするように前
記スイッチを第１のモ−ドでオン・オフ制御するための
制御信号を形成する機能と、前記負荷状態判定手段から
前記第２の負荷状態を示す信号が出力している時に、前
記第１のモ−ドにおける単位時間当りの前記スイッチの
スイッチング回数よりも少ないスイッチング回数で前記
スイッチをオン・オフする第２のモ−ドの制御信号を形
成する機能とを有しているスイッチ制御信号形成手段と
を備えていることを特徴とするＤＣ−ＤＣコンバ−タ。 - 【請求項９】 前記基準時間発生回路は、前記オン時間
信号の発生の開始時点から第１の基準時間(ＴA)が経過
したことを示す信号を発生する第１の基準時間発生回路
と、前記オン時間信号の発生の開始時点から前記第１の
基準時間（Ｔ A）よりも長い第２の基準時間（ＴB）が経
過したことを示す信号を発生する第２の基準時間発生回
路とを有し、 前記負荷状態判定手段は、前記オン時間（Ｔｏｎ）が前
記第１の基準時間（Ｔ A）よりも短いか否かを判定する
機能と、前記オン時間（Ｔｏｎ）が前記第2の基準時間
（ＴB）よりも長いか否かを判定する機能と、前記オン
時間（Ｔｏｎ）が前記第２の基準時間（ＴB）よりも長
いことを示す判定結果が得られた時に、前記第１の負荷
状態を示す信号を出力する機能と、前記オン時間（Ｔｏ
ｎ）が前記第１の基準時間（ＴA）よりも長くないこと
を示す判定結果が得られた時に、前記第２の負荷状態を
示す信号を出力する機能とを有していることを特徴とす
る請求項８記載のＤＣ−ＤＣコンバ−タ。 - 【請求項１０】 前記負荷状態判定手段は、第1及び第2
のＤタイプフリップフロップとＲＳフリップフロップと
から成り、 前記第1のＤタイプフリップフロップは、前記オン時間
検出手段に接続されたデ−タ入力端子と、前記第1の基
準時間発生回路に接続され且つ前記第1の基準時間
（ＴA）の終了を示す信号をクロック信号として受け入
れるように形成されたクロック入力端子とを有し、 前記第2のＤタイプフリップフロップは、前記オン時間
検出手段に接続されたデ−タ入力端子と、前記第2の基
準時間発生回路に接続され且つ前記第2の基準時間
（ＴB）の終了を示す信号をクロック信号として受け入
れるように形成されたクロック入力端子とを有し、 前記ＲＳフリップフロップは、前記第1のＤタイプフリ
ップフロップのセット状態からリセット状態への転換に
同期してトリガされるセット端子と、前記第2のＤタイ
プフリップフロップのリセット状態からセット状態への
転換に同期してトリガされるリセット端子と、セット状
態の時に第1の負荷状態を示す第1のレベルの電圧を発生
し、リセット状態の時に前記第2の負荷状態を示す第2の
レベルの電圧を発生する出力端子とを有していることを
特徴とする請求項９記載のＤＣ−ＤＣコンバ−タ。 - 【請求項１１】 前記スイッチ制御信号形成手段は、前
記第1の負荷状態を示す信号に応答して前記スイッチを
第1の繰返し周波数でオン・オフ制御するための制御信
号を形成する機能と、前記第2の負荷状態を示す信号に
応答して前記スイッチを第1の繰返し周波数よりも低い
第2の繰返し周波数でオン・オフ制御するための制御信
号を形成する機能とを有していることを特徴とする請求
項８乃至１０のいずれかに記載のＤＣ−ＤＣコンバー
タ。 - 【請求項１２】 前記スイッチ制御信号形成手段は、前
記第1の負荷状態を示す信号に応答して、前記スイッチ
のオン・オフ繰返し周波数が前記負荷の大きさに対して
反比例的に変化する第１のモードのスイッチ制御信号を
形成する機能と、前記第2の負荷状態を示す信号に応答
して、前記スイッチのオン・オフ繰返し周波数が一定に
保たれる第２のモードのスイッチ制御信号を形成する機
能とを有していることを特徴とする請求項８乃至１０の
いずれかに記載のＤＣ−ＤＣコンバ−タ。 - 【請求項１３】 前記スイッチ制御信号形成手段は、前
記第1の負荷状態を示す信号に応答して、前記スイッチ
を第1の繰返し周波数でオン・オフ制御するための制御
信号を形成する機能と、前記第2の負荷状態を示す信号
に応答して、前記スイッチの前記第1の繰返し周波数で
のオン・オフ制御を間欠的に生じさせる制御信号を形成
する機能とを有していることを特徴とする請求項８乃至
１０のいずれかに記載のＤＣ−ＤＣコンバ−タ。 - 【請求項１４】 前記スイッチ制御信号形成手段は、前
記第1の負荷状態を示す信号に応答して、前記スイッチ
のオン・オフ繰返し周波数が前記負荷の大きさに対して
反比例的に変化する第１のモードのスイッチ制御信号を
形成する機能と、前記第2の負荷状態を示す信号に応答
して、前記スイッチをオン・オフするための制御信号の
群を間欠的に発生させる機能とを有していることを特徴
とする請求項８乃至１０のいずれかに記載のＤＣ−ＤＣ
コンバ−タ。
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