JP7404905B2 - スイッチング制御回路、及び電源回路 - Google Patents

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Description

本発明は、スイッチング制御回路、及び電源回路に関する。
絶縁型の電源回路は、例えば、交流電圧を整流した整流電圧が印加される１次コイル、２次コイル、補助コイルを有するトランスを含み、１次コイルに流れる電流を制御するトランジスタをスイッチングすることにより、２次側に目的レベルの出力電圧を生成する。
このような電源回路のトランジスタを制御する制御回路は、交流電圧が遮断されると、トランジスタを定電流制御し、整流電圧を平滑化するコンデンサを放電することがある（例えば、特許文献１）。
米国特許第５９９９５３９号明細書
ところで、電源回路のトランジスタを制御する制御回路には、一般に補助コイルに生じる電圧を電源電圧として動作する。したがって、交流電圧が遮断され、補助コイルに生じる電圧が低下すると、制御回路は動作できなくなる。そして、コンデンサに電荷が蓄積されているままになると、電源装置の修理を行う者がその電荷で感電する恐れがある。
本発明は、上記のような従来の問題に鑑みてなされたものであって、その目的は、入力電圧が遮断される際に、適切に、コンデンサを放電することが可能なスイッチング制御回路を提供することにある。
前述した課題を解決する本発明にかかるスイッチング制御回路の第1の態様は、入力電圧を平滑化する第１コンデンサと、前記第１コンデンサの電圧が印加され、１次側に設けられた１次コイル、２次側に設けられた２次コイル、及び補助コイルを含むトランスと、前記補助コイルからの電圧が印加される第２コンデンサと、前記１次コイルに流れるインダクタ電流を制御するトランジスタと、を含む電源回路の前記トランジスタをスイッチング制御するスイッチング制御回路であって、前記入力電圧が供給されている場合、または前記入力電圧の供給が停止され、前記第２コンデンサの電圧が第１レベルに到達したという第１条件が満たされる場合、第１制御信号を出力し、前記入力電圧の供給が停止され、前記第１条件が満たされた後、前記第２コンデンサの電圧が前記第１レベルより高い第２レベルに到達したという第２条件が満たされる場合、第２制御信号を出力する制御回路と、前記第１制御信号に基づいて、前記トランジスタをスイッチング制御するための第１駆動信号を出力する第１駆動回路と、前記第２制御信号に基づいて、前記トランジスタのオン抵抗を制御して前記第１コンデンサの電荷を引き抜くための第２駆動信号を出力する第２駆動回路と、を備える。
前述した課題を解決する本発明にかかるスイッチング制御回路の第２の態様は、入力電圧を平滑化する第１コンデンサと、前記第１コンデンサの電圧が印加され、１次側に設けられた１次コイル、２次側に設けられた２次コイル、及び補助コイルを含むトランスと、前記補助コイルからの電圧が印加される第２コンデンサと、前記１次コイルに流れるインダクタ電流を制御するトランジスタと、を含む電源回路の前記トランジスタをスイッチング制御するスイッチング制御回路であって、前記入力電圧が供給されている場合、第１制御信号を出力し、前記入力電圧の供給が停止される場合、第２制御信号を出力する制御回路と、前記第１制御信号に基づいて、前記トランジスタをスイッチング制御するための第１駆動信号を出力する第１駆動回路と、前記第２制御信号に基づいて、前記トランジスタのオン抵抗を所定周期ごとに制御し前記インダクタ電流を間欠的に流して前記第１コンデンサの電荷を引き抜くための第２駆動信号を出力する第２駆動回路と、を備える。
前述した課題を解決する本発明にかかる電源回路は、入力電圧を平滑化する第１コンデンサと、前記第１コンデンサの電圧が印加され、１次側に設けられた１次コイル、２次側に設けられた２次コイル、及び補助コイルを含むトランスと、前記補助コイルからの電圧が印加される第２コンデンサと、前記１次コイルに流れるインダクタ電流を制御するトランジスタと、前記入力電圧が供給されている場合、または前記入力電圧の供給が停止され、前記第２コンデンサの電圧が第１レベルに到達したという第１条件が満たされる場合、第１制御信号を出力し、前記入力電圧の供給が停止され、前記第１条件が満たされた後、前記第２コンデンサの電圧が前記第１レベルより高い第２レベルに到達したという第２条件が満たされる場合、第２制御信号を出力する制御回路と、前記第１制御信号に基づいて、前記トランジスタをスイッチング制御するための第１駆動信号を出力する第１駆動回路と、前記第２制御信号に基づいて、前記トランジスタのオン抵抗を制御して前記第１コンデンサの電荷を引き抜くための第２駆動信号を出力する第２駆動回路と、を備える。
本発明によれば、入力電圧が遮断される際に、適切に、コンデンサを放電することが可能なスイッチング制御回路を提供することができる。
電源回路１０の構成の一例を示す図である。 スイッチング制御回路４０の構成の一例を示す図である。 遮断検出回路５２の構成の一例を示す図である。 第１駆動回路５５の構成の一例を示す図である。 第２駆動回路５７の構成の一例を示す図である。 スイッチング制御回路４０の動作の一例を示す図である。 第２駆動回路５７の動作の一例を示す図である。
本明細書及び添付図面の記載により、少なくとも以下の事項が明らかとなる。
＝＝＝＝＝本実施形態＝＝＝＝＝
＜電源回路１０＞
図１は、本発明の一実施形態である電源回路１０の構成の一例を示す図である。電源回路１０は、入力電圧である交流電圧Ｖａｃから目的レベルの出力電圧Ｖｏｕｔを生成し、負荷１１に供給する、フライバック方式の電源回路である。電源回路１０は、全波整流回路２０、コンデンサ２１，２６，３２、ダイオード２２，２３，２５，３１、抵抗２４，２９、制御ブロック２７、ＮＭＯＳトランジスタ２８、トランス３０、定電圧回路３３、及び発光ダイオード３４を含んで構成される。
全波整流回路２０は、印加された交流電圧Ｖａｃを全波整流し、コンデンサ２１に整流電圧Ｖｂｕｌｋを印加する。コンデンサ２１は、全波整流回路２０からの整流電圧Ｖｂｕｌｋを平滑化する。なお、コンデンサ２１は、「第１コンデンサ」に相当する。
トランス３０は、１次側に設けられ、一端が全波整流回路２０と接続される１次コイルＬ１と、１次コイルＬ１に磁気的に結合され、２次側に設けられた２次コイルＬ２と、１次コイルＬ１に磁気的に結合される補助コイルＬ３を含んで構成される。ここで、２次コイルＬ２に生じる電圧は、１次コイルＬ１に生じる電圧とは極性が逆になるよう、２次コイルＬ２は巻かれている。このため、２次コイルＬ２には、１次コイルＬ１の巻数と、２次コイルＬ２の巻数の巻数比に応じ、１次コイルＬ１とは逆極性の出力電圧Ｖｏｕｔが生じる。
また、補助コイルＬ３に生じる電圧は、１次コイルＬ１に生じる電圧とは極性が逆になるよう、補助コイルＬ３は巻かれている。このため、補助コイルＬ３には、１次コイルＬ１の巻数と、補助コイルＬ３の巻数の巻数比に応じ、１次コイルＬ１とは逆極性の補助コイル電圧が生じる。また、ダイオード２５は、トランス３０の補助コイルＬ３からの電流を整流し、コンデンサ２６に供給する。したがって、ＮＭＯＳトランジスタ２８のスイッチングが開始されると、コンデンサ２６は、ダイオード２５からの電流により充電される。以下、本実施形態では、コンデンサ２６の電圧を、電圧Ｖｃｃとする。
ＮＭＯＳトランジスタ２８は、負荷１１に供給する電力を制御する素子である。ＮＭＯＳトランジスタ２８は、後述するスイッチング制御回路４０の端子ＯＵＴから出力された駆動信号Ｖｄｒｖ１又は駆動信号Ｖｄｒｖ２に応じて制御される。これにより、ＮＭＯＳトランジスタ２８は、１次コイルＬ１のインダクタ電流を変化させる。そして、１次コイルＬ１のインダクタ電流が変化すると、２次コイルＬ２、補助コイルＬ３に生じる電圧が変化する。その結果、交流電圧Ｖａｃが供給されている場合、本実施形態では、２次コイルＬ２には、目的レベルの出力電圧Ｖｏｕｔが生成され、補助コイルＬ３には、補助コイル電圧が生じ、電圧Ｖｃｃの電圧レベルは、所定の電圧レベルＶｃｃ＿ｎｏｒｍとなる。
なお、ＮＭＯＳトランジスタ２８は、「トランジスタ」に相当し、「トランジスタ」は、ＮＭＯＳトランジスタに限定されず、バイポーラトランジスタ等、他の半導体素子であってもよい。また、コンデンサ２６は、「第２コンデンサ」に相当する。
抵抗２９は、ＮＭＯＳトランジスタ２８のソース端子と、接地と、の間に設けられ、ＮＭＯＳトランジスタ２８がオンとなると、１次コイルＬ１のインダクタ電流を、電圧Ｖｒに変換する。
ダイオード２２，２３、抵抗２４は、電圧Ｖｈを生成し、後述するスイッチング制御回路４０内の遮断検出回路５２と伴に交流電圧Ｖａｃを検出するために設けられている。
ダイオード３１は、トランス３０の２次コイルＬ２からの電流を整流し、コンデンサ３２に供給する。コンデンサ３２は、ダイオード３１からの電流により充電されるため、コンデンサ３２の端子間には出力電圧Ｖｏｕｔが発生する。
定電圧回路３３は、一定の直流電圧を生成する回路であり、例えば、シャントレギュレータを用いて構成される。
発光ダイオード３４は、出力電圧Ｖｏｕｔと、定電圧回路３３の出力との差に応じた強度の光を発光する素子であり、後述するフォトトランジスタ４１とともに、フォトカプラを構成する。本実施形態では、出力電圧Ｖｏｕｔのレベルが高くなると、発光ダイオード３４からの光の強度は強くなる。
＜＜制御ブロック２７＞＞
制御ブロック２７は、ＮＭＯＳトランジスタ２８を制御する回路である。制御ブロック２７は、スイッチング制御回路４０、フォトトランジスタ４１、コンデンサ４２，４４、抵抗４３，４５，４６，４８、及びダイオード４７を含んで構成される。
スイッチング制御回路４０は、端子ＶＨ，ＶＣＣ，ＯＵＴ，ＣＳ，ＦＢ，ＧＮＤを有する。また、端子ＶＣＣには、電圧Ｖｃｃが印加され、端子ＶＨには、交流電圧Ｖａｃを検出するための電圧Ｖｈが印加され、端子ＧＮＤは、接地に接続されている。
端子ＦＢは、出力電圧Ｖｏｕｔに応じた帰還電圧Ｖｆｂが発生する端子であり、フォトトランジスタ４１、及びコンデンサ４２が接続される。フォトトランジスタ４１は、発光ダイオード３４からの光の強度に応じた大きさのバイアス電流Ｉ１を、端子ＦＢから接地へと流し、コンデンサ４２は、端子ＦＢと、接地との間のノイズを除去するために設けられる。このため、フォトトランジスタ４１は、シンク電流を生成するトランジスタとして動作する。
端子ＣＳには、ローパスフィルタを構成する抵抗４３及びコンデンサ４４が接続され、ローパスフィルタは、電圧Ｖｒの高周波ノイズを抑制した電圧Ｖｃｓを生成する。
端子ＯＵＴには、ＮＭＯＳトランジスタ２８のゲート電圧Ｖｇの、立ち上がり時の傾きと、立下り時の傾きと、を変えるための素子が接続される。具体的には、端子ＯＵＴには、抵抗４５と、抵抗４５と直列に一端が接続され、他端がＮＭＯＳトランジスタ２８のゲート端子に接続される抵抗４６と、アノードがＮＭＯＳトランジスタ２８のゲート端子に接続され、カソードが抵抗４５に接続されるダイオード４７と、が接続される。その結果、ゲート電圧Ｖｇの立ち上がりの傾きは、小さくなり、ゲート電圧Ｖｇの立下りの傾きは、大きくなる。
また、抵抗４８は、ＮＭＯＳトランジスタ２８のゲート端子をプルダウンするための抵抗であり、抵抗２９を介して接地に接続されている。
＜スイッチング制御回路４０＞
図２は、スイッチング制御回路４０の構成の一例を示す図である。ここでは、便宜上、端子ＧＮＤは省略されている。また、電圧Ｖｃｃは、スイッチング制御回路４０の内部電源５１で生成される電源電圧Ｖｄｄを生成するために使用され、スイッチング制御回路４０が動作するためにも使用される。
スイッチング制御回路４０は、電圧Ｖｈ，Ｖｃｃ，Ｖｆｂ，Ｖｃｓに基づいてＮＭＯＳトランジスタ２８を駆動する駆動信号Ｖｄｒｖ１／Ｖｄｒｖ２を出力する回路である。
スイッチング制御回路４０は、内部電源５１、遮断検出回路５２、ヒステリシスコンパレータ５３、制御回路５４、第１駆動回路５５、抵抗５６、第２駆動回路５７、及びコンパレータ５８を含んで構成される。また、例えば、内部電源５１、第１駆動回路５５及び第２駆動回路５７には、電圧Ｖｃｃが供給されており、内部電源５１は、電圧Ｖｃｃに基づいて電源電圧Ｖｄｄを生成する。
遮断検出回路５２は、電圧Ｖｈに基づいて、交流電圧Ｖａｃのレベルを検出する。具体的には、遮断検出回路５２は、交流電圧Ｖａｃが供給されている場合、ローレベル（以下、“Ｌ”レベルとする）である信号Ｓｖｈｄｅｔを出力し、交流電圧Ｖａｃが遮断される場合、ハイレベル（以下、“Ｈ”レベルとする）である信号Ｓｖｈｄｅｔを出力する回路である。なお、遮断検出回路５２の詳細は後述する。
ヒステリシスコンパレータ５３は、基準電圧ＶＲＥＦ１から生成される、閾値電圧ＶＲＥＦＨ，ＶＲＥＦＬと、電圧Ｖｃｃと、を比較して信号Ｓｃｍｐを出力する回路である。具体的には、ヒステリシスコンパレータ５３は、電圧Ｖｃｃが上昇し、高い閾値電圧である電圧ＶＲＥＦＨより高くなると、信号Ｓｃｍｐを “Ｈ”レベルに変化させる。
一方、ヒステリシスコンパレータ５３は、電圧Ｖｃｃが低下し、低い閾値電圧である電圧ＶＲＥＦＬ（電圧ＶＲＥＦＬ＜電圧ＶＲＥＦＨ）より低くなると、信号Ｓｃｍｐを“Ｌ”レベルに変化させる。本実施形態では、高い閾値電圧である電圧ＶＲＥＦＨは、所定の電圧レベルＶｃｃ＿ｎｏｒｍよりも低い電圧とする。なお、“Ｌ”レベルが、「第１論理レベル」に相当し、“Ｈ”レベルが、「第２論理レベル」に相当する。
制御回路５４は、信号Ｓｖｈｄｅｔ，Ｓｃｍｐに基づいて、後述する第１駆動回路５５または第２駆動回路５７のいずれか一方を動作させるための制御信号Ｓｅｎを出力する。具体的には、制御回路５４は、信号Ｓｖｈｄｅｔが“Ｌ”レベルである場合、制御信号Ｓｅｎを“Ｈ”レベルとし、信号Ｓｖｈｄｅｔが“Ｈ”レベルとなり、電圧Ｖｃｃが電圧ＶＲＥＦＬに到達したという条件（以下、「第１条件」とする）が満たされる場合、制御信号Ｓｅｎを“Ｈ”レベルとする。一方、第１条件が満たされた後、電圧Ｖｃｃが、電圧ＶＲＥＦＬより高い電圧ＶＲＥＦＨに到達したという条件（以下、「第２条件」とする）が満たされる場合、制御信号Ｓｅｎを“Ｌ”レベルとする。また、制御回路５４は、交流電圧Ｖａｃの供給が停止され、かつ、第１条件になる前の状態である条件（以下、「第３条件」とする）が満たされる場合、“Ｌ”レベルである制御信号Ｓｅｎを出力する。
なお、制御回路５４は、交流電圧Ｖａｃが供給されている場合、“Ｈ”レベルである制御信号Ｓｅｎを出力し、交流電圧Ｖａｃの供給が停止される場合、“Ｌ”レベルである制御信号Ｓｅｎを出力してもよい。
したがって、制御信号Ｓｅｎが“Ｈ”レベルである場合、後述する第１駆動回路５５が動作し、制御信号Ｓｅｎが“Ｌ”レベルである場合、後述する第２駆動回路５７及びコンパレータ５８が動作する。なお、“Ｈ”レベルである制御信号Ｓｅｎは、「第１制御信号」に相当し、“Ｌ”レベルである制御信号Ｓｅｎは、「第２制御信号」に相当する。また、電圧ＶＲＥＦＬは、「第１レベル」に相当し、電圧ＶＲＥＦＨは、「第２レベル」に相当する。
第１駆動回路５５は、制御信号Ｓｅｎが“Ｈ”レベルである時、電圧Ｖｆｂに基づいて、ＮＭＯＳトランジスタ２８をスイッチング制御する駆動信号Ｖｄｒｖ１を出力する回路である。電圧Ｖｆｂは、フォトトランジスタ４１が流すバイアス電流Ｉ１が抵抗５６に流れることによって電源電圧Ｖｄｄから電圧降下した電圧である。なお、電源電圧Ｖｄｄは、スイッチング制御回路４０の内部電源５１によって生成される電源電圧である。また、第１駆動回路５５の詳細については、後述する。なお、駆動信号Ｖｄｒｖ１は、「第１駆動信号」に相当する。
第２駆動回路５７は、制御信号Ｓｅｎが“Ｌ”レベルである時、ＮＭＯＳトランジスタ２８が流すインダクタ電流で、コンデンサ２１を放電する回路である。具体的には、第２駆動回路５７は、後述するコンパレータ５８からの信号Ｓｓｔｏｐと、電圧Ｖｃｓと、に基づいて、ＮＭＯＳトランジスタ２８のオン抵抗を制御してコンデンサ２１の電荷を引き抜くための駆動信号Ｖｄｒｖ２を出力する回路である。また、第２駆動回路５７の詳細については、後述する。なお、駆動信号Ｖｄｒｖ２は、「第２駆動信号」に相当する。
コンパレータ５８は、コンデンサ２１の放電が完了したか否かを判定する回路である。具体的には、コンパレータ５８は、制御信号Ｓｅｎが“Ｌ”レベルである際に、駆動信号Ｖｄｒｖ２の電圧を、基準電圧ＶＲＥＦ２と比較して、ＮＭＯＳトランジスタ２８を駆動する駆動信号Ｖｄｒｖ２の出力を第２駆動回路５７に停止させるための信号Ｓｓｔｏｐを出力する回路である。また、制御信号Ｓｅｎが“Ｌ”レベルである際に、インダクタ電流が流れなくなると、第２駆動回路５７は、駆動信号Ｖｄｒｖ２を基準電圧ＶＲＥＦ２より高くして、インダクタ電流を更に流して電圧Ｖｃｓを上昇させる。これにより、コンパレータ５８は、“Ｈ”レベルである信号Ｓｓｔｏｐを出力する。一方、コンパレータ５８は、制御信号Ｓｅｎが“Ｈ”レベルである際に、“Ｌ”レベルである信号Ｓｓｔｏｐを出力する。なお、コンパレータ５８は、「判定回路」に相当する。
＜遮断検出回路５２＞
図３は、遮断検出回路５２の構成の一例を示す図である。遮断検出回路５２は、電圧Ｖｈを分圧した電圧Ｖｈｄｉｖを基準電圧ＶＲＥＦ３と比較することで、交流電圧Ｖａｃの遮断を検出する回路であり、抵抗６１，６２、コンデンサ６３、コンパレータ６４、及びタイマ６５を含んで構成される。
なお、「遮断」とは、例えば、交流電圧Ｖａｃが電源回路１０に供給されず、全波整流回路２０に印加されていないことをいう。
抵抗６１，６２は、分圧回路を構成し、電圧Ｖｃｃより低くなるように電圧Ｖｈを分圧して電圧Ｖｈｄｉｖを生成する。コンデンサ６３は、電圧Ｖｈｄｉｖを平滑化する。
コンパレータ６４は、電圧Ｖｈｄｉｖと、基準電圧ＶＲＥＦ３を比較して信号Ｓｖｈｃｏｍｐを出力する。そして、コンパレータ６４は、交流電圧Ｖａｃが供給され、電圧Ｖｈｄｉｖが基準電圧ＶＲＥＦ３より高い場合、“Ｌ”レベルである信号Ｓｖｈｃｏｍｐを出力する。一方、コンパレータ６４は、交流電圧Ｖａｃが遮断され、電圧Ｖｈｄｉｖが基準電圧ＶＲＥＦ３より低い場合、“Ｈ”レベルである信号Ｓｖｈｃｏｍｐを出力する。
タイマ６５は、信号Ｓｖｈｃｏｍｐが“Ｈ”レベルである期間が所定期間以上である場合、“Ｈ”レベルである信号Ｓｖｈｄｅｔを出力する。一方、タイマ６５は、信号Ｓｖｈｃｏｍｐが“Ｌ”レベルである場合、または、信号Ｓｖｈｃｏｍｐが“Ｈ”レベルである期間が、所定期間未満である場合、“Ｌ”レベルである信号Ｓｖｈｄｅｔを出力する。
＜第１駆動回路５５＞
図４は、第１駆動回路５５の構成の一例を示す図である。第１駆動回路５５は、制御信号Ｓｅｎが“Ｈ”レベルである場合、電圧Ｖｆｂに基づいて、ＮＭＯＳトランジスタ２８をスイッチング制御するための駆動信号Ｖｄｒｖ１を出力する回路である。また、第１駆動回路５５は、ＰＷＭ回路７１、及びバッファ７２を含んで構成される。
ＰＷＭ回路７１は、目的レベルの出力電圧Ｖｏｕｔに応じた基準電圧と、入力される電圧Ｖｆｂとを比較して、ＮＭＯＳトランジスタ２８を駆動するための発信信号Ｖｏｓｃを出力する。
以下では、制御信号Ｓｅｎが“Ｈ”レベルである場合のＰＷＭ回路７１の動作について説明する。ＰＷＭ回路７１は、出力電圧Ｖｏｕｔが目的レベルより高く、電圧Ｖｆｂが目的レベルの出力電圧Ｖｏｕｔに応じた基準電圧より低くなる場合、ＮＭＯＳトランジスタ２８をオンする期間を短くする発信信号Ｖｏｓｃを出力する。その結果、１次コイルＬ１に流れるインダクタ電流が減少し、出力電圧Ｖｏｕｔが低下する。
一方、ＰＷＭ回路７１は、出力電圧Ｖｏｕｔが目的レベルより低く、電圧Ｖｆｂが目的レベルの出力電圧Ｖｏｕｔに応じた基準電圧より高くなる場合、ＮＭＯＳトランジスタ２８をオンする期間を長くする発信信号Ｖｏｓｃを出力する。その結果、１次コイルＬ１に流れるインダクタ電流が増え、出力電圧Ｖｏｕｔが上昇する。
つまり、ＰＷＭ回路７１は、出力電圧Ｖｏｕｔを目的レベルにするための発信信号Ｖｏｓｃを出力する。
バッファ７２は、制御信号Ｓｅｎが“Ｈ”レベルである場合に動作し、ＰＷＭ回路７１からの発信信号Ｖｏｓｃに基づいて、電圧Ｖｃｃに応じた振幅を有する駆動信号Ｖｄｒｖ１を出力する。また、バッファ７２は、制御信号Ｓｅｎが“Ｌ”レベルとなると、出力をハイインピーダンスとする。
＜第２駆動回路５７＞
図５は、第２駆動回路５７の構成の一例を示す図である。第２駆動回路５７は、ＮＭＯＳトランジスタ２８が流すインダクタ電流でコンデンサ２１を放電する回路である。第２駆動回路５７は、駆動信号生成回路８１、及びタイマ８５を含んで構成される。
駆動信号生成回路８１は、信号Ｓｓｔｏｐ，Ｓｏｆｆ及び電圧Ｖｃｓに基づいてＮＭＯＳトランジスタ２８のオン抵抗を制御してコンデンサ２１の電荷を引き抜くための駆動信号Ｖｄｒｖ２を生成する回路である。駆動信号生成回路８１は、オペアンプ８２、論理回路８３、及びＮＭＯＳトランジスタ８４を含んで構成される。
オペアンプ８２は、電圧Ｖｃｓ及び基準電圧ＶＲＥＦ４に基づいて、ＮＭＯＳトランジスタ２８に流すインダクタ電流を定電流とする駆動信号Ｖｄｒｖ２を生成する回路である。また、オペアンプ８２は、後述する論理回路８３からの信号Ｓａｍｐが“Ｈ”レベルである場合に動作し、一方、信号Ｓａｍｐが“Ｌ”レベルである場合、動作しない。
まず、信号Ｓａｍｐが“Ｈ”レベルである場合のオペアンプ８２の動作について説明する。オペアンプ８２は、非反転入力端子に、基準電圧ＶＲＥＦ４が印加され、反転入力端子に、ＮＭＯＳトランジスタ２８に流れるインダクタ電流に応じた電圧Ｖｃｓが印加される。
この結果、オペアンプ８２は、反転入力端子の電圧Ｖｃｓが、非反転入力端子に印加された基準電圧ＶＲＥＦ４となるよう、ＮＭＯＳトランジスタ２８のオン抵抗を制御してコンデンサ２１の電荷を引き抜くための駆動信号Ｖｄｒｖ２を生成する。そのため、オペアンプ８２は、インダクタ電流を、基準電圧ＶＲＥＦ４に応じた所定値にする。
つぎに、信号Ｓａｍｐが“Ｌ”レベルとなる場合のオペアンプ８２の動作について説明する。インダクタ電流が流れなくなり、駆動信号Ｖｄｒｖ２が基準電圧ＶＲＥＦ２より高くなると、信号Ｓｓｔｏｐが“Ｈ”レベルとなり、後述する論理回路８３は、“Ｌ”レベルである信号Ｓａｍｐを出力する。信号Ｓａｍｐが“Ｌ”レベルとなると、オペアンプ８２は、動作しない。このとき、オペアンプ８２は、出力をハイインピーダンスとする。
論理回路８３は、信号Ｓｅｎ，Ｓｓｔｏｐに基づいて信号Ｓａｍｐを出力する回路である。具体的には、論理回路８３は、制御信号Ｓｅｎが“Ｌ”レベルであり、信号Ｓｓｔｏｐが“Ｌ”レベルである場合、“Ｈ”レベルである信号Ｓａｍｐを出力する。一方、論理回路８３は、制御信号Ｓｅｎが“Ｈ”レベルである場合、または、制御信号Ｓｅｎが“Ｌ”レベルであり、信号Ｓｓｔｏｐが“Ｈ”レベルとなる場合、“Ｌ”レベルである信号Ｓａｍｐを出力する。
ＮＭＯＳトランジスタ８４は、後述するタイマ８５からの信号Ｓｏｆｆに基づいて、駆動信号Ｖｄｒｖ２のレベルを接地電圧のレベルにする。
タイマ８５は、制御信号Ｓｅｎが“Ｌ”レベルであり、信号Ｓｓｔｏｐが“Ｌ”レベルである場合、“所定周期Ｔ０”を繰り返し計時し、信号Ｓｏｆｆを変化させる。具体的には、タイマ８５は、“所定周期Ｔ０”のうち“第１期間Ｐ１”の間、または、制御信号Ｓｅｎが“Ｈ”レベルである場合、“Ｌ”レベルである信号Ｓｏｆｆを出力する。このとき、ＮＭＯＳトランジスタ８４は、オフされ、駆動信号生成回路８１は、駆動信号Ｖｄｒｖ２を生成する。
一方、タイマ８５は、“所定周期Ｔ０”のうち“第２期間Ｐ２”の間、“Ｈ”レベルである信号Ｓｏｆｆを出力する。このとき、ＮＭＯＳトランジスタ８４は、オンされ、ＮＭＯＳトランジスタ８４は、駆動信号Ｖｄｒｖ２のレベルを、接地電圧のレベルとする。そして、信号Ｓｓｔｏｐが“Ｈ”レベルとなると、タイマ８５は、信号Ｓｏｆｆを“Ｈ”レベルとし、駆動信号Ｖｄｒｖ２のレベルを接地電圧のレベルとする。
つまり、駆動信号生成回路８１は、ＮＭＯＳトランジスタ２８が流すインダクタ電流の生成を停止させるための駆動信号Ｖｄｒｖ２を生成する。なお、タイマ８５は、「タイマ回路」に相当する。
したがって、第２駆動回路５７は、ＮＭＯＳトランジスタ２８のオン抵抗を“所定周期Ｔ０”ごとに制御しインダクタ電流を間欠的に流し、コンデンサ２１の電荷を引き抜くための駆動信号Ｖｄｒｖ２を出力する。
＜スイッチング制御回路４０の動作＞
図６は、スイッチング制御回路４０の動作の一例を示す図である。スイッチング制御回路４０は、電圧Ｖｈ，Ｖｃｃ，Ｖｆｂ，Ｖｃｓに基づいてＮＭＯＳトランジスタ２８を駆動する駆動信号Ｖｄｒｖ１／Ｖｄｒｖ２を出力する。
時刻ｔ０以前においては、交流電圧Ｖａｃが供給されており、スイッチング制御回路４０は、振幅の電圧レベルが所定の電圧レベルＶｃｃ＿ｎｏｒｍである駆動信号Ｖｄｒｖ１を出力し、電源回路１０は、目的レベルの出力信号Ｖｏｕｔを出力する。
このとき、コンデンサ２１に印加される電圧Ｖｂｕｌｋは、例えば、３００Ｖであり、コンデンサ２６に印加される電圧Ｖｃｃは、所定の電圧レベルＶｃｃ＿ｎｏｒｍとなる。また、交流電圧Ｖａｃが供給されているため、遮断検出回路５２は、“Ｌ”レベルである信号Ｓｖｈｄｅｔを出力する。また、制御回路５４は、制御信号Ｓｅｎを“Ｈ”レベルとする。そして、時刻ｔ０において、交流電圧Ｖａｃが遮断される。
時刻ｔ０の後、電圧Ｖｈが低下し、電圧Ｖｈｄｉｖが基準電圧ＶＲＥＦ３を下回り、所定期間が経過した時刻ｔ１において、遮断検出回路５２は、信号Ｓｖｈｄｅｔを“Ｈ”レベルとする。信号Ｓｖｈｄｅｔが“Ｈ”レベルとなると、制御回路５４は、制御信号Ｓｅｎを“Ｌ”レベルとする。制御信号Ｓｅｎが“Ｌ”レベルとなると、第１駆動回路５５は、駆動信号Ｖｄｒｖ１の出力を停止し、第２駆動回路５７は、駆動信号Ｖｄｒｖ２を出力する。
ここでは、まず、コンデンサ２１を放電する期間である、時刻ｔ１から時刻ｔ５の間の第２駆動回路５７の動作に関して図７を参照して説明する。
時刻ｔ１において、制御信号Ｓｅｎは、“Ｌ”レベルとなり、第１駆動回路５５は、駆動信号Ｖｄｒｖ１の出力を停止し、ＮＭＯＳトランジスタ２８は、スイッチング動作によって生じるインダクタ電流を流さなくなる。制御信号Ｓｅｎが“Ｌ”レベルとなると、論理回路８３は、”Ｈ“レベルである信号Ｓａｍｐを出力する。
そして、オペアンプ８２は、駆動信号Ｖｄｒｖ２を出力し始め、ＮＭＯＳトランジスタ２８はコンデンサ２１を放電するインダクタ電流を流す。タイマ８５は、制御信号Ｓｅｎが“Ｌ”レベルとなると、“所定周期Ｔ０”の計時を開始し、“第１期間Ｐ１”が開始する。そして、タイマ８５は、信号Ｓｏｆｆを“Ｌ”レベルとする。“第１期間Ｐ１”において、オペアンプ８２は、ＮＭＯＳトランジスタ２８に所定値のインダクタ電流を流すため、駆動信号Ｖｄｒｖ２を上昇させる。
時刻ｔ２において、ＮＭＯＳトランジスタ２８に、基準電圧ＶＲＥＦ４に応じた所定値のインダクタ電流が流れると、電圧Ｖｃｓと、基準電圧ＶＲＥＦ４と、がほぼ一致するため、オペアンプ８２は、駆動信号Ｖｄｒｖ２の上昇を停止させる。このとき、駆動信号Ｖｄｒｖ２のレベルは、コンパレータ５８が“Ｈ”レベルである信号Ｓｓｔｏｐを出力する際の駆動信号Ｖｄｒｖ２のレベルである基準電圧ＶＲＥＦ２のレベルよりも低い。
時刻ｔ３において、“第１期間Ｐ１”が終了し、“第２期間Ｐ２”が開始する。このとき、タイマ８５は、信号Ｓｏｆｆを“Ｈ”レベルとする。信号Ｓｏｆｆが“Ｈ”レベルとなると、ＮＭＯＳトランジスタ８４は、オンされ、駆動信号Ｖｄｒｖ２のレベルは、接地電圧のレベルとなる。
時刻ｔ４以降においては、時刻ｔ１から時刻ｔ４までの動作が繰り返される。つまり、“所定周期Ｔ０”の“第１期間Ｐ１”の間、ＮＭＯＳトランジスタ２８は、インダクタ電流を流し、“第２期間Ｐ２”の間、ＮＭＯＳトランジスタ２８は、インダクタ電流を停止する。
つぎに、図６に戻って、スイッチング制御回路４０の動作の説明を再開する。
時刻ｔ１から時刻ｔ５の間、スイッチング制御回路４０は、駆動信号Ｖｄｒｖ２を出力し、この間、１次コイルＬ１における所定値のインダクタ電流がコンデンサ２１を放電するので、電圧Ｖｂｕｌｋは、低下する。また、このとき、ＮＭＯＳトランジスタ２８のスイッチング動作が行われず、補助コイル電圧が生成されないにもかかわらず、コンデンサ２６の電圧Ｖｃｃを用いて動作するスイッチング制御回路４０が動作するため、電圧Ｖｃｃは、徐々に低下する。
時刻ｔ５において、信号Ｓｖｈｄｅｔが“Ｈ”レベルであり、電圧Ｖｃｃが電圧ＶＲＥＦＬより低くなる第１条件が満たされると、制御回路５４は、制御信号Ｓｅｎを、“Ｈ”レベルとする。制御信号Ｓｅｎが“Ｈ”レベルとなると、スイッチング制御回路４０の第１駆動回路５５は、電圧Ｖｃｃの電圧レベルの振幅を有する駆動信号Ｖｄｒｖ１を出力する。
このとき、ＮＭＯＳトランジスタ２８が駆動信号Ｖｄｒｖ１に基づいてスイッチング動作を行うことで、インダクタ電流が流れ、コンデンサ２１は放電され、電圧Ｖｂｕｌｋは低下する。また、ＮＭＯＳトランジスタ２８のスイッチングにより、補助コイルＬ３は、補助コイル電圧を生成し、コンデンサ２６に印加される電圧Ｖｃｃは上昇する。
時刻ｔ６において、第１条件が満たされた後、電圧Ｖｃｃが電圧ＶＲＥＦＨより高くなる第２条件が満たされると、制御回路５４は、制御信号Ｓｅｎを“Ｌ”レベルとする。このとき、駆動信号Ｖｄｒｖ１は停止され、駆動信号Ｖｄｒｖ２が出力される。制御信号Ｓｅｎが“Ｌ”レベルとなると、タイマ８５は、“所定周期Ｔ０”の計時を開始する。
時刻ｔ７において、電圧Ｖｂｕｌｋが０Ｖとなると、インダクタ電流は流れなくなる。このとき、オペアンプ８２は、基準電圧ＶＲＥＦ２よりも高い駆動信号Ｖｄｒｖ２を出力し、コンパレータ５８は、“Ｈ”レベルである信号Ｓｓｔｏｐを出力する。その結果、第２駆動回路５７は、駆動信号Ｖｄｒｖ２を“Ｌ”レベルとし、インダクタ電流を停止する。
また、ここでは、信号Ｓｓｔｏｐが“Ｈ”レベルとなると、第２駆動回路５７は駆動信号Ｖｄｒｖ２を“Ｌ”レベルとするものとして説明したが、第２駆動回路５７のオペアンプ８２が駆動信号Ｖｄｒｖ２の出力を停止して、出力をハイインピーダンスに保ち、ＮＭＯＳトランジスタが流すインダクタ電流の生成を停止してもよい。
この場合、抵抗２９，４８によってＮＭＯＳトランジスタ２８のゲート端子はプルダウンされ、ＮＭＯＳトランジスタ２８のゲート電圧Ｖｇのレベルは接地電圧のレベルとなる。なお、所定の電圧レベルＶｃｃ＿ｎｏｒｍは、「第３レベル」に相当する。
なお、時刻ｔ０以前のスイッチング制御回路４０が通常駆動動作を行っている時、および時刻ｔ５～ｔ６のゲート電圧Ｖｇのスイッチング周波数は特に制限されないが、典型的には２０～２００ｋHz程度となる。一方時刻ｔ１～ｔ５、および時刻ｔ６～ｔ７の放電動作時のインダクタ電流の間欠動作の周波数は特に制限されないが、典型的には２０～２００Hz程度となる。このスイッチング周波数と間欠動作の周波数との間には大きな差があり、基本的には上述したように１００倍以上、典型的には５００～２０００倍程度の差がある。すなわち、通常駆動動作時のスイッチング周波数は、間欠動作の周波数の１００倍以上の大きさを持つ。
＝＝＝変形例＝＝＝
本実施形態では、スイッチング制御回路４０を、フライバック式の電源回路１０に用いる例を示した。しかしながら、これに限らず、スイッチング制御回路４０を、フォワード式の電源回路、ＬＬＣ共振式の電源回路、その他の絶縁型の電源回路に用いてもよい。
また、本実施形態では、スイッチング制御回路４０が、交流電圧Ｖａｃを検出する遮断検出回路５２を含む例を説明した。しかしながら、フォトカプラを使用した交流電圧Ｖａｃを検出する回路をスイッチング制御回路４０の外部に設けてもよい。
また、本実施形態では、交流電圧Ｖａｃを全波整流して電圧Ｖｈを生成する例を説明した。しかしながら、交流電圧Ｖａｃの半波を用いて交流電圧Ｖａｃの遮断を検出してもよい。
また、本実施形態では、第２駆動回路５７が、基準電圧ＶＲＥＦ４に応じた所定値のインダクタ電流をＮＭＯＳトランジスタ２８に流す例を説明した。しかしながら、ＮＭＯＳトランジスタ２８を破壊しない程度のインダクタ電流を流し、コンデンサ２１の放電時間を短縮してもよい。
また、本実施形態では、インダクタ電流を間欠的に流し、ＮＭＯＳトランジスタ２８を保護しながら、コンデンサ２１を放電する例を説明した。しかしながら、第２駆動回路５７が動作する際に、ＮＭＯＳトランジスタ２８に常時、インダクタ電流が流れるようにしてもよい。
＝＝＝まとめ＝＝＝
以上、本実施形態の電源回路１０について説明した。制御回路５４は、制御信号Ｓｅｎを出力する。第１駆動回路５５または第２駆動回路５７は、制御信号Ｓｅｎに応じて動作する。この結果、電圧Ｖｃｃがヒステリシスコンパレータ５３の低い閾値電圧ＶＲＥＦＬを下回った場合、ＮＭＯＳトランジスタ２８をスイッチングさせることで、補助コイルＬ３に補助コイル電圧を生成させて電圧Ｖｃｃを上昇させることができる。これにより、スイッチング制御回路４０は動作を継続する。その結果、スイッチング制御回路４０は、電圧Ｖｂｕｌｋが０Ｖになるまでコンデンサ２１を放電することができる。つまり、入力電圧が遮断される際に、適切に、コンデンサを放電することが可能なスイッチング制御回路４０を提供することができる。
また、第２駆動信号Ｖｄｒｖ２を、コンデンサ２１を放電するインダクタ電流が所定値となるように制御することで、ＮＭＯＳトランジスタ２８の破壊を抑制することができる。
また、制御回路５４は、交流電圧Ｖａｃの供給が停止され、かつ、第１条件になる前の間、“Ｌ”レベルである制御信号Ｓｅｎを出力する。これにより、交流電圧Ｖａｃが遮断された後、コンデンサ２１の電荷を引き抜くことができる。
また、高い閾値電圧ＶＲＥＦＨを、目的レベルの出力電圧Ｖｏｕｔを生成している際の所定の電圧レベルＶｃｃ＿ｎｏｒｍよりも低くすることで、ＮＭＯＳトランジスタ２８のスイッチング時に、トランス３０の２次側に供給される電力を最小限にすることができる。
また、交流電圧Ｖａｃと、電圧Ｖｃｃと、をそれぞれ検出する回路を設け、第１駆動回路５５及び第２駆動回路５７を制御することにより、スイッチング制御回路４０を、コンデンサ２１の放電が完了するまで、動作させることができる。
また、ＮＭＯＳトランジスタ２８のオン抵抗を所定周期で制御することにより、ＮＭＯＳトランジスタ２８の破壊を抑制することができる。
また、コンデンサ２１の放電の完了を検出するコンパレータ５８を設けることで、コンデンサ２１の放電の完了後に、駆動信号Ｖｄｒｖ２の出力を停止させることができる。
また、電圧Ｖｃｃが低い基準電圧ＶＲＥＦＬとなり、第１駆動回路５５が第１駆動信号Ｖｄｒｖ１を出力する時、コンデンサ２６は充電され、コンデンサ２６の電圧は上昇する。結果として、コンデンサ２１の電荷が少なくなっても、スイッチング制御回路４０は、長くコンデンサ２１の電荷の引き抜きを継続することができる。
また、コンデンサ２６が充電されることで、電圧Ｖｃｃは上昇し、高い基準電圧ＶＲＥＦＨを超え、第２条件を満たす。結果として、スイッチング制御回路４０は、コンデンサ２１の放電動作を再開することができる。
また、スイッチング制御回路４０が、コンデンサ２１を放電するために、ＮＭＯＳトランジスタ２８のオン抵抗を所定周期ごとに制御しインダクタ電流を間欠的に流してコンデンサ２１の電荷を引き抜くことにより、ＮＭＯＳトランジスタ２８の破壊を抑制できる。
また、通常駆動動作時のスイッチング周波数と、放電動作時のスイッチング周波数の間の差異により、放電動作時に、スイッチング制御回路４０は、電源回路１０の２次側への影響を抑制しながら、コンデンサ２１の放電をすることができる。
また、スイッチング制御回路４０は、単体の集積回路であってもよいが、電源回路１０内に個別部品で構成されてもよい。
本実施形態では、制御回路５４は、第２条件が満たされたか否かを判定するために、ヒステリシスコンパレータ５３が、電圧Ｖｃｃと、電圧ＶＲＥＦＨと、を比較した結果である信号Ｓｃｍｐを用いている。しかしながら、第１条件が満たされた後、所定時間が経過した際に、制御回路５４は、制御信号Ｓｅｎを“Ｌ”レベルとしてもよい。このとき、ヒステリシスコンパレータ５３の代わりに、１つの基準電圧と、電圧Ｖｃｃと、を比較するコンパレータを用いることができる。この場合、第２条件は、第１条件が満たされた後、所定時間が経過するという条件になる。
上記の実施形態は、本発明の理解を容易にするためのものであり、本発明を限定して解釈するためのものではない。また、本発明は、その趣旨を逸脱することなく、変更や改良され得るとともに、本発明にはその等価物が含まれるのはいうまでもない。
１０ 電源回路
１１ 負荷
２０ 全波整流回路
２１，２６，３２，４２，４４，６３ コンデンサ
３０ トランス
２２，２３，２５，３１，４７ ダイオード
２４，２９，４３，４５，４６，４８，５６，６１，６２ 抵抗
２７ 制御ブロック
２８，８４ ＮＭＯＳトランジスタ
３３ 定電圧回路
３４ 発光ダイオード
４０ スイッチング制御回路
４１ フォトトランジスタ
５１ 内部電源
５２ 遮断検出回路
５３ ヒステリシスコンパレータ
５４ 制御回路
５５ 第１駆動回路
５７ 第２駆動回路
５８，６４ コンパレータ
６５，８５ タイマ
７１ ＰＷＭ回路
７２ バッファ
８１ 駆動信号生成回路
８２ オペアンプ
８３ 論理回路
Ｌ１ １次コイル
Ｌ２ ２次コイル
Ｌ３ 補助コイル

Claims (12)

  1. 入力電圧を平滑化する第１コンデンサと、前記第１コンデンサの電圧が印加され、１次側に設けられた１次コイル、２次側に設けられた２次コイル、及び補助コイルを含むトランスと、前記補助コイルからの電圧が印加される第２コンデンサと、前記１次コイルに流れるインダクタ電流を制御するトランジスタと、を含む電源回路の前記トランジスタをスイッチング制御するスイッチング制御回路であって、
    前記入力電圧が供給されている場合、または前記入力電圧の供給が停止され、前記第２コンデンサの電圧が第１レベルに到達したという第１条件が満たされる場合、第１制御信号を出力し、前記入力電圧の供給が停止され、前記第１条件が満たされた後、前記第２コンデンサの電圧が前記第１レベルより高い第２レベルに到達したという第２条件が満たされる場合、第２制御信号を出力する制御回路と、
    前記第１制御信号に基づいて、前記トランジスタをスイッチング制御するための第１駆動信号を出力する第１駆動回路と、
    前記第２制御信号に基づいて、前記トランジスタのオン抵抗を制御して前記第１コンデンサの電荷を引き抜くための第２駆動信号を出力する第２駆動回路と、
    を備える、スイッチング制御回路。
  2. 請求項１に記載のスイッチング制御回路であって、
    前記第２駆動回路は、
    前記第１コンデンサを放電する前記インダクタ電流が所定値となるよう、前記第２駆動信号を出力する、
    スイッチング制御回路。
  3. 請求項１または請求項２に記載のスイッチング制御回路であって、
    前記第２制御信号は、
    前記入力電圧の供給が停止されかつ前記第１条件になる前の状態である第３条件で出力される、
    スイッチング制御回路。
  4. 請求項３に記載のスイッチング制御回路であって、
    前記第２レベルは、
    前記電源回路が目的レベルの出力電圧を生成している際の前記第２コンデンサの電圧を示す第３レベルより低い、
    スイッチング制御回路。
  5. 請求項３または請求項４に記載のスイッチング制御回路であって、
    前記入力電圧が交流電圧である場合、前記交流電圧の供給が停止されることを検出する遮断検出回路と、
    前記第２コンデンサの電圧が前記第１レベルより低くなると、第１論理レベルの信号を出力し、前記第２コンデンサの電圧が前記第２レベルより高くなると、第２論理レベルの信号を出力するヒステリシスコンパレータと、
    をさらに備える、スイッチング制御回路。
  6. 請求項２に記載のスイッチング制御回路であって、
    前記第２駆動回路は、
    所定周期を繰り返し計時するタイマ回路と、
    前記所定周期のうち第１期間、前記インダクタ電流を前記所定値とするための前記第２駆動信号を生成し、前記所定周期のうち第２期間、前記インダクタ電流の生成を停止させるための前記第２駆動信号を生成する駆動信号生成回路と、
    を含む、スイッチング制御回路。
  7. 請求項２～６いずれか一項に記載のスイッチング制御回路であって、
    前記第１コンデンサの放電が完了したか否かを判定する判定回路を更に含み、
    前記第２駆動回路は、
    前記判定回路が、前記第１コンデンサの放電が完了したことを判定すると、前記インダクタ電流の生成を停止する、
    スイッチング制御回路。
  8. 請求項１に記載のスイッチング制御回路であって、
    前記第１条件にて前記第１制御信号に基づいて前記第１駆動信号が出力されている時、前記第２コンデンサの電圧は上昇している、
    スイッチング制御回路。
  9. 請求項８に記載のスイッチング制御回路であって、
    前記第１条件にて前記第２コンデンサの電圧が上昇することで、前記第２条件を満たし前記第２制御信号が出力される、
    スイッチング制御回路。
  10. 入力電圧を平滑化する第１コンデンサと、前記第１コンデンサの電圧が印加され、１次側に設けられた１次コイル、２次側に設けられた２次コイル、及び補助コイルを含むトランスと、前記補助コイルからの電圧が印加される第２コンデンサと、前記１次コイルに流れるインダクタ電流を制御するトランジスタと、を含む電源回路の前記トランジスタをスイッチング制御するスイッチング制御回路であって、
    前記入力電圧が供給されている場合、または前記入力電圧の供給が停止され、前記第２コンデンサの電圧が第１レベルに到達したという第１条件が満たされる場合、第１制御信号を出力し、前記入力電圧の供給が停止され、前記第１条件が満たされた後、前記第２コンデンサの電圧が前記第１レベルより高い第２レベルに到達したという第２条件が満たされる場合、第２制御信号を出力する制御回路と、
    前記第１制御信号に基づいて、前記トランジスタをスイッチング制御するための第１駆動信号を出力する第１駆動回路と、
    前記第２制御信号に基づいて、前記トランジスタのオン抵抗を所定周期ごとに制御し前記インダクタ電流を間欠的に流して前記第１コンデンサの電荷を引き抜くための第２駆動信号を出力する第２駆動回路と、
    を備える、スイッチング制御回路。

  11. 請求項１０に記載のスイッチング制御回路であって、
    前記スイッチング制御の周波数は、前記インダクタ電流を間欠的に流す周波数の１００倍以上の大きさを持つ、
    スイッチング制御回路。
  12. 入力電圧を平滑化する第１コンデンサと、
    前記第１コンデンサの電圧が印加され、１次側に設けられた１次コイル、２次側に設けられた２次コイル、及び補助コイルを含むトランスと、
    前記補助コイルからの電圧が印加される第２コンデンサと、
    前記１次コイルに流れるインダクタ電流を制御するトランジスタと、
    前記入力電圧が供給されている場合、または前記入力電圧の供給が停止され、前記第２コンデンサの電圧が第１レベルに到達したという第１条件が満たされる場合、第１制御信号を出力し、前記入力電圧の供給が停止され、前記第１条件が満たされた後、前記第２コンデンサの電圧が前記第１レベルより高い第２レベルに到達したという第２条件が満たされる場合、第２制御信号を出力する制御回路と、
    前記第１制御信号に基づいて、前記トランジスタをスイッチング制御するための第１駆動信号を出力する第１駆動回路と、
    前記第２制御信号に基づいて、前記トランジスタのオン抵抗を制御して前記第１コンデンサの電荷を引き抜くための第２駆動信号を出力する第２駆動回路と、
    を備える、電源回路。
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