JP3275536B2 - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- 239000004065 semiconductor Substances 0.000 title claims description 270
- 238000004519 manufacturing process Methods 0.000 title claims description 52
- 239000010410 layer Substances 0.000 claims description 116
- 230000002093 peripheral effect Effects 0.000 claims description 84
- 230000001681 protective effect Effects 0.000 claims description 72
- 238000010438 heat treatment Methods 0.000 claims description 32
- 230000005855 radiation Effects 0.000 claims description 32
- 230000036961 partial effect Effects 0.000 claims description 30
- 239000000758 substrate Substances 0.000 claims description 30
- 238000000034 method Methods 0.000 claims description 22
- 239000011229 interlayer Substances 0.000 claims description 19
- 150000004767 nitrides Chemical class 0.000 claims description 8
- 229910052739 hydrogen Inorganic materials 0.000 description 43
- 239000001257 hydrogen Substances 0.000 description 42
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 33
- 229910052581 Si3N4 Inorganic materials 0.000 description 31
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 31
- RJCRUVXAWQRZKQ-UHFFFAOYSA-N oxosilicon;silicon Chemical compound [Si].[Si]=O RJCRUVXAWQRZKQ-UHFFFAOYSA-N 0.000 description 23
- 230000002829 reductive effect Effects 0.000 description 17
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 15
- 229910052814 silicon oxide Inorganic materials 0.000 description 15
- 238000005229 chemical vapour deposition Methods 0.000 description 14
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 11
- 230000007547 defect Effects 0.000 description 11
- 238000002161 passivation Methods 0.000 description 11
- 229910052710 silicon Inorganic materials 0.000 description 11
- 239000010703 silicon Substances 0.000 description 11
- 230000015556 catabolic process Effects 0.000 description 10
- 229910052782 aluminium Inorganic materials 0.000 description 9
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 9
- 230000015572 biosynthetic process Effects 0.000 description 7
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 7
- 229920005591 polysilicon Polymers 0.000 description 7
- 230000000694 effects Effects 0.000 description 6
- 230000007423 decrease Effects 0.000 description 5
- 230000005684 electric field Effects 0.000 description 5
- 229910018125 Al-Si Inorganic materials 0.000 description 4
- 229910018520 Al—Si Inorganic materials 0.000 description 4
- QGZKDVFQNNGYKY-UHFFFAOYSA-N Ammonia Chemical compound N QGZKDVFQNNGYKY-UHFFFAOYSA-N 0.000 description 4
- 230000007774 longterm Effects 0.000 description 4
- 238000004544 sputter deposition Methods 0.000 description 4
- 238000009792 diffusion process Methods 0.000 description 3
- 150000002431 hydrogen Chemical class 0.000 description 3
- 125000004435 hydrogen atom Chemical group [H]* 0.000 description 3
- 239000012535 impurity Substances 0.000 description 3
- 150000002500 ions Chemical class 0.000 description 3
- 230000003647 oxidation Effects 0.000 description 3
- 238000007254 oxidation reaction Methods 0.000 description 3
- 238000000206 photolithography Methods 0.000 description 3
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 2
- 229910021529 ammonia Inorganic materials 0.000 description 2
- 238000011109 contamination Methods 0.000 description 2
- 239000007789 gas Substances 0.000 description 2
- 230000002441 reversible effect Effects 0.000 description 2
- 229910000077 silane Inorganic materials 0.000 description 2
- 101100285518 Drosophila melanogaster how gene Proteins 0.000 description 1
- 238000005033 Fourier transform infrared spectroscopy Methods 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 238000010894 electron beam technology Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000005304 joining Methods 0.000 description 1
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 230000001737 promoting effect Effects 0.000 description 1
- 239000005368 silicate glass Substances 0.000 description 1
- 238000005245 sintering Methods 0.000 description 1
- 230000000087 stabilizing effect Effects 0.000 description 1
- 230000036962 time dependent Effects 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
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- H01L23/3157—Partial encapsulation or coating
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
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- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
- H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
- H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
- H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
- H01L29/0692—Surface layout
- H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/402—Field plates
- H01L29/405—Resistive arrangements, e.g. resistive or semi-insulating field plates
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
- H01L29/4238—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the surface lay-out
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- H01L29/66234—Bipolar junction transistors [BJT]
- H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
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- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7811—Vertical DMOS transistors, i.e. VDMOS transistors with an edge termination structure
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- H01L2924/11—Device type
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- H01L2924/11—Device type
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- H01L2924/1306—Field-effect transistor [FET]
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Description
【０００１】
【産業上の利用分野】この発明は半導体装置及びその製
造方法に関するもので、特にＭＯＳゲートを有する電力
用半導体装置のしきい値電圧Ｖthの経時変化を少なくし
て電気的特性を安定化させたデバイス構造とその製造方
法に関するものであるある。
造方法に関するもので、特にＭＯＳゲートを有する電力
用半導体装置のしきい値電圧Ｖthの経時変化を少なくし
て電気的特性を安定化させたデバイス構造とその製造方
法に関するものであるある。
【０００２】
【従来の技術】図１９は従来の半導体装置としての一例
である電力用絶縁ゲート型バイポーラトランジスタ（以
下、ＩＧＢＴという）を示す部分平面図で、図２０は図
１９のＸＸ−ＸＸにおける断面図である。図１９及び図
２０において、１はＰ+基板、２はＮ+層、３はＮ-層、
４はこれらＰ+基板１、Ｎ+層２及びＮ-層３で構成した
半導体基体である。
である電力用絶縁ゲート型バイポーラトランジスタ（以
下、ＩＧＢＴという）を示す部分平面図で、図２０は図
１９のＸＸ−ＸＸにおける断面図である。図１９及び図
２０において、１はＰ+基板、２はＮ+層、３はＮ-層、
４はこれらＰ+基板１、Ｎ+層２及びＮ-層３で構成した
半導体基体である。
【０００３】５はＰ+ベース層、６はＮ+エミッタ層、７
はシリコン酸化膜からなるゲート絶縁膜、８はポリシリ
コンからなるゲート電極、９はＡｌからなるゲート配
線、１０はエミッタ電極、１１はガードリング、１２は
パッシベーション膜でゲート電極８とエミッタ電極１０
とを分離する。１３はエミッタワイヤボンデイング領
域、１４は窒化シリコンからなる表面保護膜でエミッタ
ワイヤボンデイング領域１３及びゲート配線８の一部で
あるゲートボンディングパッド（図示せず）を除いてＩ
ＧＢＴ表面を覆っている。１５はチャンネルストッパ、
１６はシリコン酸化膜、１７はポリシリコン膜、１８は
パッシベーション膜、１９はコレクタ電極である。
はシリコン酸化膜からなるゲート絶縁膜、８はポリシリ
コンからなるゲート電極、９はＡｌからなるゲート配
線、１０はエミッタ電極、１１はガードリング、１２は
パッシベーション膜でゲート電極８とエミッタ電極１０
とを分離する。１３はエミッタワイヤボンデイング領
域、１４は窒化シリコンからなる表面保護膜でエミッタ
ワイヤボンデイング領域１３及びゲート配線８の一部で
あるゲートボンディングパッド（図示せず）を除いてＩ
ＧＢＴ表面を覆っている。１５はチャンネルストッパ、
１６はシリコン酸化膜、１７はポリシリコン膜、１８は
パッシベーション膜、１９はコレクタ電極である。
【０００４】図２１は従来のＩＧＢＴの製造工程のフロ
ー図である。図２１において、まず半導体基体４を形成
し、半導体基体４のＮ-層３表面にＰ+ベース層５及びガ
ードリング１１となるＰウエル、Ｐ+層を形成し、Ｐ+ベ
ース層５表面にシリコン酸化膜のゲート絶縁膜７を形成
し、その表面上にポリシリコン膜を形成する。次いでＮ
+エミッタ層６、チャンネルストッパ１５を拡散形成
し、パッシベーション膜１２及びパッシベーション膜１
７を形成し、ゲート配線９及びエミッタ電極１０のアル
ミ電極形成を行なう。さらにその後、エミッタワイヤボ
ンデイング領域１３、ゲート配線９の一部であるゲート
ボンディングパッドを除いてＩＧＢＴ表面を覆う表面保
護膜１４を形成する。この表面保護膜１４としての窒化
シリコン膜は、３００℃〜４００℃程度の温度で、シラ
ン・アンモニア混合ガス中でプラズマＣＶＤ法（以下、
Ｐ−ＣＶＤ法という）により成膜する。その後、ＩＧＢ
Ｔのライフタイムコントロールのために放射線照射を行
ない、放射線照射の歪みとりのために３００℃〜４００
℃で熱処理を行なって完了する。
ー図である。図２１において、まず半導体基体４を形成
し、半導体基体４のＮ-層３表面にＰ+ベース層５及びガ
ードリング１１となるＰウエル、Ｐ+層を形成し、Ｐ+ベ
ース層５表面にシリコン酸化膜のゲート絶縁膜７を形成
し、その表面上にポリシリコン膜を形成する。次いでＮ
+エミッタ層６、チャンネルストッパ１５を拡散形成
し、パッシベーション膜１２及びパッシベーション膜１
７を形成し、ゲート配線９及びエミッタ電極１０のアル
ミ電極形成を行なう。さらにその後、エミッタワイヤボ
ンデイング領域１３、ゲート配線９の一部であるゲート
ボンディングパッドを除いてＩＧＢＴ表面を覆う表面保
護膜１４を形成する。この表面保護膜１４としての窒化
シリコン膜は、３００℃〜４００℃程度の温度で、シラ
ン・アンモニア混合ガス中でプラズマＣＶＤ法（以下、
Ｐ−ＣＶＤ法という）により成膜する。その後、ＩＧＢ
Ｔのライフタイムコントロールのために放射線照射を行
ない、放射線照射の歪みとりのために３００℃〜４００
℃で熱処理を行なって完了する。
【０００５】このうち表面保護膜１４は次のような目的
で形成される。すなわち、（１）エミッタ電極１０とゲ
ート配線とが機械的な引っ掻き傷により短絡することを
防止する、（２）チップの周辺領域のガードリング１１
上に形成されるアルミ電極（図示せず）が外部汚染によ
り短絡することを防止する、（３）水分が素子のアルミ
細線を腐食するを防止する、などを目的として形成され
ている。
で形成される。すなわち、（１）エミッタ電極１０とゲ
ート配線とが機械的な引っ掻き傷により短絡することを
防止する、（２）チップの周辺領域のガードリング１１
上に形成されるアルミ電極（図示せず）が外部汚染によ
り短絡することを防止する、（３）水分が素子のアルミ
細線を腐食するを防止する、などを目的として形成され
ている。
【０００６】
【発明が解決しようとする課題】従来、ＩＧＢＴの表面
保護膜は、減圧ＣＶＤ法（以下、ＬＰ−ＣＶＤ法とい
う）で行なった酸化膜、例えばリンシリケートガラス
（以下、ＰＳＧという）で被覆していたが、ＰＳＧ膜よ
り保護膜として材料の気密性が高く、機械的強度も高
い、Ｐ−ＣＶＤ法で形成した窒化シリコン膜を表面保護
膜とすることが行なわれてきている。このように従来の
ＩＧＢＴはＰ−ＣＶＤ法で形成した窒化シリコン膜を表
面保護膜として上記のように構成され、上記の様な製造
工程を経て製造される。
保護膜は、減圧ＣＶＤ法（以下、ＬＰ−ＣＶＤ法とい
う）で行なった酸化膜、例えばリンシリケートガラス
（以下、ＰＳＧという）で被覆していたが、ＰＳＧ膜よ
り保護膜として材料の気密性が高く、機械的強度も高
い、Ｐ−ＣＶＤ法で形成した窒化シリコン膜を表面保護
膜とすることが行なわれてきている。このように従来の
ＩＧＢＴはＰ−ＣＶＤ法で形成した窒化シリコン膜を表
面保護膜として上記のように構成され、上記の様な製造
工程を経て製造される。
【０００７】このＩＧＢＴの電気的特性の長期安定性を
評価するために、ＨＴＧＢ試験（High Temperature Gat
e Bias Test）を実施した。このＨＴＧＢ試験は雰囲気
温度Ｔa＝１２５℃で、エミッタとコレクタを接地した
状態で、ゲート−エミッタ間にゲート信号として加わる
ＶGES＝＋２０Ｖまたは−２０Ｖを継続的に印加し、ＶG
ESの電圧印加時間としきい値電圧Ｖthの経時変化との関
係を求めるものである。図２２は従来の半導体装置のＨ
ＴＧＢ試験結果のグラフである。図２２の試験条件は、
ＩＧＢＴにおいては雰囲気温度Ｔa＝１２５℃、ＶGES＝
±２０Ｖ、ＭＯＳＦＥＴにおいては雰囲気温度Ｔa＝１
５０℃、ＶGES＝−３０Ｖであり、Ｖthの変化はＶthの
変動率で示されている。
評価するために、ＨＴＧＢ試験（High Temperature Gat
e Bias Test）を実施した。このＨＴＧＢ試験は雰囲気
温度Ｔa＝１２５℃で、エミッタとコレクタを接地した
状態で、ゲート−エミッタ間にゲート信号として加わる
ＶGES＝＋２０Ｖまたは−２０Ｖを継続的に印加し、ＶG
ESの電圧印加時間としきい値電圧Ｖthの経時変化との関
係を求めるものである。図２２は従来の半導体装置のＨ
ＴＧＢ試験結果のグラフである。図２２の試験条件は、
ＩＧＢＴにおいては雰囲気温度Ｔa＝１２５℃、ＶGES＝
±２０Ｖ、ＭＯＳＦＥＴにおいては雰囲気温度Ｔa＝１
５０℃、ＶGES＝−３０Ｖであり、Ｖthの変化はＶthの
変動率で示されている。
【０００８】なお、ここで用いられているＭＯＳＦＥＴ
の構造は図２０のＰ+基板を欠くものでＮ+層をＮ+基板
とした構造であり、その製造工程は図２１の製造工程に
おいて放射線照射と歪みとり熱処理を行なわないもので
ある。図２２において、ＩＧＢＴにおいてはＶGES＝＋
２０Ｖを印加した場合、Ｖthの変動率は数％に留まって
おり電気的特性の長期安定性について特の問題はない
が、ＶGES＝−２０Ｖを印加した場合、ＶthがＶGESの印
加時間の経過に伴って低下し、１０００時間経過後には
Ｖthの変動率は１０％を越え、しかもこのＶthの変動が
１０００時間にわたって飽和する傾向がみられず、従来
のＩＧＢＴには電気的特性の長期安定性が劣るなどの問
題点があった。
の構造は図２０のＰ+基板を欠くものでＮ+層をＮ+基板
とした構造であり、その製造工程は図２１の製造工程に
おいて放射線照射と歪みとり熱処理を行なわないもので
ある。図２２において、ＩＧＢＴにおいてはＶGES＝＋
２０Ｖを印加した場合、Ｖthの変動率は数％に留まって
おり電気的特性の長期安定性について特の問題はない
が、ＶGES＝−２０Ｖを印加した場合、ＶthがＶGESの印
加時間の経過に伴って低下し、１０００時間経過後には
Ｖthの変動率は１０％を越え、しかもこのＶthの変動が
１０００時間にわたって飽和する傾向がみられず、従来
のＩＧＢＴには電気的特性の長期安定性が劣るなどの問
題点があった。
【０００９】また、従来のＭＯＳＦＥＴにおいては、Ｖ
GES＝−３０Ｖを印加した場合、ＶthがＶGESの印加時間
の経過に伴って低下し、上記のＩＧＢＴと比較すると５
００時間経過後に飽和する傾向がみられるが、それでも
１０％に達するＶthの変動率を示しており、従来のＭＯ
ＳＦＥＴにおいても電気的特性の長期安定性が劣るなど
の問題点があった。このようなＶGESに負電圧を印加し
た場合、Ｖthが変動して仲々飽和しないことの原因は次
のように考えられる。
GES＝−３０Ｖを印加した場合、ＶthがＶGESの印加時間
の経過に伴って低下し、上記のＩＧＢＴと比較すると５
００時間経過後に飽和する傾向がみられるが、それでも
１０％に達するＶthの変動率を示しており、従来のＭＯ
ＳＦＥＴにおいても電気的特性の長期安定性が劣るなど
の問題点があった。このようなＶGESに負電圧を印加し
た場合、Ｖthが変動して仲々飽和しないことの原因は次
のように考えられる。
【００１０】Ｐ−ＣＶＤ法で窒化シリコン膜を形成した
場合、窒化シリコン中には水素が多量に含まれる。たと
えばＦＴ−ＩＲ法で計測されたＰ−ＣＶＤ法による窒化
シリコン膜のＳi−Ｈボンド数は１．０×１０22〜１．
６×１０22ｃｍ-3である。因みにＰＳＧ膜ではＳi−Ｈ
ボンド数は０．４×１０22ｃｍ-3程度である。この窒化
シリコン膜中の水素は、雰囲気温度の高さや印加電圧の
極性や大きさにより窒化シリコンの表面保護膜１４、ゲ
ート配線９やエミッタ電極１０のアルミ電極、パッシベ
ーション膜１７およびシリコン酸化膜のゲート絶縁膜７
中を容易に移動して、半導体基体４表面のシリコン−シ
リコン酸化膜界面に容易に到達する。シリコン−シリコ
ン酸化膜界面にはダングリングボンド（dangling bond)
が存在する。このダングリングボンドに窒化シリコン膜
から移動してきた水素が結合し、シリコン−シリコン酸
化膜界面でＳi−Ｈボンドが形成され、界面準位が不安
定化する。このため界面準位が経時的になかなか安定せ
ず、従ってＶthが変動して仲々飽和しないと考えられ
る。
場合、窒化シリコン中には水素が多量に含まれる。たと
えばＦＴ−ＩＲ法で計測されたＰ−ＣＶＤ法による窒化
シリコン膜のＳi−Ｈボンド数は１．０×１０22〜１．
６×１０22ｃｍ-3である。因みにＰＳＧ膜ではＳi−Ｈ
ボンド数は０．４×１０22ｃｍ-3程度である。この窒化
シリコン膜中の水素は、雰囲気温度の高さや印加電圧の
極性や大きさにより窒化シリコンの表面保護膜１４、ゲ
ート配線９やエミッタ電極１０のアルミ電極、パッシベ
ーション膜１７およびシリコン酸化膜のゲート絶縁膜７
中を容易に移動して、半導体基体４表面のシリコン−シ
リコン酸化膜界面に容易に到達する。シリコン−シリコ
ン酸化膜界面にはダングリングボンド（dangling bond)
が存在する。このダングリングボンドに窒化シリコン膜
から移動してきた水素が結合し、シリコン−シリコン酸
化膜界面でＳi−Ｈボンドが形成され、界面準位が不安
定化する。このため界面準位が経時的になかなか安定せ
ず、従ってＶthが変動して仲々飽和しないと考えられ
る。
【００１１】また、従来のＰＳＧ膜でこのような問題が
発生しなかった原因は、上記のようにＰＳＧ膜ではＰ−
ＣＶＤ法による窒化シリコン膜に比較して含有されるＳ
i−Ｈボンド数が少なく、したがって水素の量が少なか
ったことが原因の一つと考えられる。更に、ＩＧＢＴに
おけるライフタイムコントロールのための放射線照射は
シリコン−シリコン酸化膜界面の欠陥数を増加させるた
め、シリコン−シリコン酸化膜界面でのＳi−Ｈボンド
の形成が助長されるから、Ｖthの経時的変動を助長する
ものと考えられる。
発生しなかった原因は、上記のようにＰＳＧ膜ではＰ−
ＣＶＤ法による窒化シリコン膜に比較して含有されるＳ
i−Ｈボンド数が少なく、したがって水素の量が少なか
ったことが原因の一つと考えられる。更に、ＩＧＢＴに
おけるライフタイムコントロールのための放射線照射は
シリコン−シリコン酸化膜界面の欠陥数を増加させるた
め、シリコン−シリコン酸化膜界面でのＳi−Ｈボンド
の形成が助長されるから、Ｖthの経時的変動を助長する
ものと考えられる。
【００１２】この発明は上記のような問題点を解消する
ためになされたもので、ＭＯＳゲートを有する半導体装
置で、しきい値電圧Ｖthの経時変化を少なくして、電気
的特性を安定化させた半導体装置とその製造方法を提供
することを目的としている。
ためになされたもので、ＭＯＳゲートを有する半導体装
置で、しきい値電圧Ｖthの経時変化を少なくして、電気
的特性を安定化させた半導体装置とその製造方法を提供
することを目的としている。
【００１３】
【課題を解決するための手段】この第１の発明にかかる
半導体装置は、第１の主面と第２の主面とを有する第１
導電型の第１半導体層と、この第１の主面の周縁部とこ
の周縁部よりも中央側に配設された島状領域とを第１の
主面に第１の半導体層として残すようにこの第１の主面
に選択的に配設された第２導電型の第１の半導体領域
と、この第１の半導体領域の表面にチャンネル領域を介
して島状領域と対向するように配設された第１導電型の
第２の半導体領域と、チャンネル領域の表面上にゲート
絶縁膜を介して配設されたゲートと、このゲート表面上
に層間絶縁膜を介して配設されるとともに第２の半導体
領域表面を覆ってこの第２の半導体領域と電気的に接続
するように配設された第１の主電極と、第１の主面上に
のみ形成され、この第１の主電極の中央部を除く外周縁
部と第１の主面の周縁部の表面とに一体的に配設された
表面保護膜と、第１半導体層の第２の主面上に配設され
た第２の主電極と、を備えたものである。
半導体装置は、第１の主面と第２の主面とを有する第１
導電型の第１半導体層と、この第１の主面の周縁部とこ
の周縁部よりも中央側に配設された島状領域とを第１の
主面に第１の半導体層として残すようにこの第１の主面
に選択的に配設された第２導電型の第１の半導体領域
と、この第１の半導体領域の表面にチャンネル領域を介
して島状領域と対向するように配設された第１導電型の
第２の半導体領域と、チャンネル領域の表面上にゲート
絶縁膜を介して配設されたゲートと、このゲート表面上
に層間絶縁膜を介して配設されるとともに第２の半導体
領域表面を覆ってこの第２の半導体領域と電気的に接続
するように配設された第１の主電極と、第１の主面上に
のみ形成され、この第１の主電極の中央部を除く外周縁
部と第１の主面の周縁部の表面とに一体的に配設された
表面保護膜と、第１半導体層の第２の主面上に配設され
た第２の主電極と、を備えたものである。
【００１４】この第２の発明にかかる半導体装置は、さ
らにゲートの一部表面上に更にゲート配線を配設し、こ
のゲート配線が配設されたゲートの一部表面を除き層間
絶縁膜を介してゲート表面上に第１の主電極を配設し、
第１の主電極とゲート配線とを互いに溝を介して電気的
に隔離するようにしたものである。この第３の発明にか
かる半導体装置は、さらにゲート配線と第１の主電極と
を隔離する溝を覆って表面保護膜を配設したものであ
る。
らにゲートの一部表面上に更にゲート配線を配設し、こ
のゲート配線が配設されたゲートの一部表面を除き層間
絶縁膜を介してゲート表面上に第１の主電極を配設し、
第１の主電極とゲート配線とを互いに溝を介して電気的
に隔離するようにしたものである。この第３の発明にか
かる半導体装置は、さらにゲート配線と第１の主電極と
を隔離する溝を覆って表面保護膜を配設したものであ
る。
【００１５】この第４の発明にかかる半導体装置は、第
１の主面と第２の主面とを有する第１導電型の第１半導
体層と、この第１の主面の周縁部とこの周縁部よりも中
央側に配設された複数の島状領域とを第１の主面に第１
半導体層として残すようにこの第１の主面に選択的に配
設された第２導電型の第１の半導体領域と、この第１の
半導体領域の表面にチャンネル領域を介して島状領域と
個別に対向するように配設された複数の第１導電型の第
２の半導体領域と、チャンネル領域の表面上にゲート絶
縁膜を介して配設されたゲートと、このゲート表面上に
層間絶縁膜を介して配設されるとともに第２の半導体領
域表面を覆ってこの第２の半導体領域と電気的に接続す
るように配設された第１の主電極と、第１の主面上にの
み形成され、この第１の主電極の中央部を除く外周縁部
と第１の主面の周縁部の表面上とに一体的に配設された
表面保護膜と、第１半導体層の第２の主面上に配設され
た第２の主電極と、を備えたものである。
１の主面と第２の主面とを有する第１導電型の第１半導
体層と、この第１の主面の周縁部とこの周縁部よりも中
央側に配設された複数の島状領域とを第１の主面に第１
半導体層として残すようにこの第１の主面に選択的に配
設された第２導電型の第１の半導体領域と、この第１の
半導体領域の表面にチャンネル領域を介して島状領域と
個別に対向するように配設された複数の第１導電型の第
２の半導体領域と、チャンネル領域の表面上にゲート絶
縁膜を介して配設されたゲートと、このゲート表面上に
層間絶縁膜を介して配設されるとともに第２の半導体領
域表面を覆ってこの第２の半導体領域と電気的に接続す
るように配設された第１の主電極と、第１の主面上にの
み形成され、この第１の主電極の中央部を除く外周縁部
と第１の主面の周縁部の表面上とに一体的に配設された
表面保護膜と、第１半導体層の第２の主面上に配設され
た第２の主電極と、を備えたものである。
【００１６】この第５の発明にかかる半導体装置は、さ
らにゲートの一部表面上に更にゲート配線を配設し、こ
のゲート配線が配設されたゲートの一部表面を除き層間
絶縁膜を介してゲート表面上に第１の主電極を配設し、
第１の主電極とゲート配線とを互いに溝を介して電気的
に隔離するようにしたものである。この第６の発明にか
かる半導体装置は、またさらにゲート配線と第１の主電
極とを隔離する溝を覆って表面保護膜を配設したもので
ある。この第７の発明にかかる半導体装置は、第１の主
面と第２の主面とを有する第１導電型の第１半導体層
と、この第１の主面の周縁部とこの周縁部よりも中央側
に配設された島状領域とをこの第１の主面に第１半導体
層として残すように第１の主面に選択的に配設された第
２導電型の第１の半導体領域と、この第１の半導体領域
の表面にチャンネル領域を介して島状領域と対向するよ
うに配設された第１導電型の第２の半導体領域と、チャ
ンネル領域の表面上にゲート絶縁膜を介して配設された
ゲートと、このゲート表面上に層間絶縁膜を介して配設
されるとともに第２の半導体領域表面を覆ってこの第２
の半導体領域と電気的に接続するように配設された第１
の主電極と、この第１の主電極の中央部を除く外周縁部
と第１の主面の周縁部の表面上とに一体的に配設された
表面保護膜と、第１半導体層の第２の主面上に配設され
た第２の主電極とを備え、さらに第２の主電極を、第２
の主面上に配設された第２導電型の第２半導体層を介し
て配設したものである。
らにゲートの一部表面上に更にゲート配線を配設し、こ
のゲート配線が配設されたゲートの一部表面を除き層間
絶縁膜を介してゲート表面上に第１の主電極を配設し、
第１の主電極とゲート配線とを互いに溝を介して電気的
に隔離するようにしたものである。この第６の発明にか
かる半導体装置は、またさらにゲート配線と第１の主電
極とを隔離する溝を覆って表面保護膜を配設したもので
ある。この第７の発明にかかる半導体装置は、第１の主
面と第２の主面とを有する第１導電型の第１半導体層
と、この第１の主面の周縁部とこの周縁部よりも中央側
に配設された島状領域とをこの第１の主面に第１半導体
層として残すように第１の主面に選択的に配設された第
２導電型の第１の半導体領域と、この第１の半導体領域
の表面にチャンネル領域を介して島状領域と対向するよ
うに配設された第１導電型の第２の半導体領域と、チャ
ンネル領域の表面上にゲート絶縁膜を介して配設された
ゲートと、このゲート表面上に層間絶縁膜を介して配設
されるとともに第２の半導体領域表面を覆ってこの第２
の半導体領域と電気的に接続するように配設された第１
の主電極と、この第１の主電極の中央部を除く外周縁部
と第１の主面の周縁部の表面上とに一体的に配設された
表面保護膜と、第１半導体層の第２の主面上に配設され
た第２の主電極とを備え、さらに第２の主電極を、第２
の主面上に配設された第２導電型の第２半導体層を介し
て配設したものである。
【００１７】この第８の発明にかかる半導体装置は、さ
らにゲートの一部表面上に更にゲート配線を配設し、こ
のゲート配線が配設されたゲートの一部表面を除き層間
絶縁膜を介してゲート表面上に第１の主電極を配設し、
第１の主電極とゲート配線とを互いに溝を介して電気的
に隔離するようにしたものである。この第９の発明にか
かる半導体装置は、さらにゲート配線と第１の主電極と
を隔離する溝を覆って表面保護膜を配設したものであ
る。
らにゲートの一部表面上に更にゲート配線を配設し、こ
のゲート配線が配設されたゲートの一部表面を除き層間
絶縁膜を介してゲート表面上に第１の主電極を配設し、
第１の主電極とゲート配線とを互いに溝を介して電気的
に隔離するようにしたものである。この第９の発明にか
かる半導体装置は、さらにゲート配線と第１の主電極と
を隔離する溝を覆って表面保護膜を配設したものであ
る。
【００１８】この第１０の発明にかかる半導体装置は、
第１の主面と第２との主面を有する第１導電型の第１半
導体層と、この第１の主面の周縁部とこの周縁部よりも
中央側に配設された複数の島状領域とを第１の主面に第
１半導体層として残すようにこの第１の主面に選択的に
配設された第２導電型の第１の半導体領域と、この第１
の半導体領域の表面にチャンネル領域を介して島状領域
と個別に対向するように配設された複数の第１導電型の
第２の半導体領域と、チャンネル領域の表面上にゲート
絶縁膜を介して配設されたゲートと、このゲート表面上
に層間絶縁膜を介して配設されるとともに第２の半導体
領域表面を覆ってこの第２の半導体領域と電気的に接続
するように配設された第１の主電極と、この第１の主電
極の中央部を除く外周縁部と第１の主面の周縁部の表面
上とに一体的に配設された表面保護膜と、第１半導体層
の第２の主面上に配設された第２の主電極とを備え、さ
らに第２の主電極を、第２の主面上に配設された第２導
電型の第２半導体層を介して配設したものである。
第１の主面と第２との主面を有する第１導電型の第１半
導体層と、この第１の主面の周縁部とこの周縁部よりも
中央側に配設された複数の島状領域とを第１の主面に第
１半導体層として残すようにこの第１の主面に選択的に
配設された第２導電型の第１の半導体領域と、この第１
の半導体領域の表面にチャンネル領域を介して島状領域
と個別に対向するように配設された複数の第１導電型の
第２の半導体領域と、チャンネル領域の表面上にゲート
絶縁膜を介して配設されたゲートと、このゲート表面上
に層間絶縁膜を介して配設されるとともに第２の半導体
領域表面を覆ってこの第２の半導体領域と電気的に接続
するように配設された第１の主電極と、この第１の主電
極の中央部を除く外周縁部と第１の主面の周縁部の表面
上とに一体的に配設された表面保護膜と、第１半導体層
の第２の主面上に配設された第２の主電極とを備え、さ
らに第２の主電極を、第２の主面上に配設された第２導
電型の第２半導体層を介して配設したものである。
【００１９】この第１１の発明にかかる半導体装置は、
さらにゲートの一部表面上に更にゲート配線を配設し、
このゲート配線が配設されたゲートの一部表面を除き層
間絶縁膜を介してゲート表面上に第１の主電極を配設
し、第１の主電極とゲート配線とを互いに溝を介して電
気的に隔離するようにしたものである。この第１２の発
明にかかる半導体装置は、さらにゲート配線と第１の主
電極とを隔離する溝を覆って表面保護膜を配設したもの
である。この第１３の発明にかかる半導体装置は、さら
に表面保護膜が１×１０-14〜１×１０-10（１／Ωｃ
ｍ）の範囲にある導電率を有する半絶縁膜で構成したも
のである。この第１４の発明にかかる半導体装置は、さ
らに表面保護膜が１×１０ -13 〜１×１０ -11 （１／Ωｃ
ｍ）の範囲にある導電率を有する半絶縁膜で構成したも
のである。この第１５の発明にかかる半導体装置は、さ
らに表面保護膜を半絶縁の窒化膜で構成したものであ
る。
さらにゲートの一部表面上に更にゲート配線を配設し、
このゲート配線が配設されたゲートの一部表面を除き層
間絶縁膜を介してゲート表面上に第１の主電極を配設
し、第１の主電極とゲート配線とを互いに溝を介して電
気的に隔離するようにしたものである。この第１２の発
明にかかる半導体装置は、さらにゲート配線と第１の主
電極とを隔離する溝を覆って表面保護膜を配設したもの
である。この第１３の発明にかかる半導体装置は、さら
に表面保護膜が１×１０-14〜１×１０-10（１／Ωｃ
ｍ）の範囲にある導電率を有する半絶縁膜で構成したも
のである。この第１４の発明にかかる半導体装置は、さ
らに表面保護膜が１×１０ -13 〜１×１０ -11 （１／Ωｃ
ｍ）の範囲にある導電率を有する半絶縁膜で構成したも
のである。この第１５の発明にかかる半導体装置は、さ
らに表面保護膜を半絶縁の窒化膜で構成したものであ
る。
【００２０】この第１６の発明にかかる半導体装置の製
造方法は、第１の主面と第２の主面とを有する第１導電
型の第１半導体層の第２の主面と第２導電型の第２半導
体層の一主面とを接合面としてそれぞれの半導体層が相
互に重なるように半導体基体を形成する工程と、第１半
導体層の第１の主面の周縁部とこの周縁部よりも中央側
に配設された島状領域とを第１の主面に第１半導体層と
して残すように第２導電型の第１の半導体領域を選択的
に形成する工程と、第１の半導体領域の表面にチャンネ
ル領域を介して上記島状領域と対向するように第１導電
型の第２の半導体領域を形成する工程と、チャンネル領
域の表面上にゲート絶縁膜を介してゲートを形成する工
程と、ゲート表面上に層間絶縁膜を介して第１の主電極
を形成するとともに第２の半導体領域表面を覆うように
第２の半導体領域と電気的に接続する工程と、ライフタ
イム制御を目的とする高エネルギー放射線照射と歪みと
り熱処理とを行なった後に第１の主電極の中央部を除く
外周縁部と上記第１の主面の周縁部の表面上とに一体的
に表面保護膜を形成する工程と、第２半導体層の他の一
主面上に第２の主電極を形成する工程と、を備えたもの
である。
造方法は、第１の主面と第２の主面とを有する第１導電
型の第１半導体層の第２の主面と第２導電型の第２半導
体層の一主面とを接合面としてそれぞれの半導体層が相
互に重なるように半導体基体を形成する工程と、第１半
導体層の第１の主面の周縁部とこの周縁部よりも中央側
に配設された島状領域とを第１の主面に第１半導体層と
して残すように第２導電型の第１の半導体領域を選択的
に形成する工程と、第１の半導体領域の表面にチャンネ
ル領域を介して上記島状領域と対向するように第１導電
型の第２の半導体領域を形成する工程と、チャンネル領
域の表面上にゲート絶縁膜を介してゲートを形成する工
程と、ゲート表面上に層間絶縁膜を介して第１の主電極
を形成するとともに第２の半導体領域表面を覆うように
第２の半導体領域と電気的に接続する工程と、ライフタ
イム制御を目的とする高エネルギー放射線照射と歪みと
り熱処理とを行なった後に第１の主電極の中央部を除く
外周縁部と上記第１の主面の周縁部の表面上とに一体的
に表面保護膜を形成する工程と、第２半導体層の他の一
主面上に第２の主電極を形成する工程と、を備えたもの
である。
【００２１】この第１７の発明にかかる半導体装置の製
造方法は、第１の主面と第２の主面とを有する第１導電
型の第１半導体層の第２の主面と第２導電型の第２半導
体層の一主面とを接合面としてそれぞれの半導体層が相
互に重なるように半導体基体を形成する工程と、第１半
導体層の第１の主面の周縁部とこの周縁部よりも中央側
に配設された島状領域とを第１の主面に第１半導体層と
して残すように第２導電型の第１の半導体領域を選択的
に形成する工程と、第１の半導体領域の表面にチャンネ
ル領域を介して島状領域と対向するように第１導電型の
第２の半導体領域を形成する工程と、チャンネル領域の
表面上にゲート絶縁膜を介してゲートを形成する工程
と、ゲート表面上に層間絶縁膜を介して第１の主電極を
形成するとともに上記第２の半導体領域表面を覆うよう
に第２の半導体領域と電気的に接続する工程と、ゲート
の一部表面上にゲート配線を形成する工程と、 ゲート
配線と互いに溝を介して電気的に隔離されるようにゲー
ト配線が形成された一部表面を除くゲート表面上に層間
絶縁膜を介して第１の主電極を形成する工程とライフタ
イム制御を目的とする高エネルギー放射線照射と歪みと
り熱処理とを行なった後に、第１の主電極の一部とゲー
ト配線の一部とを除き第１の主電極表面上に一体的に表
面保護膜を形成する工程と、第２半導体層の他の一主面
上に第２の主電極を形成する工程と、を備えたものであ
る。
造方法は、第１の主面と第２の主面とを有する第１導電
型の第１半導体層の第２の主面と第２導電型の第２半導
体層の一主面とを接合面としてそれぞれの半導体層が相
互に重なるように半導体基体を形成する工程と、第１半
導体層の第１の主面の周縁部とこの周縁部よりも中央側
に配設された島状領域とを第１の主面に第１半導体層と
して残すように第２導電型の第１の半導体領域を選択的
に形成する工程と、第１の半導体領域の表面にチャンネ
ル領域を介して島状領域と対向するように第１導電型の
第２の半導体領域を形成する工程と、チャンネル領域の
表面上にゲート絶縁膜を介してゲートを形成する工程
と、ゲート表面上に層間絶縁膜を介して第１の主電極を
形成するとともに上記第２の半導体領域表面を覆うよう
に第２の半導体領域と電気的に接続する工程と、ゲート
の一部表面上にゲート配線を形成する工程と、 ゲート
配線と互いに溝を介して電気的に隔離されるようにゲー
ト配線が形成された一部表面を除くゲート表面上に層間
絶縁膜を介して第１の主電極を形成する工程とライフタ
イム制御を目的とする高エネルギー放射線照射と歪みと
り熱処理とを行なった後に、第１の主電極の一部とゲー
ト配線の一部とを除き第１の主電極表面上に一体的に表
面保護膜を形成する工程と、第２半導体層の他の一主面
上に第２の主電極を形成する工程と、を備えたものであ
る。
【００２２】この第１８の発明にかかる半導体装置の製
造方法は、第１の主面と第２の主面とを有する第１導電
型の第１半導体層の第２の主面と第２導電型の第２半導
体層の一主面とを接合面としてそれぞれの半導体層が相
互に重なるように半導体基体を形成する工程と、第１半
導体層の第１の主面の周縁部とこの周縁部よりも中央側
に配設された島状領域とをこの第１の主面に第１半導体
層として残すように第２導電型の第１の半導体領域を選
択的に形成する工程と、第１の半導体領域の表面にチャ
ンネル領域を介して上記島状領域と対向するように第１
導電型の第２の半導体領域を形成する工程と、チャンネ
ル領域の表面上にゲート絶縁膜を介してゲートを形成す
る工程と、ゲート表面上に層間絶縁膜を介して第１の主
電極を形成するとともに第２の半導体領域表面を覆うよ
うに第２の半導体領域と電気的に接続する工程と、ライ
フタイム制御を目的とする高エネルギー放射線照射と歪
みとり熱処理とを行なった後に少なくとも第１の主電極
の外周縁部と上記第１の主面の周縁部の表面上とに一体
的に表面保護膜を形成する工程と、第２半導体層の他の
一主面上に第２の主電極を形成する工程と、を備えたも
のである。
造方法は、第１の主面と第２の主面とを有する第１導電
型の第１半導体層の第２の主面と第２導電型の第２半導
体層の一主面とを接合面としてそれぞれの半導体層が相
互に重なるように半導体基体を形成する工程と、第１半
導体層の第１の主面の周縁部とこの周縁部よりも中央側
に配設された島状領域とをこの第１の主面に第１半導体
層として残すように第２導電型の第１の半導体領域を選
択的に形成する工程と、第１の半導体領域の表面にチャ
ンネル領域を介して上記島状領域と対向するように第１
導電型の第２の半導体領域を形成する工程と、チャンネ
ル領域の表面上にゲート絶縁膜を介してゲートを形成す
る工程と、ゲート表面上に層間絶縁膜を介して第１の主
電極を形成するとともに第２の半導体領域表面を覆うよ
うに第２の半導体領域と電気的に接続する工程と、ライ
フタイム制御を目的とする高エネルギー放射線照射と歪
みとり熱処理とを行なった後に少なくとも第１の主電極
の外周縁部と上記第１の主面の周縁部の表面上とに一体
的に表面保護膜を形成する工程と、第２半導体層の他の
一主面上に第２の主電極を形成する工程と、を備えたも
のである。
【００２３】
【作用】第１の発明のように構成された半導体装置は、
表面保護膜の配設を素子の周縁領域に限定し、チャンネ
ルが配設された素子領域には表面保護膜を配設しないよ
うにしたので、シリコン−シリコン酸化膜界面に移動す
る水素が少なくなる。第２の発明のように構成された半
導体装置は、ゲート配線を設けたのでゲートの電位が安
定化する。第３の発明のように構成された半導体装置
は、ゲート配線と第１の主電極とを隔離する溝を覆って
表面保護膜を設けたので、ゲート配線と第１の主電極と
が短絡する損傷が防止される。
表面保護膜の配設を素子の周縁領域に限定し、チャンネ
ルが配設された素子領域には表面保護膜を配設しないよ
うにしたので、シリコン−シリコン酸化膜界面に移動す
る水素が少なくなる。第２の発明のように構成された半
導体装置は、ゲート配線を設けたのでゲートの電位が安
定化する。第３の発明のように構成された半導体装置
は、ゲート配線と第１の主電極とを隔離する溝を覆って
表面保護膜を設けたので、ゲート配線と第１の主電極と
が短絡する損傷が防止される。
【００２４】第４の発明のように構成された半導体装置
は、セルを複数に構成したので素子容量を高めることが
でき、表面保護膜の配設を素子の周縁領域に限定し、チ
ャンネルが配設された素子領域には表面保護膜を配設し
ないようにしたので、シリコン−シリコン酸化膜界面に
移動する水素が少なくなる。第５の発明のように構成さ
れた半導体装置は、複数のチャンネルに対応するゲート
電極を繋ぐようにゲート配線が設けられたので、ゲート
電極を繋ぐ距離が長くなってもゲートの電位が安定化す
る。第６の発明のように構成された半導体装置は、複数
のチャンネルに対応するゲート電極を繋ぐゲート配線と
第１の主電極とを隔離する溝を覆って表面保護膜を設け
たので、ゲート配線と第１の主電極とを隔離する溝が長
くなってもゲート配線と第１の主電極とが短絡する損傷
が防止される。
は、セルを複数に構成したので素子容量を高めることが
でき、表面保護膜の配設を素子の周縁領域に限定し、チ
ャンネルが配設された素子領域には表面保護膜を配設し
ないようにしたので、シリコン−シリコン酸化膜界面に
移動する水素が少なくなる。第５の発明のように構成さ
れた半導体装置は、複数のチャンネルに対応するゲート
電極を繋ぐようにゲート配線が設けられたので、ゲート
電極を繋ぐ距離が長くなってもゲートの電位が安定化す
る。第６の発明のように構成された半導体装置は、複数
のチャンネルに対応するゲート電極を繋ぐゲート配線と
第１の主電極とを隔離する溝を覆って表面保護膜を設け
たので、ゲート配線と第１の主電極とを隔離する溝が長
くなってもゲート配線と第１の主電極とが短絡する損傷
が防止される。
【００２５】第７の発明のように構成された半導体装置
は、ＩＧＢＴ構造において表面保護膜の配設を素子の周
縁領域に限定し、チャンネルが配設された素子領域には
表面保護膜を配設しないようにしたので、シリコン−シ
リコン酸化膜界面に移動する水素が少なくなる。第８の
発明のように構成された半導体装置は、ＩＧＢＴ構造に
おいてゲート配線を設けたのでゲートの電位が安定化す
る。第９の発明のように構成された半導体装置は、ＩＧ
ＢＴ構造においてゲート配線と第１の主電極とを隔離す
る溝を覆って表面保護膜を設けたので、ゲート配線と第
１の主電極とが短絡する損傷が防止される。
は、ＩＧＢＴ構造において表面保護膜の配設を素子の周
縁領域に限定し、チャンネルが配設された素子領域には
表面保護膜を配設しないようにしたので、シリコン−シ
リコン酸化膜界面に移動する水素が少なくなる。第８の
発明のように構成された半導体装置は、ＩＧＢＴ構造に
おいてゲート配線を設けたのでゲートの電位が安定化す
る。第９の発明のように構成された半導体装置は、ＩＧ
ＢＴ構造においてゲート配線と第１の主電極とを隔離す
る溝を覆って表面保護膜を設けたので、ゲート配線と第
１の主電極とが短絡する損傷が防止される。
【００２６】第１０の発明のように構成された半導体装
置は、ＩＧＢＴ構造においてセルを複数にしたので素子
容量を高めることができ、表面保護膜の配設を素子の周
縁領域に限定し、チャンネルが配設された素子領域には
表面保護膜を配設しないようにしたので、シリコン−シ
リコン酸化膜界面に移動する水素が少なくなる。第１１
の発明のように構成された半導体装置は、ＩＧＢＴ構造
において複数のチャネルに対応するゲート電極を繋ぐよ
うにゲート配線が設けられたので、ゲート電極を繋ぐ距
離が長くなってもゲートの電位が安定化する。第１２の
発明のように構成された半導体装置は、ＩＧＢＴ構造に
おいて複数のチャンネルに対応するゲート電極を繋ぐゲ
ート配線と第１の主電極とを隔離する溝を覆って表面保
護膜を設けたので、ゲート配線と第１の主電極とを隔離
する溝が長くなってもゲート配線と第１の主電極とが短
絡する損傷が防止される。第１３および第１４の発明の
ように構成された半導体装置は、表面保護膜が半絶縁膜
であるので、表面保護膜に電界シールド効果が発生し、
外部に付着した不純物イオンなどの電荷を遮蔽できる。
置は、ＩＧＢＴ構造においてセルを複数にしたので素子
容量を高めることができ、表面保護膜の配設を素子の周
縁領域に限定し、チャンネルが配設された素子領域には
表面保護膜を配設しないようにしたので、シリコン−シ
リコン酸化膜界面に移動する水素が少なくなる。第１１
の発明のように構成された半導体装置は、ＩＧＢＴ構造
において複数のチャネルに対応するゲート電極を繋ぐよ
うにゲート配線が設けられたので、ゲート電極を繋ぐ距
離が長くなってもゲートの電位が安定化する。第１２の
発明のように構成された半導体装置は、ＩＧＢＴ構造に
おいて複数のチャンネルに対応するゲート電極を繋ぐゲ
ート配線と第１の主電極とを隔離する溝を覆って表面保
護膜を設けたので、ゲート配線と第１の主電極とを隔離
する溝が長くなってもゲート配線と第１の主電極とが短
絡する損傷が防止される。第１３および第１４の発明の
ように構成された半導体装置は、表面保護膜が半絶縁膜
であるので、表面保護膜に電界シールド効果が発生し、
外部に付着した不純物イオンなどの電荷を遮蔽できる。
【００２７】第１５の発明のように構成された半導体装
置は、表面保護膜が半絶縁窒化膜であるので、耐圧特性
を高めるとともに、半導体装置の製造に際して表面保護
膜の抵抗値が制御し易い。第１６の発明のように構成さ
れた半導体装置の製造方法は、ライフタイム制御を目的
とする高エネルギー放射線照射と歪みとり熱処理とを行
った後に第１の主電極の中央部を除く外周縁部と上記第
１の主面の周縁部の表面上とに一体的に表面保護膜を形
成したので、放射線照射により発生したシリコン−シリ
コン酸化膜界面の欠陥を少なくした後に表面保護膜が形
成されるから、セル領域に移動する水素を少なくすると
ともに、ダングリングボンドへの水素の結合が少なくな
る。
置は、表面保護膜が半絶縁窒化膜であるので、耐圧特性
を高めるとともに、半導体装置の製造に際して表面保護
膜の抵抗値が制御し易い。第１６の発明のように構成さ
れた半導体装置の製造方法は、ライフタイム制御を目的
とする高エネルギー放射線照射と歪みとり熱処理とを行
った後に第１の主電極の中央部を除く外周縁部と上記第
１の主面の周縁部の表面上とに一体的に表面保護膜を形
成したので、放射線照射により発生したシリコン−シリ
コン酸化膜界面の欠陥を少なくした後に表面保護膜が形
成されるから、セル領域に移動する水素を少なくすると
ともに、ダングリングボンドへの水素の結合が少なくな
る。
【００２８】第１７の発明のように構成された半導体装
置の製造方法は、ライフタイム制御を目的とする高エネ
ルギー放射線照射と歪みとり熱処理とを行った後に、第
１の主電極の一部とゲート配線の一部とを除き第１の主
電極表面上に一体的に表面保護膜を形成したので、放射
線照射により発生したシリコン−シリコン酸化膜界面の
欠陥を少なくした後に表面保護膜が形成されるから、従
来構造のままでダングリングボンドへの水素の結合が少
なくできる。第１８の発明のように構成された半導体装
置の製造方法は、ライフタイム制御を目的とする高エネ
ルギー放射線照射と歪みとり熱処理とを行った後に少な
くとも第１の主電極の外周縁部と上記第１の主面の周縁
部の表面上とに一体的に表面保護膜を形成したので、放
射線照射により発生したシリコン−シリコン酸化膜界面
の欠陥を少なくした後に表面保護膜が形成されるから、
ダングリングボンドへの水素の結合が少なくなる。
置の製造方法は、ライフタイム制御を目的とする高エネ
ルギー放射線照射と歪みとり熱処理とを行った後に、第
１の主電極の一部とゲート配線の一部とを除き第１の主
電極表面上に一体的に表面保護膜を形成したので、放射
線照射により発生したシリコン−シリコン酸化膜界面の
欠陥を少なくした後に表面保護膜が形成されるから、従
来構造のままでダングリングボンドへの水素の結合が少
なくできる。第１８の発明のように構成された半導体装
置の製造方法は、ライフタイム制御を目的とする高エネ
ルギー放射線照射と歪みとり熱処理とを行った後に少な
くとも第１の主電極の外周縁部と上記第１の主面の周縁
部の表面上とに一体的に表面保護膜を形成したので、放
射線照射により発生したシリコン−シリコン酸化膜界面
の欠陥を少なくした後に表面保護膜が形成されるから、
ダングリングボンドへの水素の結合が少なくなる。
【００２９】
実施例１ 図１はこの発明の半導体装置の一実施例である電力用Ｉ
ＧＢＴの部分平面図である。また、図２は図１のＩＩ−
ＩＩ断面での部分断面図、図３は図２のＩＩＩ−ＩＩＩ
矢視の半導体基体の表面での部分平面図、図４は図１の
ゲート電極の平面形状を示すゲート電極の部分平面図で
ある。図４のゲート電極の部分平面図はゲート電極及び
ゲート電極と同時に形成する部分のみが描かれていてそ
の他の部分は省略されている。
ＧＢＴの部分平面図である。また、図２は図１のＩＩ−
ＩＩ断面での部分断面図、図３は図２のＩＩＩ−ＩＩＩ
矢視の半導体基体の表面での部分平面図、図４は図１の
ゲート電極の平面形状を示すゲート電極の部分平面図で
ある。図４のゲート電極の部分平面図はゲート電極及び
ゲート電極と同時に形成する部分のみが描かれていてそ
の他の部分は省略されている。
【００３０】図１及び図２において、１は第２半導体層
としてのＰ+基板、２はＮ+層、３はＮ-層で、このＮ+層
２とＮ-層３とで第１半導体層が構成されている。４は
これらＰ+基板１、Ｎ+層２及びＮ-層３で構成した半導
体基体である。５は第１の半導体領域としてのＰ+ベー
ス層、６は第２の半導体領域としてのＮ+エミッタ層、
７はシリコン酸化膜からなるゲート絶縁膜、８はポリシ
リコンからなるゲートとしてのゲート電極、９はＡｌか
らなるゲート配線、１０はＡｌからなる第１の主電極と
してのエミッタ電極、１１はＰ+拡散領域であるガード
リング、１２はＰＳＧからなる層間絶縁膜としてのパッ
シベーション膜で、ゲート電極８とエミッタ電極１０と
を分離する。１４は窒化シリコンの半絶縁膜からなる表
面保護膜で、ＩＧＢＴの周縁領域表面を覆っている。１
５はチャンネルストッパ、１６はシリコン酸化膜、１７
はポリシリコン膜、１８はパッシベーション膜、１９は
第２の主電極としてのコレクタ電極である。
としてのＰ+基板、２はＮ+層、３はＮ-層で、このＮ+層
２とＮ-層３とで第１半導体層が構成されている。４は
これらＰ+基板１、Ｎ+層２及びＮ-層３で構成した半導
体基体である。５は第１の半導体領域としてのＰ+ベー
ス層、６は第２の半導体領域としてのＮ+エミッタ層、
７はシリコン酸化膜からなるゲート絶縁膜、８はポリシ
リコンからなるゲートとしてのゲート電極、９はＡｌか
らなるゲート配線、１０はＡｌからなる第１の主電極と
してのエミッタ電極、１１はＰ+拡散領域であるガード
リング、１２はＰＳＧからなる層間絶縁膜としてのパッ
シベーション膜で、ゲート電極８とエミッタ電極１０と
を分離する。１４は窒化シリコンの半絶縁膜からなる表
面保護膜で、ＩＧＢＴの周縁領域表面を覆っている。１
５はチャンネルストッパ、１６はシリコン酸化膜、１７
はポリシリコン膜、１８はパッシベーション膜、１９は
第２の主電極としてのコレクタ電極である。
【００３１】図３において、素子の中央部表面はＮ-層
３が島状に露出し、この島状のＮ-層３を除いてＰ+ベー
ス層５により覆われている。このＰ+ベース層５におい
て、島状のＮ-層３と接する細いＰ+ベース層５を介して
Ｎ+エミッタ層６が設けられている。島状のＮ-層３とＮ
+エミッタ層６とに挟まれたこの細いＰ+ベース層５がチ
ャンネル領域となる。このチャンネル領域の表面上には
ゲート絶縁膜７が設けられていて、このゲート絶縁膜７
は複数のチャンネル領域にわたって一体的に繋がってい
る。この一体的に設けられたゲート絶縁膜７の表面上
に、ゲート絶縁膜７とほぼ同じ形状で、図４に示される
ように、一体的に繋がったゲート電極８が設けられてい
る。
３が島状に露出し、この島状のＮ-層３を除いてＰ+ベー
ス層５により覆われている。このＰ+ベース層５におい
て、島状のＮ-層３と接する細いＰ+ベース層５を介して
Ｎ+エミッタ層６が設けられている。島状のＮ-層３とＮ
+エミッタ層６とに挟まれたこの細いＰ+ベース層５がチ
ャンネル領域となる。このチャンネル領域の表面上には
ゲート絶縁膜７が設けられていて、このゲート絶縁膜７
は複数のチャンネル領域にわたって一体的に繋がってい
る。この一体的に設けられたゲート絶縁膜７の表面上
に、ゲート絶縁膜７とほぼ同じ形状で、図４に示される
ように、一体的に繋がったゲート電極８が設けられてい
る。
【００３２】このゲート電極８に対向するチャンネルの
個数が多くなると、ポリシリコンからなるゲート電極８
では、各チャンネルと対向するゲートの電位が必ずしも
均一にならない。このためゲートの電位を均一化するた
めに、チャンネルそれぞれと対向するゲート電極８を繋
ぐようにアルミのゲート配線９が設けられている（図
１、図２）。このゲート配線９は更に素子の中央部まで
延長され、素子の中央部に設けられているゲートボンデ
ィングパッド（図示せず）に繋がっている。外部への接
続配線はこのゲートボンディングパッドにボンディング
される。このゲート配線及びボンディングパッドの設け
られている部分がゲート配線領域３２である。
個数が多くなると、ポリシリコンからなるゲート電極８
では、各チャンネルと対向するゲートの電位が必ずしも
均一にならない。このためゲートの電位を均一化するた
めに、チャンネルそれぞれと対向するゲート電極８を繋
ぐようにアルミのゲート配線９が設けられている（図
１、図２）。このゲート配線９は更に素子の中央部まで
延長され、素子の中央部に設けられているゲートボンデ
ィングパッド（図示せず）に繋がっている。外部への接
続配線はこのゲートボンディングパッドにボンディング
される。このゲート配線及びボンディングパッドの設け
られている部分がゲート配線領域３２である。
【００３３】エミッタ電極１０はゲート配線９が設けら
れている部分を除くゲート電極８の表面上に、パッシベ
ーション膜１２を介して設けられている。このエミッタ
電極１０はＰ+ベース層５とＮ+エミッタ層６とを半導体
基体４の表面で短絡させるとともにゲート配線９とは溝
を介して電気的に隔離されている。このエミッタ電極１
０が設けられている領域がセル領域３１である（図１、
図２）。半導体基体４の表面を取り囲む周縁部はＮ-層
３が露出している。この周縁部は、半導体基体４の表面
においてゲート配線領域３２とセル領域３１とを除く部
分である素子周縁領域３０に概ね対応している。
れている部分を除くゲート電極８の表面上に、パッシベ
ーション膜１２を介して設けられている。このエミッタ
電極１０はＰ+ベース層５とＮ+エミッタ層６とを半導体
基体４の表面で短絡させるとともにゲート配線９とは溝
を介して電気的に隔離されている。このエミッタ電極１
０が設けられている領域がセル領域３１である（図１、
図２）。半導体基体４の表面を取り囲む周縁部はＮ-層
３が露出している。この周縁部は、半導体基体４の表面
においてゲート配線領域３２とセル領域３１とを除く部
分である素子周縁領域３０に概ね対応している。
【００３４】この周縁部のＮ-層３に複数のガードリン
グ１１がセル領域３１の外周を取り囲むように複数段の
環状に設けられている。この周縁部のＮ-層３の最外縁
にはガードリング１１を取り囲むようにＮ+拡散領域で
あるチャンネルストッパ１５が設けられている。このチ
ャンネルストッパ１５の内周はチャンネルストッパ１５
と最外周のガードリング１１との間隔が全周にわたって
ほぼひとしくなるように設けられている。このチャンネ
ルストッパ１５表面上は直接に、またガードリング１
１、周縁部のＮ-層３及びＰ+ベース層５の外周部の表面
上はシリコン酸化膜１６とパッシベーション膜１８とを
介して、それぞれＰ−ＣＶＤで形成された窒化シリコン
の半絶縁膜からなる表面保護膜１４で被覆されている。
この表面保護膜１４はその内周側がエミッタ電極１０の
外周縁部と重なるようにこのエミッタ電極１０の外周縁
部を覆うとともにパッシベーション膜１８表面が露出し
ないようにチャンネルストッパ１５の外端まで一体的に
設けられている。この表面保護膜１４が設けられている
領域が素子周縁領域３０である。
グ１１がセル領域３１の外周を取り囲むように複数段の
環状に設けられている。この周縁部のＮ-層３の最外縁
にはガードリング１１を取り囲むようにＮ+拡散領域で
あるチャンネルストッパ１５が設けられている。このチ
ャンネルストッパ１５の内周はチャンネルストッパ１５
と最外周のガードリング１１との間隔が全周にわたって
ほぼひとしくなるように設けられている。このチャンネ
ルストッパ１５表面上は直接に、またガードリング１
１、周縁部のＮ-層３及びＰ+ベース層５の外周部の表面
上はシリコン酸化膜１６とパッシベーション膜１８とを
介して、それぞれＰ−ＣＶＤで形成された窒化シリコン
の半絶縁膜からなる表面保護膜１４で被覆されている。
この表面保護膜１４はその内周側がエミッタ電極１０の
外周縁部と重なるようにこのエミッタ電極１０の外周縁
部を覆うとともにパッシベーション膜１８表面が露出し
ないようにチャンネルストッパ１５の外端まで一体的に
設けられている。この表面保護膜１４が設けられている
領域が素子周縁領域３０である。
【００３５】なお、ＭＯＳＦＥＴの構成は、ＩＧＢＴの
Ｐ+基板１で構成されているＰ層のみを欠くだけで、他
の構成は同様である。すなわち、ＭＯＳＦＥＴはＩＧＢ
ＴのＰ+基板１を除去し、Ｎ+層２をＮ+基板で構成し、
この基板に直接電極を配設しドレイン電極とした構成で
ある。つぎにこの半導体装置の製造方法を説明する。図
５はこの発明の半導体装置一例であるＩＧＢＴの製造工
程のフロー図である。また図６〜図１２はＩＧＢＴの製
造工程に従った素子断面図である。図５及び図６〜図１
２において、Ｐ+基板１に、順次Ｎ+層２、Ｎ-層３をエ
ピタキシャル法により半導体基体４を形成する（図
６）。この半導体基体４の形成方法は、Ｎ+層２および
Ｎ-層３がＰ+層に比較して厚くなってきた場合にはＮ基
板にＰ+層をエピタキシャル法により形成してもよい。
またＰ基板あるいはＮ基板に拡散工程によりＰ+層とＮ
層の接合面を形成してもよい。
Ｐ+基板１で構成されているＰ層のみを欠くだけで、他
の構成は同様である。すなわち、ＭＯＳＦＥＴはＩＧＢ
ＴのＰ+基板１を除去し、Ｎ+層２をＮ+基板で構成し、
この基板に直接電極を配設しドレイン電極とした構成で
ある。つぎにこの半導体装置の製造方法を説明する。図
５はこの発明の半導体装置一例であるＩＧＢＴの製造工
程のフロー図である。また図６〜図１２はＩＧＢＴの製
造工程に従った素子断面図である。図５及び図６〜図１
２において、Ｐ+基板１に、順次Ｎ+層２、Ｎ-層３をエ
ピタキシャル法により半導体基体４を形成する（図
６）。この半導体基体４の形成方法は、Ｎ+層２および
Ｎ-層３がＰ+層に比較して厚くなってきた場合にはＮ基
板にＰ+層をエピタキシャル法により形成してもよい。
またＰ基板あるいはＮ基板に拡散工程によりＰ+層とＮ
層の接合面を形成してもよい。
【００３６】次に半導体基体４の表面にシリコン酸化膜
１６を形成し、写真製版工程を経てシリコン酸化膜１６
をエッチングし、Ｐウエル及びＰ+ベース層５を拡散形
成する（図７）。次いで写真製版工程工程を経て必要に
応じ酸化膜１６をエッチングし、熱酸化を施すことによ
り、シリコン酸化膜からなるゲート絶縁膜７を形成し、
写真製版工程工程を経てゲート絶縁膜７表面上にポリシ
リコンからなるゲート電極８を形成する（図８）。
１６を形成し、写真製版工程を経てシリコン酸化膜１６
をエッチングし、Ｐウエル及びＰ+ベース層５を拡散形
成する（図７）。次いで写真製版工程工程を経て必要に
応じ酸化膜１６をエッチングし、熱酸化を施すことによ
り、シリコン酸化膜からなるゲート絶縁膜７を形成し、
写真製版工程工程を経てゲート絶縁膜７表面上にポリシ
リコンからなるゲート電極８を形成する（図８）。
【００３７】次に写真製版工程工程と熱酸化工程を経て
Ｐ+ベース領域５にＮ+エミッタ層６およびＮ-層３の周
縁部表面にＮ+のチャンネルストッパを形成する（図
９）。次いで素子表面にＰＳＧからなるパッシベーショ
ン膜を形成し、電極コンタクト部分をエッチングする
（図１０）。次にＡｌ−Ｓiスパッタを行ない電極を形
成する（図１１）。この後、ＩＧＢＴでは、ライフタイ
ムコントロールのために放射線照射、この放射線照射を
行なった部分に発生する歪みを除去するための熱処理、
及び素子表面の表面保護膜１４の形成を行なう。この工
程の順序がＩＧＢＴの製造方法の発明に係わる。
Ｐ+ベース領域５にＮ+エミッタ層６およびＮ-層３の周
縁部表面にＮ+のチャンネルストッパを形成する（図
９）。次いで素子表面にＰＳＧからなるパッシベーショ
ン膜を形成し、電極コンタクト部分をエッチングする
（図１０）。次にＡｌ−Ｓiスパッタを行ない電極を形
成する（図１１）。この後、ＩＧＢＴでは、ライフタイ
ムコントロールのために放射線照射、この放射線照射を
行なった部分に発生する歪みを除去するための熱処理、
及び素子表面の表面保護膜１４の形成を行なう。この工
程の順序がＩＧＢＴの製造方法の発明に係わる。
【００３８】すなわち、この発明では、まずライフタイ
ムコントロールのために放射線照射を行なう。次いで放
射線照射を行なった部分に発生する歪みを除去するため
の熱処理を行ない、最後に素子表面の表面保護膜１４の
形成を行なう。歪み除去の熱処理温度は例えば３００℃
〜４００℃程度で、最後の行なうシラン・アンモニア混
合ガス中でＰ−ＣＶＤ法はこの歪み除去の熱処理温度よ
り若干低い温度で行なう。現状技術では３００℃近辺で
も成膜は可能である。表面保護膜１４の形成は素子表面
全面に、Ｐ−ＣＶＤ法で半絶縁性窒化シリコン膜を形成
し、フォトリソグラフィー法によりマスクを形成した
後、ＣＦ4とＯ2雰囲気のプラズマエッチング法により、
素子周縁領域３０のみに窒化シリコン膜を残し、素子中
央部のセル領域３１及びゲート配線領域３２上の窒化シ
リコン膜を除去するして完了となる（図１２）。
ムコントロールのために放射線照射を行なう。次いで放
射線照射を行なった部分に発生する歪みを除去するため
の熱処理を行ない、最後に素子表面の表面保護膜１４の
形成を行なう。歪み除去の熱処理温度は例えば３００℃
〜４００℃程度で、最後の行なうシラン・アンモニア混
合ガス中でＰ−ＣＶＤ法はこの歪み除去の熱処理温度よ
り若干低い温度で行なう。現状技術では３００℃近辺で
も成膜は可能である。表面保護膜１４の形成は素子表面
全面に、Ｐ−ＣＶＤ法で半絶縁性窒化シリコン膜を形成
し、フォトリソグラフィー法によりマスクを形成した
後、ＣＦ4とＯ2雰囲気のプラズマエッチング法により、
素子周縁領域３０のみに窒化シリコン膜を残し、素子中
央部のセル領域３１及びゲート配線領域３２上の窒化シ
リコン膜を除去するして完了となる（図１２）。
【００３９】上記製造方法では、まずライフタイムコン
トロールのために放射線照射を行ない、次いで歪みを除
去するための熱処理を行ない、最後に素子周縁領域３０
のみにＰ−ＣＶＤ法で窒化シリコン膜を残す製造工程に
ついて述べたが、素子周縁領域３０のみに窒化シリコン
膜を残す構成を採用した場合、この構成だけでもＶthの
変動をかなりの程度少なくすることが出来る。従って前
述の製造方法に替えて、Ａｌ−Ｓiスパッタリングで電
極形成を行ない（図１１）、つぎに素子周縁領域３０の
みにＰ−ＣＶＤ法で半絶縁性窒化シリコン膜を形成し、
その後ライフタイムコントロールのために放射線照射を
行ない、最後に歪みを除去するための熱処理を行なうと
いう従来の製造工程を採用してもよい。
トロールのために放射線照射を行ない、次いで歪みを除
去するための熱処理を行ない、最後に素子周縁領域３０
のみにＰ−ＣＶＤ法で窒化シリコン膜を残す製造工程に
ついて述べたが、素子周縁領域３０のみに窒化シリコン
膜を残す構成を採用した場合、この構成だけでもＶthの
変動をかなりの程度少なくすることが出来る。従って前
述の製造方法に替えて、Ａｌ−Ｓiスパッタリングで電
極形成を行ない（図１１）、つぎに素子周縁領域３０の
みにＰ−ＣＶＤ法で半絶縁性窒化シリコン膜を形成し、
その後ライフタイムコントロールのために放射線照射を
行ない、最後に歪みを除去するための熱処理を行なうと
いう従来の製造工程を採用してもよい。
【００４０】このようにすることにより、特に新たな製
造ラインを形成することなく従来の製造ラインのまま
で、耐圧特性を満足しつつ、電気的に安定性の高いＩＧ
ＢＴを得ることができる。なおＭＯＳＦＥＴの製造工程
は、前述したＩＧＢＴの製造工程において、ライフタイ
ムコントロールのために放射線照射と放射線照射を行な
った部分に発生する歪みを除去するための熱処理とを欠
くもので、他は同様である。
造ラインを形成することなく従来の製造ラインのまま
で、耐圧特性を満足しつつ、電気的に安定性の高いＩＧ
ＢＴを得ることができる。なおＭＯＳＦＥＴの製造工程
は、前述したＩＧＢＴの製造工程において、ライフタイ
ムコントロールのために放射線照射と放射線照射を行な
った部分に発生する歪みを除去するための熱処理とを欠
くもので、他は同様である。
【００４１】次に動作について説明する。前述のような
この発明によるＩＧＢＴは、Ｐ−ＣＶＤ法で形成された
半絶縁性窒化シリコン膜がゲート配線領域３２とセル領
域３１とを除く部分である素子周縁領域３０のみに設け
られているため、シリコン−シリコン酸化膜界面に存在
するダングリングボンドと結合する水素はこの素子周縁
領域３０の窒化シリコン膜のみに含まれており、この水
素が移動したとしても、表面保護膜１４下のシリコン−
シリコン酸化膜界面に移動するので、セル領域３１まで
移動する水素は減少する。このためセル領域３１に存在
するゲート電極８下のチャンネル領域のシリコン−シリ
コン酸化膜界面のダングリングボンドと結合する水素は
少なくなり、シリコン−シリコン酸化膜界面でＳi−Ｈ
ボンドの発生が少なく、界面準位の不安定化が起き難
い。従って、長期にわたって、Ｖthが変動して仲々飽和
しないという現象が起き難くなる。
この発明によるＩＧＢＴは、Ｐ−ＣＶＤ法で形成された
半絶縁性窒化シリコン膜がゲート配線領域３２とセル領
域３１とを除く部分である素子周縁領域３０のみに設け
られているため、シリコン−シリコン酸化膜界面に存在
するダングリングボンドと結合する水素はこの素子周縁
領域３０の窒化シリコン膜のみに含まれており、この水
素が移動したとしても、表面保護膜１４下のシリコン−
シリコン酸化膜界面に移動するので、セル領域３１まで
移動する水素は減少する。このためセル領域３１に存在
するゲート電極８下のチャンネル領域のシリコン−シリ
コン酸化膜界面のダングリングボンドと結合する水素は
少なくなり、シリコン−シリコン酸化膜界面でＳi−Ｈ
ボンドの発生が少なく、界面準位の不安定化が起き難
い。従って、長期にわたって、Ｖthが変動して仲々飽和
しないという現象が起き難くなる。
【００４２】このように素子周縁領域３０のみに窒化シ
リコン膜を設けたときの動作はＭＯＳＦＥＴの場合も同
様である。さらに、ＩＧＢＴにおいては、ライフタイム
コントロールのために放射線照射と放射線照射の歪みと
りのための熱処理は不可欠であり、この２工程の後にＰ
−ＣＶＤ法で窒化シリコン膜を形成することにより、放
射線照射によりシリコン−シリコン酸化膜界面の欠陥数
が増加し、ダングリングボンドが増加したとしても、そ
の後の熱処理により、シリコン−シリコン酸化膜界面の
欠陥数が少なくなりダングリングボンドも減少するの
で、シリコン−シリコン酸化膜界面でＳi−Ｈボンドの
発生が少なく、界面準位の不安定化が起き難い。このた
め放射線照射工程の影響がなくなり、放射線照射工程に
よるＶthの変動を助長するという現象が起き難くなる。
リコン膜を設けたときの動作はＭＯＳＦＥＴの場合も同
様である。さらに、ＩＧＢＴにおいては、ライフタイム
コントロールのために放射線照射と放射線照射の歪みと
りのための熱処理は不可欠であり、この２工程の後にＰ
−ＣＶＤ法で窒化シリコン膜を形成することにより、放
射線照射によりシリコン−シリコン酸化膜界面の欠陥数
が増加し、ダングリングボンドが増加したとしても、そ
の後の熱処理により、シリコン−シリコン酸化膜界面の
欠陥数が少なくなりダングリングボンドも減少するの
で、シリコン−シリコン酸化膜界面でＳi−Ｈボンドの
発生が少なく、界面準位の不安定化が起き難い。このた
め放射線照射工程の影響がなくなり、放射線照射工程に
よるＶthの変動を助長するという現象が起き難くなる。
【００４３】また、表面保護膜１４として半絶縁性にシ
リコン窒化膜を使用することにより、エミッタ−チャン
ネルストッパ間に微小電流が流れるため、素子周縁領域
３０で電界シールド効果が発生し、外部に不純物イオン
などの電荷を遮蔽出来るため、素子の耐圧特性が高ま
る。例えば１７００Ｖのような耐圧クラスが高いＩＧＢ
Ｔではこの半絶縁性シリコン窒化膜を使用した場合の電
界シールド効果が必要となる。さらにこの発明の前提と
してＭＩＳ構造（Metal Insulator Semiconductor Stru
cture）のＶthの変動の評価を簡単に検討するために、
種々な条件でＣ−Ｖ試験（Capacitance−Voltage Tes
t）を実施した。
リコン窒化膜を使用することにより、エミッタ−チャン
ネルストッパ間に微小電流が流れるため、素子周縁領域
３０で電界シールド効果が発生し、外部に不純物イオン
などの電荷を遮蔽出来るため、素子の耐圧特性が高ま
る。例えば１７００Ｖのような耐圧クラスが高いＩＧＢ
Ｔではこの半絶縁性シリコン窒化膜を使用した場合の電
界シールド効果が必要となる。さらにこの発明の前提と
してＭＩＳ構造（Metal Insulator Semiconductor Stru
cture）のＶthの変動の評価を簡単に検討するために、
種々な条件でＣ−Ｖ試験（Capacitance−Voltage Tes
t）を実施した。
【００４４】図１３はＣ−Ｖ試験に使用するテストピー
スの断面図である。図１３において、４０は表面保護
膜、４１はアルミ電極、４２は熱酸化膜、４３はＮ型シ
リコン層、４４はＣ−Ｖ試験に使用する容量測定器であ
る。Ｃ−Ｖ試験というのは、上記のようなテストピース
を使用し、アルミ電極４１とＮ型シリコン層４３の間の
電圧とキャパシタンスとの関係を、電圧を変化させて測
定することにより、熱酸化膜４２とＮ型シリコン層４３
の間のフラットバンド電圧ＶFBを求める試験である。こ
のフラットバンド電圧ＶFBとしきい値電圧Ｖthとに相関
があり、テストピースの表面保護膜４０の有無、及び処
理条件など種々な条件でしきい値電圧ＶFBの変動値ΔＶ
FBを求め、このΔＶFBを基にＭＯＳゲートを有する素子
の表面保護膜１４のΔＶthを評価検討するものである。
スの断面図である。図１３において、４０は表面保護
膜、４１はアルミ電極、４２は熱酸化膜、４３はＮ型シ
リコン層、４４はＣ−Ｖ試験に使用する容量測定器であ
る。Ｃ−Ｖ試験というのは、上記のようなテストピース
を使用し、アルミ電極４１とＮ型シリコン層４３の間の
電圧とキャパシタンスとの関係を、電圧を変化させて測
定することにより、熱酸化膜４２とＮ型シリコン層４３
の間のフラットバンド電圧ＶFBを求める試験である。こ
のフラットバンド電圧ＶFBとしきい値電圧Ｖthとに相関
があり、テストピースの表面保護膜４０の有無、及び処
理条件など種々な条件でしきい値電圧ＶFBの変動値ΔＶ
FBを求め、このΔＶFBを基にＭＯＳゲートを有する素子
の表面保護膜１４のΔＶthを評価検討するものである。
【００４５】Ｃ−Ｖ試験のテストピースは（１００）面
方位のＮ型シリコンを用い、表面に約１０００Åのシリ
コン熱酸化膜を設け、このシリコン熱酸化膜表面にアル
ミをスパッタリングし、電極とした。このアルミ電極４
１の形成後に表面保護膜４０を形成した。表面保護膜４
０として、膜中に水素量が多いとされるＰ−ＣＶＤ窒化
膜と膜中に水素量が少ないとされるＬＰ−ＣＶＤ酸化膜
を選択した。水素シンタは水素雰囲気中の高温炉で、４
００℃／３０分の熱処理として行なった。放射線照射
は、電子ビーム照射で、その後歪みとり熱処理を行なう
通常のＩＧＢＴのキャリアライフタイムコントロール法
である。
方位のＮ型シリコンを用い、表面に約１０００Åのシリ
コン熱酸化膜を設け、このシリコン熱酸化膜表面にアル
ミをスパッタリングし、電極とした。このアルミ電極４
１の形成後に表面保護膜４０を形成した。表面保護膜４
０として、膜中に水素量が多いとされるＰ−ＣＶＤ窒化
膜と膜中に水素量が少ないとされるＬＰ−ＣＶＤ酸化膜
を選択した。水素シンタは水素雰囲気中の高温炉で、４
００℃／３０分の熱処理として行なった。放射線照射
は、電子ビーム照射で、その後歪みとり熱処理を行なう
通常のＩＧＢＴのキャリアライフタイムコントロール法
である。
【００４６】
【表１】
【００４７】表１はＣ−Ｖ試験の試験条件と試験結果を
示す表である。表１についての追加説明は次のとおりで
ある。 （１）変動値ΔＶthを求める方法は、まずＶFBを求めた
後ついでテストピースを１５０℃に保ち、アルミ電極４
１を負側として３０Ｖの直流バイアス電圧を５分間印加
した後再びＶFBを計測し、その差をΔＶFBとした。 （２）仕様ＢのＬＰ−ＣＶＤ酸化膜というのはＬＰ−Ｃ
ＶＤ法で行なったＰＳＧ膜である。（３）仕様ＣのＰ−
ＣＶＤ窒化膜はシリコン含有量の多い半絶縁膜である。
（４）仕様Ｅ、Ｆにおいて、放射線照射と歪みとり熱処
理は、保護膜形成後に行なった。 （５）仕様Ｇでは水素シンタを最初に行ない、次いで放
射線照射と歪みとり熱処理を行なった。 （６）仕様Ｈでは、保護膜は設けていない。 （７）ΔＶFB（規格化値）はＦ仕様のΔＶFBに対する各
仕様のΔＶFBの比をとったものである。
示す表である。表１についての追加説明は次のとおりで
ある。 （１）変動値ΔＶthを求める方法は、まずＶFBを求めた
後ついでテストピースを１５０℃に保ち、アルミ電極４
１を負側として３０Ｖの直流バイアス電圧を５分間印加
した後再びＶFBを計測し、その差をΔＶFBとした。 （２）仕様ＢのＬＰ−ＣＶＤ酸化膜というのはＬＰ−Ｃ
ＶＤ法で行なったＰＳＧ膜である。（３）仕様ＣのＰ−
ＣＶＤ窒化膜はシリコン含有量の多い半絶縁膜である。
（４）仕様Ｅ、Ｆにおいて、放射線照射と歪みとり熱処
理は、保護膜形成後に行なった。 （５）仕様Ｇでは水素シンタを最初に行ない、次いで放
射線照射と歪みとり熱処理を行なった。 （６）仕様Ｈでは、保護膜は設けていない。 （７）ΔＶFB（規格化値）はＦ仕様のΔＶFBに対する各
仕様のΔＶFBの比をとったものである。
【００４８】図１４は表１のＣ−Ｖ試験のΔＶFB（規格
化値）を示すグラフである。図１４において、仕様Ａ、
Ｂ及びＥの水素がほとんど存在しない仕様ではΔＶFB
（規格化値）は小さく、仕様Ｃ及びＤの水素が多量に存
在する場合にはΔＶFB（規格化値）は大きくなる。保護
膜形成後に放射線照射を行なうとΔＶFB（規格化値）は
さらに大きくなる。これらのことから （１）ＭＩＳ構造への水素の導入があるとＶFBが変動す
る（仕様Ｃ及びＤ）。 （２）水素の導入に加えて放射線照射を行なった場合は
なお一層ＶFBの変動が大きい（仕様Ｆ及びＧ）。 （３）放射線照射処理のみではＶFBの変動は生じない
（仕様Ｅ）。 （４）放射線照射、歪みとり熱処理後に水素が導入され
てもＶFBの変動は生じない（仕様Ｈ）。 ということが明確になり、
化値）を示すグラフである。図１４において、仕様Ａ、
Ｂ及びＥの水素がほとんど存在しない仕様ではΔＶFB
（規格化値）は小さく、仕様Ｃ及びＤの水素が多量に存
在する場合にはΔＶFB（規格化値）は大きくなる。保護
膜形成後に放射線照射を行なうとΔＶFB（規格化値）は
さらに大きくなる。これらのことから （１）ＭＩＳ構造への水素の導入があるとＶFBが変動す
る（仕様Ｃ及びＤ）。 （２）水素の導入に加えて放射線照射を行なった場合は
なお一層ＶFBの変動が大きい（仕様Ｆ及びＧ）。 （３）放射線照射処理のみではＶFBの変動は生じない
（仕様Ｅ）。 （４）放射線照射、歪みとり熱処理後に水素が導入され
てもＶFBの変動は生じない（仕様Ｈ）。 ということが明確になり、
【００４９】（イ）ＭＩＳ構造すなわちＭＯＳゲートを
有する素子においてチャンネルを有するセル領域３１へ
の水素の導入を防ぐこと、（ロ）ライフタイム制御を行
なうＩＧＢＴではとくにセル領域３１への水素の導入を
防ぐこと、が必要であるが（ハ）ライフタイム制御を行
なうＩＧＢＴでは、ライフタイム制御を行なう放射線処
理と歪みとり熱処理をおこなった後であれば、水素の導
入行なってもＶFBの変動に対して影響はない、などの点
が明確になり、実施例１の構造のように素子周縁領域３
０に限って、Ｐ−ＣＶＤで形成された窒化シリコンの半
絶縁膜である表面保護膜１４を配設したことと、ライフ
タイムコントロールのための放射線照射を行ない、次い
で歪みを除去するための熱処理を行ない、最後に素子表
面の表面保護膜１４の形成を行なうという製造工程を採
ることで耐圧特性を満足しつつ、電気的に安定性の高い
ＩＧＢＴが得られる。
有する素子においてチャンネルを有するセル領域３１へ
の水素の導入を防ぐこと、（ロ）ライフタイム制御を行
なうＩＧＢＴではとくにセル領域３１への水素の導入を
防ぐこと、が必要であるが（ハ）ライフタイム制御を行
なうＩＧＢＴでは、ライフタイム制御を行なう放射線処
理と歪みとり熱処理をおこなった後であれば、水素の導
入行なってもＶFBの変動に対して影響はない、などの点
が明確になり、実施例１の構造のように素子周縁領域３
０に限って、Ｐ−ＣＶＤで形成された窒化シリコンの半
絶縁膜である表面保護膜１４を配設したことと、ライフ
タイムコントロールのための放射線照射を行ない、次い
で歪みを除去するための熱処理を行ない、最後に素子表
面の表面保護膜１４の形成を行なうという製造工程を採
ることで耐圧特性を満足しつつ、電気的に安定性の高い
ＩＧＢＴが得られる。
【００５０】ＭＯＳＦＥＴにおいてもゲート配線領域３
２とセル領域３１とを除く部分である素子周縁領域３０
に限って、Ｐ−ＣＶＤで形成された窒化シリコンの半絶
縁膜である表面保護膜１４を配設することで耐圧特性を
満足しつつ、電気的に安定性の高いＭＯＳＦＥＴを得る
ことができる。図１５は実施例１の構造の耐圧特性歩留
りを示すグラフである。図１５において、ガードリング
構造Ａというのは、ガードリング１１の本数を８本、つ
まりセル領域３１の外周を８重にガードリング１１を巡
らしたものである。ガードリング構造Ｂというのは、ガ
ードリング１１の本数を１０本とし、最外周のガードリ
ング１１からチャンネルストッパ１５までの距離を、ガ
ードリング構造Ａのそれの１．３倍にして構成したもの
である。
２とセル領域３１とを除く部分である素子周縁領域３０
に限って、Ｐ−ＣＶＤで形成された窒化シリコンの半絶
縁膜である表面保護膜１４を配設することで耐圧特性を
満足しつつ、電気的に安定性の高いＭＯＳＦＥＴを得る
ことができる。図１５は実施例１の構造の耐圧特性歩留
りを示すグラフである。図１５において、ガードリング
構造Ａというのは、ガードリング１１の本数を８本、つ
まりセル領域３１の外周を８重にガードリング１１を巡
らしたものである。ガードリング構造Ｂというのは、ガ
ードリング１１の本数を１０本とし、最外周のガードリ
ング１１からチャンネルストッパ１５までの距離を、ガ
ードリング構造Ａのそれの１．３倍にして構成したもの
である。
【００５１】図１５から分かるように、表面保護膜１４
の導電率が１×１０-13／Ωｃｍ未満であれば、ガード
リング構造Ａとガードリング構造Ｂと比較して耐圧特性
の歩留りに差異があるが、導電率が１×１０-13／Ωｃ
ｍ以上になれば、耐圧特性の歩留りが高くなるととも
に、両者の耐圧特性の歩留りに差異が無くなる。このこ
とは、単に電界シールド効果による耐圧特性の向上のみ
ではなく、導電率が１×１０-13／Ωｃｍ以上になれ
ば、半導電性表面保護膜１４を使用することにより、素
子の耐圧特性が安定することを示している。このためガ
ードリング構造の寸法決定上の自由度が高くなり、また
ガードリング構造の製造上のばらつきがあったとしても
耐圧特性が安定するなど、設計の自由度が高くなるとい
う効果がある。ただあまり導電率が高くなると絶縁膜と
しての機能が失われるので、表面保護膜１４の導電率と
しては１×１０-14〜１×１０-10（１／Ωｃｍ）程度で
あることが必要で、このうち製造工程において、半導電
性窒化シリコン膜の導電性の管理が膜の屈折率測定によ
り容易に実施できる１×１０-13〜１×１０-11（１／Ω
ｃｍ）がより望ましい。
の導電率が１×１０-13／Ωｃｍ未満であれば、ガード
リング構造Ａとガードリング構造Ｂと比較して耐圧特性
の歩留りに差異があるが、導電率が１×１０-13／Ωｃ
ｍ以上になれば、耐圧特性の歩留りが高くなるととも
に、両者の耐圧特性の歩留りに差異が無くなる。このこ
とは、単に電界シールド効果による耐圧特性の向上のみ
ではなく、導電率が１×１０-13／Ωｃｍ以上になれ
ば、半導電性表面保護膜１４を使用することにより、素
子の耐圧特性が安定することを示している。このためガ
ードリング構造の寸法決定上の自由度が高くなり、また
ガードリング構造の製造上のばらつきがあったとしても
耐圧特性が安定するなど、設計の自由度が高くなるとい
う効果がある。ただあまり導電率が高くなると絶縁膜と
しての機能が失われるので、表面保護膜１４の導電率と
しては１×１０-14〜１×１０-10（１／Ωｃｍ）程度で
あることが必要で、このうち製造工程において、半導電
性窒化シリコン膜の導電性の管理が膜の屈折率測定によ
り容易に実施できる１×１０-13〜１×１０-11（１／Ω
ｃｍ）がより望ましい。
【００５２】実施例２ 図１６はこの発明の半導体装置の他の一実施例であるＩ
ＧＢＴの部分平面図で、図１７は図１６のＸＶＩＩ−Ｘ
ＶＩＩ断面での部分断面図である。図１６及び図１７に
おいて、このＩＧＢＴでは表面保護膜１４が素子周縁領
域３０のみでなく、ゲート配線領域３２にも設けられて
いる。エミッタ電極１０は狭い溝を介してゲート配線９
と電気的に隔離されている。エミッタ電極１０とゲート
配線９とはＡｌ−Ｓiのスパッタリング膜で構成されて
いるため、例えば製造工程中のハンドリング装置により
半導体装置が取り扱われるときに、簡単に引っ掻き傷が
発生し、エミッタ電極１０とゲート配線９との短絡が発
生するが、上記の狭い溝の表面に表面保護膜１４を延長
させることにより、このような不良を防止することがで
きる。しかもこのゲート配線領域３２下は通常セルとな
るチャンネル領域が無いので、水素含有量の多いＰ−Ｃ
ＶＤで形成された窒化シリコンの半絶縁膜表面保護膜１
４で被覆されたとしても、Ｖthの変動を発生させること
はないから、エミッタ電極１０とゲート配線９との短絡
不良を防止しつつ、実施例１と同様に電気的に安定性の
高いＩＧＢＴが得られる。
ＧＢＴの部分平面図で、図１７は図１６のＸＶＩＩ−Ｘ
ＶＩＩ断面での部分断面図である。図１６及び図１７に
おいて、このＩＧＢＴでは表面保護膜１４が素子周縁領
域３０のみでなく、ゲート配線領域３２にも設けられて
いる。エミッタ電極１０は狭い溝を介してゲート配線９
と電気的に隔離されている。エミッタ電極１０とゲート
配線９とはＡｌ−Ｓiのスパッタリング膜で構成されて
いるため、例えば製造工程中のハンドリング装置により
半導体装置が取り扱われるときに、簡単に引っ掻き傷が
発生し、エミッタ電極１０とゲート配線９との短絡が発
生するが、上記の狭い溝の表面に表面保護膜１４を延長
させることにより、このような不良を防止することがで
きる。しかもこのゲート配線領域３２下は通常セルとな
るチャンネル領域が無いので、水素含有量の多いＰ−Ｃ
ＶＤで形成された窒化シリコンの半絶縁膜表面保護膜１
４で被覆されたとしても、Ｖthの変動を発生させること
はないから、エミッタ電極１０とゲート配線９との短絡
不良を防止しつつ、実施例１と同様に電気的に安定性の
高いＩＧＢＴが得られる。
【００５３】またＭＯＳＦＥＴにおいても、表面保護膜
１４が素子周縁領域３０のみでなく、ゲート配線領域３
２にも設けられた構造にすることにより、エミッタ電極
１０とゲート配線９との短絡不良を防止しつつ、実施例
１と同様に電気的に安定性の高いＭＯＳＦＥＴが得られ
る。 実施例３ この発明のもう一つの実施例は、ＩＧＢＩの素子構造
は、図１９の従来構造のままにしておいて、そのＩＧＢ
Ｔの製造工程を図５および図６〜図１２の製造工程に従
ったものである。すなわち、半導体基体４の形成（図
６）からＡｌ−Ｓiスパッタによる電極形成（図１１）
は実施例１を同じにして、次いでライフタイムコントロ
ールのために放射線照射を行なう。次いで歪みを除去す
るための熱処理を行ない、最後に素子表面の表面保護膜
１４の形成を行なう。
１４が素子周縁領域３０のみでなく、ゲート配線領域３
２にも設けられた構造にすることにより、エミッタ電極
１０とゲート配線９との短絡不良を防止しつつ、実施例
１と同様に電気的に安定性の高いＭＯＳＦＥＴが得られ
る。 実施例３ この発明のもう一つの実施例は、ＩＧＢＩの素子構造
は、図１９の従来構造のままにしておいて、そのＩＧＢ
Ｔの製造工程を図５および図６〜図１２の製造工程に従
ったものである。すなわち、半導体基体４の形成（図
６）からＡｌ−Ｓiスパッタによる電極形成（図１１）
は実施例１を同じにして、次いでライフタイムコントロ
ールのために放射線照射を行なう。次いで歪みを除去す
るための熱処理を行ない、最後に素子表面の表面保護膜
１４の形成を行なう。
【００５４】この素子表面の表面保護膜１４は、Ｐ−Ｃ
ＶＤ法による半絶縁性シリコン窒化膜により、エミッタ
ワイヤボンデイング領域１３、ゲート配線及びゲート配
線の一部であるゲートボンディングパッドを除いてＩＧ
ＢＴ表面を覆うように形成される。このような製造方法
を採用することにより、Ｃ−Ｖ試験の試験結果（ハ）ラ
イフタイム制御を行なうＩＧＢＴでは、ライフタイム制
御を行なう放射線処理と歪みとり熱処理をおこなった後
であれば、水素の導入行なっても構わない、との結果か
ら結論付けられたように、放射線処理により発生した欠
陥は歪みとり熱処理により少なくなるので、シリコン−
シリコン酸化膜界面でのダングリングボンドが少なくな
り、シリコン−シリコン酸化膜界面でのＳi−Ｈボンド
が発生し難くなる。
ＶＤ法による半絶縁性シリコン窒化膜により、エミッタ
ワイヤボンデイング領域１３、ゲート配線及びゲート配
線の一部であるゲートボンディングパッドを除いてＩＧ
ＢＴ表面を覆うように形成される。このような製造方法
を採用することにより、Ｃ−Ｖ試験の試験結果（ハ）ラ
イフタイム制御を行なうＩＧＢＴでは、ライフタイム制
御を行なう放射線処理と歪みとり熱処理をおこなった後
であれば、水素の導入行なっても構わない、との結果か
ら結論付けられたように、放射線処理により発生した欠
陥は歪みとり熱処理により少なくなるので、シリコン−
シリコン酸化膜界面でのダングリングボンドが少なくな
り、シリコン−シリコン酸化膜界面でのＳi−Ｈボンド
が発生し難くなる。
【００５５】このため、例えセル領域３１上に膜中に水
素量が多いとされるＰ−ＣＶＤ窒化膜が配設されたとし
ても、セル領域３１のシリコン−シリコン酸化膜界面で
のＳi−Ｈボンドは少なくなり、界面準位は安定する。
従って、Ｖthが長時間にわたって変動することは少な
く、従来の素子構造のままで、エミッタ電極１０とゲー
ト配線９との短絡不良を防止しつつ、実施例１と同様に
電気的に安定性の高いＩＧＢＴが得られる。図１８は本
願発明と従来例とのしきい値電圧Ｖthの変化率の比較グ
ラフである。
素量が多いとされるＰ−ＣＶＤ窒化膜が配設されたとし
ても、セル領域３１のシリコン−シリコン酸化膜界面で
のＳi−Ｈボンドは少なくなり、界面準位は安定する。
従って、Ｖthが長時間にわたって変動することは少な
く、従来の素子構造のままで、エミッタ電極１０とゲー
ト配線９との短絡不良を防止しつつ、実施例１と同様に
電気的に安定性の高いＩＧＢＴが得られる。図１８は本
願発明と従来例とのしきい値電圧Ｖthの変化率の比較グ
ラフである。
【００５６】図１８において、従来技術の構造である、
保護膜のセル領域被覆割合が９０％もしくは７５％のＩ
ＧＢＴにおいては逆バイアス試験後のしきい値電圧の変
化率はそれぞれ１５％強、１０％強あるが、本願発明の
実施例１に相当する、保護膜のセル領域被覆割合が０％
のＩＧＢＴの場合は逆バイアス試験後のしきい値電圧の
変化率は２％程度、また実施例２に近い、保護膜のセル
領域被覆割合が１０％のＩＧＢＴの場合は逆バイアス試
験後のしきい値電圧の変化率は同じく２％程度となり、
従来の膜中に水素含有量の少ないＬＰ−ＣＶＤ法で形成
したＰＳＧ膜を使用したＩＧＢＴのしきい値電圧の変化
率と同程度になっている。また実施例３の保護膜のセル
領域被覆割合を７５％とし、製造工程のみを放射線照射
し歪みとり熱処理を行なった後にＰ−ＣＶＤ法で窒化シ
リコン膜を表面保護膜膜と形成する製造工程とした実施
例３のＩＧＢＴに相当する場合のしきい値電圧の変化率
は、実施例１及び実施例２の場合のそれより少し高いが
まず同程度の値となっている。
保護膜のセル領域被覆割合が９０％もしくは７５％のＩ
ＧＢＴにおいては逆バイアス試験後のしきい値電圧の変
化率はそれぞれ１５％強、１０％強あるが、本願発明の
実施例１に相当する、保護膜のセル領域被覆割合が０％
のＩＧＢＴの場合は逆バイアス試験後のしきい値電圧の
変化率は２％程度、また実施例２に近い、保護膜のセル
領域被覆割合が１０％のＩＧＢＴの場合は逆バイアス試
験後のしきい値電圧の変化率は同じく２％程度となり、
従来の膜中に水素含有量の少ないＬＰ−ＣＶＤ法で形成
したＰＳＧ膜を使用したＩＧＢＴのしきい値電圧の変化
率と同程度になっている。また実施例３の保護膜のセル
領域被覆割合を７５％とし、製造工程のみを放射線照射
し歪みとり熱処理を行なった後にＰ−ＣＶＤ法で窒化シ
リコン膜を表面保護膜膜と形成する製造工程とした実施
例３のＩＧＢＴに相当する場合のしきい値電圧の変化率
は、実施例１及び実施例２の場合のそれより少し高いが
まず同程度の値となっている。
【００５７】このように実施例１、実施例２及び実施例
３とも耐圧特性を満足しつつ、電気的に安定性の高いＭ
ＯＳゲートを有する半導体装置を得ることができる。と
ころで、上記説明ではこの発明をＭＯＳゲートを有する
電力用の半導体装置について説明してきたが、その他の
ＭＯＳゲートを有する、メモリなどの半導体集積回路装
置においても同様に利用できることは云うまでもない。
３とも耐圧特性を満足しつつ、電気的に安定性の高いＭ
ＯＳゲートを有する半導体装置を得ることができる。と
ころで、上記説明ではこの発明をＭＯＳゲートを有する
電力用の半導体装置について説明してきたが、その他の
ＭＯＳゲートを有する、メモリなどの半導体集積回路装
置においても同様に利用できることは云うまでもない。
【００５８】
【発明の効果】この発明は以上説明したように構成され
ているので以下に示すような効果がある。 第１の発明
のように構成された半導体装置は、表面保護膜の配設を
素子の周縁領域に限定し、チャンネルが配設された素子
領域には表面保護膜を配設しないようにしたので、セル
領域のシリコン−シリコン酸化膜界面に移動する水素が
少なくなるから半導体装置の電気的安定性を高めること
ができる。第２の発明のように構成された半導体装置
は、ゲート配線を設けたのでゲートの電位が安定化し、
半導体装置のセルのスイッチ動作を安定させることがで
きる。
ているので以下に示すような効果がある。 第１の発明
のように構成された半導体装置は、表面保護膜の配設を
素子の周縁領域に限定し、チャンネルが配設された素子
領域には表面保護膜を配設しないようにしたので、セル
領域のシリコン−シリコン酸化膜界面に移動する水素が
少なくなるから半導体装置の電気的安定性を高めること
ができる。第２の発明のように構成された半導体装置
は、ゲート配線を設けたのでゲートの電位が安定化し、
半導体装置のセルのスイッチ動作を安定させることがで
きる。
【００５９】第３の発明のように構成された半導体装置
は、ゲート配線と第１の主電極とを隔離する溝を覆って
表面保護膜を設けたので、ゲート配線と第１の主電極と
が短絡する損傷が防止され、製品の歩留りを高めること
ができる。第４の発明のように構成された半導体装置
は、セルを複数に構成したので素子容量を高めることが
でき、表面保護膜の配設を素子の周縁領域に限定し、チ
ャンネルが配設された素子領域には表面保護膜を配設し
ないようにしたので、セル領域のシリコン−シリコン酸
化膜界面に移動する水素が少なくなるから、大容量の半
導体装置の電気的安定性を高めることができる。
は、ゲート配線と第１の主電極とを隔離する溝を覆って
表面保護膜を設けたので、ゲート配線と第１の主電極と
が短絡する損傷が防止され、製品の歩留りを高めること
ができる。第４の発明のように構成された半導体装置
は、セルを複数に構成したので素子容量を高めることが
でき、表面保護膜の配設を素子の周縁領域に限定し、チ
ャンネルが配設された素子領域には表面保護膜を配設し
ないようにしたので、セル領域のシリコン−シリコン酸
化膜界面に移動する水素が少なくなるから、大容量の半
導体装置の電気的安定性を高めることができる。
【００６０】第５の発明のように構成された半導体装置
は、複数のチャンネルに対応するゲート電極を繋ぐよう
にゲート配線が設けられたので、ゲート電極を繋ぐ距離
が長くなってもゲートの電位が安定化し、大容量の半導
体装置のセルのスイッチ動作を均一にして半導体装置全
体として動作を安定させることができる。第６の発明の
ように構成された半導体装置は、複数のチャンネルに対
応するゲート電極を繋ぐゲート配線と第１の主電極とを
隔離する溝を覆って表面保護膜を設けたので、ゲート配
線と第１の主電極とを隔離する溝が長くなってもゲート
配線と第１の主電極とが短絡する損傷が防止され、大容
量の半導体装置の製品の歩留りを高めることができる。
は、複数のチャンネルに対応するゲート電極を繋ぐよう
にゲート配線が設けられたので、ゲート電極を繋ぐ距離
が長くなってもゲートの電位が安定化し、大容量の半導
体装置のセルのスイッチ動作を均一にして半導体装置全
体として動作を安定させることができる。第６の発明の
ように構成された半導体装置は、複数のチャンネルに対
応するゲート電極を繋ぐゲート配線と第１の主電極とを
隔離する溝を覆って表面保護膜を設けたので、ゲート配
線と第１の主電極とを隔離する溝が長くなってもゲート
配線と第１の主電極とが短絡する損傷が防止され、大容
量の半導体装置の製品の歩留りを高めることができる。
【００６１】第７の発明のように構成された半導体装置
は、ＩＧＢＴ構造において表面保護膜の配設を素子の周
縁領域に限定し、チャンネルが配設された素子領域には
表面保護膜を配設しないようにしたので、セル領域のシ
リコン−シリコン酸化膜界面に移動する水素が少なくな
り、ＩＧＢＴ構造の半導体装置の電気的安定性を高める
ことができる。第８の発明のように構成された半導体装
置は、ＩＧＢＴ構造においてゲート配線を設けたのでゲ
ートの電位が安定化し、ＩＧＢＴ構造の半導体装置のセ
ルのスイッチ動作を安定させることができる。
は、ＩＧＢＴ構造において表面保護膜の配設を素子の周
縁領域に限定し、チャンネルが配設された素子領域には
表面保護膜を配設しないようにしたので、セル領域のシ
リコン−シリコン酸化膜界面に移動する水素が少なくな
り、ＩＧＢＴ構造の半導体装置の電気的安定性を高める
ことができる。第８の発明のように構成された半導体装
置は、ＩＧＢＴ構造においてゲート配線を設けたのでゲ
ートの電位が安定化し、ＩＧＢＴ構造の半導体装置のセ
ルのスイッチ動作を安定させることができる。
【００６２】第９の発明のように構成された半導体装置
は、ＩＧＢＴ構造においてゲート配線と第１の主電極と
を隔離する溝を覆って表面保護膜を設けたので、ゲート
配線と第１の主電極とが短絡する損傷が防止され、ＩＧ
ＢＴ構造の半導体装置の製品の歩留りを高めることがで
きる。第１０の発明のように構成された半導体装置は、
ＩＧＢＴ構造においてセルを複数にしたので素子容量を
高めることができ、表面保護膜の配設を素子の周縁領域
に限定し、チャンネルが配設された素子領域には表面保
護膜を配設しないようにしたので、セル領域のシリコン
−シリコン酸化膜界面に移動する水素が少なくなるか
ら、ＩＧＢＴ構造の大容量の半導体装置の電気的安定性
を高めることができる。
は、ＩＧＢＴ構造においてゲート配線と第１の主電極と
を隔離する溝を覆って表面保護膜を設けたので、ゲート
配線と第１の主電極とが短絡する損傷が防止され、ＩＧ
ＢＴ構造の半導体装置の製品の歩留りを高めることがで
きる。第１０の発明のように構成された半導体装置は、
ＩＧＢＴ構造においてセルを複数にしたので素子容量を
高めることができ、表面保護膜の配設を素子の周縁領域
に限定し、チャンネルが配設された素子領域には表面保
護膜を配設しないようにしたので、セル領域のシリコン
−シリコン酸化膜界面に移動する水素が少なくなるか
ら、ＩＧＢＴ構造の大容量の半導体装置の電気的安定性
を高めることができる。
【００６３】第１１の発明のように構成された半導体装
置は、ＩＧＢＴ構造において複数のチャンネルに対応す
るゲート電極を繋ぐようにゲート配線が設けられたの
で、ゲート電極を繋ぐ距離が長くなってもゲートの電位
が安定化し、ＩＧＢＴ構造の大容量の半導体装置のセル
のスイッチ動作を均一にして半導体装置全体として動作
を安定させることができる。第１２の発明のように構成
された半導体装置は、ＩＧＢＴ構造において複数のチャ
ンネルに対応するゲート電極を繋ぐゲート配線と第１の
主電極とを隔離する溝を覆って表面保護膜を設けたの
で、ゲート配線と第１の主電極とを隔離する溝が長くな
ってもゲート配線と第１の主電極とが短絡する損傷が防
止され、ＩＧＢＴ構造の大容量の半導体装置の製品の歩
留りを高めることができる。
置は、ＩＧＢＴ構造において複数のチャンネルに対応す
るゲート電極を繋ぐようにゲート配線が設けられたの
で、ゲート電極を繋ぐ距離が長くなってもゲートの電位
が安定化し、ＩＧＢＴ構造の大容量の半導体装置のセル
のスイッチ動作を均一にして半導体装置全体として動作
を安定させることができる。第１２の発明のように構成
された半導体装置は、ＩＧＢＴ構造において複数のチャ
ンネルに対応するゲート電極を繋ぐゲート配線と第１の
主電極とを隔離する溝を覆って表面保護膜を設けたの
で、ゲート配線と第１の主電極とを隔離する溝が長くな
ってもゲート配線と第１の主電極とが短絡する損傷が防
止され、ＩＧＢＴ構造の大容量の半導体装置の製品の歩
留りを高めることができる。
【００６４】第１３の発明のように構成された半導体装
置は、表面保護膜が半絶縁膜であるので、表面保護膜に
電界シールド効果が発生し、外部に付着した不純物イオ
ンなどの電荷を遮蔽でき、外部汚染による半導体装置の
耐圧低下を防止でき高耐圧化できる。さらには半導体装
置の設計の自由度と半導体装置の製品の歩留りを高める
ことができる。第１４の発明のように構成された半導体
装置は、表面保護膜が半絶縁窒化膜であるので、耐圧特
性を高めるとともに、半導体装置の製造に際して表面保
護膜の抵抗値が制御し易く、半導体装置の製品の歩留り
を高めることができる。
置は、表面保護膜が半絶縁膜であるので、表面保護膜に
電界シールド効果が発生し、外部に付着した不純物イオ
ンなどの電荷を遮蔽でき、外部汚染による半導体装置の
耐圧低下を防止でき高耐圧化できる。さらには半導体装
置の設計の自由度と半導体装置の製品の歩留りを高める
ことができる。第１４の発明のように構成された半導体
装置は、表面保護膜が半絶縁窒化膜であるので、耐圧特
性を高めるとともに、半導体装置の製造に際して表面保
護膜の抵抗値が制御し易く、半導体装置の製品の歩留り
を高めることができる。
【００６５】第１５の発明のように構成された半導体装
置の製造方法は、ライフタイム制御を目的とする高エネ
ルギー放射線照射と歪みとり熱処理とを行なった後に第
１の主電極の中央部を除く外周縁部と上記第１の主面の
周縁部の表面上とに一体的に表面保護膜を形成したの
で、放射線照射により発生したシリコン−シリコン酸化
膜界面の欠陥を少なくした後に表面保護膜が形成される
から、セル領域に移動する水素を少なくするとともに、
ダングリングボンドへの水素の結合が少なくなるから、
より電気的安定性の高い半導体装置を簡単に製造するこ
とができる。
置の製造方法は、ライフタイム制御を目的とする高エネ
ルギー放射線照射と歪みとり熱処理とを行なった後に第
１の主電極の中央部を除く外周縁部と上記第１の主面の
周縁部の表面上とに一体的に表面保護膜を形成したの
で、放射線照射により発生したシリコン−シリコン酸化
膜界面の欠陥を少なくした後に表面保護膜が形成される
から、セル領域に移動する水素を少なくするとともに、
ダングリングボンドへの水素の結合が少なくなるから、
より電気的安定性の高い半導体装置を簡単に製造するこ
とができる。
【００６６】第１６の発明のように構成された半導体装
置の製造方法は、ライフタイム制御を目的とする高エネ
ルギー放射線照射と歪みとり熱処理とを行なった後に、
第１の主電極の一部とゲート配線の一部とを除き第１の
主電極表面上に一体的に表面保護膜を形成したので、放
射線照射により発生したシリコン−シリコン酸化膜界面
の欠陥を少なくした後に表面保護膜が形成されるから、
ダングリングボンドへの水素の結合が少なくなるととも
に従来構造のままで半導体装置を構成でき、安価に電気
的安定性の高い半導体装置を簡単に製造することができ
る。
置の製造方法は、ライフタイム制御を目的とする高エネ
ルギー放射線照射と歪みとり熱処理とを行なった後に、
第１の主電極の一部とゲート配線の一部とを除き第１の
主電極表面上に一体的に表面保護膜を形成したので、放
射線照射により発生したシリコン−シリコン酸化膜界面
の欠陥を少なくした後に表面保護膜が形成されるから、
ダングリングボンドへの水素の結合が少なくなるととも
に従来構造のままで半導体装置を構成でき、安価に電気
的安定性の高い半導体装置を簡単に製造することができ
る。
【００６７】第１７の発明のように構成された半導体装
置の製造方法は、ライフタイム制御を目的とする高エネ
ルギー放射線照射と歪みとり熱処理とを行なった後に第
１の主電極の中央部を除く外周縁部と上記第１の主面の
周縁部の表面上とに一体的に表面保護膜を形成したの
で、放射線照射により発生したシリコン−シリコン酸化
膜界面の欠陥を少なくした後に表面保護膜が形成される
から、セル領域に移動する水素を少なくするとともに、
ダングリングボンドへの水素の結合が少なくなるから、
電気的安定性の高い半導体装置を簡単に製造することが
できる。
置の製造方法は、ライフタイム制御を目的とする高エネ
ルギー放射線照射と歪みとり熱処理とを行なった後に第
１の主電極の中央部を除く外周縁部と上記第１の主面の
周縁部の表面上とに一体的に表面保護膜を形成したの
で、放射線照射により発生したシリコン−シリコン酸化
膜界面の欠陥を少なくした後に表面保護膜が形成される
から、セル領域に移動する水素を少なくするとともに、
ダングリングボンドへの水素の結合が少なくなるから、
電気的安定性の高い半導体装置を簡単に製造することが
できる。
【図１】この発明の半導体装置の一実施例である電力用
ＩＧＢＴの部分平面図である。
ＩＧＢＴの部分平面図である。
【図２】図１のＩＩ−ＩＩ断面での部分断面図である。
【図３】図２のＩＩＩ−ＩＩＩ矢視の半導体基体の表面
での部分平面図である
での部分平面図である
【図４】図１のゲート電極の平面形状を示すゲート電極
の部分平面図である。
の部分平面図である。
【図５】この発明の半導体装置の製造工程のフロー図で
ある。
ある。
【図６】この発明の半導体装置の製造工程に従った素子
断面図である。
断面図である。
【図７】この発明の半導体装置の製造工程に従った素子
断面図である。
断面図である。
【図８】この発明の半導体装置の製造工程に従った素子
断面図である。
断面図である。
【図９】この発明の半導体装置の製造工程に従った素子
断面図である。
断面図である。
【図１０】この発明の半導体装置の製造工程に従った素
子断面図である。
子断面図である。
【図１１】この発明の半導体装置の製造工程に従った素
子断面図である。
子断面図である。
【図１２】この発明の半導体装置の製造工程に従った素
子断面図である。
子断面図である。
【図１３】Ｃ−Ｖ試験に使用するテストピースの断面図
である。
である。
【図１４】Ｃ−Ｖ試験のΔＶFB（規格化値）を示すグラ
フである。
フである。
【図１５】この発明の半導体装置の耐圧特性歩留りを示
すグラフである。
すグラフである。
【図１６】この発明の他の一実施例である半導体装置の
部分平面図である。
部分平面図である。
【図１７】図１６のＸＶＩＩ−ＸＶＩＩ断面での部分断
面図である。
面図である。
【図１８】本願発明と従来例とのしきい値電圧Ｖthの変
化率の比較グラフである。
化率の比較グラフである。
【図１９】従来の半導体装置の部分平面図である。
【図２０】図１９のＸＸ−ＸＸにおける断面図である。
【図２１】従来の半導体装置の製造工程のフロー図であ
る。
る。
【図２２】従来の半導体装置のＨＴＧＢ試験結果のグラ
フである。
フである。
１ Ｐ+基板 ２ Ｎ+層 ３ Ｎ-層 ４ 半導体基体 ５ Ｐ+ベース層 ６ Ｎ+エミッタ層 ８ ゲート電極 ９ ゲート配線 １０ エミッタ電極 １４ 表面保護膜 １９ コレクタ電極
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/78 H01L 21/336
Claims (18)
- 【請求項１】 第１の主面と第２の主面とを有する第１
導電型の第１半導体層と、 上記第１の主面の周縁部とこの周縁部よりも中央側に配
設された島状領域とを上記第１の主面に上記第１の半導
体層として残すように上記第１の主面に選択的に配設さ
れた、第１導電型とは逆の導電型である第２導電型の第
１の半導体領域と、 この第１の半導体領域の表面にチャンネル領域を介して
上記島状領域と対向するように配設された第１導電型の
第２の半導体領域と、 上記チャンネル領域の表面上にゲート絶縁膜を介して配
設されたゲートと、 このゲート表面上に層間絶縁膜を介して配設されるとと
もに上記第２の半導体領域表面を覆ってこの第２の半導
体領域と電気的に接続するように配設された第１の主電
極と、前記第１の主面上にのみ形成され、 前記第１の主電極の
中央部を除く外周縁部と上記第１の主面の周縁部の表面
とに一体的に配設された表面保護膜と、 上記第１半導体層の第２の主面上に配設された第２の主
電極と、を備えた半導体装置。 - 【請求項２】 上記ゲートの一部表面上に配設されたゲ
ート配線を更に加え、上記第１の主電極が上記ゲート配
線と互いに溝を介して電気的に隔離され、ゲート配線が
配設された上記一部表面を除いて配設されたことを特徴
とする請求項１記載の半導体装置。 - 【請求項３】 上記ゲート配線と上記第１の主電極とを
隔離する上記溝を覆って表面保護膜を配設したことを特
徴とする請求項２記載の半導体装置。 - 【請求項４】 第１の主面と第２の主面とを有する第１
導電型の第１半導体層と、 上記第１の主面の周縁部とこの周縁部よりも中央側に配
設された複数の島状領域とを上記第１の主面に上記第１
半導体層として残すように上記第１の主面に選択的に配
設された、第１導電型とは逆の導電型である第２導電型
の第１の半導体領域と、 この第１の半導体領域の表面にチャンネル領域を介して
上記島状領域と個別に対向するように配設された複数の
第１導電型の第２の半導体領域と、 上記チャンネル領域の表面上にゲート絶縁膜を介して配
設されたゲートと、 このゲート表面上に層間絶縁膜を介して配設されるとと
もに上記第２の半導体領域表面を覆ってこの第２の半導
体領域と電気的に接続するように配設された第１の主電
極と、前記第１の主面上にのみ形成され、 この第１の主電極の
中央部を除く外周縁部と上記第１の主面の周縁部の表面
上とに一体的に配設された表面保護膜と、 上記第１半導体層の第２の主面上に配設された第２の主
電極と、 を備えた半導体装置。 - 【請求項５】 上記ゲートの一部表面上に配設されたゲ
ート配線を更に加え、上記第１の主電極が上記ゲート配
線と互いに溝を介して電気的に隔離され、ゲート配線が
配設された上記一部表面を除いて配設されたことを特徴
とする請求項４記載の半導体装置。 - 【請求項６】 上記ゲート配線と上記第１の主電極とを
隔離する上記溝を覆って表面保護膜が配設されたことを
特徴とする請求項５記載の半導体装置。 - 【請求項７】 上記第２の主電極が、上記第２の主面上
に配設された上記第２導電型の第２半導体層を介して配
設されたことを特徴とする請求項１記載の半導体装置。 - 【請求項８】 上記ゲートの一部表面上に配設されたゲ
ート配線を更に加え、上記第１の主電極が上記ゲート配
線と互いに溝を介して電気的に隔離され、ゲート配線が
配設された上記一部表面を除いて配設されたことを特徴
とする請求項７記載の半導体装置。 - 【請求項９】 上記ゲート配線と上記第１の主電極とを
隔離する上記溝を覆って表面保護膜を配設したことを特
徴とする請求項８記載の半導体装置。 - 【請求項１０】 上記第２の主電極が、上記第２の主面
上に配設された上記第２導電型の第２半導体層を介して
配設されたことを特徴とする請求項４記載の半導体装
置。 - 【請求項１１】 上記ゲートの一部表面上に配設された
ゲート配線を更に加え、上記第１の主電極が上記ゲート
配線と互いに溝を介して電気的に隔離され、ゲート配線
が配設された上記一部表面を除いて配設されたことを特
徴とする請求項１０記載の半導体装置。 - 【請求項１２】 上記ゲート配線と上記第１の主電極と
を隔離する上記溝を覆って表面保護膜を配設したことを
特徴とする請求項１１記載の半導体装置。 - 【請求項１３】 上記表面保護膜が１×１０-14〜１×
１０-10（１／Ωｃｍ）の範囲にある導電率を有する半
絶縁膜であることを特徴とする請求項１〜請求項１２の
いずれか１項に記載の半導体装置。 - 【請求項１４】 上記導電率が、さらに１×１０-13〜
１×１０-11（１／Ωｃｍ）の範囲にあることを特徴と
する請求項１３に記載の半導体装置。 - 【請求項１５】 上記表面保護膜が半絶縁性の窒化膜で
あることを特徴とする請求項１３又は請求項１４に記載
の半導体装置。 - 【請求項１６】 第１の主面と第２の主面とを有する第
１導電型の第１半導体層の第２の主面と第１導電型の逆
の導電型である第２導電型の第２半導体層の一主面とを
接合面としてそれぞれの半導体層が相互に重なるように
半導体基体を形成する工程と、 第１半導体層の第１の主面の周縁部とこの周縁部よりも
中央側に配設された島状領域とを上記第１の主面に上記
第１半導体層として残すように第２導電型の第１の半導
体領域を選択的に形成する工程と、 第１の半導体領域の表面にチャンネル領域を介して上記
島状領域と対向するように第１導電型の第２の半導体領
域を形成する工程と、 上記チャンネル領域の表面上にゲート絶縁膜を介してゲ
ートを形成する工程と、 上記ゲート表面上に層間絶縁膜を介して第１の主電極を
形成するとともに上記第２の半導体領域表面を覆うよう
に上記第２の半導体領域と電気的に接続する工程と、 ライフタイム制御を目的とする高エネルギー放射線照射
と歪みとり熱処理とを行なった後に第１の主電極の中央
部を除く外周縁部と上記第１の主面の周縁部の表面上と
に一体的に表面保護膜を形成する工程と、 第２半導体層の他の一主面上に第２の主電極を形成する
工程と、 を備えた半導体装置の製造方法。 - 【請求項１７】 第１の主面と第２の主面とを有する第
１導電型の第１半導体層の第２の主面と第１導電型の逆
の導電型である第２導電型の第２半導体層の一主面とを
接合面としてそれぞれの半導体層が相互に重なるように
半導体基体を形成する工程と、 第１半導体層の第１の主面の周縁部とこの周縁部よりも
中央側に配設された島状領域とを上記第１の主面に上記
第１半導体層として残すように第２導電型の第１の半導
体領域を選択的に形成する工程と、 第１の半導体領域の表面にチャンネル領域を介して上記
島状領域と対向するように第１導電型の第２の半導体領
域を形成する工程と、 上記チャンネル領域の表面上にゲート絶縁膜を介してゲ
ートを形成する工程と、 上記ゲート表面上に層間絶縁膜を介して第１の主電極を
形成するとともに上記第２の半導体領域表面を覆うよう
に上記第２の半導体領域と電気的に接続する工程と、 ゲートの一部表面上にゲート配線を形成する工程と、 ゲート配線と互いに溝を介して電気的に隔離されるよう
にゲート配線が形成された上記一部表面を除くゲート表
面上に層間絶縁膜を介して第１の主電極を形成する工程
とライフタイム制御を目的とする高エネルギー放射線照
射と歪みとり熱処理とを行なった後に、第１の主電極の
一部とゲート配線の一部とを除き第１の主電極表面上に
一体的に表面保護膜を形成する工程と、 第２半導体層の他の一主面上に第２の主電極を形成する
工程と、を備えた半導体装置の製造方法。 - 【請求項１８】 第１の主面と第２の主面とを有する第
１導電型の第１半導体層の第２の主面と第１導電型の逆
の導電型である第２導電型の第２半導体層の一主面とを
接合面としてそれぞれの半導体層が相互に重なるように
半導体基体を形成する工程と、 第１半導体層の第１の主面の周縁部とこの周縁部よりも
中央側に配設された島状領域とを上記第１の主面に上記
第１半導体層として残すように第２導電型の第１の半導
体領域を選択的に形成する工程と、 第１の半導体領域の表面にチャンネル領域を介して上記
島状領域と対向するように第１導電型の第２の半導体領
域を形成する工程と、 上記チャンネル領域の表面上にゲート絶縁膜を介してゲ
ートを形成する工程と、 上記ゲート表面上に層間絶縁膜を介して第１の主電極を
形成するとともに上記第２の半導体領域表面を覆うよう
に上記第２の半導体領域と電気的に接続する工程と、 ライフタイム制御を目的とする高エネルギー放射線照射
と歪みとり熱処理とを行なった後に少なくとも第１の主
電極の外周縁部と上記第１の主面の周縁部の表面上とに
一体的に表面保護膜を形成する工程と、 第２半導体層の他の一主面上に第２の主電極を形成する
工程と、 を備えた半導体装置の製造方法。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11838694A JP3275536B2 (ja) | 1994-05-31 | 1994-05-31 | 半導体装置及びその製造方法 |
| US08/432,812 US5945692A (en) | 1994-05-31 | 1995-05-02 | Semiconductor device and method of fabricating same |
| EP95107265A EP0685890B1 (en) | 1994-05-31 | 1995-05-12 | Semiconductor device having a MOS gate structure and a surface protective film and method of fabricating the same |
| DE69507987T DE69507987T2 (de) | 1994-05-31 | 1995-05-12 | Halbleiteranordnung mit einer MOS-Gate-Struktur und einem Oberflächenschutzfilm und Verfahren zur Herstellung |
| KR1019950014287A KR100211185B1 (ko) | 1994-05-31 | 1995-05-31 | 반도체 장치와 그의 제조방법 |
| US09/891,925 USRE41866E1 (en) | 1994-05-31 | 2001-06-27 | Semiconductor device and method of fabricating same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11838694A JP3275536B2 (ja) | 1994-05-31 | 1994-05-31 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07326744A JPH07326744A (ja) | 1995-12-12 |
| JP3275536B2 true JP3275536B2 (ja) | 2002-04-15 |
Family
ID=14735408
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11838694A Expired - Lifetime JP3275536B2 (ja) | 1994-05-31 | 1994-05-31 | 半導体装置及びその製造方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (2) | US5945692A (ja) |
| EP (1) | EP0685890B1 (ja) |
| JP (1) | JP3275536B2 (ja) |
| KR (1) | KR100211185B1 (ja) |
| DE (1) | DE69507987T2 (ja) |
Families Citing this family (22)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4765104B2 (ja) * | 1998-11-11 | 2011-09-07 | 富士電機株式会社 | 超接合半導体素子の製造方法 |
| JP3612226B2 (ja) * | 1998-12-21 | 2005-01-19 | 株式会社東芝 | 半導体装置及び半導体モジュール |
| DE60030417D1 (de) * | 2000-05-08 | 2006-10-12 | St Microelectronics Srl | Elektrische Verbindungsstruktur für elektronische Leistungsbauelemente und Verbindungsmethode |
| JP3701227B2 (ja) * | 2001-10-30 | 2005-09-28 | 三菱電機株式会社 | 半導体装置及びその製造方法 |
| JP2003347547A (ja) | 2002-05-27 | 2003-12-05 | Mitsubishi Electric Corp | 電力用半導体装置及びその製造方法 |
| US6972582B2 (en) * | 2003-02-10 | 2005-12-06 | Solid State Measurements, Inc. | Apparatus and method for measuring semiconductor wafer electrical properties |
| JP4721653B2 (ja) * | 2004-05-12 | 2011-07-13 | トヨタ自動車株式会社 | 絶縁ゲート型半導体装置 |
| JP2008543031A (ja) * | 2005-05-24 | 2008-11-27 | アーベーベー・シュバイツ・アーゲー | カソードセル設計 |
| JP5477681B2 (ja) | 2008-07-29 | 2014-04-23 | 三菱電機株式会社 | 半導体装置 |
| JP5195186B2 (ja) * | 2008-09-05 | 2013-05-08 | 三菱電機株式会社 | 半導体装置の製造方法 |
| KR101353903B1 (ko) * | 2009-08-28 | 2014-01-22 | 산켄덴키 가부시키가이샤 | 반도체 장치 |
| JP5671867B2 (ja) * | 2010-08-04 | 2015-02-18 | 富士電機株式会社 | 半導体装置およびその製造方法 |
| JP6324914B2 (ja) * | 2010-11-25 | 2018-05-16 | 三菱電機株式会社 | 炭化珪素半導体装置 |
| JP5708124B2 (ja) * | 2011-03-25 | 2015-04-30 | 三菱電機株式会社 | 半導体装置 |
| JP2013074181A (ja) * | 2011-09-28 | 2013-04-22 | Toyota Motor Corp | 半導体装置とその製造方法 |
| DE102012018611B3 (de) | 2012-09-20 | 2013-10-24 | Infineon Technologies Ag | Chiprandversiegelung |
| JP6248392B2 (ja) * | 2013-01-17 | 2017-12-20 | 富士電機株式会社 | 半導体装置 |
| CN104347403B (zh) * | 2013-07-31 | 2017-11-14 | 无锡华润上华科技有限公司 | 一种绝缘栅双极性晶体管的制造方法 |
| JP6107767B2 (ja) * | 2013-12-27 | 2017-04-05 | トヨタ自動車株式会社 | 半導体装置とその製造方法 |
| WO2016170836A1 (ja) | 2015-04-20 | 2016-10-27 | 富士電機株式会社 | 半導体装置 |
| JP6256659B2 (ja) * | 2015-04-20 | 2018-01-10 | 富士電機株式会社 | 半導体装置 |
| JP7345354B2 (ja) * | 2019-10-25 | 2023-09-15 | 三菱電機株式会社 | 半導体装置 |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4161744A (en) * | 1977-05-23 | 1979-07-17 | Varo Semiconductor, Inc. | Passivated semiconductor device and method of making same |
| US4364073A (en) * | 1980-03-25 | 1982-12-14 | Rca Corporation | Power MOSFET with an anode region |
| JPS58171861A (ja) * | 1982-04-01 | 1983-10-08 | Toshiba Corp | 半導体装置 |
| JPS6273766A (ja) * | 1985-09-27 | 1987-04-04 | Toshiba Corp | 半導体装置 |
| US4798810A (en) | 1986-03-10 | 1989-01-17 | Siliconix Incorporated | Method for manufacturing a power MOS transistor |
| US4814283A (en) * | 1988-04-08 | 1989-03-21 | General Electric Company | Simple automated discretionary bonding of multiple parallel elements |
| JPH01265524A (ja) * | 1988-04-15 | 1989-10-23 | Sony Corp | 半導体装置 |
| JPH02153570A (ja) * | 1988-12-06 | 1990-06-13 | Toshiba Corp | 半導体素子 |
| JP2908818B2 (ja) * | 1989-09-18 | 1999-06-21 | 株式会社日立製作所 | 半導体装置の製造方法 |
| JPH0457330A (ja) * | 1990-06-27 | 1992-02-25 | Olympus Optical Co Ltd | 半導体装置 |
| JPH04130631A (ja) * | 1990-09-20 | 1992-05-01 | Fuji Electric Co Ltd | 半導体装置の製造方法 |
| JP2870553B2 (ja) * | 1990-11-08 | 1999-03-17 | 富士電機株式会社 | 高耐圧半導体装置 |
| US5404040A (en) * | 1990-12-21 | 1995-04-04 | Siliconix Incorporated | Structure and fabrication of power MOSFETs, including termination structures |
| JP3207559B2 (ja) | 1992-10-27 | 2001-09-10 | 株式会社東芝 | Ｍｏｓ駆動型半導体装置 |
-
1994
- 1994-05-31 JP JP11838694A patent/JP3275536B2/ja not_active Expired - Lifetime
-
1995
- 1995-05-02 US US08/432,812 patent/US5945692A/en not_active Ceased
- 1995-05-12 DE DE69507987T patent/DE69507987T2/de not_active Expired - Lifetime
- 1995-05-12 EP EP95107265A patent/EP0685890B1/en not_active Expired - Lifetime
- 1995-05-31 KR KR1019950014287A patent/KR100211185B1/ko active IP Right Grant
-
2001
- 2001-06-27 US US09/891,925 patent/USRE41866E1/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| USRE41866E1 (en) | 2010-10-26 |
| KR950034599A (ko) | 1995-12-28 |
| DE69507987T2 (de) | 1999-07-29 |
| EP0685890B1 (en) | 1999-03-03 |
| US5945692A (en) | 1999-08-31 |
| DE69507987D1 (de) | 1999-04-08 |
| EP0685890A1 (en) | 1995-12-06 |
| KR100211185B1 (ko) | 2001-05-02 |
| JPH07326744A (ja) | 1995-12-12 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080208 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090208 Year of fee payment: 7 |
|
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|
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
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|
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