CN104347403B - 一种绝缘栅双极性晶体管的制造方法 - Google Patents
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Abstract
本发明公开了一种绝缘栅双极性晶体管的制造方法，包括，提供第一导电类型的半导体衬底，该半导体衬底具有第一主面和第二主面；在第一导电类型的半导体衬底进行有源区光刻以及第一导电类型的离子注入；在第一导电类型的半导体衬底的有源区第一主面形成第二导电类型的基区以及在有源区第一主面外侧形成第二导电类型的保护终端；在该半导体衬底的第一主面基于形成的基区形成绝缘栅双极性晶体管的剩余第一主面结构；在该半导体衬底的第二主面侧形成绝缘栅双极性晶体管的第二主面结构。本发明提供了一种降低光刻版使用数量，工艺流程简单，制造成本降低且应用可靠性高的IGBT制作方法。
Description
技术领域
本发明属于功率半导体器件技术领域，涉及绝缘栅双极性晶体管(IGBT)，尤其是简化工艺的绝缘栅双极性晶体管的制备方法。
背景技术
IGBT是由GTR(Giant Transistor，电力晶体管或者巨型晶体管)和MOSFET(Metal-Oxide-Semiconductor-Field-Effect-Transistor,金属氧化物半导体场效应晶体管)组成的复合全控型电压驱动式功率半导体器件，兼有MOSFET的高输入阻抗和GTR的低导通压降两方面的优点，具有工作频率高，控制电路简单，电流密度高，通态压低等特点，广泛应用于功率控制领域。
IGBT按照栅极的结构类型，可以分为平面型IGBT和沟槽型IGBT，二者的结构特征及其相应特性为本领域技术人员所知悉。但是，这两种IGBT在制备的过程中，均包括正面工艺和背面工艺，其中，正面工艺主要用来完成IGBT的栅极(Gate，G)和发射极(Emitter，E)的制备，背面工艺主要用来完成IGBT的集电极(Collector，C)的制备。
通常地，现有的平面型IGBT主要通过以下两种方法制备形成。
第一种是，在单晶硅衬底上完成正面工艺，然后对衬底背面减薄、背面多次离子注入以引出形成集电极；这种方法不依赖于外延工艺，但是依赖于高能离子注入以及退火激活工艺过程，高能离子注入的设备成本高、工艺过程实现成本也比较高；并且，离子注入并退火形成的集电极区的掺杂源的激活率不高，进而导致IGBT的饱和特性不佳。
第二种是，在单晶硅衬底上反型外延生长较厚的外延层，并在该外延层上完成正面工艺，然后在其背面对硅衬底减薄并形成集电极；这种方法采用外延工艺并且以外延层来主要制备IGBT(缓冲层以上均由外延层来形成)，外延层比较厚并且对外延层的性能要求非常高(例如缺陷数目)，常常因为外延层的质量不够好而导致IGBT性能变差(例如，过压承受能力和过电流承受能力差)或者成品率低。
随着世界对节能减排的需求，IGBT应用越来越广泛，IGBT用于多种电路，不难发现，现有工艺流程为终端结构有单独光刻版，工艺复杂，制造成本较高，因此，有必要提供一种改进的技术方案来克服上述问题。
发明内容
本部分的目的在于概述本发明的实施例的一些方面以及简要介绍一些较佳实施例。在本部分以及本申请的说明书摘要和发明名称中可能会做些简化或省略以避免使本部分、说明书摘要和发明名称的目的模糊，而这种简化或省略不能用于限制本发明的范围。
鉴于上述和/或现有IGBT的制造方法中存在的问题，提出了本发明。
因此，本发明的目的是针对现有流程工艺为终端结构有单独光刻版，工艺复杂，制造成本较高，提供一种降低光刻版使用数量，工艺流程简单，制造成本降低且应用可靠性高的IGBT制作方法。
为解决上述技术问题，本发明提供了如下技术方案：一种绝缘栅双极性晶体管的制造方法，包括，提供第一导电类型的半导体衬底，该半导体衬底具有第一主面和第二主面；在第一导电类型的半导体衬底进行有源区光刻以及第一导电类型的离子注入；在第一导电类型的半导体衬底的有源区第一主面形成第二导电类型的基区以及在有源区第一主面外侧形成第二导电类型的保护终端；在该半导体衬底的第一主面基于形成的基区形成绝缘栅双极性晶体管的剩余第一主面结构；在该半导体衬底的第二主面侧形成绝缘栅双极性晶体管的第二主面结构。
作为本发明所述绝缘栅双极性晶体管的制造方法的一种优选方案，其中：形成所述保护终端和所述基区的过程包括：在第一导电类型的半导体衬底的第一主面上生成场氧化层；保护终端和基区光刻、蚀刻、第二导电类型离子注入、推阱以形成所述保护终端和所述基区；在有源区的第一主面上生长栅氧化层。
作为本发明所述绝缘栅双极性晶体管的制造方法的一种优选方案，其中：所述在该半导体衬底的第二主面侧形成绝缘栅双极性晶体管的第二主面结构包括：通过背面减薄工艺，将第一导电类型的半导体衬底的厚底自第二主面减薄；从减薄后的半导体衬底的第二主面起朝向半导体衬底内部形成第二导电类型的第二半导体层；在第二导电类型的第二半导体层上形成金属层以形成第二主电极。
作为本发明所述绝缘栅双极性晶体管的制造方法的一种优选方案，其中：第一导电类型为N型，第二导电类型为P型。
作为本发明所述绝缘栅双极性晶体管的制造方法的一种优选方案，其中：在该半导体衬底的第一主面基于形成的基区形成绝缘栅双极性晶体管的剩余第一主面结构包括：选择性的沿第二导电类型的基区的表面向第一导电类型的半导体衬底内形成第一导电类型发射极区；淀积形成介质层；在介质层中刻蚀接触孔；采用淀积金属和平坦化工艺淀积一层表面金属层以形成第一主电极。
作为本发明所述绝缘栅双极性晶体管的制造方法的一种优选方案，其中：所述IGBT的正面结构还包括：形成于第一主面所述第一主电极外侧的钝化层。
作为本发明所述绝缘栅双极性晶体管的制造方法的一种优选方案，其中：所述第二导电类型离子注入，离子注入的能量为20KeV～1MeV，剂量为1E11/cm2～1E14/cm2。
本发明提供了一种绝缘栅双极性晶体管的制造方法，该方法IGBT结构中POLY光刻以及P-Body区域和Ring区域刻蚀，P型杂质注入，推阱形成body阱和Ring区P阱在同一步骤中完成，降低了光刻版的使用层数。本发明针对现有流程工艺为终端结构有单独光刻版，工艺复杂，制造成本较高等问题，提供一种降低光刻版使用数量，工艺流程简单，制造成本降低且应用可靠性高的IGBT制作方法。
附图说明
为了更清楚地说明本发明实施例的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其它的附图。其中：
图1～图11是根据本发明第一实施方式制作IGBT的方法流程示意图。
具体实施方式
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。
在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是本发明还可以采用其他不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似推广，因此本发明不受下面公开的具体实施例的限制。
其次，本发明结合示意图进行详细描述，在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
本发明第一实施方式以硅片为半导体衬底，涉及一种制作IGBT器件的方法，具体流程如图1～图11所示。
需要说明的是，本实施例中的半导体衬底可以包括半导体元素，例如单晶、多晶或非晶结构的硅或硅锗(SiGe)，也可以包括混合的半导体结构，例如碳化硅、锑化铟、碲化铅、砷化铟、磷化铟、砷化镓或锑化镓、合金半导体或其组合；也可以是绝缘体上硅(SOI)。此外，半导体衬底还可以包括其它的材料，例如外延层或掩埋层的多层结构。虽然在此描述了可以形成半导体衬底的材料的几个示例，但是可以作为半导体衬底的任何材料均落入本发明的精神和范围。
如图1所示，第一步，提供第一导电类型的半导体衬底，该半导体衬底具有第一主面和第二主面。在本实施方式中，具体地说，首选N-型衬底101硅片，N-掺杂浓度和厚度根据所需要的IGBT特性选择，例如击穿电压越高，N-的掺杂浓度要求越低，厚度要求越厚，并在第一主面上形成厚度为的氧化层102。
第二步，如图2所示，在第一导电类型的半导体衬底进行有源区光刻以及第一导电类型的离子注入。具体为，在所述N-型衬底101的第一主面通过光刻工艺刻蚀有源区100的氧化层102，和终端区域200的氧化层图形，之后进行JFET注入，进行N型杂质注入，在本实施例中，离子注入的能量为20KeV～1MeV，剂量例如为1E11/cm2～1E14/cm2，形成JFET区域。
第三步，在有源区100第一主面上通过热氧化生长工艺形成一层栅氧化层401，如图3和图4所示，在栅氧化层401之上淀积一层多晶硅层402用以制造多晶硅栅极。
参见图3，在有源区100第一主面上形成栅氧化层401，本实施例中的栅氧化层401至少包括氧化硅，形成栅氧化层401的方式可以为，在有源区100第一主面上一次性生长栅氧化层401，在本实施例中，采用相对于传统高温工艺较低温度的热氧化法形成栅氧化层401，具体为，首先在800℃～850℃时干氧5min,之后根据需要的氧化层厚度进行H2-O2合成氧化,再在800℃～850℃干氧氧化3min～5min,最后在1000℃～1250℃时N2气氛中退火10min～1000min；这样是因为持续的高温氧化过程会大大增加栅极里SiO2层的界面电荷以及硅的晶格缺陷密度，导致高的器件泄漏电流,使器件的可靠性及抗辐照能力下降，而低温热氧化则能抑制堆垛层错等缺陷的生长和沟道区杂质的分凝，高温退火会降低SiO2层的固定电荷，改善氧化层质量，形成厚度为的栅氧化层401。
如图4所示，在栅氧化层401上淀积多晶硅层402，在本实施例中，形成厚度为的多晶硅层402，其中多晶硅层402可采用化学气相淀积、物理气相淀积或其它方式形成，本实施例不做具体限定。
第四步，在第一导电类型的半导体衬底的有源区第一主面形成第二导电类型的基区以及在有源区第一主面外侧形成第二导电类型的终端保护区200。如图5所示，具体为，在所述N-型衬底101的第一主面的有源区100通过光刻工艺刻蚀栅氧化层401和多晶硅层402，采用光刻工艺在该栅多晶硅层表面上形成具有栅区图案的光刻胶层，之后以具有栅区图案的光刻胶层为掩膜，采用干法刻蚀的方式形成多晶硅栅极502(参见图5)和第一P阱区301和第二P阱区302的图形，同时光刻第一主面外侧形成第二导电类型的终端保护区200，采用离子注入的方式形成第一P阱区301的离子注入层，第二P阱区302的离子注入层，以及终端P阱区201，对第一P阱区301的离子注入层、第二P阱区302的离子注入层以及P阱区域201进行推进并激活注入的P型杂质，形成第一P阱区301、第二P阱区302和终端P阱区201。在本实施例中，离子注入的能量为20KeV～1MeV，剂量例如为1E12/cm2～1E16/cm2，然后在1100℃～1250℃的条件下推阱20min～1000min。
第五步，如图6所示，选择性的沿第二导电类型的基区(在此为第一P阱区301以及第二P阱区302)的表面向第一导电类型的半导体衬底(在此为N-型衬底101)内形成第一导电类型(在此为N型)的有源区。具体为，通过光刻工艺在所述第一P阱区301以及第二P阱区302的表面选择N+注入窗口，采用离子注入和退火工艺在多晶硅栅极502两侧下方的第一P阱区301和第二P阱区302中分别形成N型重掺杂第一源区602和第二源区601。在本实施例中，离子注入的能量为20KeV～1MeV，剂量例如为1E15/cm2～1E16/cm2；所述退火工艺，其退火温度为800℃～1000℃，时间为10min～1000min，形成N型重掺杂第一源区602和第二源区601。
第六步，参见图7，在本实施例中，介质在所述第五步中淀积形成介质层701包围多晶硅栅极502(参见图7)的侧面和顶面，在介质层701中刻蚀接触孔，然后进行孔的N型杂质两次注入，第一次离子注入的能量为20KeV～90KeV，剂量例如为1E12/cm2～1E16/cm2；第二次离子注入的能量为20KeV～1MeV，剂量例如为1E13/cm2～1E16/cm2。当然，也可使用孔的N型杂质一次注入。
第七步，采用淀积金属，在硅片表面淀积一层表面金属层(Al/AlCu/AlSiCu/AlSi)，本实施例中，该金属层厚度约为2um～6um，然后对金属层进行光刻与刻蚀，形成金属布线层801，形成第一主电极(在此为发射极)。这些步骤都完成后的硅片剖面如图8所示。
参见图9，第八步，在第一主电极(在此为发射极)金属布线层801和氧化层102上淀积钝化层901。具体为，通过化学气相淀积的方式，在第一主电极(在此为发射极)和氧化层102上淀积用于保护芯片表面不受外界离子玷污的钝化层901，并通过光刻、刻蚀工艺，刻蚀出用于引出栅电极和发射极的PAD(焊盘)区域(图中未示出)。
第九步，通过背面减薄工艺，将第一导电类型的半导体衬底(在此为N-型衬底101)的厚底减薄。具体为，从N-型衬底101的第二主面起研磨该半导体衬底，使其符合规定的厚度要求，并采用湿法去除背面硅应力层。
第十步，如图10所示，参见图3，从减薄后的N-型衬底101的终端保护区200的第二主面起朝向N-型衬底101内部形成第二导电类型的第二半导体层(在此为P+集电极层1101)，和从有源区100的第二主面起朝向半导体衬底内部选择性的形成第二导电类型的第二半导体层(在此为P+集电极层1101)。具体为，在从研磨后的N-型半导体衬底1的第二主面通过光刻工艺选择性的注入P型杂质，形成P+集电极层1101并退火激活。在本实施例中，离子注入的能量为20KeV～80KeV，剂量例如为1E12/cm2～1E16/cm2；退火时，温度为300℃～550℃，持续时间10min～500min。
最后，背面金属淀积，如图11所示，在第二导电类型的第二半导体层(在此为P+集电极层1101)上形成金属层1201以形成第二主电极。
不难发现，在本实施方式中，IGBT结构中POLY光刻以及P-Body区域和Ring区域刻蚀，P型杂质注入，推阱形成body阱和Ring区P阱在同一步骤中完成，降低了光刻版的使用层数。
应说明的是，以上实施例仅用以说明本发明的技术方案而非限制，尽管参照较佳实施例对本发明进行了详细说明，本领域的普通技术人员应当理解，可以对本发明的技术方案进行修改或者等同替换，而不脱离本发明技术方案的精神和范围，其均应涵盖在本发明的权利要求范围当中。
Claims (5)
1.一种绝缘栅双极性晶体管的制造方法，其特征在于：包括，
提供第一导电类型的半导体衬底，该半导体衬底具有第一主面和第二主面，在第一主面上形成氧化层，第一导电类型为N型；
在第一导电类型的半导体衬底的第一主面通过光刻工艺刻蚀有源区的氧化层和终端区域的氧化层，之后进行第一导电类型的离子注入；
在第一导电类型的半导体衬底的第一主面上生成栅氧化层，具体的，首先在800℃～850℃时干氧5min,之后根据需要的氧化层厚度进行H2-O2合成氧化,再在800℃～850℃干氧氧化3min～5min,最后在1000℃～1250℃时N2气氛中退火10min～1000min，形成厚度为的栅氧化层；
在栅氧化层之上淀积一层多晶硅层用以制造多晶硅栅极；
在所述半导体衬底的第一主面通过光刻工艺刻蚀栅氧化层和多晶硅层，之后采用P型离子注入的方式形成第一P阱区的离子注入层，第二P阱区的离子注入层，以及终端P阱区，对第一P阱区的离子注入层、第二P阱区的离子注入层以及终端P阱区进行推进并激活注入的P型杂质，形成第一P阱区、第二P阱区和终端P阱区，第一P阱区和第二P阱区为基区；
在该半导体衬底的第一主面基于形成的基区形成绝缘栅双极性晶体管的剩余第一主面结构；
在该半导体衬底的第二主面侧形成绝缘栅双极性晶体管的第二主面结构。
2.根据权利要求1所述的绝缘栅双极性晶体管的制造方法，其特征在于：
所述在该半导体衬底的第二主面侧形成绝缘栅双极性晶体管的第二主面结构包括：
通过背面减薄工艺，将第一导电类型的半导体衬底的厚底自第二主面减薄；
从减薄后的半导体衬底的第二主面起朝向半导体衬底内部形成第二导电类型的第二半导体层；
在第二导电类型的第二半导体层上形成金属层以形成第二主电极，第二导电类型为P型。
3.根据权利要求1所述的绝缘栅双极性晶体管的制造方法，其特征在于：
在该半导体衬底的第一主面基于形成的基区形成绝缘栅双极性晶体管的剩余第一主面结构包括：
选择性的沿第二导电类型的基区的表面向第一导电类型的半导体衬底内形成第一导电类型发射极区；
淀积形成介质层；
在介质层中刻蚀接触孔；
采用淀积金属和平坦化工艺淀积一层表面金属层以形成第一主电极，第二导电类型为P型。
4.根据权利要求3所述的绝缘栅双极性晶体管的制造方法，其特征在于：所述绝缘栅双极性晶体管的正面结构还包括：
形成于第一主面所述第一主电极外侧的钝化层。
5.根据权利要求1所述的绝缘栅双极性晶体管的制造方法，其特征在于：在所述P型离子注入时，离子注入的能量为20KeV～1MeV，剂量为1E11/cm2～1E14/cm2。
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Citations (3)
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|---|---|---|---|---|
| US5945692A (en) * | 1994-05-31 | 1999-08-31 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and method of fabricating same |
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Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20040061170A1 (en) * | 1995-07-31 | 2004-04-01 | Ixys Corporation | Reverse blocking IGBT |
| US7019358B2 (en) * | 2003-07-31 | 2006-03-28 | Clare, Inc. | High voltage semiconductor device having an increased breakdown voltage relative to its on-resistance |
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Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5945692A (en) * | 1994-05-31 | 1999-08-31 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and method of fabricating same |
| CN1264164A (zh) * | 1998-12-23 | 2000-08-23 | 因芬尼昂技术北美公司 | 形成金属氧化物半导体器件的栅氧化物的方法 |
| CN102142372A (zh) * | 2010-12-24 | 2011-08-03 | 江苏宏微科技有限公司 | 制备场阻断型绝缘栅双极晶体管的方法 |
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