JPS6273766A - 半導体装置 - Google Patents
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- JPS6273766A JPS6273766A JP21251585A JP21251585A JPS6273766A JP S6273766 A JPS6273766 A JP S6273766A JP 21251585 A JP21251585 A JP 21251585A JP 21251585 A JP21251585 A JP 21251585A JP S6273766 A JPS6273766 A JP S6273766A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/402—Field plates
- H01L29/405—Resistive arrangements, e.g. resistive or semi-insulating field plates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
- H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
- H01L29/7395—Vertical transistors, e.g. vertical IGBT
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- General Physics & Mathematics (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術的分野〕
本発明は、ｐｎｐｎ構造を有し、自己ターンオフ機能を
有するプレーナ型の半導体装置に関する。
有するプレーナ型の半導体装置に関する。
導電変調型ＭＯ３ＦＥＴは、通常パワーＭＯ３ＦＥＴの
ドレイン領域をソース領域とは逆の導電型にしたもので
ある。従来の導電変調型ＭＯＳＦＥＴの構造を第４図に
示す。１１はｐ＋ドレイン層、１２はｎ十型層、１３は
ｎ″″型高低高抵抗層り、この高抵抗層１３の表面にｐ
型ベース拡散層１４が形成され、更にこのｐ型ベース拡
散層１４内にｎ＋型ソース拡散層１５が形成されている
。
ドレイン領域をソース領域とは逆の導電型にしたもので
ある。従来の導電変調型ＭＯＳＦＥＴの構造を第４図に
示す。１１はｐ＋ドレイン層、１２はｎ十型層、１３は
ｎ″″型高低高抵抗層り、この高抵抗層１３の表面にｐ
型ベース拡散層１４が形成され、更にこのｐ型ベース拡
散層１４内にｎ＋型ソース拡散層１５が形成されている
。
そして、ソース拡散層１５と表面に露出している高抵抗
層１３に挟まれたｐ型ベース層１４部分をチャネル領域
２５としてモの」二にゲート絶縁膜１６を介してゲート
電極１７を配設し、また、ソース拡散層１５とベース拡
散層１４の双方にコンタクトするソース電極１８を形成
している。有効素子領域の外側には高耐圧化のために、
数本のｐ十型ガードリング層２０を形成している。ドレ
イン層１１の表面にはドレイン電極２１が形成されてい
る。
層１３に挟まれたｐ型ベース層１４部分をチャネル領域
２５としてモの」二にゲート絶縁膜１６を介してゲート
電極１７を配設し、また、ソース拡散層１５とベース拡
散層１４の双方にコンタクトするソース電極１８を形成
している。有効素子領域の外側には高耐圧化のために、
数本のｐ十型ガードリング層２０を形成している。ドレ
イン層１１の表面にはドレイン電極２１が形成されてい
る。
この導電変調型ＭＯＳＦＥＴは、ゲート電極１７にソー
ス電極１Ｂに対して正の電圧を印加するとチャネル領域
２５に反転層が形成され、ソース拡散層１５からの電子
がこのチャネル領域２５を通って、ｎ″″型高低高抵抗
層１３入される。注入された電子は高抵抗層１３を拡散
してドレイン電極２１へ抜けるが、このときドレイン層
１１から正孔の注入を引起こす。この正孔の注入より、
高抵抗層１３にはキャリアの蓄積による導電変調が起こ
り、この高抵抗層１３の抵抗か低下する。
ス電極１Ｂに対して正の電圧を印加するとチャネル領域
２５に反転層が形成され、ソース拡散層１５からの電子
がこのチャネル領域２５を通って、ｎ″″型高低高抵抗
層１３入される。注入された電子は高抵抗層１３を拡散
してドレイン電極２１へ抜けるが、このときドレイン層
１１から正孔の注入を引起こす。この正孔の注入より、
高抵抗層１３にはキャリアの蓄積による導電変調が起こ
り、この高抵抗層１３の抵抗か低下する。
ところで、ゲート・ソース間電圧を零１、〜すると、ロ
ー゛型窩抵抗層１３内の電子は急激に減少するが、正孔
は残留してしまい、素子のオフ時間か長くなってしまう
。そこで、ｐ＋ドレイン層１１とｎ−型高抵抗ＩＷ１３
の間にｎ４型層１２を介在させ、このｎ十型層１２の総
不純物Ｑを制御することにより、正孔のｎ″′型高低高
抵抗層１３注入を制御している。即ち、このｎ＋型層１
２を設けることにより、オフ時間を短くすることができ
る。
ー゛型窩抵抗層１３内の電子は急激に減少するが、正孔
は残留してしまい、素子のオフ時間か長くなってしまう
。そこで、ｐ＋ドレイン層１１とｎ−型高抵抗ＩＷ１３
の間にｎ４型層１２を介在させ、このｎ十型層１２の総
不純物Ｑを制御することにより、正孔のｎ″′型高低高
抵抗層１３注入を制御している。即ち、このｎ＋型層１
２を設けることにより、オフ時間を短くすることができ
る。
ところで、導電変調型ＭＯ３ＦＥＴのようなブレーナ型
素子において、耐圧を同士させる方法としては、第４図
に示したようにガードリングを形成する方法が一般に知
られているが、充分な高耐圧を実現するには、ガードリ
ング層を十分に深く拡散しなければならない。そのため
には、高ｌＲ熱処理を十分長く行なうことが必要である
。高温熱処理が長くなればｐ＋ドレイン層１１、ｎ十型
層１２、及びｎ″″型高低高抵抗層１３拡散層か変動し
、これによりｎ十型層１２の総不純物量か変動し、ｐ＋
ドレイン層１１からｎ″″型高低高抵抗層１３入する正
孔を正確に制御できなくなると共に、ｎ″″型高低高抵
抗層１３みが変動し、素子の耐圧が劣化してしまう。
素子において、耐圧を同士させる方法としては、第４図
に示したようにガードリングを形成する方法が一般に知
られているが、充分な高耐圧を実現するには、ガードリ
ング層を十分に深く拡散しなければならない。そのため
には、高ｌＲ熱処理を十分長く行なうことが必要である
。高温熱処理が長くなればｐ＋ドレイン層１１、ｎ十型
層１２、及びｎ″″型高低高抵抗層１３拡散層か変動し
、これによりｎ十型層１２の総不純物量か変動し、ｐ＋
ドレイン層１１からｎ″″型高低高抵抗層１３入する正
孔を正確に制御できなくなると共に、ｎ″″型高低高抵
抗層１３みが変動し、素子の耐圧が劣化してしまう。
本発明は上記した点に鑑みなされたもので、ブレーナ構
造を有する自己ターンオフ機能を持つｐｎｐｎ素子であ
って、オン抵抗を高めることなくオフ時間を短かくした
高耐圧の半導体装置を提供することを目的とする。
造を有する自己ターンオフ機能を持つｐｎｐｎ素子であ
って、オン抵抗を高めることなくオフ時間を短かくした
高耐圧の半導体装置を提供することを目的とする。
本発明は、高濃度第１導電型半導体層上に高濃度第２導
電型半導体層を介して第２導電型高抵抗層を有するウェ
ーハを用い、ＤＳＡ法により第１導電型拡散層とその表
面に第２導電型拡散層が形成された自己ターンオフ機能
を持つブレーナ型の半導体装置において、有効素子領域
の外側の前記第２導電型高抵抗層表面に絶縁膜を介して
、一端が前記第１導電型拡散層の電位に設定され他端が
第２導電型高抵抗層の電位に設定された高抵抗体膜（所
謂抵抗性フィールドプレート）を配設したことを特徴と
する。
電型半導体層を介して第２導電型高抵抗層を有するウェ
ーハを用い、ＤＳＡ法により第１導電型拡散層とその表
面に第２導電型拡散層が形成された自己ターンオフ機能
を持つブレーナ型の半導体装置において、有効素子領域
の外側の前記第２導電型高抵抗層表面に絶縁膜を介して
、一端が前記第１導電型拡散層の電位に設定され他端が
第２導電型高抵抗層の電位に設定された高抵抗体膜（所
謂抵抗性フィールドプレート）を配設したことを特徴と
する。
本発明によれば、高温で長時間の熱処理を必要とするガ
ードリング層を用いず、抵抗性フィールドプレートによ
り高耐圧化を図っているため、不純物の再拡散を防止し
て、特に高濃度第２導電型半導体層の不純物総量を正確
に最適設計することができる。これにより、オン抵抗を
高めることなくオフ時間を短くして、かつ高耐圧化を図
った自己ターンオフ素子を実現することができる。
ードリング層を用いず、抵抗性フィールドプレートによ
り高耐圧化を図っているため、不純物の再拡散を防止し
て、特に高濃度第２導電型半導体層の不純物総量を正確
に最適設計することができる。これにより、オン抵抗を
高めることなくオフ時間を短くして、かつ高耐圧化を図
った自己ターンオフ素子を実現することができる。
第１図は一実施例の導電変調型ＭＯ５ＦＥＴである。第
４図と対応する部分にはそれらと同じ符号を付しである
。これを製造工程に従って説明する。Ｐ” Ｓ ｉ基板
１１を用意しこれに ５×１０１６／ｃＩ１３以」二の
濃度のｎ十型層１２をエピタキシャル成長させ、この上
に不純物濃度２×１０１４／ｃ１１３の高抵抗ｎ−型層
１３をエピタキシャル成長させる。次にこのｎ−型層１
３の表面を酸化してゲート酸化膜１６を形成し、その上
に５０００人のポリＳｉ膜によるゲ−１・電極１７を形
成し、このゲート電極１７をマスクとしてｐ型べ一層１
４を形成し、更にソース層形成のためドーズｍ ５ Ｘ
Ｉ Ｑ １５ 、ｙα２のＡｓイオン注入を行ない、
熱処理して【】＋ソース層１５を形成する。
４図と対応する部分にはそれらと同じ符号を付しである
。これを製造工程に従って説明する。Ｐ” Ｓ ｉ基板
１１を用意しこれに ５×１０１６／ｃＩ１３以」二の
濃度のｎ十型層１２をエピタキシャル成長させ、この上
に不純物濃度２×１０１４／ｃ１１３の高抵抗ｎ−型層
１３をエピタキシャル成長させる。次にこのｎ−型層１
３の表面を酸化してゲート酸化膜１６を形成し、その上
に５０００人のポリＳｉ膜によるゲ−１・電極１７を形
成し、このゲート電極１７をマスクとしてｐ型べ一層１
４を形成し、更にソース層形成のためドーズｍ ５ Ｘ
Ｉ Ｑ １５ 、ｙα２のＡｓイオン注入を行ない、
熱処理して【】＋ソース層１５を形成する。
このソース層１５の形成と同時に素子領域の外側所定距
離にｎ十型層２３を形成する。この後ＣＶＤにより全面
に酸化膜１９を形成し、これにコンタクトホールを開け
てＡ、ｆ？膜の薄青、バターニングにより、ソース電極
１８を形成する。このソース電極１８と同時にｎ十型層
２３に対しても電極１８′を形成する。次に基板裏面に
Ｖ−Ｎｉ−Ａｕ膜の蒸着によりドレイン電極２１を形成
する。最後に基板表面に高抵抗体膜としてアモルファス
Ｓｉ膜を堆積し、バターニングしてソース電極１８に一
端が重なり他端が電極１８′に重なる抵抗性フィールド
プレート２２を形成する。金属電極形成後に高抵抗体膜
を形成する工程は、従来の工程に簡便に組み込め工程数
も増さない簡単な方法である。アモルファスＳｉを用い
る理由は、；ν属電極形成後に簡１ドに低７ΔＪでｊｌ
〉成でき、またｊＩａ成後に熱処理を８髪１と（１、な
いからである。
離にｎ十型層２３を形成する。この後ＣＶＤにより全面
に酸化膜１９を形成し、これにコンタクトホールを開け
てＡ、ｆ？膜の薄青、バターニングにより、ソース電極
１８を形成する。このソース電極１８と同時にｎ十型層
２３に対しても電極１８′を形成する。次に基板裏面に
Ｖ−Ｎｉ−Ａｕ膜の蒸着によりドレイン電極２１を形成
する。最後に基板表面に高抵抗体膜としてアモルファス
Ｓｉ膜を堆積し、バターニングしてソース電極１８に一
端が重なり他端が電極１８′に重なる抵抗性フィールド
プレート２２を形成する。金属電極形成後に高抵抗体膜
を形成する工程は、従来の工程に簡便に組み込め工程数
も増さない簡単な方法である。アモルファスＳｉを用い
る理由は、；ν属電極形成後に簡１ドに低７ΔＪでｊｌ
〉成でき、またｊＩａ成後に熱処理を８髪１と（１、な
いからである。
こうして本実施例によれば、何効素Ｆ 領域の外側に抵
抗性フィールドプレー １−２２を形成することにより
、全王稈の熱処理積算時間は短時間でよく、従来のガー
ドリング層を用いた工程の熱処理時間に比べ１７′２以
下になり、Ｐ”Ｓｉ括析板１］ｎ十型層１２とｎ″′型
層１３のプロファイルが変動しにくくなり、ｎ十型層１
２の総べ純物瓜を制御し易くなる。これにより、ｎ−型
層１３・＼注入される正札を正確に制御できるため、高
耐圧でオン電圧が低く、史にオフ時間が短い素子が実現
できる。
抗性フィールドプレー １−２２を形成することにより
、全王稈の熱処理積算時間は短時間でよく、従来のガー
ドリング層を用いた工程の熱処理時間に比べ１７′２以
下になり、Ｐ”Ｓｉ括析板１］ｎ十型層１２とｎ″′型
層１３のプロファイルが変動しにくくなり、ｎ十型層１
２の総べ純物瓜を制御し易くなる。これにより、ｎ−型
層１３・＼注入される正札を正確に制御できるため、高
耐圧でオン電圧が低く、史にオフ時間が短い素子が実現
できる。
第３図はｎ十型層１２の総不純物はに対するオフ時間と
オ〉電圧の関係を示したものである。ここに、Ｑはｎ十
型層１２の総不純物Ｑ、ｔｏ［ｒはオフ時間、ＶＦはオ
ン電圧である。第３図において、総不純物ＱＱか５Ｘ１
０１３／（１１！１２以丁ではｉＥ孔注入が高くなりオ
ン電圧Ｖ、は低いが、オフ時間ｔｏｒ「が１０μｓｅｃ
以」二となり、オフ時間か長くなってしまう。また、総
不純物ｍＱが８×１０１４／ ｃｕｒ ２以−Ｌになる
と、電子電流が多くなりオフ時間ｔｏｒ「は短くなるが
、オン電圧が５Ｖ以上になり、オン電圧か高くなりすぎ
てしまう。
オ〉電圧の関係を示したものである。ここに、Ｑはｎ十
型層１２の総不純物Ｑ、ｔｏ［ｒはオフ時間、ＶＦはオ
ン電圧である。第３図において、総不純物ＱＱか５Ｘ１
０１３／（１１！１２以丁ではｉＥ孔注入が高くなりオ
ン電圧Ｖ、は低いが、オフ時間ｔｏｒ「が１０μｓｅｃ
以」二となり、オフ時間か長くなってしまう。また、総
不純物ｍＱが８×１０１４／ ｃｕｒ ２以−Ｌになる
と、電子電流が多くなりオフ時間ｔｏｒ「は短くなるが
、オン電圧が５Ｖ以上になり、オン電圧か高くなりすぎ
てしまう。
第３図の結果よりｎ十型層１２の総不純物−を５ｘ１０
１３／Ｃｌ１１２以上８×１０１４／ｃｍ２以丁に正確
に制御することが必要である。そして本実施例ではこの
制御が可能である。
１３／Ｃｌ１１２以上８×１０１４／ｃｍ２以丁に正確
に制御することが必要である。そして本実施例ではこの
制御が可能である。
また、ｎ十型層１２を形成することにより素子に逆電圧
を印加した時に、空乏層かｐ＋ドレイン層１１に達して
し、まうパンチスルーを防くことができ、史に、空乏層
がｎ十型層１２で止まるためｎ−型高抵抗層１３の厚み
を薄くすることかでき、その分この高抵抗層１３の抵抗
を一層げることかできる。これにより、通常のパワーＭ
Ｏ５ＦＥＴより低いオン抵抗を持ったオフ時間か短い高
耐圧のＭＯＳＦＥＴか得られることになる。
を印加した時に、空乏層かｐ＋ドレイン層１１に達して
し、まうパンチスルーを防くことができ、史に、空乏層
がｎ十型層１２で止まるためｎ−型高抵抗層１３の厚み
を薄くすることかでき、その分この高抵抗層１３の抵抗
を一層げることかできる。これにより、通常のパワーＭ
Ｏ５ＦＥＴより低いオン抵抗を持ったオフ時間か短い高
耐圧のＭＯＳＦＥＴか得られることになる。
第２図は別の実施例の導電変調型ＭＯ５ＦＥＴの断面図
を示す。この実施例てはｃ ｖ Ｄ酸化膜１９を形成後
、高抵抗体膜によるフィール（・プレート２２を形成し
７、更にその」二にＣＶ Ｉ）酸化膜２４を形成し、こ
れにコンタクトホールを開けて、１７？膜の蒸着、パタ
ーニングにより、電極１８゜１８′を形成している。即
ち第１図の実施例とは電極１８．１８’ とフィールド
プレート２２の形成工程を逆にしている。
を示す。この実施例てはｃ ｖ Ｄ酸化膜１９を形成後
、高抵抗体膜によるフィール（・プレート２２を形成し
７、更にその」二にＣＶ Ｉ）酸化膜２４を形成し、こ
れにコンタクトホールを開けて、１７？膜の蒸着、パタ
ーニングにより、電極１８゜１８′を形成している。即
ち第１図の実施例とは電極１８．１８’ とフィールド
プレート２２の形成工程を逆にしている。
この実施例でも、先の実施例と同様熱処理時間は短時間
でよく、これより、３析板層の不純物プロファイルか変
動しにくくなり、ｎ十型層１２の総不純物瓜が制御し易
くなり、ロー型層１３＼注入される１Ｅ孔を１１−確に
制御できるため、高耐ｒ１：てオン電圧か低く、オフ時
間か短い素子か実現できる。
でよく、これより、３析板層の不純物プロファイルか変
動しにくくなり、ｎ十型層１２の総不純物瓜が制御し易
くなり、ロー型層１３＼注入される１Ｅ孔を１１−確に
制御できるため、高耐ｒ１：てオン電圧か低く、オフ時
間か短い素子か実現できる。
なお、実施例は導電変調型ＭＯ８ＦＥＴを説明したか、
高濃度第１導電型層と第２導電１．（す高抵抗層の間に
第２導電型低抵抗層を何する構造を持つ他のｐ ｎ ｐ
ｎ自己ターンオフ素子、例えばゲートターンオフサイ
リスタやＳｌ叶イリスタなどにλ１しても本発明を適用
することかできる。
高濃度第１導電型層と第２導電１．（す高抵抗層の間に
第２導電型低抵抗層を何する構造を持つ他のｐ ｎ ｐ
ｎ自己ターンオフ素子、例えばゲートターンオフサイ
リスタやＳｌ叶イリスタなどにλ１しても本発明を適用
することかできる。
第１図は本発明の一実施例の導７１ｉ変調型Ｍ Ｏ５Ｆ
ＥＴの断面図、第２図は他の実施例の導電変調型ＭＯ５
ＦＥＴの断面図、第３図は本発明の詳細な説明するため
のデータを示す図、第４図は従来の一般的な導電変１凋
型ＭＯ３ＦＥＴを示す断面図°Ｃある。 １１・・Ｐ十型ドレイン層、１２・・・ｒ】十型層、１
３・・ロー型高抵抗層、１４・・・Ｐ型ベース拡散層、
１５ ・ｎ生型ソース拡散層、１６・・・ゲート絶縁膜
、１７・・ゲート電極、１８・・・ソース電極、１８′
・・７１ｉ極、１９・・絶縁膜、２１・・・ドレイン
電極、２２・抵抗性フィールドプレート（アモルファス
Ｓ１膜）、２３・・・ｎ十型拡散層、２４・・・ＣＶＤ
絶縁膜、２５・チャネル領域。 出願人代理人 弁理士 鈴江武彦 ２′ｌ 第１図 第２図
ＥＴの断面図、第２図は他の実施例の導電変調型ＭＯ５
ＦＥＴの断面図、第３図は本発明の詳細な説明するため
のデータを示す図、第４図は従来の一般的な導電変１凋
型ＭＯ３ＦＥＴを示す断面図°Ｃある。 １１・・Ｐ十型ドレイン層、１２・・・ｒ】十型層、１
３・・ロー型高抵抗層、１４・・・Ｐ型ベース拡散層、
１５ ・ｎ生型ソース拡散層、１６・・・ゲート絶縁膜
、１７・・ゲート電極、１８・・・ソース電極、１８′
・・７１ｉ極、１９・・絶縁膜、２１・・・ドレイン
電極、２２・抵抗性フィールドプレート（アモルファス
Ｓ１膜）、２３・・・ｎ十型拡散層、２４・・・ＣＶＤ
絶縁膜、２５・チャネル領域。 出願人代理人 弁理士 鈴江武彦 ２′ｌ 第１図 第２図
Claims (4)
- （１）高濃度第１導電型半導体層上に高濃度第２導電型
半導体層を介して第２導電型高抵抗層を有するウェーハ
の、前記第２導電型高抵抗層表面に選択的に形成された
第１導電型拡散層を有し、かつこの拡散層表面に選択的
に形成された第２導電型拡散層を有する自己ターンオフ
機能を持つプレーナ型の半導体装置において、有効素子
領域の外側のウェーハ表面に絶縁膜を介して、一端が前
記第１導電型拡散層の電位に設定され他端が前記第２導
電型高抵抗層の電位に設定された高抵抗体膜が配設され
ていることを特徴とする半導体装置。 - （２）前記高濃度第２導電型半導体層の総不純物量は５
×１０＾１＾３／ｃｍ＾２〜８×１０＾１＾４／ｃｍ＾
２である特許請求の範囲第１項記載の半導体装置。 - （３）前記高抵抗体膜はアモルファスＳｉ膜である特許
請求の範囲第１項記載の半導体装置。 - （４）前記第２導電型高抵抗層の前記第１導電型拡散層
の外側所定距離に高濃度第２導電型拡散層が形成され、
この拡散層および前記第１導電型拡散層表面に金属電極
が形成された後、両者の金属電極に各端部が重なるよう
に前記高抵抗体膜を構成するアモルファスＳｉ膜が配設
されている特許請求の範囲第１項記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21251585A JPS6273766A (ja) | 1985-09-27 | 1985-09-27 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21251585A JPS6273766A (ja) | 1985-09-27 | 1985-09-27 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6273766A true JPS6273766A (ja) | 1987-04-04 |
Family
ID=16623945
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21251585A Pending JPS6273766A (ja) | 1985-09-27 | 1985-09-27 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6273766A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0327573A (ja) * | 1989-06-26 | 1991-02-05 | Hitachi Ltd | 半導体装置 |
| EP0685890A1 (en) * | 1994-05-31 | 1995-12-06 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having a MOS gate structure and a surface protective film and method of fabricating the same |
| US6246092B1 (en) | 1997-03-17 | 2001-06-12 | Fuji Electric Co., Ltd. | High breakdown voltage MOS semiconductor apparatus |
-
1985
- 1985-09-27 JP JP21251585A patent/JPS6273766A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0327573A (ja) * | 1989-06-26 | 1991-02-05 | Hitachi Ltd | 半導体装置 |
| EP0685890A1 (en) * | 1994-05-31 | 1995-12-06 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having a MOS gate structure and a surface protective film and method of fabricating the same |
| USRE41866E1 (en) | 1994-05-31 | 2010-10-26 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and method of fabricating same |
| US6246092B1 (en) | 1997-03-17 | 2001-06-12 | Fuji Electric Co., Ltd. | High breakdown voltage MOS semiconductor apparatus |
| US6548865B2 (en) | 1997-03-17 | 2003-04-15 | Fuji Electric Co., Ltd. | High breakdown voltage MOS type semiconductor apparatus |
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