JP3612226B2 - 半導体装置及び半導体モジュール - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体装置及び半導体モジュールに係わり、特に高耐圧の半導体装置及びこれを１又は複数個含む半導体モジュールに関する。
【０００２】
【従来の技術】
従来、絶縁ゲート型トランジスタ（ＩＧＢＴ）、注入促進型ゲートトランジスタ（ＩＥＧＴ）などの定格電圧が大きい高耐圧半導体素子においては、一般に定格電流も大きく、複数個の高耐圧半導体チップを並列に搭載した半導体モジュールが使用されている。
【０００３】
図２６は、高耐圧半導体素子（ＩＧＢＴ）を備えた従来の半導体チップの終端部構造を示す断面図である。この図２６に示すように、ｎ− 型基板からなるｎ− 型ベース層３０１の一方の面にはｎ型バッファ層３０２、及びｐ＋ 型コレクタ層３０３が順次形成され、ｎ− 型ベース層３０１の他方の面にはｐ型ベース層３０４が選択的に形成され、ｐ型ベース層３０４中にはｎ＋ 型ソース層３０５が選択的に形成されている。
【０００４】
また、ｐ＋ 型コレクタ層３０３の表面にはコレクタ電極３０６が形成され、ｐ型ベース層３０４とｎ＋ 型ソース層３０５に跨ってエミッタ電極３０７が形成されている。さらに、ｎ＋ 型ソース層３０５とｎ− 型ベース層３０１との間のｐ型ベース層３０４の表面にはゲート絶縁膜３０９ａを介してゲート電極３０８が形成されている。このゲート電極３０８上には絶縁膜３０９ｂが形成され、さらにこの絶縁膜３０９ｂ上に前述したエミッタ電極３０７が形成された構造となっている。以上のように、高耐圧半導体素子としてＩＧＢＴが半導体基板（チップ）上に設けられている。
【０００５】
かかるＩＧＢＴが設けられた半導体チップの終端部表面には、絶縁膜（シリコン酸化膜等）あるいは高抵抗膜（半絶縁性多結晶シリコン膜等）からなるパッシベーション膜３０９ｂ´が形成されている。パッシベーション膜３０９ｂ´の一方の端はｐ型ベース層３０４の終端部に接続され、他端は電極３１０を介してｎ＋ 型ストッパ層３１１に接続されて基板電位に保持される。電極３１０及びｎ＋ 型ストッパ層３１１は終端部における空乏層がチップ端まで延びることを防止する役割を果たす。さらにまた、高耐圧構造を強化するため、パッシベーション膜３０９ｂ´が形成された半導体基板表面に、リサーフ層やガードリング層など、電界緩和構造が追加されることも多い。
【０００６】
次に、かかるＩＧＢＴ等の高耐圧半導体素子が設けられた半導体チップを搭載した半導体モジュールについて説明する。図２７は、従来の半導体モジュールの構造を示す概略図である。図２７（ａ）は半導体モジュールの平面図、図２７（ｂ）は図２７（ａ）の線分Ａ−Ａ´における断面図である。
【０００７】
図２７に示すように、図２６で述べたＩＧＢＴ等の高耐圧半導体素子が設けられた半導体チップ３３０は複数個モジュール基板３２０上に並列接続して搭載されている。この半導体チップ３３０の第１の主面上に形成された第１の主電極（コレクタ電極。図２６の３０６に相当。）は、モジュール基板３２０上の第１の配線パターン３２１に半田付けされ、第２の主面上の第２の主電極（エミッタ電極。図２６の３０７に相当。）、及び制御電極（ゲート電極。図２６の３０８に相当。）は、モジュール基板３２０上の第２及び第３の配線パターン３２２、３２３にそれぞれボンディングワイヤー３２４、３２５により接続される。第１、第２、及び第３の配線パターン３２１、３２２、３２３には、それぞれコレクタ電極引き出し部３２６、エミッタ電極引き出し部３２７、ゲート電極引き出し部３２８が設けられ、これらの引き出し部により外部機器に対する電気的な接続が行われる。
【０００８】
このような従来の半導体モジュールにおいては、複数個の半導体チップ３３０をモジュール基板３２０にマウント、ボンディングした後に、図示しないゲル状のパッシベーション剤で全体を封印することにより、エミッタ電極３０７と電極３１０間、及び近接する配線パターンやボンディングワイヤーとの間の沿面放電に対する防止処置が施されてきた。
【０００９】
しかしながら、この方法では、並列接続された複数個の半導体チップ３３０の中に耐圧、最大遮断電流などの点で１つでも不良チップがあると、モジュール全体が不良モジュールとなってしまう。この段階では、不良チップの選別、リペアは極めて困難である。特に、多数のチップを含む、定格電流の大きなモジュールほど、不良チップが混載される可能性が高くなってしまうという問題があった。
【００１０】
また、従来の半導体モジュールにおいては、コレクタ、エミッタ、ゲートの各配線パターン３２１、３２２、３２３が全てモジュール基板３２０に固定されており、各配線パターンの絶縁距離確保のためにモジュール基板３２０が大型化していた。このため、半導体チップ３３０と配線パターン３２２、３２３とを接続するボンディングワイヤー３２４、３２５の長さが長くなり、そのインダクタンス成分が大きくなってしまうという問題があった。
【００１１】
一方、半導体チップに設けられたＩＧＢＴ等の高耐圧半導体素子については、以下に述べるような問題があった。
即ち、従来のＩＧＢＴ等の高耐圧半導体素子においては、大電流を流すことにより素子の温度が上昇して例えば１５０℃といった高温に達した場合、この温度上昇により素子が破壊してしまって動作しなくなるという問題があった。
【００１２】
この問題を解決するため、従来、かかる温度上昇を検知し検知結果を素子にフィードバックする方法が知られていた。この方法によれば、素子温度が高温に達した場合に、温度上昇の検知結果を素子にフィードバックして素子のスイッチを制御することにより、高耐圧半導体素子の保護を行うことができる。
【００１３】
かかる従来の方法では、高耐圧半導体素子の外部に素子温度をモニターしてフィードバックを行う保護回路を別に設ける必要がある。この保護回路は、素子温度を測定するために常に電流を流し、この電流によって生ずる電圧値、即ち素子温度をモニターする温度検知回路と、素子温度が上昇した場合に素子のスイッチを制御して素子を保護すべく素子に対してフィードバック信号を送るフィードバック回路とからなる。
【００１４】
図２４は、かかる従来の保護回路中の温度検知回路において用いられる素子構造を示す断面図である。図２４に示すように、ＩＧＢＴ等の高耐圧半導体素子が形成されている半導体基板２４１上に絶縁膜２４２を介してポリシリコン等の堆積膜が形成されており、この堆積膜に複数のダイオードがお互いに直列に配置するように形成されている。２４３はｐ型のアノード領域、２４４はｎ型のカソード領域であり、これらの領域がお互いに交互に配列されている。さらに、ｐ型のアノード領域２４３上にはアノード電極２４５ａが形成されており、ｎ型のカソード領域とｐ型のアノード領域との間には、アノード電極２４５ａに近い側から順に接続電極２４５ｂ、２４５ｃ、２４５ｄが形成されており、ｎ型のカソード領域２４４上にはカソード電極２４５ｅが形成されている。アノード電極２４５ａとカソード電極２４５ｅとは定電流源（外部直流電源）２４６を介してお互いに電気的に接続されており、アノード電極２４５ａとカソード電極２４５ｅ間に常時一定の直流電流が流れている。アノード電極２４５ａとカソード電極２４５ｅ間の電圧値はモニターされ、その電圧値に応じて素子保護のためのフィードバックが行われるようになっている。
【００１５】
かかるダイオードを用いた高耐圧半導体素子へのフィードバックは次のようにして行われる。図２５はダイオードのオン電流−電圧特性を示す特性図であり、この図に示すようにダイオードの温度が上昇（例えば、２５℃から１２５℃へ上昇）すると、一定の電流がダイオードに流れている場合、ダイオードに現れる電圧値は減少するようになる。したがって、高耐圧半導体素子の素子温度が急上昇した場合、隣接して設けられているダイオードの素子温度も上昇し、ダイオードに現れる電圧値は減少する。この電圧値をモニターすることにより素子温度を検知し、その検知結果に応じて素子保護のためのフィードバックを行い素子のスイッチを制御することにより、高耐圧半導体素子の保護を行うことができる。
【００１６】
しかしながら、保護回路は高耐圧半導体素子の外部に設けられており、かかる外部回路からの制御を用いているために、素子の温度上昇に迅速かつ正確に対応することが難しくタイムラグが存在していた。したがって、素子温度の瞬間的な上昇等に対応することが不可能であり、素子の保護を十分に行うことができなかった。また、一定の電流が常時ダイオードに流れているために、消費電力が増加するという問題もあった。
【００１７】
【発明が解決しようとする課題】
以上のように、従来の高耐圧の半導体装置及び半導体モジュールでは、不良チップが混載される可能性があり、モジュールの製造歩留まり及び信頼性を低下させるという問題があった。さらに、モジュールの小型化及びチップ間配線の低インダクタンス化も困難であった。
【００１８】
また、従来の高耐圧の半導体装置においては、素子温度が高温に達した場合の素子破壊を防止するために、高耐圧半導体素子の外部に保護回路が設けられていたが、素子温度の急上昇に対応することは不可能であり、素子の保護を十分に行うことができなかった。
【００１９】
このように、従来の高耐圧の半導体装置及び半導体モジュールには、信頼性、性能等といった点において解決すべき問題があった。
本発明は、かかる実情に鑑みてなされたものであり、信頼性、性能等の点で優れた半導体装置及び半導体モジュールを提供することを目的とするものである。
【００２０】
【課題を解決するための手段】
前述した問題を解決するため、本発明の第１は、半導体基板と、該半導体基板に設けられた高耐圧半導体素子及び接合終端領域と、該接合終端領域を覆って前記半導体基板の外周部に設けられた絶縁性フレームと、前記絶縁性フレーム上に設けられた高耐圧半導体素子の電極と電気的に接続される配線パターンの導電膜とを備えたことを特徴とする半導体装置を提供する。
【００２１】
また、本発明の第２は、前記第１の発明において、前記導電膜が回路成分を有することを特徴とする半導体装置を提供する。
【００２６】
また、本発明の第３は、配線基板と、この配線基板上に設けられた半導体装置とを備え、該半導体装置は、半導体基板に設けられた高耐圧半導体素子及び接合終端領域と、該接合終端領域を覆って前記半導体基板の外周部に設けられた絶縁性フレームとを具備し、前記高耐圧半導体素子の電極と前記配線基板の電極とは前記絶縁性フレーム上を経て電気的に接続されていることを特徴とする半導体モジュールを提供する。
【００２７】
さらにまた、本発明の第４は、配線基板と、この配線基板上に配列して設けられた複数の半導体装置とを備え、該複数の半導体装置のそれぞれは、半導体基板に設けられた高耐圧半導体素子及び接合終端領域と、該接合終端領域を覆って前記半導体基板の外周部に設けられた絶縁性フレームとを具備し、前記高耐圧半導体素子の電極と前記配線基板の電極とは前記絶縁性フレーム上を経て電気的に接続されていることを特徴とする半導体モジュールを提供する。
【００２８】
かかる本発明の第３及び第４において、以下の構成を備えることが望ましい。（１）前記高耐圧半導体素子の電極と前記配線基板の電極とは、ボンディングワイヤーにより電気的に接続されていること。
【００２９】
（２）前記絶縁性フレーム上には導電膜が設けられ、該導電膜を介して前記高耐圧半導体素子の電極と前記配線基板の電極とは電気的に接続されていること。
（３）前記複数の半導体装置のうち隣接する半導体装置には、それぞれの絶縁性フレーム上に設けられた導電膜を電気的に接続する導電板が該導電膜に接して設けられていること。
【００３０】
（４）前記高耐圧半導体素子の電極と前記導電膜とは、ボンディングワイヤーにより電気的に接続されていること。
（５）前記高耐圧半導体素子の電極は、導電性のピン若しくはブロック部材により前記絶縁性フレーム上面の位置まで引き出され、前記複数の半導体装置のうち隣接する半導体装置の間で、前記絶縁性フレーム上に設けられた導電板を介してお互いに電気的に接続されること。
【００３１】
（６）前記半導体基板と前記絶縁性フレームとの間には前記半導体基板の表面を覆って絶縁性若しくは半絶縁性の第１の膜が形成されており、この第１の膜には開口部が設けられて、該開口部底部から前記第１の膜上にかけて前記高耐圧半導体素子の電極及び前記接合終端領域の電極が形成されていること。
【００３２】
（７）前記第１の膜と前記絶縁性フレームとの間には絶縁性の第２の膜が形成されていること。
（８）前記第２の膜は前記半導体基板の外周端部を覆って形成されていること。
【００３３】
（９）前記第２の膜は、前記第１の膜、前記高耐圧半導体素子の電極、及び前記接合終端領域の電極を覆って形成されており、その上面が平坦に形成されていること。
【００３４】
（１０）前記絶縁性フレームは樹脂からなること。
（１１）前記樹脂はシリコーン、ポリエーテルイミドから選ばれる樹脂であること。
【００３５】
上述した本発明の第１乃至第４によれば、半導体基板（半導体チップ）は絶縁性フレームにより接合終端部での沿面放電から保護されるため、配線基板（モジュール基板）へのマウントに先立って、半導体基板の耐圧試験、遮断試験（各半導体基板の最大定格電圧試験、高電圧印加時のスイッチング試験等）等の高電圧印加試験を実施することが可能であり、予め不良の半導体基板（耐圧不良、最大遮断電流不良等のもの）を予め抽出・除外することができる。
【００３６】
また、絶縁性フレームの使用により、配線基板へのマウント時に半導体基板の外周部に損傷を受けるのを防止することができる。さらに、ボンディングワイヤーが半導体基板の最外周の基板電位電極や基板上のコレクタ配線パターン等に近接、接触することによる絶縁耐圧の低下を防止することが可能である。さらにまた、絶縁性フレームは、複数個の半導体基板を配線基板上に配列する際の位置決めにも使用することが可能である。
【００３７】
また、絶縁性フレームにエミッタ配線パターンやゲート配線パターン等の導電膜を形成し、配線基板上に搭載するのに先立って、各半導体基板の電極（エミッタ電極、ゲート電極等）と上記導電膜との間をボンディングにより接続することにより、配線基板上でのボンディング作業を不要とすることが可能になる。かかるボンディング済みの各半導体基板に対して不良チップの抽出作業を行うことにより、ボンディング段階で素子が破壊することを防止することができ、モジュールの製造歩留りをさらに向上させることができる。
【００３８】
さらにまた、絶縁性フレーム上の複数の導電膜（エミッタ配線パターン、ゲート配線パターン等）同志を当該絶縁性フレーム上で接続することにより、モジュール基板上のエミッタ配線パターン、ゲート配線パターン等が不要となり、モジュールの小型化が可能となる。さらに、各半導体基板に対するボンディングワイヤー長を低減して低インダクタンス接続を行うことが可能となり、並列チップ間での均一動作を実現できる。
【００４７】
【発明の実施の形態】
以下、本発明の半導体装置及び半導体モジュールの実施形態を、図面及び参考例を参照しつつ詳細に説明する。
（参考例）図１は、この参考例における半導体装置の構造を示す断面図である。また、図２は図１の半導体装置を用いた半導体モジュールの構造を示す平面図、図３は図２に示す半導体モジュールの線分Ａ−Ａ´における断面を示す断面図である。
【００４８】
図１に示すように、ｎ− 型基板からなるｎ− 型ベース層１の一方の面にはｎ型バッファ層２、及びｐ＋ 型コレクタ層３が順次形成され、ｎ− 型ベース層１の他方の面にはｐ型ベース層４が選択的に形成され、ｐ型ベース層４中にはｎ＋ 型ソース層５が選択的に形成されている。
【００４９】
また、ｐ＋ 型コレクタ層３の表面にはコレクタ電極６が形成され、ｐ型ベース層４とｎ＋ 型ソース層５に跨ってエミッタ電極７が形成されている。さらに、ｎ＋ 型ソース層５とｎ− 型ベース層１との間のｐ型ベース層４の表面にはゲート絶縁膜９ａを介してゲート電極８が形成されている。このゲート電極８上には絶縁膜９ｂが形成され、さらにこの絶縁膜９ｂ上に前述したエミッタ電極７が形成された構造となっている。以上のように、高耐圧半導体素子としてＩＧＢＴが半導体基板（チップ）３０に設けられている。
【００５０】
かかるＩＧＢＴが設けられた半導体チップ３０の終端部表面には、絶縁膜（シリコン酸化膜等）あるいは高抵抗膜（半絶縁性多結晶シリコン膜等）からなるパッシベーション膜９ｂ´が形成されている。パッシベーション膜９ｂ´の一方の端はｐ型ベース層４の終端部に接続され、他端（チップ最外周部）は基板電位のリング状の電極（基板電位リング）１０を介してｎ＋ 型ストッパ層１１に接続されて基板電位に保持される。ここで、絶縁膜（シリコン酸化膜等）及び高抵抗膜（半絶縁性多結晶シリコン膜等）が下層からこの順に形成されていても良く、当該高抵抗膜がパッシベーション膜９ｂ´として上記の如く電気的接続がなされていても良い。電極１０及びｎ＋ 型ストッパ層１１は終端部における空乏層がチップ端まで延び耐圧が低下することを防止する役割を果たす。さらにまた、高耐圧構造を強化するため、パッシベーション膜９ｂ´が形成された半導体基板表面に、リサーフ層やガードリング層など、電界緩和構造が追加されることも多い。
【００５１】
さらに、図１に示すように、パッシベーション膜９ｂ´、並びにエミッタ電極７の一端及び電極１０を覆うように、シリコーン、ポリイミドなどの絶縁性の接着層３２が形成されており、この接着層３２を介して絶縁性のチップフレーム３１が半導体チップ３０の外周に装着されている。その結果、チップフレーム３１は半導体チップ３０の接合終端部を覆った構造となっている。チップフレーム３１は、さらに半導体チップ３０の側面部まで接着層３２を介して覆うように延びており、完全に半導体チップ３０の外周端部を覆っている。
【００５２】
チップフレーム３１は、シリコーン、ポリエーテルイミドなどから選ばれる絶縁性樹脂から成型されたものであり、その大きさはチップの最大定格電圧に応じた空間沿面距離を満たすものとする。ここで、絶縁性樹脂として上記樹脂材料とガラス繊維とを含む複合体を用いることも可能であり、特にポリエーテルイミドとガラス繊維とを含む複合体を用いることが好ましい。
【００５３】
以上述べた半導体チップ３０は、その接合終端部を覆うようにチップフレーム３１が装着された状態で、モジュール基板の配線パターン上に複数個マウント、ボンディングされている。図２及び図３はその半導体モジュールの構造を示した概略図である。図２は半導体モジュールの平面図、図３は図２の線分Ａ−Ａ´における断面図である。
【００５４】
図２及び図３に示すように、図１で述べたＩＧＢＴ等の高耐圧半導体素子が設けられた半導体チップ３０は複数個モジュール基板２０上に並列接続して搭載されている。この半導体チップ３０の第１の主面上に形成された第１の主電極（コレクタ電極。図１の６に相当。）は、モジュール基板２０上の第１の配線パターン（コレクタ配線パターン）２１に半田付けなどによりマウントされている。
【００５５】
また、第２の主面上の第２の主電極（エミッタ電極。図１の７に相当。）、及び制御電極（ゲート電極。図１の８に相当。）は、それぞれモジュール基板２０上の第２の配線パターン（エミッタ配線パターン）２２及び第３の配線パターン（ゲート配線パターン）２３に対してボンディングワイヤー２４ａ、２５ａによりそれぞれ接続されている。ボンディングワイヤー２４ａ、２５ａはチップフレーム３１の上を跨ぐように設けられている。
【００５６】
上記第１、第２、及び第３の配線パターン２１、２２、２３には、それぞれコレクタ電極引き出し部２６ａ、エミッタ電極引き出し部２７ａ、ゲート電極引き出し部２８ａが設けられ、これらの引き出し部により外部機器に対する電気的な接続が行われている。
【００５７】
上記した参考例の半導体チップ３０及びこれを用いた半導体モジュールによれば、絶縁性樹脂からなるチップフレーム３１により、半導体チップ３０は接合終端部での沿面放電から保護されるため、マウントに先立って半導体チップの耐圧試験、遮断試験などの高電圧印加試験を実施することが可能であり、不良チップを予め抽出・除外することができる。なお、試験治具は、半導体チップの各電極と試験回路とを接続するために、ばね構造や油圧装置などの圧接装置を含んでいる。
【００５８】
また、本参考例のチップフレーム３１の使用により、チップマウント時にチップ外周部に損傷を受けるのを防止することができる。さらに、ボンディングワイヤーがチップ最外周の基板電位リング１０や基板上のコレクタ配線パターン２１に近接することによる絶縁耐圧の低下を防止することが可能である。また、本実施形態において、図示しないゲル状のパッシベーション剤で封印することにより長期信頼性を向上させることが可能である。さらにまた、チップフレーム３１は、複数個の半導体チップ３０をモジュール基板２０上に配列する際の位置決めにも使用することが可能である。
【００５９】
図４は、上述した本参考例における半導体装置の構造の変形例を示す断面図である。図１と同一部分には同一の符号を付して示し、詳細な説明は省略する。図４に示すように、チップフレーム３１の代わりに、塗布型フレーム３３がチップフレームとして用いられている。即ち、チップフレーム３１を接着層３２により半導体チップ３０に装着する以外に、チップの最大定格電圧に応じた空間沿面距離を満たすように、シリコーン、ポリエーテルイミドなどから選ばれる絶縁性樹脂を、半導体チップ３０の接合終端部、またはこの部分と外周端部に塗布することも可能である。この変形例によっても上述した実施形態と同様な効果が得られる他、接着剤を使用せずに簡便に半導体チップにチップフレームを設けることが可能である。なお、上記絶縁性樹脂として上記樹脂材料とガラス繊維とを含む複合体を用いることも可能であり、特にポリエーテルイミドとガラス繊維とを含む複合体を用いることが好ましい。
【００６０】
（第１の実施形態）図５は、本発明に係る第１の実施形態における半導体装置の構造を示す斜視図である。また、図６は図５の半導体装置を用いた半導体モジュールの構造を示す平面図である。図１、図２、図３と同一部分には同一の符号を付して示し、詳細な説明は省略する。
【００６１】
図５（ａ）に示すように、ＩＧＢＴが形成された半導体チップ３０にはチップフレーム３１が装着されており、このチップフレーム３１の上面にはエミッタ配線パターン２２´及びゲート配線パターン２３´が設けられている。このエミッタ配線パターン２２´及びゲート配線パターン２３´は、それぞれ半導体チップ３０上のエミッタ電極７及びゲート電極８に対してボンディングワイヤー２４ｂ、２５ｂによりそれぞれ接続されている。
【００６２】
また、チップフレーム３１の上面には配線パターン以外の回路成分（抵抗、キャパシタなど）を設けることも可能である。例えば、図５（ｂ）に示すように、ゲート配線パターンとして２３´の他に２３ａ´を設け、この配線パターン２３ａ´と上記ゲート電極８との間をボンディングワイヤー２５ｂ´により接続し、さらにゲート配線パターン２３´、２３ａ´間にゲート抵抗２３ｂ´を設けることができる。
【００６３】
本実施形態によれば、半導体チップ３０へのボンディング後に不良チップの選別作業を行えるため、ボンディングによって破壊した不良チップを抽出することができ、第１の実施形態より更にモジュール製造歩留りを向上させることが可能である。
【００６４】
このようにボンディング工程を経た半導体チップ３０は、図６に示すようにモジュール基板２０上に複数個並列接続して搭載される。それぞれの半導体チップ３０は、それらのチップフレーム３１の辺同志をお互いに密着させるようにしてモジュール基板２０上に搭載されている。本実施形態では、モジュール基板２０上のエミッタ配線パターン２２及びゲート配線パターン２３は、それぞれチップフレーム３１上のエミッタ配線パターン２２´及びゲート配線パターン２３´に対してボンディングワイヤ２４ｃ、２５ｃによりそれぞれ接続されている。
【００６５】
このように、半導体チップ３０上のエミッタ電極７及びゲート電極８をそれぞれモジュール基板２０上のエミッタ配線パターン２２及びゲート配線パターン２３と接続する場合に、それぞれチップフレーム３１上のエミッタ配線パターン２２´及びゲート配線パターン２３´を経由して接続するようにすれば、第１の実施形態のようにこれらの間に直接ボンディングワイヤー２４ａ、２５ａがチップフレーム３１上を跨ぐように設けられる場合と比べて、ボンディングワイヤーによる接続を確実に行うことができるようになり、ボンディング工程の製造歩留まりを向上させることが可能となる。また、半導体モジュールの小型化も可能となる。
【００６６】
（第２の実施形態）図７は、本発明に係る第２の実施形態における半導体モジュールの構造を示す平面図である。図１乃至図６と同一部分には同一の符号を付して示し、詳細な説明は省略する。
【００６７】
図７に示すように、モジュール基板２０にはコレクタ配線パターン２１のみが形成されており、このコレクタ配線パターン２１上に半導体チップ３０が複数個並列接続して搭載されている。それぞれの半導体チップ３０は、それらのチップフレーム３１の辺同志をお互いに密着させるようにしてコレクタ配線パターン２１上に搭載されている。
【００６８】
これらのチップフレーム３１上のエミッタ配線パターン２２´は、隣接する半導体チップ３０間で金属板５１により接続されている。また、同様にチップフレーム３１上のゲート配線パターン２３´は、隣接するチップフレーム３１間で金属板５２により接続されている。コレクタ配線パターン２１、金属板５１、及び金属板５２には、それぞれコレクタ電極引き出し部２６ｂ、エミッタ電極引き出し部２７ｂ、ゲート電極引き出し部２８ｂが設けられ、これらの引き出し部により外部機器に対する電気的な接続が行われている。
【００６９】
本実施形態による半導体モジュールによれば、チップフレーム３１上のエミッタ配線パターン及びゲート配線パターンをそれぞれ隣接する半導体チップ３０間でチップフレーム３１上において接続することにより、モジュール基板２０上のエミッタ配線パターン及びゲート配線パターンが不要となり、モジュール基板面積を削減し、半導体モジュールを小型化することが可能となる。また、各半導体チップ３０からのボンディングワイヤーの長さを低減することができ、これにより低インダクタンス接続が可能となる。したがって、並列接続された半導体チップ間での均一動作を実現することができ、安定なスイッチング動作が可能となる。
【００７０】
（第３の実施形態）図８は、本発明に係る第３の実施形態における半導体モジュールの構造を示す平面図である。図１乃至図６と同一部分には同一の符号を付して示し、詳細な説明は省略する。
【００７１】
図８に示すように、モジュール基板２０上にはコレクタ配線パターン２１´のみが形成されており、このコレクタ配線パターン２１´上に半導体チップ（ＩＧＢＴチップ）３０が複数個並列接続して搭載される他、複数個のＦＷＤ（フリーホイールダイオード）用の半導体チップ（ＦＲＤ（Ｆｉｒｓｔ Ｒｅｃｏｖｅｒｙ Ｄｉｏｄｅ）チップ）３０´がＩＧＢＴチップ３０に対して導通方向が逆になるように並列接続して搭載されている。ＦＷＤ用の半導体チップ３０´にもチップフレーム３１´が装着されている。具体的には、ＩＧＢＴチップ３０が４チップ、ＦＲＤチップ３０´が２チップ搭載されており、これらの半導体チップ３０、３０´は、それらのチップフレーム３１、３１´の辺同志をお互いに密着させるようにしてコレクタ配線パターン２１´上に正確に配列して搭載されている。
【００７２】
ＦＲＤ用の半導体チップ３０´に装着されたチップフレーム３１´上にはアノード配線パターン２９が設けられている。チップフレーム３１´上にはゲート配線パターン２３´が設けられる必要はない。アノード配線パターン２９は、ＦＲＤ上のアノード電極に対してボンディングワイヤー２４ｄにより接続されており、一方、ＦＲＤチップ３０´の裏面に設けられるＦＲＤのカソード電極は、モジュール基板２０上のコレクタ配線パターン２１´に半田付けされている。
【００７３】
チップフレーム３１上のエミッタ配線パターン２２´及びチップフレーム３１´上のアノード配線パターン２９は、隣接する半導体チップ３０、３０´間で金属板５３により接続されている。また、同様にチップフレーム３１上のゲート配線パターン２３´は、隣接するチップフレーム３１間で金属板５４ａ、５４ｂにより接続されている。コレクタ配線パターン２１´、金属板５３、及び金属板５４ａ、５４ｂには、それぞれコレクタ電極引き出し部２６ｃ、エミッタ電極引き出し部２７ｃ、ゲート電極引き出し部２８ｃが設けられ、これらの引き出し部により外部機器に対する電気的な接続が行われている。このようにして逆導通ＩＧＢＴをコンパクトに構成することができ、インバータ回路等に容易に応用することが可能となる。
【００７４】
（参考例）図９は、参考例の半導体モジュール及び半導体チップの構造を示す概略図である。図９（ａ）は半導体モジュールの構造を示す平面図、図９（ｂ）は図９（ａ）の半導体モジュールに搭載される半導体チップ（ＩＧＢＴチップ）１つの構造を示す斜視図である。図１乃至図６と同一部分には同一の符号を付して示し、詳細な説明は省略する。
【００７５】
図９（ｂ）に示すように、本参考例のＩＧＢＴチップ３０においては、チップフレーム３１及び３１´上には配線パターンは形成されておらず、ボンディング接続も使用されていない。ＩＧＢＴチップ３０の各チップに形成されるＩＧＢＴの電極には金属製のブロック５７やピン５８が半田付けされている。本参考例では、金属製のブロック５７がＩＧＢＴのエミッタ電極に、金属製のピン５８がゲート電極に接続されている。
【００７６】
かかるＩＧＢＴチップ３０は、図９（ａ）に示すように、コレクタ配線パターン２１´のみが形成されたモジュール基板２０上に搭載される。本実施形態でも、第３の実施形態と同様にコレクタ配線パターン２１´上に４チップのＩＧＢＴチップ３０が並列接続して搭載される他、２チップのＦＲＤチップ３０´がＩＧＢＴチップ３０に対して逆並列接続して搭載されている。
【００７７】
ＩＧＢＴチップ３０及びＦＲＤチップ３０´にそれぞれ装着されているチップフレーム３１及び３１´の上面には、金属板５５及び５６がそれぞれ４つのＩＧＢＴチップ３０の金属製のブロック５７及びピン５８に対して半田付けにより接続されている。
【００７８】
また、ＦＲＤチップ３０´上のアノード電極にも同様に、当該電極と電気的接続を保って図示しない金属製ブロックが設けられている。前述した金属板５５は、ＦＲＤチップ３０´の当該金属製ブロックに対しても電気的に接続している。
【００７９】
かかる金属板５５及び５６により、４つのＩＧＢＴチップ３０はお互いに並列接続され、これらのＩＧＢＴチップ３０に対して２チップのＦＲＤチップ３０´が逆並列接続されることとなる。
【００８０】
さらに、コレクタ配線パターン２１´、金属板５５、及び５６には、それぞれコレクタ電極引き出し部２６ｄ、エミッタ電極引き出し部２７ｄ、ゲート電極引き出し部２８ｄが設けられ、これらの引き出し部により外部機器に対する電気的な接続が行われている。この場合、ボンディング接続を使用しないため、低インダクタンス接続が可能であり、並列接続された半導体チップ間での均一動作を実現することができる。このようにして高性能な逆導通ＩＧＢＴをコンパクトに構成することができ、インバータ回路等に容易に応用することが可能となる。
【００８１】
以上、第１乃至第３の実施形態においてＩＧＢＴを例に説明したが、ＩＧＢＴに限らず、高耐圧ＭＯＳＦＥＴ、ＩＥＧＴなど他の半導体素子のモジュールにも本発明は適用可能である。また、半導体素子のゲート形状や接合終端部の電界緩和構造についても、上記実施形態に限定されることなく適用可能である。その他、本発明の趣旨を逸脱しないで種々変形して実施することが可能である。
【００８２】
次に、高耐圧半導体装置における高温化による素子破壊を防止するための半導体装置について説明を行う。
（第１の参考例）図１０は、半導体装置に係る第１の参考例を示す回路図である。また、図１２はその素子構造を示す断面図である。
【００８３】
図１０に示すように、半導体装置は、コレクタ電極、エミッタ電極、及びゲート電極を有するゲート駆動型パワー素子１０１と、このパワー素子１０１に接続された保護用ダイオード１０２及び電界効果トランジスタ（ｎチャネル型ＭＯＳＦＥＴ）１０４と、保護用ダイオード１０２に直列接続された抵抗１０３とから構成される。なお、図１０において、Ｇはゲート電極端子、Ｅはエミッタ電極端子、Ｃはコレクタ電極端子である。
【００８４】
パワー素子１０１のゲート電極には、保護用ダイオード１０２のカソード電極及びｎチャネル型ＭＯＳＦＥＴ１０４のドレイン電極が接続されており、当該ｎチャネル型ＭＯＳＦＥＴ１０４のソース電極はパワー素子１０１のエミッタ電極に接続されている。また、保護用ダイオード１０２のアノード電極は直列接続された抵抗１０３を介してパワー素子１０１のエミッタ電極に接続されており、当該アノード電極はｎチャネル型ＭＯＳＦＥＴ１０４のゲート電極にも接続されている。
【００８５】
次に、図１０に示した半導体装置における素子保護動作の原理を説明する。図１１は、この素子保護動作の原理を説明するための保護用ダイオードの逆方向電流−電圧特性を示す特性図である。
【００８６】
図１１において、線Ａは低温（室温）における保護用ダイオードの特性を示し、線Ｂは高温（例えば１００℃以上）における保護用ダイオードの特性を示す。図１１に示すように、低温（室温）では保護用ダイオードに微少なリーク電流（例えば（１００μＡ））しか流れないが、高温になると大きな電流（例えば１２５℃において（１０ｍＡ））が流れるようになる。
【００８７】
したがって、ゲート駆動型パワー素子１０１がオン状態となり、素子で発生する熱量が増大して素子温度が急上昇すると、保護用ダイオード１０２に流れる電流は急激に増大する。その結果、保護用ダイオード１０２に直列接続された抵抗１０３に流れる電流も急激に増大し、この部分で電位降下が増大して、ｎチャネル型ＭＯＳＦＥＴ１０４のゲート電極には十分な正の電圧が印加されることとなる。
【００８８】
これにより、ｎチャネル型ＭＯＳＦＥＴ１０４はオン状態となるので、パワー素子１０１のゲート電極とエミッタ電極との間が短絡されるようになり（即ち、ゲート電圧が減少して）、パワー素子１０１はオフ状態となる。したがって、パワー素子１０１における熱の発生は抑制されて、当該パワー素子１０１の熱による破壊を事前に防止することが可能となる。
【００８９】
図１２は、上述した保護用ダイオード１０２及びｎチャネル型ＭＯＳＦＥＴ１０４をゲート駆動型パワー素子１０１と同じ半導体基板に形成した場合の素子構造を示す断面図である。温度を検出する保護用ダイオード１０２は、パワー素子１０１に近接して設けることが好ましいが、パワー素子１０１の有効面積を減少させないために主素子部（パワー素子の形成部分）には設けず、耐圧確保のための接合終端部を利用して形成されている。また、ｎチャネル型ＭＯＳＦＥＴ１０４も同様にこの接合終端部を利用して形成されている。
【００９０】
図１２に示すように、ｎ− 型の半導体基板１１１の表面にはｐ型領域１１２及び１１４が選択的に形成されており、ｐ型領域（アノード領域）１１２には保護用ダイオード１０２が、ｐ型領域１１４にはｎチャネル型ＭＯＳＦＥＴ１０４がそれぞれ形成されている。
【００９１】
即ち、アノード領域１１２にはその表面にｎ＋ 型のカソード領域１１３が選択的に形成されており、アノード領域１１２及びカソード領域１１３にはそれぞれアノード電極１１７及びカソード領域１１８が設けられている。
【００９２】
一方、ｐ型領域１１４にはその表面にｎ＋ 型のソース領域１１６及びドレイン領域１１５が選択的に形成されており、ソース領域１１６とドレイン領域１１５間のｐ型領域１１４の表面にはゲート絶縁膜１２１を介してゲート電極１２０が設けられている。また、ソース領域１１６及びｐ型領域１１４に跨るようにソース電極１２２が設けられ、ドレイン領域１１５にはドレイン電極１１９が設けられている。
【００９３】
また、保護用ダイオード１０２のカソード電極１１８及びｎチャネル型ＭＯＳＦＥＴ１０４のドレイン電極１１９はパワー素子１０１のゲート電極に接続され、ｎチャネル型ＭＯＳＦＥＴ１０４のソース電極はパワー素子１０１のエミッタ電極に接続されている。さらに、保護用ダイオード１０２のアノード電極１１７は直列接続された抵抗１０３を介してパワー素子１０１のエミッタ電極に接続されており、当該アノード電極１１７はｎチャネル型ＭＯＳＦＥＴ１０４のゲート電極１２０にも接続されている。
【００９４】
（第２の参考例）図１３は、半導体装置に係る第２の参考例を示す回路図である。第１の参考例において説明したものと異なる点は、制御用の素子にＭＯＳＦＥＴ１０４ではなくバイポーラトランジスタ１０５を利用する点である。即ち、図１３に示すように、パワー素子１０１のゲート電極には、保護用ダイオード１０２のカソード電極及びバイポーラトランジスタ１０５のコレクタ電極が接続されており、当該バイポーラトランジスタ１０５のエミッタ電極はパワー素子１０１のエミッタ電極に接続されている。また、保護用ダイオード１０２のアノード電極はバイポーラトランジスタ１０５のベース電極に接続されている。
【００９５】
図１３に示した半導体装置における素子保護動作の原理を説明する。ゲート駆動型パワー素子１０１がオン状態となり、素子で発生する熱量が増大して素子温度が急上昇すると、保護用ダイオード１０２に流れる電流は急激に増大する。その結果、バイポーラトランジスタ１０５のベース電極に流れ込む電流値も急激に増大し、バイポーラトランジスタ１０５はオン状態となるので、パワー素子１０１のゲート電極とエミッタ電極との間が短絡されるようになり（即ち、ゲート電圧が減少して）、パワー素子１０１はオフ状態となる。したがって、パワー素子１０１における熱の発生は抑制されて、当該パワー素子１０１の熱による破壊を事前に防止することが可能となる。
【００９６】
このように、保護用ダイオード１０２のリーク電流をそのままバイポーラトランジスタ１０５のベース電流として使用して制御を行うので、第１の参考例で示した抵抗１０３を省略することができ構成を簡単にすることが可能である。また、バイポーラトランジスタ１０５は保護用ダイオード１０２と同様の温度特性を有し、素子温度が高くなるほどオンしやすいので、高耐圧半導体装置の保護をより簡単にかつ確実に行うことが可能である。
【００９７】
図１４は第２の参考例の保護回路を全てパワー素子と同じ半導体基板に形成した場合の断面図である。図１２と同一部分には同一の符号を付して示し、詳細な説明は省略する。図１４に示すように、上述した保護用ダイオード１０２及びバイポーラトランジスタ１０５は、ゲート駆動型パワー素子１０１と同じ半導体基板に形成されている。保護用ダイオード１０２（可能であればバイポーラトランジスタ１０５も。）は、パワー素子１０１に近接して設けることが好ましいが、パワー素子１０１の有効面積を減少させないために主素子部（パワー素子の形成部分）には設けず、耐圧確保のための接合終端部を利用して形成されている。また、バイポーラトランジスタ１０５も同様にこの接合終端部を利用して形成されている。
【００９８】
図１４に示すように、ｎ− 型の半導体基板１１１の表面にはｐ型領域（アノード領域）１１２の他にｐ型領域（ベース領域）１２４が選択的に形成されており、このｐ型領域１２４にはバイポーラトランジスタ１０５が形成されている。
【００９９】
即ち、ベース領域１２４にはその表面にｎ＋ 型のエミッタ領域１２５及びコレクタ領域１２３が選択的に形成されており、エミッタ領域１２５及びコレクタ領域１２３にはそれぞれエミッタ電極１２８及びコレクタ電極１２６が設けられている。また、エミッタ領域１２５とコレクタ領域１２３間のベース領域１２４の表面にはベース電極１２７が設けられている。
【０１００】
さらに、保護用ダイオード１０２のカソード電極１１８及びバイポーラトランジスタ１０５のコレクタ電極１２６は、パワー素子１０１のゲート電極に対して接続されており、バイポーラトランジスタ１０５のエミッタ電極１２８はパワー素子１０１のエミッタ電極に接続されている。保護用ダイオード１０２のアノード電極１１７はバイポーラトランジスタ１０５のベース電極１２７に接続されている。
【０１０１】
図１５は、参考例における素子構造の変形例を示す断面図である。図１４と同一部分には同一の符号を付して示し、詳細な説明は省略する。図１５に示すように、ｐ型領域（アノード領域）１１２とｐ型領域（ベース領域）１２４とは合体して一つのｐ型領域１１０ａとなっている。このような構成であれば、より簡単なプロセスでより集積した素子を作製することが可能である。
【０１０２】
なお、図１５のｐ型領域１１０ａにはカソード領域１１３及びコレクタ領域１２３より下層の領域にｐ型領域１１０ａより高濃度のｐ＋ 型領域１１０ａ´が形成されている。このｐ＋ 型領域１１０ａ´は、カソード領域１１３の下層領域からエミッタ領域１２５とコレクタ領域１２３間の下層領域にわたって延在している。かかる構成により、保護用ダイオード１０２のリーク電流はｐ＋ 型領域１１０ａ´を通って、エミッタ領域１２５とコレクタ領域１２３間のｐ型領域１１０ａ（ベース領域）に効率よく到達することが可能であり、効率の良い素子保護動作を図ることが可能である。
【０１０３】
また、コレクタ領域１２３を複数に分割して、かかるコレクタ領域１２３間を保護用ダイオード１０２のリーク電流が流れるようにしても、当該リーク電流の上記ベース領域への到達効率を向上させることができ、効率の良い素子保護動作を確保することが可能である。
【０１０４】
図１６は、参考例における素子構造の他の変形例を示す断面図である。図１４と同一部分には同一の符号を付して示し、詳細な説明は省略する。図１６に示すように、ｐ型領域（ベース領域）１１０ｂとｐ型領域（アノード領域）１１０ｃとはお互いに接するように形成されている。これらのｐ型領域１１０ｂ及び１１０ｃはそれぞれ素子動作に適する所望のｐ型不純物濃度で形成されている。
【０１０５】
ｐ型領域１１０ｂ及び１１０ｃの形成方法としては、例えばｐ型不純物の二重拡散を用いることが可能である。
この図１６の実施形態においても、図１５の実施形態と同様に、高濃度のｐ＋ 型領域１１０ａ´に相当する領域を設けたり、コレクタ領域１２３を複数に分割することが可能であり、この場合にも効率の良い素子保護動作を図ることが可能である。
【０１０６】
（第３の参考例）図１７は、半導体装置に係る第３の参考例を示す回路図である。第１の参考例において説明したものと異なる点は、制御用の素子にＭＯＳＦＥＴ１０４ではなくサイリスタ１０６を利用する点である。即ち、図１７に示すように、パワー素子１０１のゲート電極には、保護用ダイオード１０２のカソード電極及びサイリスタ１０６のアノード電極が接続されており、当該サイリスタ１０６のカソード電極はパワー素子１０１のエミッタ電極に接続されている。また、保護用ダイオード１０２のアノード電極はサイリスタ１０６のベース電極に接続されている。
【０１０７】
図１７に示した半導体装置における素子保護動作の原理を説明する。ゲート駆動型パワー素子１０１がオン状態となり、素子で発生する熱量が増大して素子温度が急上昇すると、保護用ダイオード１０２に流れる電流は急激に増大する。その結果、サイリスタ１０６のベース電極に流れ込む電流値も急激に増大し、サイリスタ１０６はオン状態となるので、パワー素子１０１のゲート電極とエミッタ電極との間が短絡されるようになり（即ち、ゲート電圧が減少して）、パワー素子１０１はオフ状態となる。したがって、パワー素子１０１における熱の発生は抑制されて、当該パワー素子１０１の熱による破壊を事前に防止することが可能となる。
【０１０８】
この参考例によれば、保護用ダイオード１０２のリーク電流をそのままサイリスタ１０６のベース電流として使用して制御を行うので、第２の参考例と同様に第２の参考例で示した抵抗１０３を省略することができ構成を簡単にすることが可能である。また、サイリスタ１０６は保護用ダイオード１０２と同様の温度特性を有し、素子温度が高くなるほどオンしやすいので、高耐圧半導体装置の保護をより簡単にかつ確実に行うことが可能である。
【０１０９】
さらにこの参考例では、素子温度が上昇した場合、サイリスタ１０６をオン状態とすることによりパワー素子１０１をオフ状態とするが、このサイリスタ１０６は、一度オン状態となると、外部からの電圧印加によりゲート電圧を負とするまでオン状態を保ち続ける。したがって、パワー素子１０１をオフ状態に保ちオン状態には戻さないようにすることができ、素子温度が高温の場合においてより確実に素子の保護を行うことが可能である。
【０１１０】
図１８は第３の参考例の保護回路を全てパワー素子と同じ半導体基板に形成した場合の断面図である。図１２と同一部分には同一の符号を付して示し、詳細な説明は省略する。図１８に示すように、上述した保護用ダイオード１０２及びサイリスタ１０６は、ゲート駆動型パワー素子１０１と同じ半導体基板に形成されている。保護用ダイオード１０２（可能であればサイリスタ１０６も。）は、パワー素子１０１に近接して設けることが好ましいが、パワー素子１０１の有効面積を減少させないために主素子部（パワー素子の形成部分）には設けず、耐圧確保のための接合終端部を利用して形成されている。また、サイリスタ１０６も同様にこの接合終端部を利用して形成されている。
【０１１１】
図１８に示すように、ｎ− 型の半導体基板１１１の表面にはｐ型領域（アノード領域）１１２の他にｐ型領域（ｐ型のベース領域）１２９が選択的に形成されており、このｐ型領域１２９にはサイリスタ１０６が形成されている。
【０１１２】
即ち、ｐ型のベース領域１２９にはその表面にｎ型のベース領域１３１が選択的に形成されており、このｎ型のベース領域１３１の表面にはｐ型のアノード領域１３２が選択的に形成されている。また、ｐ型のベース領域１２９の表面にはｎ型のベース領域１３１から離間してｎ型のカソード領域１３０が形成されている。ｐ型のアノード領域１３２及びｎ型のカソード領域１３０にはそれぞれアノード電極１３４及びカソード電極１３３が設けられている。また、ｎ型のベース領域１３１とｎ型のカソード領域１３０間のｐ型のベース領域１２９の表面にはベース電極１３５が設けられている。
【０１１３】
さらに、保護用ダイオード１０２のカソード電極１１８及びサイリスタ１０６のアノード電極１３４は、パワー素子１０１のゲート電極に対して接続されており、サイリスタ１０６のカソード電極１３３はパワー素子１０１のエミッタ電極に接続されている。また、保護用ダイオード１０２のアノード電極１１７はサイリスタ１０６のベース電極１３５（ｐ型のベース領域１２９上の電極）に接続されている。
【０１１４】
図１９は、この参考例における素子構造の変形例を示す断面図である。図１８と同一部分には同一の符号を付して示し、詳細な説明は省略する。図１９に示すように、ｐ型領域（アノード領域）１１２とｐ型領域（ｐ型のベース領域）１２９とは合体して一つのｐ型領域１１０ｄとなっている。このような構成であれば、より簡単なプロセスでより集積した素子を作製することが可能である。
【０１１５】
なお、図１９のｐ型領域１１０ｄにはカソード領域１１３及びカソード領域１３０より下層の領域にｐ型領域１１０ｄより高濃度のｐ＋ 型領域１１０ｄ´が形成されている。このｐ＋ 型領域１１０ｄ´は、カソード領域１１３の下層領域からカソード領域１３０とベース領域１３１間の下層領域にわたって延在している。かかる構成により、保護用ダイオード１０２のリーク電流はｐ＋ 型領域１１０ｄ´を通って、カソード領域１３０とベース領域１３１間のｐ型領域１１０ｄ（ベース領域）に効率よく到達することが可能であり、効率の良い素子保護動作を図ることが可能である。
【０１１６】
また、カソード領域１３０を複数に分割して、かかるカソード領域１３０間を保護用ダイオード１０２のリーク電流が流れるようにしても、当該リーク電流の上記ベース領域への到達効率を向上させることができ、効率の良い素子保護動作を確保することが可能である。
【０１１７】
図２０は、この参考例における素子構造の他の変形例を示す断面図である。図１８と同一部分には同一の符号を付して示し、詳細な説明は省略する。図２０に示すように、ｐ型領域（ｐ型のベース領域）１１０ｅとｐ型領域（アノード領域）１１０ｆとはお互いに接するように形成されている。これらのｐ型領域１１０ｅ及び１１０ｆはそれぞれ素子動作に適する所望のｐ型不純物濃度で形成されている。ｐ型領域１１０ｅ及び１１０ｆの形成方法としては、例えばｐ型不純物の二重拡散を用いることが可能である。
【０１１８】
この図２０においても、図１９と同様に、高濃度のｐ+ 型領域１１０ｄ´に相当する領域を設けたり、コレクタ領域１３０を複数に分割することが可能であり、この場合にも効率の良い素子保護動作を図ることが可能である。
【０１１９】
（第４の参考例）図２１は、半導体装置に係る参考例を示す回路図である。また、図２２はこの参考例における構造を示す斜視図、図２３はこの参考例における素子構造を示す断面図である。図１０と同一部分には同一の符号を付して示す。
【０１２０】
図２１に示すように、半導体装置は二つの部分Ｐ、Ｑに分かれており、Ｑの部分は高耐圧の半導体装置（ゲート駆動型パワー素子１０１）と同一の基板に作製されており、Ｐの部分は当該高耐圧半導体装置（ゲート駆動型パワー素子１０１）が設けられた基板とは別の部分（例えば、配線等が形成されたモジュール基板、圧接パッケージの蓋の部分、前述の実施形態におけるチップフレーム等）に作製されている。
【０１２１】
Ｑの部分は、コレクタ電極、エミッタ電極、及びゲート電極を有するゲート駆動型パワー素子１０１と、このパワー素子１０１に接続された保護用ダイオード１０２とから構成されている。パワー素子１０１のゲート電極には保護用ダイオード１０２のカソード電極が接続され、これらのゲート電極及びカソード電極は電極端子Ｇを介して外部と接続可能となっている。また、保護用ダイオード１０２のアノード電極は電極端子Ａを介して外部と接続可能となっている。
【０１２２】
一方、Ｐの部分は、電界効果トランジスタ（ｎチャネル型ＭＯＳＦＥＴ）１０４と、この電界効果トランジスタ１０４に接続された抵抗１０３とから構成されている。ｎチャネル型ＭＯＳＦＥＴ１０４のゲート電極は抵抗１０３を介して当該ＭＯＳＦＥＴ１０４のソース電極と接続され、これらのゲート電極及びソース電極はそれぞれ電極端子Ａ´、Ｅ´を介して外部と接続可能となっている。また、ｎチャネル型ＭＯＳＦＥＴ１０４のドレイン電極は電極端子Ｇ´を介して外部と接続可能となっている。
【０１２３】
以上の構成の半導体装置においては、Ｐ部分の電極端子Ｇ´、電極端子Ａ´、及び電極端子Ｅ´が、それぞれＱ部分の電極端子Ｇ、電極端子Ａ、及び電極端子Ｅと接続されるようになっており、接続した場合には図１０に示した回路と同一の構成となるようになっている。
【０１２４】
このように、半導体装置を二つの部分Ｐ、Ｑに分け、パワー素子１０１と同一の基板に作製されるＱの部分に保護用ダイオード１０２を含め、またパワー素子１０１が設けられた基板とは別の部分に作製されるＰの部分に電界効果トランジスタ１０４を含めるようにすれば、保護用ダイオード１０２がパワー素子１０１と近接して設けられることになるので、保護用ダイオード１０２によりパワー素子１０１の素子温度を正確に検知しパワー素子１０１に対して正確かつ迅速にフィードバックを行うことができ、パワー素子１０１を確実に保護することが可能である。
【０１２５】
さらに、素子温度の検知とは直接関係のない電界効果トランジスタ１０４は、パワー素子１０１が設けられた基板とは異なる部分に設けられるので、素子温度の検知に影響を与えることなく、かつパワー素子１０１の有効面積を減少させないで、装置全体のコンパクト化を図ることが可能である。
【０１２６】
次に、チップフレームを用いて半導体装置の実装を行った場合について説明する。図２２に示すように、半導体基板（半導体チップ）２０１にはパワー素子１０１及び保護用ダイオード１０２が形成されており、第１の実施形態と同様に当該半導体基板２０１の外周部にはチップフレーム２０８が装着されている。このチップフレーム２０８は、半導体基板２０１モジュールに組み込む際の耐圧歩留りを向上させるために、第１の実施形態と同様に半導体基板２０１の接合終端部をカバーしている。さらに、チップフレーム２０８の上面にはゲート配線パターン２０７ａ、アノード配線パターン２０７ｂ、エミッタ配線パターン２０７ｃ、抵抗２０３、及びｎチャネル型ＭＯＳＦＥＴ２０４が設けられている。
【０１２７】
ゲート配線パターン２０７ａとｎチャネル型ＭＯＳＦＥＴ２０４のドレイン電極とは配線により電気的に接続され、このｎチャネル型ＭＯＳＦＥＴ２０４のゲート電極及びソース電極は、それぞれアノード配線パターン２０７ｂ、エミッタ配線パターン２０７ｃに対して配線により電気的に接続されている。また、ｎチャネル型ＭＯＳＦＥＴ２０４のソース電極は抵抗２０３を介してアノード配線パターン２０７ｂに対して配線により電気的に接続されている
さらに、半導体基板２０１の保護用ダイオード１０２のカソード電極（図２３の２２２に相当。）及びアノード電極（図２３の２２１に相当。）は、それぞれボンディングワイヤー２０９ａ、２０９ｂによりそれぞれゲート配線パターン２０７ａ、アノード配線パターン２０７ｂに電気的に接続されている。また、半導体基板２０１のパワー素子１０１のエミッタ電極（図２３の２１６に相当。）及びゲート電極（図２３の２１５に相当。）は、それぞれボンディングワイヤー２０９ｃ、２０９ｄによりそれぞれエミッタ配線パターン２０７ｃ、ゲート配線パターン２０７ａに電気的に接続されている。なお、半導体基板２０１の裏面にはパワー素子１０１のコレクタ電極２０７ｄが設けられている。
【０１２８】
また一方、図２３に示すように、半導体基板２０１にはｎ− 型の半導体層２１１が設けられ、その表面にはｐ型領域（ｐ型のベース領域）２１２及びリング状のｐ型領域（アノード領域）２１９が選択的に形成されており、このアノード領域２１９の外側にはｐ− 型のリサーフ層（終端領域）２２３が形成されている。ｐ型のベース領域２１２にはパワー素子１０１としてＩＧＢＴが設けられ、アノード領域２１９には保護用ダイオード１０２がそれぞれ設けられている。
【０１２９】
即ち、ｐ型のベース領域２１２にはその表面にｎ＋ 型のソース領域（エミッタ領域、カソード領域）２１３が例えばリング状に選択的に形成されており、ソース領域２１３とｎ− 型の半導体層２１１間のｐ型のベース領域２１２の表面にはゲート絶縁膜２１４を介してゲート電極２１５が設けられている。ソース電極（エミッタ電極、カソード電極）２１６は、ソース領域２１３及びｐ型のベース領域２１２に跨るように設けられている。また、半導体基板２０１の裏面にはｐ＋ 型のドレイン領域（アノード領域）２１７が形成されており、このドレイン領域２１７にはドレイン電極（アノード電極）２１８が設けられている。
【０１３０】
また、アノード領域２１９にはその表面にｎ＋ 型のカソード領域２２０が選択的に形成されており、アノード領域２１９及びカソード領域２２０にはそれぞれアノード電極２２１、カソード電極２２２が設けられている。
【０１３１】
さらに、パワー素子１０１のゲート電極２１５には保護用ダイオード１０２のカソード電極２２２が接続され、これらのゲート電極２１５及びカソード電極２２２は上述したように電極端子Ｇを介してゲート配線パターン２０７ａと接続されている。保護用ダイオード１０２のアノード電極２２１及びパワー素子１０１のソース電極（エミッタ電極、カソード電極）２１６は、それぞれ電極端子Ａ、電極端子Ｋ（Ｅ）を介して上述の如くそれぞれアノード配線パターン２０７ｂ、エミッタ配線パターン２０７ｃと接続されている。
【０１３２】
このように、保護用ダイオード１０２を半導体基板２０１に設け、かつｎチャネル型ＭＯＳＦＥＴ２０４をチップフレーム２０８の上面に設けることにより、パワー素子１０１の素子温度を正確に検知することができ、パワー素子１０１に対する正確かつ迅速なフィードバックによりパワー素子１０１を確実に保護することが可能であるとともに、素子温度の検知に影響を与えることなく、かつパワー素子１０１の有効面積を減少させないで、装置全体のコンパクト化を図ることが可能である。
【０１３５】
また、第１乃至第５の実施形態と第１乃至第４の参考例とを適宜組み合わせて実施することも可能である。その他、本発明の趣旨を逸脱しない範囲で種々変形して実施することが可能である。
【０１３６】
【発明の効果】
以上説明したように、本発明によれば、半導体チップにフレームを設けることにより製造歩留まり及び信頼性の高い半導体装置及び半導体モジュールを提供することができる。さらに、フレーム上に配線パターン等を形成することによりモジュールの小型化や低インダクタンス化が可能な半導体モジュールを提供することができる。
【図面の簡単な説明】
【図１】参考例における半導体装置の構造を示す断面図。
【図２】参考例における半導体モジュールの構造を示す平面図。
【図３】図２に示す半導体モジュールの線分Ａ−Ａ´における断面を示す断面図。
【図４】参考例における半導体装置の構造の変形例を示す断面図。
【図５】本発明に係る第１の実施形態における半導体装置の構造を示す斜視図。
【図６】本発明に係る第１の実施形態における半導体モジュールの構造を示す平面図。
【図７】本発明に係る第２の実施形態における半導体モジュールの構造を示す平面図。
【図８】本発明に係る第３の実施形態における半導体モジュールの構造を示す平面図。
【図９】本発明に係る第５の実施形態における半導体モジュールの構造を示す平面図。
【図１０】半導体装置に係る第１の参考例を示す回路図。
【図１１】半導体装置における素子保護動作の原理を説明するための保護用ダイオードの逆方向電流−電圧特性を示す特性図。
【図１２】半導体装置に係る第１の参考例における素子構造を示す断面図。
【図１３】半導体装置に係る第２の参考例を示す回路図。
【図１４】半導体装置に係る第２の参考例における素子構造を示す断面図。
【図１５】半導体装置に係る第２の参考例における素子構造の変形例を示す断面図。
【図１６】半導体装置に係る第２の参考例における素子構造の他の変形例を示す断面図。
【図１７】半導体装置に係る第３の参考例を示す回路図。
【図１８】半導体装置に係る第３の参考例における素子構造を示す断面図。
【図１９】半導体装置に係る第３の参考例における素子構造の変形例を示す断面図。
【図２０】半導体装置に係る第４の参考例における素子構造の他の変形例を示す断面図。
【図２１】半導体装置に係る第４の参考例を示す回路図。
【図２２】半導体装置に係る第４の参考例における構造を示す斜視図。
【図２３】半導体装置に係る第４の参考例における素子構造を示す断面図。
【図２４】温度検知回路の素子構造を示す断面図。
【図２５】ダイオードのオン電流−電圧特性を示す特性図。
【図２６】従来の高耐圧半導体装置のチップ終端部構造を示す断面図。
【図２７】従来の半導体モジュールの構造を示す平面図及び断面図。
【符号の説明】
１... ｎ- 型基板（ｎ- 型ベース層）
２... ｎ型バッファ層
３... ｐ+ 型コレクタ層
４... ｐ型ベース層
５... ｎ+ 型ソース層
６... コレクタ電極
７... エミッタ電極
８... ゲート電極
９ａ... ゲート絶縁膜
９ｂ... 絶縁膜
９ｂ´... パッシベーション膜
１０... 電極
１１... ｎ+ 型ストッパ層
２０... モジュール基板
２１、２１´... コレクタ配線パターン
２２、２２´... エミッタ配線パターン
２３、２３´、２３ａ´... ゲート配線パターン
２３ｂ´... ゲート抵抗
２４ａ、２４ｂ、２４ｃ... エミッタボンディングワイヤー
２４ｄ... アノードボンディングワイヤー
２５ａ、２５ｂ、２５ｃ、２５ｂ´... ゲートボンディングワイヤー
２６ａ、２６ｂ、２６ｃ、２６ｄ... コレクタ電極引き出し部
２７ａ、２７ｂ、２７ｃ... エミッタ電極引き出し部
２８ａ、２８ｂ、２８ｃ... ゲート電極引き出し部
３０... 半導体チップ（ＩＧＢＴ）
３０´... 半導体チップ（ＦＲＤ）
３１、３３... チップフレーム
３２... 接着層
１０１... 主スイッチング素子
１０２... 保護用ダイオード
１０３... 保護用抵抗
１０４... 保護用ＭＯＳＦＥＴ
１０５... 保護用トランジスタ
１０６... 保護用サイリスタ
１１１... ｎ- 型基板層
１１２... ｐ型アノード層
１１３... ｎ+ 型カソード層
１１４... ｐ型ウエル層
１１５... ｎ+ 型ドレイン層
１１６... ｎ+ 型ソース層
１１７... アノード電極
１１８... カソード電極
１１９... ドレイン電極
１２０... ゲート電極
１２１... ゲート絶縁膜
１２２... ソース電極
１２３... ｎ+ 型コレクタ層
１２４... ｐ型ベース層
１２５... ｎ+ 型エミッタ層
１２６... コレクタ電極
１２７... ベース電極
１２８... エミッタ電極
１２９... ｐ型ベース電極
１３０... ｎ型エミッタ（カソード）層
１３１... ｎ型ベース層
１３２... ｐ型エミッタ（アノード）層
１３３... カソード電極
１３４... アノード電極
１３５... ベース電極
２１９... ｐ型リング層
２２３... ｐ- 型リサーフ層
【発明の属する技術分野】
本発明は、半導体装置及び半導体モジュールに係わり、特に高耐圧の半導体装置及びこれを１又は複数個含む半導体モジュールに関する。
【０００２】
【従来の技術】
従来、絶縁ゲート型トランジスタ（ＩＧＢＴ）、注入促進型ゲートトランジスタ（ＩＥＧＴ）などの定格電圧が大きい高耐圧半導体素子においては、一般に定格電流も大きく、複数個の高耐圧半導体チップを並列に搭載した半導体モジュールが使用されている。
【０００３】
図２６は、高耐圧半導体素子（ＩＧＢＴ）を備えた従来の半導体チップの終端部構造を示す断面図である。この図２６に示すように、ｎ− 型基板からなるｎ− 型ベース層３０１の一方の面にはｎ型バッファ層３０２、及びｐ＋ 型コレクタ層３０３が順次形成され、ｎ− 型ベース層３０１の他方の面にはｐ型ベース層３０４が選択的に形成され、ｐ型ベース層３０４中にはｎ＋ 型ソース層３０５が選択的に形成されている。
【０００４】
また、ｐ＋ 型コレクタ層３０３の表面にはコレクタ電極３０６が形成され、ｐ型ベース層３０４とｎ＋ 型ソース層３０５に跨ってエミッタ電極３０７が形成されている。さらに、ｎ＋ 型ソース層３０５とｎ− 型ベース層３０１との間のｐ型ベース層３０４の表面にはゲート絶縁膜３０９ａを介してゲート電極３０８が形成されている。このゲート電極３０８上には絶縁膜３０９ｂが形成され、さらにこの絶縁膜３０９ｂ上に前述したエミッタ電極３０７が形成された構造となっている。以上のように、高耐圧半導体素子としてＩＧＢＴが半導体基板（チップ）上に設けられている。
【０００５】
かかるＩＧＢＴが設けられた半導体チップの終端部表面には、絶縁膜（シリコン酸化膜等）あるいは高抵抗膜（半絶縁性多結晶シリコン膜等）からなるパッシベーション膜３０９ｂ´が形成されている。パッシベーション膜３０９ｂ´の一方の端はｐ型ベース層３０４の終端部に接続され、他端は電極３１０を介してｎ＋ 型ストッパ層３１１に接続されて基板電位に保持される。電極３１０及びｎ＋ 型ストッパ層３１１は終端部における空乏層がチップ端まで延びることを防止する役割を果たす。さらにまた、高耐圧構造を強化するため、パッシベーション膜３０９ｂ´が形成された半導体基板表面に、リサーフ層やガードリング層など、電界緩和構造が追加されることも多い。
【０００６】
次に、かかるＩＧＢＴ等の高耐圧半導体素子が設けられた半導体チップを搭載した半導体モジュールについて説明する。図２７は、従来の半導体モジュールの構造を示す概略図である。図２７（ａ）は半導体モジュールの平面図、図２７（ｂ）は図２７（ａ）の線分Ａ−Ａ´における断面図である。
【０００７】
図２７に示すように、図２６で述べたＩＧＢＴ等の高耐圧半導体素子が設けられた半導体チップ３３０は複数個モジュール基板３２０上に並列接続して搭載されている。この半導体チップ３３０の第１の主面上に形成された第１の主電極（コレクタ電極。図２６の３０６に相当。）は、モジュール基板３２０上の第１の配線パターン３２１に半田付けされ、第２の主面上の第２の主電極（エミッタ電極。図２６の３０７に相当。）、及び制御電極（ゲート電極。図２６の３０８に相当。）は、モジュール基板３２０上の第２及び第３の配線パターン３２２、３２３にそれぞれボンディングワイヤー３２４、３２５により接続される。第１、第２、及び第３の配線パターン３２１、３２２、３２３には、それぞれコレクタ電極引き出し部３２６、エミッタ電極引き出し部３２７、ゲート電極引き出し部３２８が設けられ、これらの引き出し部により外部機器に対する電気的な接続が行われる。
【０００８】
このような従来の半導体モジュールにおいては、複数個の半導体チップ３３０をモジュール基板３２０にマウント、ボンディングした後に、図示しないゲル状のパッシベーション剤で全体を封印することにより、エミッタ電極３０７と電極３１０間、及び近接する配線パターンやボンディングワイヤーとの間の沿面放電に対する防止処置が施されてきた。
【０００９】
しかしながら、この方法では、並列接続された複数個の半導体チップ３３０の中に耐圧、最大遮断電流などの点で１つでも不良チップがあると、モジュール全体が不良モジュールとなってしまう。この段階では、不良チップの選別、リペアは極めて困難である。特に、多数のチップを含む、定格電流の大きなモジュールほど、不良チップが混載される可能性が高くなってしまうという問題があった。
【００１０】
また、従来の半導体モジュールにおいては、コレクタ、エミッタ、ゲートの各配線パターン３２１、３２２、３２３が全てモジュール基板３２０に固定されており、各配線パターンの絶縁距離確保のためにモジュール基板３２０が大型化していた。このため、半導体チップ３３０と配線パターン３２２、３２３とを接続するボンディングワイヤー３２４、３２５の長さが長くなり、そのインダクタンス成分が大きくなってしまうという問題があった。
【００１１】
一方、半導体チップに設けられたＩＧＢＴ等の高耐圧半導体素子については、以下に述べるような問題があった。
即ち、従来のＩＧＢＴ等の高耐圧半導体素子においては、大電流を流すことにより素子の温度が上昇して例えば１５０℃といった高温に達した場合、この温度上昇により素子が破壊してしまって動作しなくなるという問題があった。
【００１２】
この問題を解決するため、従来、かかる温度上昇を検知し検知結果を素子にフィードバックする方法が知られていた。この方法によれば、素子温度が高温に達した場合に、温度上昇の検知結果を素子にフィードバックして素子のスイッチを制御することにより、高耐圧半導体素子の保護を行うことができる。
【００１３】
かかる従来の方法では、高耐圧半導体素子の外部に素子温度をモニターしてフィードバックを行う保護回路を別に設ける必要がある。この保護回路は、素子温度を測定するために常に電流を流し、この電流によって生ずる電圧値、即ち素子温度をモニターする温度検知回路と、素子温度が上昇した場合に素子のスイッチを制御して素子を保護すべく素子に対してフィードバック信号を送るフィードバック回路とからなる。
【００１４】
図２４は、かかる従来の保護回路中の温度検知回路において用いられる素子構造を示す断面図である。図２４に示すように、ＩＧＢＴ等の高耐圧半導体素子が形成されている半導体基板２４１上に絶縁膜２４２を介してポリシリコン等の堆積膜が形成されており、この堆積膜に複数のダイオードがお互いに直列に配置するように形成されている。２４３はｐ型のアノード領域、２４４はｎ型のカソード領域であり、これらの領域がお互いに交互に配列されている。さらに、ｐ型のアノード領域２４３上にはアノード電極２４５ａが形成されており、ｎ型のカソード領域とｐ型のアノード領域との間には、アノード電極２４５ａに近い側から順に接続電極２４５ｂ、２４５ｃ、２４５ｄが形成されており、ｎ型のカソード領域２４４上にはカソード電極２４５ｅが形成されている。アノード電極２４５ａとカソード電極２４５ｅとは定電流源（外部直流電源）２４６を介してお互いに電気的に接続されており、アノード電極２４５ａとカソード電極２４５ｅ間に常時一定の直流電流が流れている。アノード電極２４５ａとカソード電極２４５ｅ間の電圧値はモニターされ、その電圧値に応じて素子保護のためのフィードバックが行われるようになっている。
【００１５】
かかるダイオードを用いた高耐圧半導体素子へのフィードバックは次のようにして行われる。図２５はダイオードのオン電流−電圧特性を示す特性図であり、この図に示すようにダイオードの温度が上昇（例えば、２５℃から１２５℃へ上昇）すると、一定の電流がダイオードに流れている場合、ダイオードに現れる電圧値は減少するようになる。したがって、高耐圧半導体素子の素子温度が急上昇した場合、隣接して設けられているダイオードの素子温度も上昇し、ダイオードに現れる電圧値は減少する。この電圧値をモニターすることにより素子温度を検知し、その検知結果に応じて素子保護のためのフィードバックを行い素子のスイッチを制御することにより、高耐圧半導体素子の保護を行うことができる。
【００１６】
しかしながら、保護回路は高耐圧半導体素子の外部に設けられており、かかる外部回路からの制御を用いているために、素子の温度上昇に迅速かつ正確に対応することが難しくタイムラグが存在していた。したがって、素子温度の瞬間的な上昇等に対応することが不可能であり、素子の保護を十分に行うことができなかった。また、一定の電流が常時ダイオードに流れているために、消費電力が増加するという問題もあった。
【００１７】
【発明が解決しようとする課題】
以上のように、従来の高耐圧の半導体装置及び半導体モジュールでは、不良チップが混載される可能性があり、モジュールの製造歩留まり及び信頼性を低下させるという問題があった。さらに、モジュールの小型化及びチップ間配線の低インダクタンス化も困難であった。
【００１８】
また、従来の高耐圧の半導体装置においては、素子温度が高温に達した場合の素子破壊を防止するために、高耐圧半導体素子の外部に保護回路が設けられていたが、素子温度の急上昇に対応することは不可能であり、素子の保護を十分に行うことができなかった。
【００１９】
このように、従来の高耐圧の半導体装置及び半導体モジュールには、信頼性、性能等といった点において解決すべき問題があった。
本発明は、かかる実情に鑑みてなされたものであり、信頼性、性能等の点で優れた半導体装置及び半導体モジュールを提供することを目的とするものである。
【００２０】
【課題を解決するための手段】
前述した問題を解決するため、本発明の第１は、半導体基板と、該半導体基板に設けられた高耐圧半導体素子及び接合終端領域と、該接合終端領域を覆って前記半導体基板の外周部に設けられた絶縁性フレームと、前記絶縁性フレーム上に設けられた高耐圧半導体素子の電極と電気的に接続される配線パターンの導電膜とを備えたことを特徴とする半導体装置を提供する。
【００２１】
また、本発明の第２は、前記第１の発明において、前記導電膜が回路成分を有することを特徴とする半導体装置を提供する。
【００２６】
また、本発明の第３は、配線基板と、この配線基板上に設けられた半導体装置とを備え、該半導体装置は、半導体基板に設けられた高耐圧半導体素子及び接合終端領域と、該接合終端領域を覆って前記半導体基板の外周部に設けられた絶縁性フレームとを具備し、前記高耐圧半導体素子の電極と前記配線基板の電極とは前記絶縁性フレーム上を経て電気的に接続されていることを特徴とする半導体モジュールを提供する。
【００２７】
さらにまた、本発明の第４は、配線基板と、この配線基板上に配列して設けられた複数の半導体装置とを備え、該複数の半導体装置のそれぞれは、半導体基板に設けられた高耐圧半導体素子及び接合終端領域と、該接合終端領域を覆って前記半導体基板の外周部に設けられた絶縁性フレームとを具備し、前記高耐圧半導体素子の電極と前記配線基板の電極とは前記絶縁性フレーム上を経て電気的に接続されていることを特徴とする半導体モジュールを提供する。
【００２８】
かかる本発明の第３及び第４において、以下の構成を備えることが望ましい。（１）前記高耐圧半導体素子の電極と前記配線基板の電極とは、ボンディングワイヤーにより電気的に接続されていること。
【００２９】
（２）前記絶縁性フレーム上には導電膜が設けられ、該導電膜を介して前記高耐圧半導体素子の電極と前記配線基板の電極とは電気的に接続されていること。
（３）前記複数の半導体装置のうち隣接する半導体装置には、それぞれの絶縁性フレーム上に設けられた導電膜を電気的に接続する導電板が該導電膜に接して設けられていること。
【００３０】
（４）前記高耐圧半導体素子の電極と前記導電膜とは、ボンディングワイヤーにより電気的に接続されていること。
（５）前記高耐圧半導体素子の電極は、導電性のピン若しくはブロック部材により前記絶縁性フレーム上面の位置まで引き出され、前記複数の半導体装置のうち隣接する半導体装置の間で、前記絶縁性フレーム上に設けられた導電板を介してお互いに電気的に接続されること。
【００３１】
（６）前記半導体基板と前記絶縁性フレームとの間には前記半導体基板の表面を覆って絶縁性若しくは半絶縁性の第１の膜が形成されており、この第１の膜には開口部が設けられて、該開口部底部から前記第１の膜上にかけて前記高耐圧半導体素子の電極及び前記接合終端領域の電極が形成されていること。
【００３２】
（７）前記第１の膜と前記絶縁性フレームとの間には絶縁性の第２の膜が形成されていること。
（８）前記第２の膜は前記半導体基板の外周端部を覆って形成されていること。
【００３３】
（９）前記第２の膜は、前記第１の膜、前記高耐圧半導体素子の電極、及び前記接合終端領域の電極を覆って形成されており、その上面が平坦に形成されていること。
【００３４】
（１０）前記絶縁性フレームは樹脂からなること。
（１１）前記樹脂はシリコーン、ポリエーテルイミドから選ばれる樹脂であること。
【００３５】
上述した本発明の第１乃至第４によれば、半導体基板（半導体チップ）は絶縁性フレームにより接合終端部での沿面放電から保護されるため、配線基板（モジュール基板）へのマウントに先立って、半導体基板の耐圧試験、遮断試験（各半導体基板の最大定格電圧試験、高電圧印加時のスイッチング試験等）等の高電圧印加試験を実施することが可能であり、予め不良の半導体基板（耐圧不良、最大遮断電流不良等のもの）を予め抽出・除外することができる。
【００３６】
また、絶縁性フレームの使用により、配線基板へのマウント時に半導体基板の外周部に損傷を受けるのを防止することができる。さらに、ボンディングワイヤーが半導体基板の最外周の基板電位電極や基板上のコレクタ配線パターン等に近接、接触することによる絶縁耐圧の低下を防止することが可能である。さらにまた、絶縁性フレームは、複数個の半導体基板を配線基板上に配列する際の位置決めにも使用することが可能である。
【００３７】
また、絶縁性フレームにエミッタ配線パターンやゲート配線パターン等の導電膜を形成し、配線基板上に搭載するのに先立って、各半導体基板の電極（エミッタ電極、ゲート電極等）と上記導電膜との間をボンディングにより接続することにより、配線基板上でのボンディング作業を不要とすることが可能になる。かかるボンディング済みの各半導体基板に対して不良チップの抽出作業を行うことにより、ボンディング段階で素子が破壊することを防止することができ、モジュールの製造歩留りをさらに向上させることができる。
【００３８】
さらにまた、絶縁性フレーム上の複数の導電膜（エミッタ配線パターン、ゲート配線パターン等）同志を当該絶縁性フレーム上で接続することにより、モジュール基板上のエミッタ配線パターン、ゲート配線パターン等が不要となり、モジュールの小型化が可能となる。さらに、各半導体基板に対するボンディングワイヤー長を低減して低インダクタンス接続を行うことが可能となり、並列チップ間での均一動作を実現できる。
【００４７】
【発明の実施の形態】
以下、本発明の半導体装置及び半導体モジュールの実施形態を、図面及び参考例を参照しつつ詳細に説明する。
（参考例）図１は、この参考例における半導体装置の構造を示す断面図である。また、図２は図１の半導体装置を用いた半導体モジュールの構造を示す平面図、図３は図２に示す半導体モジュールの線分Ａ−Ａ´における断面を示す断面図である。
【００４８】
図１に示すように、ｎ− 型基板からなるｎ− 型ベース層１の一方の面にはｎ型バッファ層２、及びｐ＋ 型コレクタ層３が順次形成され、ｎ− 型ベース層１の他方の面にはｐ型ベース層４が選択的に形成され、ｐ型ベース層４中にはｎ＋ 型ソース層５が選択的に形成されている。
【００４９】
また、ｐ＋ 型コレクタ層３の表面にはコレクタ電極６が形成され、ｐ型ベース層４とｎ＋ 型ソース層５に跨ってエミッタ電極７が形成されている。さらに、ｎ＋ 型ソース層５とｎ− 型ベース層１との間のｐ型ベース層４の表面にはゲート絶縁膜９ａを介してゲート電極８が形成されている。このゲート電極８上には絶縁膜９ｂが形成され、さらにこの絶縁膜９ｂ上に前述したエミッタ電極７が形成された構造となっている。以上のように、高耐圧半導体素子としてＩＧＢＴが半導体基板（チップ）３０に設けられている。
【００５０】
かかるＩＧＢＴが設けられた半導体チップ３０の終端部表面には、絶縁膜（シリコン酸化膜等）あるいは高抵抗膜（半絶縁性多結晶シリコン膜等）からなるパッシベーション膜９ｂ´が形成されている。パッシベーション膜９ｂ´の一方の端はｐ型ベース層４の終端部に接続され、他端（チップ最外周部）は基板電位のリング状の電極（基板電位リング）１０を介してｎ＋ 型ストッパ層１１に接続されて基板電位に保持される。ここで、絶縁膜（シリコン酸化膜等）及び高抵抗膜（半絶縁性多結晶シリコン膜等）が下層からこの順に形成されていても良く、当該高抵抗膜がパッシベーション膜９ｂ´として上記の如く電気的接続がなされていても良い。電極１０及びｎ＋ 型ストッパ層１１は終端部における空乏層がチップ端まで延び耐圧が低下することを防止する役割を果たす。さらにまた、高耐圧構造を強化するため、パッシベーション膜９ｂ´が形成された半導体基板表面に、リサーフ層やガードリング層など、電界緩和構造が追加されることも多い。
【００５１】
さらに、図１に示すように、パッシベーション膜９ｂ´、並びにエミッタ電極７の一端及び電極１０を覆うように、シリコーン、ポリイミドなどの絶縁性の接着層３２が形成されており、この接着層３２を介して絶縁性のチップフレーム３１が半導体チップ３０の外周に装着されている。その結果、チップフレーム３１は半導体チップ３０の接合終端部を覆った構造となっている。チップフレーム３１は、さらに半導体チップ３０の側面部まで接着層３２を介して覆うように延びており、完全に半導体チップ３０の外周端部を覆っている。
【００５２】
チップフレーム３１は、シリコーン、ポリエーテルイミドなどから選ばれる絶縁性樹脂から成型されたものであり、その大きさはチップの最大定格電圧に応じた空間沿面距離を満たすものとする。ここで、絶縁性樹脂として上記樹脂材料とガラス繊維とを含む複合体を用いることも可能であり、特にポリエーテルイミドとガラス繊維とを含む複合体を用いることが好ましい。
【００５３】
以上述べた半導体チップ３０は、その接合終端部を覆うようにチップフレーム３１が装着された状態で、モジュール基板の配線パターン上に複数個マウント、ボンディングされている。図２及び図３はその半導体モジュールの構造を示した概略図である。図２は半導体モジュールの平面図、図３は図２の線分Ａ−Ａ´における断面図である。
【００５４】
図２及び図３に示すように、図１で述べたＩＧＢＴ等の高耐圧半導体素子が設けられた半導体チップ３０は複数個モジュール基板２０上に並列接続して搭載されている。この半導体チップ３０の第１の主面上に形成された第１の主電極（コレクタ電極。図１の６に相当。）は、モジュール基板２０上の第１の配線パターン（コレクタ配線パターン）２１に半田付けなどによりマウントされている。
【００５５】
また、第２の主面上の第２の主電極（エミッタ電極。図１の７に相当。）、及び制御電極（ゲート電極。図１の８に相当。）は、それぞれモジュール基板２０上の第２の配線パターン（エミッタ配線パターン）２２及び第３の配線パターン（ゲート配線パターン）２３に対してボンディングワイヤー２４ａ、２５ａによりそれぞれ接続されている。ボンディングワイヤー２４ａ、２５ａはチップフレーム３１の上を跨ぐように設けられている。
【００５６】
上記第１、第２、及び第３の配線パターン２１、２２、２３には、それぞれコレクタ電極引き出し部２６ａ、エミッタ電極引き出し部２７ａ、ゲート電極引き出し部２８ａが設けられ、これらの引き出し部により外部機器に対する電気的な接続が行われている。
【００５７】
上記した参考例の半導体チップ３０及びこれを用いた半導体モジュールによれば、絶縁性樹脂からなるチップフレーム３１により、半導体チップ３０は接合終端部での沿面放電から保護されるため、マウントに先立って半導体チップの耐圧試験、遮断試験などの高電圧印加試験を実施することが可能であり、不良チップを予め抽出・除外することができる。なお、試験治具は、半導体チップの各電極と試験回路とを接続するために、ばね構造や油圧装置などの圧接装置を含んでいる。
【００５８】
また、本参考例のチップフレーム３１の使用により、チップマウント時にチップ外周部に損傷を受けるのを防止することができる。さらに、ボンディングワイヤーがチップ最外周の基板電位リング１０や基板上のコレクタ配線パターン２１に近接することによる絶縁耐圧の低下を防止することが可能である。また、本実施形態において、図示しないゲル状のパッシベーション剤で封印することにより長期信頼性を向上させることが可能である。さらにまた、チップフレーム３１は、複数個の半導体チップ３０をモジュール基板２０上に配列する際の位置決めにも使用することが可能である。
【００５９】
図４は、上述した本参考例における半導体装置の構造の変形例を示す断面図である。図１と同一部分には同一の符号を付して示し、詳細な説明は省略する。図４に示すように、チップフレーム３１の代わりに、塗布型フレーム３３がチップフレームとして用いられている。即ち、チップフレーム３１を接着層３２により半導体チップ３０に装着する以外に、チップの最大定格電圧に応じた空間沿面距離を満たすように、シリコーン、ポリエーテルイミドなどから選ばれる絶縁性樹脂を、半導体チップ３０の接合終端部、またはこの部分と外周端部に塗布することも可能である。この変形例によっても上述した実施形態と同様な効果が得られる他、接着剤を使用せずに簡便に半導体チップにチップフレームを設けることが可能である。なお、上記絶縁性樹脂として上記樹脂材料とガラス繊維とを含む複合体を用いることも可能であり、特にポリエーテルイミドとガラス繊維とを含む複合体を用いることが好ましい。
【００６０】
（第１の実施形態）図５は、本発明に係る第１の実施形態における半導体装置の構造を示す斜視図である。また、図６は図５の半導体装置を用いた半導体モジュールの構造を示す平面図である。図１、図２、図３と同一部分には同一の符号を付して示し、詳細な説明は省略する。
【００６１】
図５（ａ）に示すように、ＩＧＢＴが形成された半導体チップ３０にはチップフレーム３１が装着されており、このチップフレーム３１の上面にはエミッタ配線パターン２２´及びゲート配線パターン２３´が設けられている。このエミッタ配線パターン２２´及びゲート配線パターン２３´は、それぞれ半導体チップ３０上のエミッタ電極７及びゲート電極８に対してボンディングワイヤー２４ｂ、２５ｂによりそれぞれ接続されている。
【００６２】
また、チップフレーム３１の上面には配線パターン以外の回路成分（抵抗、キャパシタなど）を設けることも可能である。例えば、図５（ｂ）に示すように、ゲート配線パターンとして２３´の他に２３ａ´を設け、この配線パターン２３ａ´と上記ゲート電極８との間をボンディングワイヤー２５ｂ´により接続し、さらにゲート配線パターン２３´、２３ａ´間にゲート抵抗２３ｂ´を設けることができる。
【００６３】
本実施形態によれば、半導体チップ３０へのボンディング後に不良チップの選別作業を行えるため、ボンディングによって破壊した不良チップを抽出することができ、第１の実施形態より更にモジュール製造歩留りを向上させることが可能である。
【００６４】
このようにボンディング工程を経た半導体チップ３０は、図６に示すようにモジュール基板２０上に複数個並列接続して搭載される。それぞれの半導体チップ３０は、それらのチップフレーム３１の辺同志をお互いに密着させるようにしてモジュール基板２０上に搭載されている。本実施形態では、モジュール基板２０上のエミッタ配線パターン２２及びゲート配線パターン２３は、それぞれチップフレーム３１上のエミッタ配線パターン２２´及びゲート配線パターン２３´に対してボンディングワイヤ２４ｃ、２５ｃによりそれぞれ接続されている。
【００６５】
このように、半導体チップ３０上のエミッタ電極７及びゲート電極８をそれぞれモジュール基板２０上のエミッタ配線パターン２２及びゲート配線パターン２３と接続する場合に、それぞれチップフレーム３１上のエミッタ配線パターン２２´及びゲート配線パターン２３´を経由して接続するようにすれば、第１の実施形態のようにこれらの間に直接ボンディングワイヤー２４ａ、２５ａがチップフレーム３１上を跨ぐように設けられる場合と比べて、ボンディングワイヤーによる接続を確実に行うことができるようになり、ボンディング工程の製造歩留まりを向上させることが可能となる。また、半導体モジュールの小型化も可能となる。
【００６６】
（第２の実施形態）図７は、本発明に係る第２の実施形態における半導体モジュールの構造を示す平面図である。図１乃至図６と同一部分には同一の符号を付して示し、詳細な説明は省略する。
【００６７】
図７に示すように、モジュール基板２０にはコレクタ配線パターン２１のみが形成されており、このコレクタ配線パターン２１上に半導体チップ３０が複数個並列接続して搭載されている。それぞれの半導体チップ３０は、それらのチップフレーム３１の辺同志をお互いに密着させるようにしてコレクタ配線パターン２１上に搭載されている。
【００６８】
これらのチップフレーム３１上のエミッタ配線パターン２２´は、隣接する半導体チップ３０間で金属板５１により接続されている。また、同様にチップフレーム３１上のゲート配線パターン２３´は、隣接するチップフレーム３１間で金属板５２により接続されている。コレクタ配線パターン２１、金属板５１、及び金属板５２には、それぞれコレクタ電極引き出し部２６ｂ、エミッタ電極引き出し部２７ｂ、ゲート電極引き出し部２８ｂが設けられ、これらの引き出し部により外部機器に対する電気的な接続が行われている。
【００６９】
本実施形態による半導体モジュールによれば、チップフレーム３１上のエミッタ配線パターン及びゲート配線パターンをそれぞれ隣接する半導体チップ３０間でチップフレーム３１上において接続することにより、モジュール基板２０上のエミッタ配線パターン及びゲート配線パターンが不要となり、モジュール基板面積を削減し、半導体モジュールを小型化することが可能となる。また、各半導体チップ３０からのボンディングワイヤーの長さを低減することができ、これにより低インダクタンス接続が可能となる。したがって、並列接続された半導体チップ間での均一動作を実現することができ、安定なスイッチング動作が可能となる。
【００７０】
（第３の実施形態）図８は、本発明に係る第３の実施形態における半導体モジュールの構造を示す平面図である。図１乃至図６と同一部分には同一の符号を付して示し、詳細な説明は省略する。
【００７１】
図８に示すように、モジュール基板２０上にはコレクタ配線パターン２１´のみが形成されており、このコレクタ配線パターン２１´上に半導体チップ（ＩＧＢＴチップ）３０が複数個並列接続して搭載される他、複数個のＦＷＤ（フリーホイールダイオード）用の半導体チップ（ＦＲＤ（Ｆｉｒｓｔ Ｒｅｃｏｖｅｒｙ Ｄｉｏｄｅ）チップ）３０´がＩＧＢＴチップ３０に対して導通方向が逆になるように並列接続して搭載されている。ＦＷＤ用の半導体チップ３０´にもチップフレーム３１´が装着されている。具体的には、ＩＧＢＴチップ３０が４チップ、ＦＲＤチップ３０´が２チップ搭載されており、これらの半導体チップ３０、３０´は、それらのチップフレーム３１、３１´の辺同志をお互いに密着させるようにしてコレクタ配線パターン２１´上に正確に配列して搭載されている。
【００７２】
ＦＲＤ用の半導体チップ３０´に装着されたチップフレーム３１´上にはアノード配線パターン２９が設けられている。チップフレーム３１´上にはゲート配線パターン２３´が設けられる必要はない。アノード配線パターン２９は、ＦＲＤ上のアノード電極に対してボンディングワイヤー２４ｄにより接続されており、一方、ＦＲＤチップ３０´の裏面に設けられるＦＲＤのカソード電極は、モジュール基板２０上のコレクタ配線パターン２１´に半田付けされている。
【００７３】
チップフレーム３１上のエミッタ配線パターン２２´及びチップフレーム３１´上のアノード配線パターン２９は、隣接する半導体チップ３０、３０´間で金属板５３により接続されている。また、同様にチップフレーム３１上のゲート配線パターン２３´は、隣接するチップフレーム３１間で金属板５４ａ、５４ｂにより接続されている。コレクタ配線パターン２１´、金属板５３、及び金属板５４ａ、５４ｂには、それぞれコレクタ電極引き出し部２６ｃ、エミッタ電極引き出し部２７ｃ、ゲート電極引き出し部２８ｃが設けられ、これらの引き出し部により外部機器に対する電気的な接続が行われている。このようにして逆導通ＩＧＢＴをコンパクトに構成することができ、インバータ回路等に容易に応用することが可能となる。
【００７４】
（参考例）図９は、参考例の半導体モジュール及び半導体チップの構造を示す概略図である。図９（ａ）は半導体モジュールの構造を示す平面図、図９（ｂ）は図９（ａ）の半導体モジュールに搭載される半導体チップ（ＩＧＢＴチップ）１つの構造を示す斜視図である。図１乃至図６と同一部分には同一の符号を付して示し、詳細な説明は省略する。
【００７５】
図９（ｂ）に示すように、本参考例のＩＧＢＴチップ３０においては、チップフレーム３１及び３１´上には配線パターンは形成されておらず、ボンディング接続も使用されていない。ＩＧＢＴチップ３０の各チップに形成されるＩＧＢＴの電極には金属製のブロック５７やピン５８が半田付けされている。本参考例では、金属製のブロック５７がＩＧＢＴのエミッタ電極に、金属製のピン５８がゲート電極に接続されている。
【００７６】
かかるＩＧＢＴチップ３０は、図９（ａ）に示すように、コレクタ配線パターン２１´のみが形成されたモジュール基板２０上に搭載される。本実施形態でも、第３の実施形態と同様にコレクタ配線パターン２１´上に４チップのＩＧＢＴチップ３０が並列接続して搭載される他、２チップのＦＲＤチップ３０´がＩＧＢＴチップ３０に対して逆並列接続して搭載されている。
【００７７】
ＩＧＢＴチップ３０及びＦＲＤチップ３０´にそれぞれ装着されているチップフレーム３１及び３１´の上面には、金属板５５及び５６がそれぞれ４つのＩＧＢＴチップ３０の金属製のブロック５７及びピン５８に対して半田付けにより接続されている。
【００７８】
また、ＦＲＤチップ３０´上のアノード電極にも同様に、当該電極と電気的接続を保って図示しない金属製ブロックが設けられている。前述した金属板５５は、ＦＲＤチップ３０´の当該金属製ブロックに対しても電気的に接続している。
【００７９】
かかる金属板５５及び５６により、４つのＩＧＢＴチップ３０はお互いに並列接続され、これらのＩＧＢＴチップ３０に対して２チップのＦＲＤチップ３０´が逆並列接続されることとなる。
【００８０】
さらに、コレクタ配線パターン２１´、金属板５５、及び５６には、それぞれコレクタ電極引き出し部２６ｄ、エミッタ電極引き出し部２７ｄ、ゲート電極引き出し部２８ｄが設けられ、これらの引き出し部により外部機器に対する電気的な接続が行われている。この場合、ボンディング接続を使用しないため、低インダクタンス接続が可能であり、並列接続された半導体チップ間での均一動作を実現することができる。このようにして高性能な逆導通ＩＧＢＴをコンパクトに構成することができ、インバータ回路等に容易に応用することが可能となる。
【００８１】
以上、第１乃至第３の実施形態においてＩＧＢＴを例に説明したが、ＩＧＢＴに限らず、高耐圧ＭＯＳＦＥＴ、ＩＥＧＴなど他の半導体素子のモジュールにも本発明は適用可能である。また、半導体素子のゲート形状や接合終端部の電界緩和構造についても、上記実施形態に限定されることなく適用可能である。その他、本発明の趣旨を逸脱しないで種々変形して実施することが可能である。
【００８２】
次に、高耐圧半導体装置における高温化による素子破壊を防止するための半導体装置について説明を行う。
（第１の参考例）図１０は、半導体装置に係る第１の参考例を示す回路図である。また、図１２はその素子構造を示す断面図である。
【００８３】
図１０に示すように、半導体装置は、コレクタ電極、エミッタ電極、及びゲート電極を有するゲート駆動型パワー素子１０１と、このパワー素子１０１に接続された保護用ダイオード１０２及び電界効果トランジスタ（ｎチャネル型ＭＯＳＦＥＴ）１０４と、保護用ダイオード１０２に直列接続された抵抗１０３とから構成される。なお、図１０において、Ｇはゲート電極端子、Ｅはエミッタ電極端子、Ｃはコレクタ電極端子である。
【００８４】
パワー素子１０１のゲート電極には、保護用ダイオード１０２のカソード電極及びｎチャネル型ＭＯＳＦＥＴ１０４のドレイン電極が接続されており、当該ｎチャネル型ＭＯＳＦＥＴ１０４のソース電極はパワー素子１０１のエミッタ電極に接続されている。また、保護用ダイオード１０２のアノード電極は直列接続された抵抗１０３を介してパワー素子１０１のエミッタ電極に接続されており、当該アノード電極はｎチャネル型ＭＯＳＦＥＴ１０４のゲート電極にも接続されている。
【００８５】
次に、図１０に示した半導体装置における素子保護動作の原理を説明する。図１１は、この素子保護動作の原理を説明するための保護用ダイオードの逆方向電流−電圧特性を示す特性図である。
【００８６】
図１１において、線Ａは低温（室温）における保護用ダイオードの特性を示し、線Ｂは高温（例えば１００℃以上）における保護用ダイオードの特性を示す。図１１に示すように、低温（室温）では保護用ダイオードに微少なリーク電流（例えば（１００μＡ））しか流れないが、高温になると大きな電流（例えば１２５℃において（１０ｍＡ））が流れるようになる。
【００８７】
したがって、ゲート駆動型パワー素子１０１がオン状態となり、素子で発生する熱量が増大して素子温度が急上昇すると、保護用ダイオード１０２に流れる電流は急激に増大する。その結果、保護用ダイオード１０２に直列接続された抵抗１０３に流れる電流も急激に増大し、この部分で電位降下が増大して、ｎチャネル型ＭＯＳＦＥＴ１０４のゲート電極には十分な正の電圧が印加されることとなる。
【００８８】
これにより、ｎチャネル型ＭＯＳＦＥＴ１０４はオン状態となるので、パワー素子１０１のゲート電極とエミッタ電極との間が短絡されるようになり（即ち、ゲート電圧が減少して）、パワー素子１０１はオフ状態となる。したがって、パワー素子１０１における熱の発生は抑制されて、当該パワー素子１０１の熱による破壊を事前に防止することが可能となる。
【００８９】
図１２は、上述した保護用ダイオード１０２及びｎチャネル型ＭＯＳＦＥＴ１０４をゲート駆動型パワー素子１０１と同じ半導体基板に形成した場合の素子構造を示す断面図である。温度を検出する保護用ダイオード１０２は、パワー素子１０１に近接して設けることが好ましいが、パワー素子１０１の有効面積を減少させないために主素子部（パワー素子の形成部分）には設けず、耐圧確保のための接合終端部を利用して形成されている。また、ｎチャネル型ＭＯＳＦＥＴ１０４も同様にこの接合終端部を利用して形成されている。
【００９０】
図１２に示すように、ｎ− 型の半導体基板１１１の表面にはｐ型領域１１２及び１１４が選択的に形成されており、ｐ型領域（アノード領域）１１２には保護用ダイオード１０２が、ｐ型領域１１４にはｎチャネル型ＭＯＳＦＥＴ１０４がそれぞれ形成されている。
【００９１】
即ち、アノード領域１１２にはその表面にｎ＋ 型のカソード領域１１３が選択的に形成されており、アノード領域１１２及びカソード領域１１３にはそれぞれアノード電極１１７及びカソード領域１１８が設けられている。
【００９２】
一方、ｐ型領域１１４にはその表面にｎ＋ 型のソース領域１１６及びドレイン領域１１５が選択的に形成されており、ソース領域１１６とドレイン領域１１５間のｐ型領域１１４の表面にはゲート絶縁膜１２１を介してゲート電極１２０が設けられている。また、ソース領域１１６及びｐ型領域１１４に跨るようにソース電極１２２が設けられ、ドレイン領域１１５にはドレイン電極１１９が設けられている。
【００９３】
また、保護用ダイオード１０２のカソード電極１１８及びｎチャネル型ＭＯＳＦＥＴ１０４のドレイン電極１１９はパワー素子１０１のゲート電極に接続され、ｎチャネル型ＭＯＳＦＥＴ１０４のソース電極はパワー素子１０１のエミッタ電極に接続されている。さらに、保護用ダイオード１０２のアノード電極１１７は直列接続された抵抗１０３を介してパワー素子１０１のエミッタ電極に接続されており、当該アノード電極１１７はｎチャネル型ＭＯＳＦＥＴ１０４のゲート電極１２０にも接続されている。
【００９４】
（第２の参考例）図１３は、半導体装置に係る第２の参考例を示す回路図である。第１の参考例において説明したものと異なる点は、制御用の素子にＭＯＳＦＥＴ１０４ではなくバイポーラトランジスタ１０５を利用する点である。即ち、図１３に示すように、パワー素子１０１のゲート電極には、保護用ダイオード１０２のカソード電極及びバイポーラトランジスタ１０５のコレクタ電極が接続されており、当該バイポーラトランジスタ１０５のエミッタ電極はパワー素子１０１のエミッタ電極に接続されている。また、保護用ダイオード１０２のアノード電極はバイポーラトランジスタ１０５のベース電極に接続されている。
【００９５】
図１３に示した半導体装置における素子保護動作の原理を説明する。ゲート駆動型パワー素子１０１がオン状態となり、素子で発生する熱量が増大して素子温度が急上昇すると、保護用ダイオード１０２に流れる電流は急激に増大する。その結果、バイポーラトランジスタ１０５のベース電極に流れ込む電流値も急激に増大し、バイポーラトランジスタ１０５はオン状態となるので、パワー素子１０１のゲート電極とエミッタ電極との間が短絡されるようになり（即ち、ゲート電圧が減少して）、パワー素子１０１はオフ状態となる。したがって、パワー素子１０１における熱の発生は抑制されて、当該パワー素子１０１の熱による破壊を事前に防止することが可能となる。
【００９６】
このように、保護用ダイオード１０２のリーク電流をそのままバイポーラトランジスタ１０５のベース電流として使用して制御を行うので、第１の参考例で示した抵抗１０３を省略することができ構成を簡単にすることが可能である。また、バイポーラトランジスタ１０５は保護用ダイオード１０２と同様の温度特性を有し、素子温度が高くなるほどオンしやすいので、高耐圧半導体装置の保護をより簡単にかつ確実に行うことが可能である。
【００９７】
図１４は第２の参考例の保護回路を全てパワー素子と同じ半導体基板に形成した場合の断面図である。図１２と同一部分には同一の符号を付して示し、詳細な説明は省略する。図１４に示すように、上述した保護用ダイオード１０２及びバイポーラトランジスタ１０５は、ゲート駆動型パワー素子１０１と同じ半導体基板に形成されている。保護用ダイオード１０２（可能であればバイポーラトランジスタ１０５も。）は、パワー素子１０１に近接して設けることが好ましいが、パワー素子１０１の有効面積を減少させないために主素子部（パワー素子の形成部分）には設けず、耐圧確保のための接合終端部を利用して形成されている。また、バイポーラトランジスタ１０５も同様にこの接合終端部を利用して形成されている。
【００９８】
図１４に示すように、ｎ− 型の半導体基板１１１の表面にはｐ型領域（アノード領域）１１２の他にｐ型領域（ベース領域）１２４が選択的に形成されており、このｐ型領域１２４にはバイポーラトランジスタ１０５が形成されている。
【００９９】
即ち、ベース領域１２４にはその表面にｎ＋ 型のエミッタ領域１２５及びコレクタ領域１２３が選択的に形成されており、エミッタ領域１２５及びコレクタ領域１２３にはそれぞれエミッタ電極１２８及びコレクタ電極１２６が設けられている。また、エミッタ領域１２５とコレクタ領域１２３間のベース領域１２４の表面にはベース電極１２７が設けられている。
【０１００】
さらに、保護用ダイオード１０２のカソード電極１１８及びバイポーラトランジスタ１０５のコレクタ電極１２６は、パワー素子１０１のゲート電極に対して接続されており、バイポーラトランジスタ１０５のエミッタ電極１２８はパワー素子１０１のエミッタ電極に接続されている。保護用ダイオード１０２のアノード電極１１７はバイポーラトランジスタ１０５のベース電極１２７に接続されている。
【０１０１】
図１５は、参考例における素子構造の変形例を示す断面図である。図１４と同一部分には同一の符号を付して示し、詳細な説明は省略する。図１５に示すように、ｐ型領域（アノード領域）１１２とｐ型領域（ベース領域）１２４とは合体して一つのｐ型領域１１０ａとなっている。このような構成であれば、より簡単なプロセスでより集積した素子を作製することが可能である。
【０１０２】
なお、図１５のｐ型領域１１０ａにはカソード領域１１３及びコレクタ領域１２３より下層の領域にｐ型領域１１０ａより高濃度のｐ＋ 型領域１１０ａ´が形成されている。このｐ＋ 型領域１１０ａ´は、カソード領域１１３の下層領域からエミッタ領域１２５とコレクタ領域１２３間の下層領域にわたって延在している。かかる構成により、保護用ダイオード１０２のリーク電流はｐ＋ 型領域１１０ａ´を通って、エミッタ領域１２５とコレクタ領域１２３間のｐ型領域１１０ａ（ベース領域）に効率よく到達することが可能であり、効率の良い素子保護動作を図ることが可能である。
【０１０３】
また、コレクタ領域１２３を複数に分割して、かかるコレクタ領域１２３間を保護用ダイオード１０２のリーク電流が流れるようにしても、当該リーク電流の上記ベース領域への到達効率を向上させることができ、効率の良い素子保護動作を確保することが可能である。
【０１０４】
図１６は、参考例における素子構造の他の変形例を示す断面図である。図１４と同一部分には同一の符号を付して示し、詳細な説明は省略する。図１６に示すように、ｐ型領域（ベース領域）１１０ｂとｐ型領域（アノード領域）１１０ｃとはお互いに接するように形成されている。これらのｐ型領域１１０ｂ及び１１０ｃはそれぞれ素子動作に適する所望のｐ型不純物濃度で形成されている。
【０１０５】
ｐ型領域１１０ｂ及び１１０ｃの形成方法としては、例えばｐ型不純物の二重拡散を用いることが可能である。
この図１６の実施形態においても、図１５の実施形態と同様に、高濃度のｐ＋ 型領域１１０ａ´に相当する領域を設けたり、コレクタ領域１２３を複数に分割することが可能であり、この場合にも効率の良い素子保護動作を図ることが可能である。
【０１０６】
（第３の参考例）図１７は、半導体装置に係る第３の参考例を示す回路図である。第１の参考例において説明したものと異なる点は、制御用の素子にＭＯＳＦＥＴ１０４ではなくサイリスタ１０６を利用する点である。即ち、図１７に示すように、パワー素子１０１のゲート電極には、保護用ダイオード１０２のカソード電極及びサイリスタ１０６のアノード電極が接続されており、当該サイリスタ１０６のカソード電極はパワー素子１０１のエミッタ電極に接続されている。また、保護用ダイオード１０２のアノード電極はサイリスタ１０６のベース電極に接続されている。
【０１０７】
図１７に示した半導体装置における素子保護動作の原理を説明する。ゲート駆動型パワー素子１０１がオン状態となり、素子で発生する熱量が増大して素子温度が急上昇すると、保護用ダイオード１０２に流れる電流は急激に増大する。その結果、サイリスタ１０６のベース電極に流れ込む電流値も急激に増大し、サイリスタ１０６はオン状態となるので、パワー素子１０１のゲート電極とエミッタ電極との間が短絡されるようになり（即ち、ゲート電圧が減少して）、パワー素子１０１はオフ状態となる。したがって、パワー素子１０１における熱の発生は抑制されて、当該パワー素子１０１の熱による破壊を事前に防止することが可能となる。
【０１０８】
この参考例によれば、保護用ダイオード１０２のリーク電流をそのままサイリスタ１０６のベース電流として使用して制御を行うので、第２の参考例と同様に第２の参考例で示した抵抗１０３を省略することができ構成を簡単にすることが可能である。また、サイリスタ１０６は保護用ダイオード１０２と同様の温度特性を有し、素子温度が高くなるほどオンしやすいので、高耐圧半導体装置の保護をより簡単にかつ確実に行うことが可能である。
【０１０９】
さらにこの参考例では、素子温度が上昇した場合、サイリスタ１０６をオン状態とすることによりパワー素子１０１をオフ状態とするが、このサイリスタ１０６は、一度オン状態となると、外部からの電圧印加によりゲート電圧を負とするまでオン状態を保ち続ける。したがって、パワー素子１０１をオフ状態に保ちオン状態には戻さないようにすることができ、素子温度が高温の場合においてより確実に素子の保護を行うことが可能である。
【０１１０】
図１８は第３の参考例の保護回路を全てパワー素子と同じ半導体基板に形成した場合の断面図である。図１２と同一部分には同一の符号を付して示し、詳細な説明は省略する。図１８に示すように、上述した保護用ダイオード１０２及びサイリスタ１０６は、ゲート駆動型パワー素子１０１と同じ半導体基板に形成されている。保護用ダイオード１０２（可能であればサイリスタ１０６も。）は、パワー素子１０１に近接して設けることが好ましいが、パワー素子１０１の有効面積を減少させないために主素子部（パワー素子の形成部分）には設けず、耐圧確保のための接合終端部を利用して形成されている。また、サイリスタ１０６も同様にこの接合終端部を利用して形成されている。
【０１１１】
図１８に示すように、ｎ− 型の半導体基板１１１の表面にはｐ型領域（アノード領域）１１２の他にｐ型領域（ｐ型のベース領域）１２９が選択的に形成されており、このｐ型領域１２９にはサイリスタ１０６が形成されている。
【０１１２】
即ち、ｐ型のベース領域１２９にはその表面にｎ型のベース領域１３１が選択的に形成されており、このｎ型のベース領域１３１の表面にはｐ型のアノード領域１３２が選択的に形成されている。また、ｐ型のベース領域１２９の表面にはｎ型のベース領域１３１から離間してｎ型のカソード領域１３０が形成されている。ｐ型のアノード領域１３２及びｎ型のカソード領域１３０にはそれぞれアノード電極１３４及びカソード電極１３３が設けられている。また、ｎ型のベース領域１３１とｎ型のカソード領域１３０間のｐ型のベース領域１２９の表面にはベース電極１３５が設けられている。
【０１１３】
さらに、保護用ダイオード１０２のカソード電極１１８及びサイリスタ１０６のアノード電極１３４は、パワー素子１０１のゲート電極に対して接続されており、サイリスタ１０６のカソード電極１３３はパワー素子１０１のエミッタ電極に接続されている。また、保護用ダイオード１０２のアノード電極１１７はサイリスタ１０６のベース電極１３５（ｐ型のベース領域１２９上の電極）に接続されている。
【０１１４】
図１９は、この参考例における素子構造の変形例を示す断面図である。図１８と同一部分には同一の符号を付して示し、詳細な説明は省略する。図１９に示すように、ｐ型領域（アノード領域）１１２とｐ型領域（ｐ型のベース領域）１２９とは合体して一つのｐ型領域１１０ｄとなっている。このような構成であれば、より簡単なプロセスでより集積した素子を作製することが可能である。
【０１１５】
なお、図１９のｐ型領域１１０ｄにはカソード領域１１３及びカソード領域１３０より下層の領域にｐ型領域１１０ｄより高濃度のｐ＋ 型領域１１０ｄ´が形成されている。このｐ＋ 型領域１１０ｄ´は、カソード領域１１３の下層領域からカソード領域１３０とベース領域１３１間の下層領域にわたって延在している。かかる構成により、保護用ダイオード１０２のリーク電流はｐ＋ 型領域１１０ｄ´を通って、カソード領域１３０とベース領域１３１間のｐ型領域１１０ｄ（ベース領域）に効率よく到達することが可能であり、効率の良い素子保護動作を図ることが可能である。
【０１１６】
また、カソード領域１３０を複数に分割して、かかるカソード領域１３０間を保護用ダイオード１０２のリーク電流が流れるようにしても、当該リーク電流の上記ベース領域への到達効率を向上させることができ、効率の良い素子保護動作を確保することが可能である。
【０１１７】
図２０は、この参考例における素子構造の他の変形例を示す断面図である。図１８と同一部分には同一の符号を付して示し、詳細な説明は省略する。図２０に示すように、ｐ型領域（ｐ型のベース領域）１１０ｅとｐ型領域（アノード領域）１１０ｆとはお互いに接するように形成されている。これらのｐ型領域１１０ｅ及び１１０ｆはそれぞれ素子動作に適する所望のｐ型不純物濃度で形成されている。ｐ型領域１１０ｅ及び１１０ｆの形成方法としては、例えばｐ型不純物の二重拡散を用いることが可能である。
【０１１８】
この図２０においても、図１９と同様に、高濃度のｐ+ 型領域１１０ｄ´に相当する領域を設けたり、コレクタ領域１３０を複数に分割することが可能であり、この場合にも効率の良い素子保護動作を図ることが可能である。
【０１１９】
（第４の参考例）図２１は、半導体装置に係る参考例を示す回路図である。また、図２２はこの参考例における構造を示す斜視図、図２３はこの参考例における素子構造を示す断面図である。図１０と同一部分には同一の符号を付して示す。
【０１２０】
図２１に示すように、半導体装置は二つの部分Ｐ、Ｑに分かれており、Ｑの部分は高耐圧の半導体装置（ゲート駆動型パワー素子１０１）と同一の基板に作製されており、Ｐの部分は当該高耐圧半導体装置（ゲート駆動型パワー素子１０１）が設けられた基板とは別の部分（例えば、配線等が形成されたモジュール基板、圧接パッケージの蓋の部分、前述の実施形態におけるチップフレーム等）に作製されている。
【０１２１】
Ｑの部分は、コレクタ電極、エミッタ電極、及びゲート電極を有するゲート駆動型パワー素子１０１と、このパワー素子１０１に接続された保護用ダイオード１０２とから構成されている。パワー素子１０１のゲート電極には保護用ダイオード１０２のカソード電極が接続され、これらのゲート電極及びカソード電極は電極端子Ｇを介して外部と接続可能となっている。また、保護用ダイオード１０２のアノード電極は電極端子Ａを介して外部と接続可能となっている。
【０１２２】
一方、Ｐの部分は、電界効果トランジスタ（ｎチャネル型ＭＯＳＦＥＴ）１０４と、この電界効果トランジスタ１０４に接続された抵抗１０３とから構成されている。ｎチャネル型ＭＯＳＦＥＴ１０４のゲート電極は抵抗１０３を介して当該ＭＯＳＦＥＴ１０４のソース電極と接続され、これらのゲート電極及びソース電極はそれぞれ電極端子Ａ´、Ｅ´を介して外部と接続可能となっている。また、ｎチャネル型ＭＯＳＦＥＴ１０４のドレイン電極は電極端子Ｇ´を介して外部と接続可能となっている。
【０１２３】
以上の構成の半導体装置においては、Ｐ部分の電極端子Ｇ´、電極端子Ａ´、及び電極端子Ｅ´が、それぞれＱ部分の電極端子Ｇ、電極端子Ａ、及び電極端子Ｅと接続されるようになっており、接続した場合には図１０に示した回路と同一の構成となるようになっている。
【０１２４】
このように、半導体装置を二つの部分Ｐ、Ｑに分け、パワー素子１０１と同一の基板に作製されるＱの部分に保護用ダイオード１０２を含め、またパワー素子１０１が設けられた基板とは別の部分に作製されるＰの部分に電界効果トランジスタ１０４を含めるようにすれば、保護用ダイオード１０２がパワー素子１０１と近接して設けられることになるので、保護用ダイオード１０２によりパワー素子１０１の素子温度を正確に検知しパワー素子１０１に対して正確かつ迅速にフィードバックを行うことができ、パワー素子１０１を確実に保護することが可能である。
【０１２５】
さらに、素子温度の検知とは直接関係のない電界効果トランジスタ１０４は、パワー素子１０１が設けられた基板とは異なる部分に設けられるので、素子温度の検知に影響を与えることなく、かつパワー素子１０１の有効面積を減少させないで、装置全体のコンパクト化を図ることが可能である。
【０１２６】
次に、チップフレームを用いて半導体装置の実装を行った場合について説明する。図２２に示すように、半導体基板（半導体チップ）２０１にはパワー素子１０１及び保護用ダイオード１０２が形成されており、第１の実施形態と同様に当該半導体基板２０１の外周部にはチップフレーム２０８が装着されている。このチップフレーム２０８は、半導体基板２０１モジュールに組み込む際の耐圧歩留りを向上させるために、第１の実施形態と同様に半導体基板２０１の接合終端部をカバーしている。さらに、チップフレーム２０８の上面にはゲート配線パターン２０７ａ、アノード配線パターン２０７ｂ、エミッタ配線パターン２０７ｃ、抵抗２０３、及びｎチャネル型ＭＯＳＦＥＴ２０４が設けられている。
【０１２７】
ゲート配線パターン２０７ａとｎチャネル型ＭＯＳＦＥＴ２０４のドレイン電極とは配線により電気的に接続され、このｎチャネル型ＭＯＳＦＥＴ２０４のゲート電極及びソース電極は、それぞれアノード配線パターン２０７ｂ、エミッタ配線パターン２０７ｃに対して配線により電気的に接続されている。また、ｎチャネル型ＭＯＳＦＥＴ２０４のソース電極は抵抗２０３を介してアノード配線パターン２０７ｂに対して配線により電気的に接続されている
さらに、半導体基板２０１の保護用ダイオード１０２のカソード電極（図２３の２２２に相当。）及びアノード電極（図２３の２２１に相当。）は、それぞれボンディングワイヤー２０９ａ、２０９ｂによりそれぞれゲート配線パターン２０７ａ、アノード配線パターン２０７ｂに電気的に接続されている。また、半導体基板２０１のパワー素子１０１のエミッタ電極（図２３の２１６に相当。）及びゲート電極（図２３の２１５に相当。）は、それぞれボンディングワイヤー２０９ｃ、２０９ｄによりそれぞれエミッタ配線パターン２０７ｃ、ゲート配線パターン２０７ａに電気的に接続されている。なお、半導体基板２０１の裏面にはパワー素子１０１のコレクタ電極２０７ｄが設けられている。
【０１２８】
また一方、図２３に示すように、半導体基板２０１にはｎ− 型の半導体層２１１が設けられ、その表面にはｐ型領域（ｐ型のベース領域）２１２及びリング状のｐ型領域（アノード領域）２１９が選択的に形成されており、このアノード領域２１９の外側にはｐ− 型のリサーフ層（終端領域）２２３が形成されている。ｐ型のベース領域２１２にはパワー素子１０１としてＩＧＢＴが設けられ、アノード領域２１９には保護用ダイオード１０２がそれぞれ設けられている。
【０１２９】
即ち、ｐ型のベース領域２１２にはその表面にｎ＋ 型のソース領域（エミッタ領域、カソード領域）２１３が例えばリング状に選択的に形成されており、ソース領域２１３とｎ− 型の半導体層２１１間のｐ型のベース領域２１２の表面にはゲート絶縁膜２１４を介してゲート電極２１５が設けられている。ソース電極（エミッタ電極、カソード電極）２１６は、ソース領域２１３及びｐ型のベース領域２１２に跨るように設けられている。また、半導体基板２０１の裏面にはｐ＋ 型のドレイン領域（アノード領域）２１７が形成されており、このドレイン領域２１７にはドレイン電極（アノード電極）２１８が設けられている。
【０１３０】
また、アノード領域２１９にはその表面にｎ＋ 型のカソード領域２２０が選択的に形成されており、アノード領域２１９及びカソード領域２２０にはそれぞれアノード電極２２１、カソード電極２２２が設けられている。
【０１３１】
さらに、パワー素子１０１のゲート電極２１５には保護用ダイオード１０２のカソード電極２２２が接続され、これらのゲート電極２１５及びカソード電極２２２は上述したように電極端子Ｇを介してゲート配線パターン２０７ａと接続されている。保護用ダイオード１０２のアノード電極２２１及びパワー素子１０１のソース電極（エミッタ電極、カソード電極）２１６は、それぞれ電極端子Ａ、電極端子Ｋ（Ｅ）を介して上述の如くそれぞれアノード配線パターン２０７ｂ、エミッタ配線パターン２０７ｃと接続されている。
【０１３２】
このように、保護用ダイオード１０２を半導体基板２０１に設け、かつｎチャネル型ＭＯＳＦＥＴ２０４をチップフレーム２０８の上面に設けることにより、パワー素子１０１の素子温度を正確に検知することができ、パワー素子１０１に対する正確かつ迅速なフィードバックによりパワー素子１０１を確実に保護することが可能であるとともに、素子温度の検知に影響を与えることなく、かつパワー素子１０１の有効面積を減少させないで、装置全体のコンパクト化を図ることが可能である。
【０１３５】
また、第１乃至第５の実施形態と第１乃至第４の参考例とを適宜組み合わせて実施することも可能である。その他、本発明の趣旨を逸脱しない範囲で種々変形して実施することが可能である。
【０１３６】
【発明の効果】
以上説明したように、本発明によれば、半導体チップにフレームを設けることにより製造歩留まり及び信頼性の高い半導体装置及び半導体モジュールを提供することができる。さらに、フレーム上に配線パターン等を形成することによりモジュールの小型化や低インダクタンス化が可能な半導体モジュールを提供することができる。
【図面の簡単な説明】
【図１】参考例における半導体装置の構造を示す断面図。
【図２】参考例における半導体モジュールの構造を示す平面図。
【図３】図２に示す半導体モジュールの線分Ａ−Ａ´における断面を示す断面図。
【図４】参考例における半導体装置の構造の変形例を示す断面図。
【図５】本発明に係る第１の実施形態における半導体装置の構造を示す斜視図。
【図６】本発明に係る第１の実施形態における半導体モジュールの構造を示す平面図。
【図７】本発明に係る第２の実施形態における半導体モジュールの構造を示す平面図。
【図８】本発明に係る第３の実施形態における半導体モジュールの構造を示す平面図。
【図９】本発明に係る第５の実施形態における半導体モジュールの構造を示す平面図。
【図１０】半導体装置に係る第１の参考例を示す回路図。
【図１１】半導体装置における素子保護動作の原理を説明するための保護用ダイオードの逆方向電流−電圧特性を示す特性図。
【図１２】半導体装置に係る第１の参考例における素子構造を示す断面図。
【図１３】半導体装置に係る第２の参考例を示す回路図。
【図１４】半導体装置に係る第２の参考例における素子構造を示す断面図。
【図１５】半導体装置に係る第２の参考例における素子構造の変形例を示す断面図。
【図１６】半導体装置に係る第２の参考例における素子構造の他の変形例を示す断面図。
【図１７】半導体装置に係る第３の参考例を示す回路図。
【図１８】半導体装置に係る第３の参考例における素子構造を示す断面図。
【図１９】半導体装置に係る第３の参考例における素子構造の変形例を示す断面図。
【図２０】半導体装置に係る第４の参考例における素子構造の他の変形例を示す断面図。
【図２１】半導体装置に係る第４の参考例を示す回路図。
【図２２】半導体装置に係る第４の参考例における構造を示す斜視図。
【図２３】半導体装置に係る第４の参考例における素子構造を示す断面図。
【図２４】温度検知回路の素子構造を示す断面図。
【図２５】ダイオードのオン電流−電圧特性を示す特性図。
【図２６】従来の高耐圧半導体装置のチップ終端部構造を示す断面図。
【図２７】従来の半導体モジュールの構造を示す平面図及び断面図。
【符号の説明】
１... ｎ- 型基板（ｎ- 型ベース層）
２... ｎ型バッファ層
３... ｐ+ 型コレクタ層
４... ｐ型ベース層
５... ｎ+ 型ソース層
６... コレクタ電極
７... エミッタ電極
８... ゲート電極
９ａ... ゲート絶縁膜
９ｂ... 絶縁膜
９ｂ´... パッシベーション膜
１０... 電極
１１... ｎ+ 型ストッパ層
２０... モジュール基板
２１、２１´... コレクタ配線パターン
２２、２２´... エミッタ配線パターン
２３、２３´、２３ａ´... ゲート配線パターン
２３ｂ´... ゲート抵抗
２４ａ、２４ｂ、２４ｃ... エミッタボンディングワイヤー
２４ｄ... アノードボンディングワイヤー
２５ａ、２５ｂ、２５ｃ、２５ｂ´... ゲートボンディングワイヤー
２６ａ、２６ｂ、２６ｃ、２６ｄ... コレクタ電極引き出し部
２７ａ、２７ｂ、２７ｃ... エミッタ電極引き出し部
２８ａ、２８ｂ、２８ｃ... ゲート電極引き出し部
３０... 半導体チップ（ＩＧＢＴ）
３０´... 半導体チップ（ＦＲＤ）
３１、３３... チップフレーム
３２... 接着層
１０１... 主スイッチング素子
１０２... 保護用ダイオード
１０３... 保護用抵抗
１０４... 保護用ＭＯＳＦＥＴ
１０５... 保護用トランジスタ
１０６... 保護用サイリスタ
１１１... ｎ- 型基板層
１１２... ｐ型アノード層
１１３... ｎ+ 型カソード層
１１４... ｐ型ウエル層
１１５... ｎ+ 型ドレイン層
１１６... ｎ+ 型ソース層
１１７... アノード電極
１１８... カソード電極
１１９... ドレイン電極
１２０... ゲート電極
１２１... ゲート絶縁膜
１２２... ソース電極
１２３... ｎ+ 型コレクタ層
１２４... ｐ型ベース層
１２５... ｎ+ 型エミッタ層
１２６... コレクタ電極
１２７... ベース電極
１２８... エミッタ電極
１２９... ｐ型ベース電極
１３０... ｎ型エミッタ（カソード）層
１３１... ｎ型ベース層
１３２... ｐ型エミッタ（アノード）層
１３３... カソード電極
１３４... アノード電極
１３５... ベース電極
２１９... ｐ型リング層
２２３... ｐ- 型リサーフ層
Claims (7)
- 半導体基板と、該半導体基板に設けられた高耐圧半導体素子及び接合終端領域と、該接合終端領域を覆って前記半導体基板の外周部に設けられた絶縁性フレームと、前記絶縁性フレーム上に設けられた前記高耐圧半導体素子の電極と電気的に接続された配線パターンとして用いられる導電膜とを備えたことを特徴とする半導体装置。
- 前記導電膜は、回路成分を有することを特徴とする請求項１記載の半導体装置。
- 配線基板と、この配線基板上に配列して設けられた半導体装置とを備え、該半導体装置は、半導体基板に設けられた高耐圧半導体素子及び接合終端領域と、該接合終端領域を覆って前記半導体基板の外周部に設けられた絶縁性フレームとを具備し、前記絶縁性フレーム上には前記高耐圧半導体素子の電極と電気的に接続された配線パターンとして用いられる導電膜が設けられ、前記高耐圧半導体素子の電極と前記導電膜とは電気的に接続されていることを特徴とする半導体モジュール。
- 配線基板と、この配線基板上に配列して設けられた複数の半導体装置とを備え、該複数の半導体装置のそれぞれは、半導体基板に設けられた高耐圧半導体素子及び接合終端領域と、該接合終端領域を覆って前記半導体基板の外周部に設けられた絶縁性フレームとを具備し、前記絶縁性フレーム上には配線パターンとして用いられる導電膜が設けられ、前記高耐圧半導体素子の電極と前記導電膜とは電気的に接続されていることを特徴とする半導体モジュール。
- 前記複数の半導体装置のうち隣接する半導体装置には、それぞれの絶縁性フレーム上に設けられた導電膜を電気的に接続する導電板が該導電膜に接して設けられていることを特徴とする請求項４記載の半導体モジュール。
- 前記高耐圧半導体素子の電極と前記導電膜とは、ボンディングワイヤーにより電気的に接続されていることを特徴とする請求項３乃至５のいずれか記載の半導体モジュール。
- 前記導電膜は、回路成分を有することを特徴とする請求項３乃至６のいずれか記載の半導体モジュール。
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