JPH02153570A - 半導体素子 - Google Patents
半導体素子Info
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- JPH02153570A JPH02153570A JP30689888A JP30689888A JPH02153570A JP H02153570 A JPH02153570 A JP H02153570A JP 30689888 A JP30689888 A JP 30689888A JP 30689888 A JP30689888 A JP 30689888A JP H02153570 A JPH02153570 A JP H02153570A
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
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- H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の目的〕
（産業上の利用分野）
本発明は半導体素子に係わり、特に有効動作領域の増大
をはかったプレーナ型の半導体素子に関する。
をはかったプレーナ型の半導体素子に関する。
（従来の技術）
半導体素子の電極から配線を引き出すためには、素子表
面に大きな面積をも配線引き出し用電極部が必要である
。
面に大きな面積をも配線引き出し用電極部が必要である
。
プレーナ型の素子で高耐圧を得ようとすると接合終端領
域の幅が大きくなってしまう０以上の２点から特に高耐
圧プレーナ型素子では素子として動作する領域が小さく
なってしまうため素子の電流駆動能力が低下してしまう
という問題点がある。
域の幅が大きくなってしまう０以上の２点から特に高耐
圧プレーナ型素子では素子として動作する領域が小さく
なってしまうため素子の電流駆動能力が低下してしまう
という問題点がある。
以下、高耐圧プレーナ型素子の一例として、導電変調型
ＭＯ５ＦＥＴと絶縁ゲート付ターンオフサイリスタの例
を挙げて説明する。第４図（ａ）は導電変調型ＭＯ５Ｆ
ＥＴの素子構造を示す平面図であり、第４図（ｂ）、第
４図（Ｃ）、第４図（ｄ）はそれぞれ第４図（ａ）の矢
視Ａ−Ａ’断面、Ｂ−Ｂ’断面、ｃ−ｃ’断面を示す０
図において、２はｐ型ドレイン層、３はｎ十型ベース層
、４はｎ−型ベース層、５はｐ型ベース層、６はｐ十型
層、７はｎ型ソース層である。
ＭＯ５ＦＥＴと絶縁ゲート付ターンオフサイリスタの例
を挙げて説明する。第４図（ａ）は導電変調型ＭＯ５Ｆ
ＥＴの素子構造を示す平面図であり、第４図（ｂ）、第
４図（Ｃ）、第４図（ｄ）はそれぞれ第４図（ａ）の矢
視Ａ−Ａ’断面、Ｂ−Ｂ’断面、ｃ−ｃ’断面を示す０
図において、２はｐ型ドレイン層、３はｎ十型ベース層
、４はｎ−型ベース層、５はｐ型ベース層、６はｐ十型
層、７はｎ型ソース層である。
ｎ型ソース層７とｐ十型層６には共通にソース電極１１
が、ｐ型ドレイン層２にはドレイン電極１がそれぞれオ
ーミックに取り付けられている。１６は絶縁膜である。
が、ｐ型ドレイン層２にはドレイン電極１がそれぞれオ
ーミックに取り付けられている。１６は絶縁膜である。
また、ｎ型ソース層７とｎ−型ベース層４との間に挟ま
れたｐ型ベース層５の表面には、ゲート絶縁膜１８を介
して多結晶シリコンゲート１７が形成され、導電変調型
ＭＯＳＦＥＴの素子部を構成している。
れたｐ型ベース層５の表面には、ゲート絶縁膜１８を介
して多結晶シリコンゲート１７が形成され、導電変調型
ＭＯＳＦＥＴの素子部を構成している。
この導電変調型ＭＯＳＦＥＴは基本的にサイリスタ構造
であるため、高耐圧素子でありながらも電流駆動能力を
大きくすることができる。この例では高耐圧を得るため
の接合終端構造として高抵抗フィールドプレート構造を
採用している。８はＰ十型層、９はｐ−型層、１０はｎ
十型層である。ｎ÷型層１０には電極１２が取り付けら
れている。 １３．１５は絶縁膜、１４は高抵抗膜であ
り、これらによって接合終端領域を構成している。
であるため、高耐圧素子でありながらも電流駆動能力を
大きくすることができる。この例では高耐圧を得るため
の接合終端構造として高抵抗フィールドプレート構造を
採用している。８はＰ十型層、９はｐ−型層、１０はｎ
十型層である。ｎ÷型層１０には電極１２が取り付けら
れている。 １３．１５は絶縁膜、１４は高抵抗膜であ
り、これらによって接合終端領域を構成している。
第４図（ａ）のゲート電極配線引き出し用電極部１９は
、多結晶シリコンゲート１７にオーミック接続され、ま
たソース電極配線引き出し用電極部３５はソース電極１
１と一体になって素子外部へ配線引き出しを可能にして
いる。しかし同図（ａ）かられかるように配線引き出し
用電極部と接合終端領域の面積が大きいため、素子とし
て動作する面積は小さくなってしまう、 １８００Ｖ耐
圧導電変調型ＭＯ５ＦＥＴを例に挙げるとゲート電極配
線引き出し用電極部は１．５＋５ｍＸ０．５＋ａｍ、接
合終端領域幅は４００ｔＩＩＡを必要とする。素子全体
の大きさを６ｍ＋＊Ｘ６ｍｍとしたとき素子内の全面積
の７３％、接合終端領域を除く面積ではその９７％を有
効利用しているに過ぎない。
、多結晶シリコンゲート１７にオーミック接続され、ま
たソース電極配線引き出し用電極部３５はソース電極１
１と一体になって素子外部へ配線引き出しを可能にして
いる。しかし同図（ａ）かられかるように配線引き出し
用電極部と接合終端領域の面積が大きいため、素子とし
て動作する面積は小さくなってしまう、 １８００Ｖ耐
圧導電変調型ＭＯ５ＦＥＴを例に挙げるとゲート電極配
線引き出し用電極部は１．５＋５ｍＸ０．５＋ａｍ、接
合終端領域幅は４００ｔＩＩＡを必要とする。素子全体
の大きさを６ｍ＋＊Ｘ６ｍｍとしたとき素子内の全面積
の７３％、接合終端領域を除く面積ではその９７％を有
効利用しているに過ぎない。
次に第５図（ａ）は絶縁ゲートはターンオフサイリスタ
の素子平面図であり、同図（ｂ）、 （ｃ）、 （ｄ）
はそれぞれ第５図（ａ）の矢視Ａ−Ａ’断面、Ｂ−Ｂ’
断面、ｃ−ｃ’断面を示す、同図（ｂ）において、２１
はｐ型エミッタ層、２２はｎ＋型バッファ層、２３はｎ
型ベース層、２９はｐ型ベース層、２８はＰ十型層、３
６はｎ十エミッタ層である。ｎ十型エミッタ層３６には
。
の素子平面図であり、同図（ｂ）、 （ｃ）、 （ｄ）
はそれぞれ第５図（ａ）の矢視Ａ−Ａ’断面、Ｂ−Ｂ’
断面、ｃ−ｃ’断面を示す、同図（ｂ）において、２１
はｐ型エミッタ層、２２はｎ＋型バッファ層、２３はｎ
型ベース層、２９はｐ型ベース層、２８はＰ十型層、３
６はｎ十エミッタ層である。ｎ十型エミッタ層３６には
。
カソード電極２４が、ｐ十型層２８には制御電極２５が
ｐ型エミッタ層２１にはアノード電極２０がそれぞれオ
ーミックに取付けられている。１５．３０は絶＃Ｃ箇で
ある。
ｐ型エミッタ層２１にはアノード電極２０がそれぞれオ
ーミックに取付けられている。１５．３０は絶＃Ｃ箇で
ある。
またｎ型ベース層２３とｎ＋型エミッタ層３６との間に
挟まれたｐ型ベース層２９の表面にはゲート絶縁膜１８
を介して多結晶シリコンゲート１７が形成され、絶縁ゲ
ート付ターンオフサイリスタの素子部を構成している。
挟まれたｐ型ベース層２９の表面にはゲート絶縁膜１８
を介して多結晶シリコンゲート１７が形成され、絶縁ゲ
ート付ターンオフサイリスタの素子部を構成している。
接合終端構造は導電変調型ＭＯＳＦＥＴと同じく高抵抗
フィールドプレート構造である。
フィールドプレート構造である。
５．２７はｐ型ベース層、６．２６はｐ十型層、９はｐ
−型層、１０はｎ十型層である。ｐ十型層２６にはカソ
ード電極２４が、ｎ十型層１０には電極１２が取り付け
られている。 １３．１５．３０は絶縁膜、１４は高抵
抗膜であり、これらによって接合終端領域を構成してい
る。
−型層、１０はｎ十型層である。ｐ十型層２６にはカソ
ード電極２４が、ｎ十型層１０には電極１２が取り付け
られている。 １３．１５．３０は絶縁膜、１４は高抵
抗膜であり、これらによって接合終端領域を構成してい
る。
第５図（ａ）のゲート電極配線引き出し用電極部１９は
多結晶シリコンゲート１７にオーミック接続され、制御
電極２５は制御電極配線引き出し部３３に、カソード電
極２４はカソード電極配線引き出し部３２に接続され素
子外部への配線引き出しを可能にしている。ところがこ
の場合は配線引き出し用電極部が３箇所あるために、導
電変調型ＭＯＳＦＥＴの場合よりも更に（効利用面積が
小さくなっている。
多結晶シリコンゲート１７にオーミック接続され、制御
電極２５は制御電極配線引き出し部３３に、カソード電
極２４はカソード電極配線引き出し部３２に接続され素
子外部への配線引き出しを可能にしている。ところがこ
の場合は配線引き出し用電極部が３箇所あるために、導
電変調型ＭＯＳＦＥＴの場合よりも更に（効利用面積が
小さくなっている。
２５００ Ｖ耐圧絶縁ゲート付ターンオフサイリスタと
例に挙げると、ゲート電極、制御電極、カソード電極の
配線引き出し用電極部はそれぞれ１．５ｍｍＸ０．５ｍ
ｍ、接合終端領域幅は６００−を必要とする。素子全体
の大きさを６＋ａ＋ｍＸ６ｍｍとしたとき、素子内の全
面積に対する利用率は５８％、接合終端領域を除いた面
積に対する利用率は９０％にまで低下してしまう。
例に挙げると、ゲート電極、制御電極、カソード電極の
配線引き出し用電極部はそれぞれ１．５ｍｍＸ０．５ｍ
ｍ、接合終端領域幅は６００−を必要とする。素子全体
の大きさを６＋ａ＋ｍＸ６ｍｍとしたとき、素子内の全
面積に対する利用率は５８％、接合終端領域を除いた面
積に対する利用率は９０％にまで低下してしまう。
（発明が解決しようとする課題）
このようにプレーナ型素子では、接合終端領域と配線引
き出し用電極部の存在によって、素子の有効利用面積が
小さくなるため、電流駆動能力も小さくなってしまう。
き出し用電極部の存在によって、素子の有効利用面積が
小さくなるため、電流駆動能力も小さくなってしまう。
本発明は上記事情を考慮してなされたもので。
その目的とするところは、素子の外側領域に設置可能な
電極は可能な限り接合終端領域上に設置し、素子として
動作する有効面積を可能な限り広くした半導体素子を提
供することにある。
電極は可能な限り接合終端領域上に設置し、素子として
動作する有効面積を可能な限り広くした半導体素子を提
供することにある。
（ｇＡ題を解決するための手段）
本発明の骨子は素子の有効利用面積を増加するために、
素子周辺部の接合終端領域の高抵抗フィールドプレート
上に絶縁膜を介して配線引き出し用電極部の一部、もし
くは全部を形成することにある。
素子周辺部の接合終端領域の高抵抗フィールドプレート
上に絶縁膜を介して配線引き出し用電極部の一部、もし
くは全部を形成することにある。
（作 用）
本発明によれば、高抵抗フィールドプレート上に絶縁膜
を介して配線引き出し用電極部が形成されるので、配線
引き出し用電極部の電位は高抵抗フィールドプレートに
よりシールドされ、接合終端領域の電界に影響を及ぼさ
ない。従って、素子の耐圧を低下させることなく配線引
き出し用電極部を接合終端領域上に形成することができ
る。その結果、素子の有効利用面積を大きくできるので
電流駆動能力を大きくすることができる。
を介して配線引き出し用電極部が形成されるので、配線
引き出し用電極部の電位は高抵抗フィールドプレートに
よりシールドされ、接合終端領域の電界に影響を及ぼさ
ない。従って、素子の耐圧を低下させることなく配線引
き出し用電極部を接合終端領域上に形成することができ
る。その結果、素子の有効利用面積を大きくできるので
電流駆動能力を大きくすることができる。
（実 施 例）
以下、本発明の詳細を図示の実施例によって説明する。
なおこの実施例では第１導電型としてｐ型、第２導電型
としてｎ型を用いている。
としてｎ型を用いている。
第１図（ａ）は本発明の第１の実施例である導電変調型
ＭＯＳＦＥＴの素子構造を示す平面図であり、同図（ｂ
）、 （Ｃ）、 （ｄ）はそれぞの第１図（ａ）の矢視
Ａ−Ａ′断面、Ｂ−Ｂ’断面、ｃ−ｃ’断面を示す。３
０は絶縁膜である。なお、従来例として示した第４図と
対応する部分は同一符号を付してその詳しい説明は省略
する。
ＭＯＳＦＥＴの素子構造を示す平面図であり、同図（ｂ
）、 （Ｃ）、 （ｄ）はそれぞの第１図（ａ）の矢視
Ａ−Ａ′断面、Ｂ−Ｂ’断面、ｃ−ｃ’断面を示す。３
０は絶縁膜である。なお、従来例として示した第４図と
対応する部分は同一符号を付してその詳しい説明は省略
する。
前記第４図に示す素子構造で素子中央部に敷設されてい
たゲート電極配線引き出し用電極部１９はこの実施例で
は、ソース電極１１及びソース電極配線引き出し用電極
部３５の形成後に絶縁膜３０と絶縁ｌ１１５を介して接
合終端領域の高抵抗ＩＩ！１１１４上に形成されており
、配線引き出し用電極部の電位は、高抵抗膜１４により
シールドされ、接合終端領域の電界に影響を及ぼさない
。
たゲート電極配線引き出し用電極部１９はこの実施例で
は、ソース電極１１及びソース電極配線引き出し用電極
部３５の形成後に絶縁膜３０と絶縁ｌ１１５を介して接
合終端領域の高抵抗ＩＩ！１１１４上に形成されており
、配線引き出し用電極部の電位は、高抵抗膜１４により
シールドされ、接合終端領域の電界に影響を及ぼさない
。
また、この素子構造において、ソース電極１１は接合終
端部のメタルフィールドプレートとしても使われている
ため耐圧低下を避けるためには一部といえどもこのメタ
ルフィールドプレート部を欠くことはできない、従って
メタルフィールドプレート部とゲート電極の接合終端領
域への引き出し部の交差箇所は第１図（ｃ）に示すよう
に、ソース電極１１の上に絶縁［３０を介してゲート電
極３１が形成された構造になっている・ 尚１本実施例では第１図（ｄ）にソース電極配線引き出
し用電極部３２を接合終端領域上に拡張した場合も併せ
て示している。
端部のメタルフィールドプレートとしても使われている
ため耐圧低下を避けるためには一部といえどもこのメタ
ルフィールドプレート部を欠くことはできない、従って
メタルフィールドプレート部とゲート電極の接合終端領
域への引き出し部の交差箇所は第１図（ｃ）に示すよう
に、ソース電極１１の上に絶縁［３０を介してゲート電
極３１が形成された構造になっている・ 尚１本実施例では第１図（ｄ）にソース電極配線引き出
し用電極部３２を接合終端領域上に拡張した場合も併せ
て示している。
このような構成であれば、耐圧を低下させることなく素
子の有効利用面積を大きくとることができる。
子の有効利用面積を大きくとることができる。
このようにして第１図（ａ）に示すように、配線引き出
し用電極部を全て接合終端領域上に敷設し、従来例と同
じ１８００ Ｖ耐圧導電変調型ＭＯＳＦＥＴを例に挙げ
ると、接合終端領域幅は４００．、素子全体の大きさは
６ｍｍＸ６ｍｍであり、素子内の全面積に対する有効利
用率は７５％、接合終端領域を除いた面積に対しては、
有効利用率はほぼ１００％となる。
し用電極部を全て接合終端領域上に敷設し、従来例と同
じ１８００ Ｖ耐圧導電変調型ＭＯＳＦＥＴを例に挙げ
ると、接合終端領域幅は４００．、素子全体の大きさは
６ｍｍＸ６ｍｍであり、素子内の全面積に対する有効利
用率は７５％、接合終端領域を除いた面積に対しては、
有効利用率はほぼ１００％となる。
かくして本実施例によれば、小型でありながら。
大きな電流駆動能力を持つ導電変調型ＭＯＳＦＥＴを実
現することができる。
現することができる。
尚、第１の実施例の変形として第２図に本発明の第２の
実施例である導電変調型ＭＯ５ＦＥＴの素子平面図を示
す。
実施例である導電変調型ＭＯ５ＦＥＴの素子平面図を示
す。
第１図の実施例で素子中央部にあったゲート電極３１取
出し用幅広部分は第２の実施例では除去され、多結晶シ
リコンゲート１７へのゲート電極３１の接続はストライ
ブ状の多結晶シリコンゲート１７の端部で行われている
。このような構成であれば。
出し用幅広部分は第２の実施例では除去され、多結晶シ
リコンゲート１７へのゲート電極３１の接続はストライ
ブ状の多結晶シリコンゲート１７の端部で行われている
。このような構成であれば。
第１の実施例よりもさらに大きな面積の有効利用率が得
られる。
られる。
次に、第３図（ａ）は本発明の第３の実施例である絶縁
ゲート付ターンオフサイリスタの素子構造を示す平面図
であり、同図（ｂ）、 （ｃ）、 （ｄ）はそれぞれ（
ａ）の矢視Ａ−Ａ’断面、Ｂ−Ｂ’断面、Ｃ−Ｃ′断面
を示す、３４は絶縁膜である。なお、従来例として示し
た第５図と対応する部分は同一符号を付して、その詳し
い説明は省略する。この実施例では制御電極２５を形成
した後、絶縁膜３０を介して、カソード電極２４とのそ
の配線引き出し用電極部３２とを形成しさらに、絶縁膜
３４を介してゲート電極配線引き出し用電極部１９と制
御電極配線引き出し用電極部３３とを形成している。
ゲート付ターンオフサイリスタの素子構造を示す平面図
であり、同図（ｂ）、 （ｃ）、 （ｄ）はそれぞれ（
ａ）の矢視Ａ−Ａ’断面、Ｂ−Ｂ’断面、Ｃ−Ｃ′断面
を示す、３４は絶縁膜である。なお、従来例として示し
た第５図と対応する部分は同一符号を付して、その詳し
い説明は省略する。この実施例では制御電極２５を形成
した後、絶縁膜３０を介して、カソード電極２４とのそ
の配線引き出し用電極部３２とを形成しさらに、絶縁膜
３４を介してゲート電極配線引き出し用電極部１９と制
御電極配線引き出し用電極部３３とを形成している。
カソード、ゲート、制御電極のそれぞれの配線引き出し
用電極部は接合終端領域の高抵抗膜１４上に絶縁膜を介
して形成されており、高抵抗膜１４のシールド効果によ
って接合終端領域の電界に影響を及ぼすことはない。
用電極部は接合終端領域の高抵抗膜１４上に絶縁膜を介
して形成されており、高抵抗膜１４のシールド効果によ
って接合終端領域の電界に影響を及ぼすことはない。
またこの素子構造においてカソード電極２４は接合終端
部のメタルフィールドプレートとしても使われているた
め耐圧低下を避けるためには一部といえどもこのメタル
フィールドプレート部を欠くことはできない。
部のメタルフィールドプレートとしても使われているた
め耐圧低下を避けるためには一部といえどもこのメタル
フィールドプレート部を欠くことはできない。
従って、メタルフィールドプレート部とゲート、制御電
極の接合終端領域への引き出し部の交差箇所は第３図（
ｂ）、（ｃ）に示すようにカソード電極２４の上に絶縁
膜３４を介して、それぞれ制御電極２５゜ゲート電極３
１が形成された構造になっている。
極の接合終端領域への引き出し部の交差箇所は第３図（
ｂ）、（ｃ）に示すようにカソード電極２４の上に絶縁
膜３４を介して、それぞれ制御電極２５゜ゲート電極３
１が形成された構造になっている。
このような構成であれば、耐圧を低下させることなく、
素子の有効利用面積を大きくとることができる。第３図
（ａ）に示すように各電極の配線引き出し用電極部を全
て接合終端領域上に敷設し、従来例と同じ２５００ Ｖ
耐圧絶縁ゲート付ターンオフサイリスタを例にあげると
接合終端領域幅は６０〇−１素子全体の大きさは６ｍｍ
Ｘ６ｍｍであり、素子内の全面積に対する有効利用率は
６４％、接合終端領域を除いた面積に対しては、有効利
用率はほぼ１００％となる。
素子の有効利用面積を大きくとることができる。第３図
（ａ）に示すように各電極の配線引き出し用電極部を全
て接合終端領域上に敷設し、従来例と同じ２５００ Ｖ
耐圧絶縁ゲート付ターンオフサイリスタを例にあげると
接合終端領域幅は６０〇−１素子全体の大きさは６ｍｍ
Ｘ６ｍｍであり、素子内の全面積に対する有効利用率は
６４％、接合終端領域を除いた面積に対しては、有効利
用率はほぼ１００％となる。
かくして本実施例によれば、小型でありながら。
大きな電流駆動能力を持つ絶縁ゲート付ターンオフサイ
リスタを実現することができる。
リスタを実現することができる。
なお１本発明は上述した実施例に限定されるものではな
く、その要旨を逸脱しない範囲で１種々変形して実施す
ることができる。
く、その要旨を逸脱しない範囲で１種々変形して実施す
ることができる。
以上詳述したように本発明によれば、接合終端領域の高
抵抗フィールドプレート上に絶縁膜を介して配線引き出
し用電極部が形成されるので、配線引き出し用電極部の
電位は高抵抗フィールドプレートのシールド効果により
、接合終端領域の電界に影響を及ぼさない、従って素子
の耐圧を低下させることなく配線引き出し用電極部を接
合終端領域上に形成することができる。その結果、素子
の有効利用面積を大きくできるので、電流駆動能力を大
きくすることができる。
抵抗フィールドプレート上に絶縁膜を介して配線引き出
し用電極部が形成されるので、配線引き出し用電極部の
電位は高抵抗フィールドプレートのシールド効果により
、接合終端領域の電界に影響を及ぼさない、従って素子
の耐圧を低下させることなく配線引き出し用電極部を接
合終端領域上に形成することができる。その結果、素子
の有効利用面積を大きくできるので、電流駆動能力を大
きくすることができる。
【図面の簡単な説明】
第１図は本発明の第１の実施例に係わる導電変調型ＭＯ
５ＦＥＴの概略構成を示す説明図、第２図は第２の実施
例に係わる導電変調型ＭＯＳＦＥＴの概略構成を示す平
面図、第３図は第３の実施例に係わる絶縁ゲート付ター
ンオフサイリスタの概略構成を示す説明図、第４図は従
来例として示した導電変調型ＭＯ５ＦＥＴの概略構成を
示す説明図、第５図は同じ〈従来例として示した絶縁ゲ
ート付ターンオフサイリスタの概略構成を示す説明図で
ある。 １・・・ドレイン電極 ２・・・ｐ型ドレイン層３
・・・ｎ十型ベース層 ４・・・ｎ−型ベース層５
・・・ｐ型ベース層 ６・・・Ｐ中型層７・・・ｎ
型ソース層 ８・・・Ｐ生型層９・・・ｐ−型層
１０・・・ｎ生型層１１・・・ソース電極
１２・・・電極１３・・・絶縁膜 １
４・・・高抵抗膜１５・・・絶縁膜 １６・
・・絶縁膜１７・・・多結晶シリコンゲート １８・・・ゲート絶縁膜 １９・・・ゲート電極配線引き出し用電極部２０・・・
アノード電極 ２１・・・ｐ型エミッタ層２２・・
・ｎ生型バッファ層 ２３・・・ｎ型ベース層２４・
・・カソード電極 ２５・・・制御電極２６・・・
ｐ生型層 ２７・・・ｐ型ベース層２８・・
・Ｐ生型層 ２９・・・Ｐ型ベース層３０・
・・絶縁膜 ３１・・・ゲート電極３２・・
・カソード電極配線引き出し用電極部３３・・・制御電
極配線引き出し用電極部３４・・・絶縁膜 ３５・・・ソース電極配線引き出し用電極部３６・・・
ｎ十型エミッタ層 （Ｃ） （ｄ） 第１図 （ｂ） （ｂ） （ａ） （ｂ） 第 図 （Ｃ） ＜ｄ） 第 図 （Ｃ） （ｃｌ） 第 図 （Ｑ） 第 図
５ＦＥＴの概略構成を示す説明図、第２図は第２の実施
例に係わる導電変調型ＭＯＳＦＥＴの概略構成を示す平
面図、第３図は第３の実施例に係わる絶縁ゲート付ター
ンオフサイリスタの概略構成を示す説明図、第４図は従
来例として示した導電変調型ＭＯ５ＦＥＴの概略構成を
示す説明図、第５図は同じ〈従来例として示した絶縁ゲ
ート付ターンオフサイリスタの概略構成を示す説明図で
ある。 １・・・ドレイン電極 ２・・・ｐ型ドレイン層３
・・・ｎ十型ベース層 ４・・・ｎ−型ベース層５
・・・ｐ型ベース層 ６・・・Ｐ中型層７・・・ｎ
型ソース層 ８・・・Ｐ生型層９・・・ｐ−型層
１０・・・ｎ生型層１１・・・ソース電極
１２・・・電極１３・・・絶縁膜 １
４・・・高抵抗膜１５・・・絶縁膜 １６・
・・絶縁膜１７・・・多結晶シリコンゲート １８・・・ゲート絶縁膜 １９・・・ゲート電極配線引き出し用電極部２０・・・
アノード電極 ２１・・・ｐ型エミッタ層２２・・
・ｎ生型バッファ層 ２３・・・ｎ型ベース層２４・
・・カソード電極 ２５・・・制御電極２６・・・
ｐ生型層 ２７・・・ｐ型ベース層２８・・
・Ｐ生型層 ２９・・・Ｐ型ベース層３０・
・・絶縁膜 ３１・・・ゲート電極３２・・
・カソード電極配線引き出し用電極部３３・・・制御電
極配線引き出し用電極部３４・・・絶縁膜 ３５・・・ソース電極配線引き出し用電極部３６・・・
ｎ十型エミッタ層 （Ｃ） （ｄ） 第１図 （ｂ） （ｂ） （ａ） （ｂ） 第 図 （Ｃ） ＜ｄ） 第 図 （Ｃ） （ｃｌ） 第 図 （Ｑ） 第 図
Claims (4)
- （１）プレーナ型の素子であって、素子周辺部の接合終
端領域の高抵抗フィールドプレート上に絶縁膜を介して
配線引き出し用電極部の一部、もしくは全部を形成した
ことを特徴とする半導体素子。 - （２）前記プレーナ型の素子は第１導電型エミッタ層に
接して第２導電型ベース層を有し、第２導電型ベース層
の表面部に第１導電型ベース層及び第２導電型エミッタ
層が拡散形成され、前記第２導電型エミッタ層と第２導
電型ベース層とに挟まれた第１導電型ベース層の表面に
絶縁膜を介してゲート電極が設けられ、前記第１導電型
エミッタ層に第１の主電極が、第２導電型エミッタ層と
第１導電型ベース層に第２の主電極が共通に設けられた
導電変調型ＭＯＳＦＥＴであって、 前記配線引き出し用電極部はゲート電極、第２の主電極
のうちいずれか、もしくはこれら両方の配線引き出し用
であることを特徴とする請求項１記載の半導体素子。 - （３）前記ゲート電極の配線引き出し用電極部は、第２
の主電極上に形成した絶縁膜を介して素子周辺部の接合
終端領域上に引き出されたことを特徴とする請求項２記
載の半導体素子。 - （４）前記プレーナ型の素子は、第１導電型エミッタ層
に接して第２導電型ベース層を有し、第２導電型ベース
層の表面部に第１導電型ベース層及び第２導電型エミッ
タ層が拡散形成され、前記第２導電型エミッタ層と第２
導電型ベース層とに挟まれた第１導電型ベース層の表面
に絶縁膜を介してゲート電極が設けられ、前記第１導電
型エミッタ層に第１の主電極が、第２導電型エミッタ層
に第２の主電極が、第１導電型ベース層に制御電極がそ
れぞれ形成された絶縁ゲート付ターンオフサイリスタで
あって、前記配線引き出し用電極部はゲート電極、制御
電極、第２の主電極のうちいずれか、もしくはこれらの
組み合せもしくはこれら全部の配線引き出し用であるこ
とを特徴とする請求項１記載の半導体素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30689888A JPH02153570A (ja) | 1988-12-06 | 1988-12-06 | 半導体素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30689888A JPH02153570A (ja) | 1988-12-06 | 1988-12-06 | 半導体素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02153570A true JPH02153570A (ja) | 1990-06-13 |
Family
ID=17962589
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30689888A Pending JPH02153570A (ja) | 1988-12-06 | 1988-12-06 | 半導体素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02153570A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0685890A1 (en) * | 1994-05-31 | 1995-12-06 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having a MOS gate structure and a surface protective film and method of fabricating the same |
| USRE40705E1 (en) | 1997-03-18 | 2009-05-05 | Kabushiki Kaisha Toshiba | High-breakdown-voltage semiconductor apparatus |
| WO2009075149A1 (ja) * | 2007-12-10 | 2009-06-18 | Toyota Jidosha Kabushiki Kaisha | 半導体装置 |
-
1988
- 1988-12-06 JP JP30689888A patent/JPH02153570A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0685890A1 (en) * | 1994-05-31 | 1995-12-06 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having a MOS gate structure and a surface protective film and method of fabricating the same |
| USRE41866E1 (en) | 1994-05-31 | 2010-10-26 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and method of fabricating same |
| USRE40705E1 (en) | 1997-03-18 | 2009-05-05 | Kabushiki Kaisha Toshiba | High-breakdown-voltage semiconductor apparatus |
| USRE40712E1 (en) | 1997-03-18 | 2009-05-19 | Kabushiki Kaisha Toshiba | High-breakdown-voltage semiconductor apparatus |
| WO2009075149A1 (ja) * | 2007-12-10 | 2009-06-18 | Toyota Jidosha Kabushiki Kaisha | 半導体装置 |
| JP2009141256A (ja) * | 2007-12-10 | 2009-06-25 | Toyota Motor Corp | 半導体装置 |
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