KR101353903B1 - 반도체 장치 - Google Patents

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Abstract

반도체 장치(100)에서, 제1 도전형을 가지는 제1 반도체층(1)과, 제1 반도체층의 표면에 섬 형상으로 형성되는 한편, 제1 도전형과는 다른 제2 도전형을 가지는 제2 반도체층(2)과, 제2 반도체층의 표면에 섬 형상으로 형성되는 한편, 제1 도전형을 가지는 제3 반도체층(3)과, 제2 반도체층과 제3 반도체층을 관통하여 제1 반도체층의 내부에 도달하는 복수의 게이트 트렌치(11)를 가지는 셀 영역과, 셀 영역의 주위에서, 제2 반도체층 및 제3 반도체층을 관통하여, 제1 반도체층 내에 도달하는 복수의 외주 트렌치(14)와, 제1 반도체층의 표면에 섬 형상으로 형성되는 한편, 제1 도전형을 갖는 종단층(6)을 가지는 외주 영역을 포함하고, 제1 반도체층, 제2 반도체층, 제3 반도체층 및 종단층을 가지고, 제1 반도체층의 표면 측에서 제1 반도체층이 표면에 노출되지 않는 반도체 기체(10)를 더욱 구비한다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은, 반도체 장치에 관한 것으로, 특히 트렌치를 가지는 절연 게이트형 반도체 장치에 관한 것이다.
종래 기술로서 외주 영역에 복수의 확산층을 형성하고, 고내압(高耐壓)의 반도체 소자를 제공하는 기술이 알려져 있다.
도 9는 특허 문헌 1에 기재된 종래의 반도체 장치의 단면 구조를 나타내는 도면이다. 특허 문헌 1에 기재된 종래의 반도체 장치는, 반도체 기체(基體) 상에 형성된 셀 영역과 외주 영역을 가지는 트렌치형 IGBT(절연 게이트형 바이폴라 트랜지스터)(500)이다.
셀 영역을 형성하는 IGBT 셀의 하나는, n-형의 드리프트층(51)과, p형의 베이스층(52)과, n+형의 이미터층(53)과, p+형의 컬렉터층(54)과, n+형의 버퍼층(55)과, 게이트 트렌치(61) 내에 게이트 절연막(62)을 통해서 형성되는 게이트 전극(71)과, 이미터 전극(72)과, 컬렉터 전극(73)을 구비한다.
외주 영역은, n-형의 드리프트층(51)과, p형의 베이스층(52)과, n+형의 채널 스토퍼층(57)과, 복수의 p+형의 플로트층(58)과, 절연막(66)과, EQR 전극(75)을 구비한다.
IGBT(500)에서, 게이트 오프 상태 시에 컬렉터 전극(73)에 플러스 전압을 인가하여, 전압을 서서히 높게 하면, 셀 영역을 구성하는 드리프트층(51)과 베이스층(52)의 계면으로부터 반도체 기체의 표면 및 외주 영역으로 향해 공핍층(80)이 확산한다. 공핍층(80)은, 파선을 이용하여 도시한 바와 같이 드리프트층(51) 내에 확산하여, 복수의 플로트층(58)을 넘어 채널 스토퍼층(57)의 근방까지 확산한다. 이와 같이 복수의 플로트층(58)이 드리프트층(51)의 내부로 연장하는 공핍층(80)의 단부의 곡률을 작게 할 수 있으므로, 전계 집중이 완화되어 종래의 반도체 장치의 고내압화를 도모할 수 있다.
일본특허공개 2008-277352호 공보
그런데, 특히 습중 환경에서, 가동 이온이나 마이너스 이온 혹은 수분이 외주 구조 표면의 산화막 표면에 침입한 경우에, 산화막 아래의 반도체 기체 표면에 플러스의 전하가 유기되는 것에 의해 전위 분포가 불균일한 부분이 생겨, 내압의 저하를 초래하는 것이 알려져 있다. 또한, 종래의 반도체 장치에서, 반도체 기체의 표면 측으로 연장하는 공핍층(80)의 단부는, 드리프트층(51), 베이스층(52) 및 플로트층(58)의 거의 모든 면에 노출된다. 즉, 종래의 반도체 장치는, 상기의 가동 이온 등의 영향에 의한 내압 변동을 일으키기 쉬운 구조이어서, 충분한 신뢰성을 얻을 수 없었다.
또한, 가동 이온 등의 영향을 억제하기 위해서, 절연막(66) 상에 도전막을 형성하는 등의 대책이 되어 있지만, 반도체 장치의 제조 공정이 복잡하게 되어, 코스트가 상승해 버린다.
본 발명은, 상기의 과제를 해결하기 위해서 창안된 것으로, 내압을 향상하면서, 높은 신뢰성을 얻을 수 있는 반도체 장치를 제공하는 것이다. 또한, 본 발명은, 염가로 제작할 수 있는 반도체 장치를 제공하는 것이다.
상기의 과제를 해결하기 위하여, 본 발명의 실시예에 관한 특징은, 반도체 장치에서, 제1 도전형을 가지는 제1 반도체층과, 제1 반도체층의 표면에 섬 형상으로 형성되는 한편, 제1 도전형과는 다른 제2 도전형을 가지는 제2 반도체층(2)과, 제2 반도체층의 표면에 섬 형상으로 형성되는 한편, 제1 도전형을 가지는 제3 반도체층(3)과, 제2 반도체층과 상기 제3 반도체층을 관통하여 제1 반도체층의 내부에 도달하는 복수의 게이트 트렌치를 가지는 셀 영역과, 셀 영역의 주위에서, 제2 반도체층 및 제3 반도체층을 관통하여, 제1 반도체층 내에 도달하는 복수의 외주 트렌치(14)와, 제1 반도체층의 표면에 섬 형상으로 형성되는 한편, 제1 도전형을 가지는 종단층을 가지는 외주 영역를 포함하고, 제1 반도체층, 제2 반도체층, 제3 반도체층 및 종단층을 가지고, 제1 반도체층의 표면 측에서 제1 반도체층이 표면에 노출되지 않는 반도체 기체를 더 구비한 것이다.
본 발명에 의하면, 내압을 향상하면서, 높은 신뢰성을 얻을 수 있는 반도체 장치를 제공할 수 있다. 더욱이, 본 발명에 의하면, 염가로 제작할 수 있는 반도체 장치를 제공할 수 있다.
도 1은 본 발명의 실시예 1에 관한 반도체 장치의 단면 구조를 나타내는 도면이다.
도 2는 실시예 1에 관한 반도체 장치의 외주 영역에서의 요부의 단면 구조를 나타내는 도면이다.
도 3은 실시예 1의 변형례 1에 관한 반도체 장치의 단면 구조를 나타내는 도면이다.
도 4는 변형례 1에 관한 반도체 장치의 고온 고습 조건에서의 내압 시험 결과를 나타내는 도면이다.
도 5는 실시예 1의 변형례 2에 관한 반도체 장치의 단면 구조를 나타내는 도면이다.
도 6은 실시예 1의 변형례 3에 관한 반도체 장치의 단면 구조를 나타내는 도면이다.
도 7은 본 발명의 실시예 2에 관한 반도체 장치의 단면 구조를 나타내는 도면이다.
도 8은 실시예 2의 변형례에 관한 반도체 장치의 단면 구조를 나타내는 도면이다.
도 9는 종래의 반도체 장치의 단면 구조를 나타내는 도면이다.
본 발명의 실시예는, 특히 트렌치형 구조를 가지는 IGBT(절연 게이트 바이폴라 트랜지스터)를 가지는 반도체 장치에 본 발명을 적용한 예를 설명하는 것이다. 이하의 도면의 기재에서, 동일 또는 유사한 부분에는 동일 또는 유사한 부호를 부여한다. 단, 도면은 모식적인 것이며, 현실의 것과는 다르다. 또한, 도면 상호간 에서도 서로의 치수 관계나 비율이 다른 부분이 포함되어 있는 경우가 있다.
또한, 이하에 나타내는 실시예는 이 발명의 기술적 사상을 구체화하기 위한 장치나 방법을 예시하는 것이며, 이 발명의 기술적 사상은 각 구성 부품의 배치 등을 아래와 같은 것에 특정하는 것이 아니다. 이 발명의 기술적 사상은, 특허청구범위에서, 여러 가지의 변경을 더할 수 있다.
실시예 1
도 1은, 본 발명의 실시예 1에 관한 반도체 장치의 단면 구조를 나타내는 도면이며, 도 2는, 본 발명의 실시예 1에 관한 반도체 장치의 외주 영역에서의 요부의 단면 구조를 나타내는 도면이다.
실시예 1에 관한 반도체 장치는, IGBT(100)를 구비하고, 반도체 기체(10) 상에 형성된 셀 영역과 외주 영역을 가진다. 셀 영역은, 복수의 IGBT 셀을 가지고, IGBT(100)에 흐르는 전류를 도통 및 차단하는 구동 영역이다. 외주 영역은, 복수의 외주 트렌치(14)를 가지고, 전계 집중을 완화하는 것에 의해, IGBT(100)의 고내압화를 실현할 수 있는 비구동 영역이다.
셀 영역을 형성하는 IGBT 셀의 하나는, n-형의 드리프트층(1)과, p형의 베이스층(2)과, n+형의 이미터층(3)과, p+형의 컬렉터층(4)과, n+형의 버퍼층(5)과, 게이트 트렌치(11) 내에 게이트 절연막(12)을 통해서 형성되는 게이트 전극(21)을 구비한다. IGBT 셀의 베이스층(2) 및 이미터층(3)에는 층간 절연막(13) 상에 형성되는 이미터 전극(22)가 전기적으로 접속되고, 컬렉터층(4)에는 컬렉터 전극(23)이 전기적으로 접속된다. 셀 영역에서의 반도체 기체(10)는, 드리프트층(1)과, 베이스층(2)과, 이미터층(3)과, 컬렉터층(4)과, 버퍼층(5)으로 구성된다.
드리프트층(1)은, 후술하는 구조에 의해, 셀 영역에서 반도체 기체(10)의 표면(도 1에서의 상면)에 노출되지 않는다. 베이스층(2)은, 본 발명에 관한 제2 반도체층에 해당하고, 셀 영역으로부터 외주 영역까지 횡방향으로 확산하도록 드리프트층(1)의 표면에서 섬 형상으로 형성된다. 이미터층(3)은, 본 발명에 관한 제3 반도체층에 해당하고, 베이스층(2)의 표면에서 섬 형상으로 형성된다. 컬렉터층(4)은, 본 발명에 관한 제4 반도체층에 해당하고, 드리프트층(1)의 이면측(도 1에서의 하면측)에서 균일하게 형성된다. 버퍼층(5)은, 드리프트층(1)의 이면에 있으며 드리프트층(1)과 컬렉터층(4)의 사이에 균일하게 형성된다. IGBT(100)에서, 드리프트층(1)과 버퍼층(5)를 합한 것이 본 발명에 관한 제1 반도체층이지만, 버퍼층(5)은 마련하지 않아도 된다. 그 경우, 드리프트층(1)이 본 발명에 관한 제1 반도체층이 된다.
게이트 트렌치(11)는, 반도체 기체(10)의 표면에서 이면으로 향하고, 베이스층(2) 및 이미터층(3)을 관통하여 드리프트층(1) 내에 이 게이트 트렌치(11)의 저면이 도달하는 깊이로 형성된다. 게이트 절연막(12)은, 게이트 트렌치(11)의 내벽 및 저면에 따라 균일하게 형성되어 각 반도체층과 게이트 전극(21)을 절연한다. 층간 절연막(13)은, 게이트 트렌치(11) 및 게이트 절연막(12) 상에 형성되어 게이트 전극(21)과 이미터 전극(22)을 절연한다. 게이트 전극(21)은, 게이트 트렌치(11)의 내부를 충전(充塡)하도록 게이트 절연막(12)를 통해서 형성된다.
외주 영역은, n-형의 드리프트층(1)과, p형의 베이스층(2)과, n-형의 채널 스토퍼층(6)과, n+형의 채널 스토퍼층(7)과, 절연막(16)과, 외주 트렌치(14) 내에 절연막(15)를 통해서 형성되는 도전층(24)과, 등전위 링전극(이하, 간단히 EQR 전극이라고 한다)(25)을 구비한다. 외주 영역에서의 반도체 기체(10)는, 드리프트층(1)과, 베이스층(2)과, 채널 스토퍼층(6)과, 채널 스토퍼층(7)으로 구성된다.
외주 영역에서의 베이스층(2)의 횡방향의 확산은, 최외주에 배치된 외주 트렌치(14)에 의해 막히고, 이 외주 트렌치(14)의 위치에서 종단되어 있다. 채널 스토퍼층(6)은, 본 발명에 관한 종단층에 해당하고, 드리프트층(1)의 최외주 영역에서의 표면에서 섬 형상으로 형성된다. 채널 스토퍼층(6)은, 드리프트층(1)의 최외주 영역에서 이 드리프트층(1)에 n형 불순물을 확산하는 것에 의해 형성되어 평면적으로 보아 베이스층(2) 및 외주 트렌치(14)과 중복하도록 형성된다. 상기와 같은 구조에 의해, 드리프트층(1)은, 외주 영역에서도 반도체 기체(10)의 표면에 노출하지 않는다. 따라서, 베이스층(2)과 채널 스토퍼층(6)에 의해 형성되는 pn 접합은, 반도체 기체(10)의 내부에서만 형성되고, 반도체 기체(10)의 표면에 노출되지 않는다. 또한, 도 1에 나타내는 채널 스토퍼층(6)은, 외주 트렌치(14)보다도 깊게 형성되지만, 외주 트렌치(14)보다도 얕게 형성하여도 된다. 또한, 채널 스토퍼층(7)은, 채널 스토퍼층(6)의 표면에서 섬 형상으로 형성되지만, 생략하여도 된다.
여기서, 각 반도체층의 일례의 불순물 농도는 이하와 같이 설정되어 있다. 드리프트층(1)은 1×1013cm-3 ~ 1×1015cm-3, 베이스층(2)는 1×1016cm-3 ~ 1×1018cm-3, 채널 스토퍼층(6)은 1×1013cm-3 ~ 5×1016cm-3이 되도록 형성된다. 덧붙여 후술하는 바와 같이, 베이스층(2)의 불순물 농도에 대해서, 채널 스토퍼층(6)의 불순물 농도를 0.2% ~ 1.0%로 설정하는 것이 바람직하다.
외주 트렌치(14)는, 반도체 기체(10)의 표면에서 이면으로 향해, 베이스층(2)을 관통하여 드리프트층(1) 내에 도달하는 깊이로 형성되어 평면적으로 보아 셀 영역의 외주를 포위하도록 환상(環狀)으로 형성된다. 외주 트렌치(14)는, 그 제조 과정의 에칭 공정에서, 베이스층(2)의 외주단(확산층단의 만곡부)을 제거하도록 형성된다. 즉, IGBT(100)에서의 베이스층(2)의 횡방향의 확산은, 최외주에 배치된 외주 트렌치(14)에 의해 막히고, 이 외주 트렌치(14)의 위치에서 종단된다. 절연막(15)은, 외주 트렌치(14)의 내벽을 따라 균일하게 형성되어 각 반도체층과 도전층(24)을 절연한다. 절연막(16)은, 외주 트렌치(14) 및 절연막(15) 상에 형성된다.
도전층(24)은, 외주 트렌치(14)의 내부를 충전하도록 절연막(15)을 통해서 형성된다. EQR 전극(25)은, 채널 스토퍼층(6), 채널 스토퍼층(7) 및 컬렉터 전극(23)과 전기적으로 접속되도록 형성되어, 평면적으로 보아 셀 영역의 외주를 포위하도록 환상으로 형성된다.
실시예 1에 관한 IGBT(100)의 작용 효과는 이하와 같다. IGBT(100)에서, 게이트 오프 상태에서 제어하고, 컬렉터 전극(73)에 플러스 전압을 인가하여, 전압을 서서히 높게 하면, 셀 영역을 구성하는 드리프트층(1)과 베이스층(2)의 계면 및 드리프트층(1)과 게이트 트렌치(11)의 계면으로부터 반도체 기체(10)의 표면 및 외주 영역으로 향해 공핍층(8B)이 확산한다. 이 때, 외주 트렌치(14) 내의 도전층(24)끼리는 절연막(15)을 통해서 용량 결합되므로, 셀 영역으로부터 멀어지는 것에 따라 외주 트렌치(14) 마다의 전위가 상승한다. 또한, 인접하는 외주 트렌치(14)의 사이에 끼워진 베이스층(2)의 내부는 거의 같은 전위가 된다. 도 1에 파선으로 도시한 바와 같이, 공핍층(8B)은, 드리프트층(1) 내 및 베이스층(2) 내에 확산하여, 복수의 외주 트렌치(14)를 넘어 채널 스토퍼층(6)의 내부에까지 확산한다. 이와 같이 복수의 외주 트렌치(14)에 의해 드리프트층(1)의 내부로 연장하는 공핍층(8B)의 단부의 곡률을 작게 할 수 있으므로, 전계 집중은 완화된다. 따라서, 실시예 1에 관한 IGBT(100)의 고내압화를 실현할 수 있다.
덧붙여 베이스층(2)의 확산층단의 만곡부를 완전하게 제거하기 위해서, 복수의 외주 트렌치(14) 중 일부의 외주 트렌치(14)의 폭을, 게이트 트렌치(11) 혹은 다른 일부의 외주 트렌치(14)의 폭 보다도 넓게 형성하는 것이 바람직하다. 이에 의해, 베이스층(2)은 반도체 기체(10)의 폭 방향에서 실질적으로 균일한 깊이로 형성되므로, 인접하는 외주 트렌치(14)끼리를 결합하는 용량이 불균일하게 되는 것을 억제할 수 있다.
또한, 도 2에 도시된 바와 같이, 반도체 기체(10)의 표면 측에 확산하는 공핍층(8A)은, 주로 베이스층(2)의 내부에 확산한다. 이 때, 공핍층(8A)의 단부는, 베이스층(2) 내부에서, 드리프트층(1)과 베이스층(2)의 계면 부근으로부터, 외주 트렌치(14)의 셀 영역측의 외벽 부근으로 연장한다. 또한, 공핍층(8A)의 단부는, 반도체 기체(10)의 표면에 노출되어 외주 트렌치(14)의 셀 영역측의 외벽, 저부 및 채널 스토퍼층(6) 측의 외벽에 따라 반도체 기체(10) 내부에 연장하고, 베이스층(2) 내부의 드리프트층(1)과 베이스층(2)의 계면 부근으로 연장한다. 또한, 도 2에 도시한 바와 같이, 최외주에 배치된 외주 트렌치(14)의 셀 영역측의 외벽에 따라 연장하는 공핍층(8A)의 단부는, 채널 스토퍼층(6) 내부로부터 반도체 기체(10)의 내부로 향해 연신한다. 상기와 같이, 실시예 1에 관한 IGBT(100)에서, 반도체 기체(10)의 표면 측으로 연장하는 공핍층(8A)의 단부가 반도체 기체(10)의 표면에 노출되는 영역은, 종래의 반도체 장치보다도 작아진다. 따라서, 가동 이온 등의 영향에 의한 내압 변동이 생기기 어렵고, 높은 신뢰성을 가지는 반도체 장치를 얻을 수 있다. 또한, 외주 트렌치(14)는 게이트 트렌치(11)와 동일한 제조 공정을 이용하여 형성할 수 있으므로, 외주 트렌치(14)를 형성하기 위한 제조공정 수를 실질적으로 삭감할 수 있어, 종래의 반도체 장치에 비해 IGBT(100)를 염가로 제조할 수 있다.
또한, 베이스층(2)의 횡방향의 확산이 최외주에 배치된 외주 트렌치(14)의 영역에서 종단되도록 설정되는 것과 동시에, 베이스층(2)과 채널 스토퍼층(6)이 반도체 기체(10)의 내부에서만 인접하기 때문에, 공핍층(8B)의 단부가 반도체 기체(10)의 표면에 노출되는 것을 억제할 수 있다. 또한, 채널 스토퍼층(6)은, 공핍층(8B)의 횡방향으로의 확산을 억제하여, 공핍층(8B)의 단부가 반도체 기체(10)의 측면으로 노출되는 것을 방지할 수 있다. 따라서, 가동 이온 등의 영향을 받기 어렵고 높은 신뢰성을 가지는 반도체 장치를 얻을 수 있다.
또한, 채널 스토퍼층(6)이, 베이스층(2)에 대해서 충분히 낮은 불순물 농도를 가지기 때문에, IGBT(100)의 제조 과정에서 베이스층(2)이 국소적으로 얕아지는 것을 억제할 수 있다. 즉, 인접하는 외주 트렌치(14)끼리를 결합하는 용량이 불균일하게 되는 것을 억제하고, 국소적으로 고전압이 인가되는 것을 방지할 수 있다. 따라서, 실시예 1에 관한 반도체 장치의 신뢰성을 개선할 수 있다. 또한, 베이스층(2)와 채널 스토퍼층(6)을 이간하여 형성한 경우보다도 반도체 장치의 칩 사이즈를 축소할 수 있다.
[변형례 1]
도 3에 도시한 바와 같이, 실시예 1의 변형례 1에 관한 반도체 장치에 서는, 베이스층(2)의 횡방향의 확산이, 최외주에 배치된 외주 트렌치(14)에 이르지 않고, 이 최외주에 배치된 외주 트렌치(14)의 셀 영역측이 되는 내측까지 연신되어 있다. 더욱이, 베이스층(2)의 횡방향의 확산은, 이 변형례 1에서, 채널 스토퍼층(6)의 내부에 있으며, 채널 스토퍼층(7)까지 도달하지 않는 범위 내에서 연신되어 있다.
도 4는 고온 고습 조건에서의 내압 시험 결과를 나타내는 도면이다. 도 4 중, 종축은 드레인-소스간 바이어스 전압[V]이며, 횡축은 시간[분]이다. 시료 S1, S2, S3는, 모두 변형례 1에 관한 반도체 장치이며, 베이스층(2)의 횡방향의 확산이 최외주에 배치된 외주 트렌치(14)보다도 외측으로 연신된 반도체 장치의 내압시험 결과이다. 시료 S4, S5, S6는, 모두 베이스층(2)의 횡방향의 확산이 최외주에 배치된 외주 트렌치(14)의 영역보다도 더 외측으로 연신되도록 설정된 반도체 장치의 내압 시험 결과이다.
도 4로부터 분명한 바와 같이, 변형례 1에 관한 반도체 장치에서는, 시간 경과에 수반하는 내압의 열화가 없고, 신뢰성이 높은 반도체 장치를 얻을 수 있다.
[변형례 2]
도 5에 도시한 바와 같이, 실시예 1의 변형례 2에 관한 반도체 장치에서는, 베이스층(2)의 횡방향의 확산이, 최외주에 배치된 외주 트렌치(14)의 영역에 서 종단되지 않고, 이 최외주에 배치된 외주 트렌치(14)보다도 더욱 외측으로 연신되어 있다. 더욱이, 베이스층(2)의 횡방향의 확산은, 이 변형례 2에서, 채널 스토퍼층(6)의 내부에 있으며, 채널 스토퍼층(7)까지 도달하지 않는 범위 내에서 연신되어 있다.
변형례 2에 관한 반도체 장치에서는, 전술의 도 4에 나타내는 시료 S4, S5, S6의 내압 시험 결과와 같이 시간 경과에 수반하는 내압의 열화가 생기지만, 공핍층(8B)의 단부가 반도체 기체(10)의 표면에 노출되지 않기 때문에, 가동 이온 등의 영향을 받기 어렵고 높은 신뢰성을 얻을 수 있다.
[변형례 3]
도 6에 도시한 바와 같이, 실시예 1의 변형례 3에 관한 반도체 장치에서는, 변형례 2에 관한 반도체 장치와 같이, 베이스층(2)의 횡방향의 확산이, 최외주에 배치된 외주 트렌치(14)의 영역에서 종단되지 않고, 이 최외주에 배치된 외주 트렌치(14)보다도 더 외측으로 연신되어 있다. 변형례 3에 관한 반도체 장치는, 더욱이, 베이스층(2)의 횡방향의 단부와 채널 스토퍼층(6)의 단부가 인접하고, 여기에서는 서로 접촉하여 pn 접합을 형성한다.
변형례 3에 관한 반도체 장치에서는, 실시예 1에 관한 반도체 장치와 같이, 공핍층(8B)의 단부가 반도체 기체(10)의 표면에 노출되지 않기 때문에, 가동 이온 등의 영향을 받기 어렵고 높은 신뢰성을 얻을 수 있다.
실시예 2
본 발명의 실시예 2는, 전술의 실시예 1에 관한 반도체 장치에서, 외주 영역의 EQR 전극(25)의 형상을 바꾼 예를 설명하는 것이다.
도 7에 도시한 바와 같이, 실시예 2에 관한 반도체 장치에서는, 외주 영역의 종단층인 채널 스토퍼 영역(6 및 7)에 전기적으로 접속된 EQR 전극(25)은, 최외주에 배치된 외주 트렌치(14) 상에 이 외주 트렌치(14)에 중복하여 배치되는 제1 플랜지부(25F)를 구비하고 있다. 제1 플랜지부(25F)는, EQR 전극(25)으로부터 셀 영역측(내측)으로 돌출된 부분이다. 제1 플랜지부(25F)는, 여기에서는 EQR 전극(25)과 동일층 및 동일 도전성 재료에 의해 형성되어, EQR 전극(25)과 일체로 구성되어 있다. 제1 플랜지부(25F)는 외주 트렌치(14) 상에 절연막(16)을 통해서 배치되어 있다.
실시예 2에 관한 반도체 장치에서는, 최외주에 배치된 외주 트렌치(14) 내부의 도전층(24)과 EQR 전극(25)의 용량 결합을 외주 트렌치(14)에 중복하여 배치된 제1 플랜지부(25F)에 의해 개선할 수 있다.
또한, 제1 플랜지부(25F)는, 최외주에 배치된 외주 트렌치(14) 상에서 거기에 중복하여 형성되어 있지만, 채널 스토퍼 영역(6)에 중복하는 영역 내에서, 셀 영역 측으로 더 연신시켜도 된다. 또한, 제1 플랜지부(25F)는, 더 외주 영역에서, 채널 스토퍼 영역(6)의 영역을 넘어 셀 영역 측으로 연신시켜도 된다.
[변형례]
도 8에 도시한 바와 같이, 실시예 2의 변형례에 관한 반도체 장치는, 실시예 2에 관한 반도체 장치의 외주 영역에서, 최외주에 배치된 외주 트렌치(14) 내부에 충전된 도전층(24)에 접속되어 반도체 기체(10) 상에서 돌출하고, EQR 전극(25)의 제1 플랜지부(25F)에 중복하여 배치된 제2 플랜지부(24F)를 구비하고 있다.
변형례에 관한 반도체 장치에서는, 최외주에 배치된 외주 트렌치(14) 내부의 도전층(24)과 EQR 전극(25)의 용량 결합을, 제1 플랜지부(25F)와 제2 플랜지부(24F)를 중복시키는 것에 의해 더욱 개선할 수 있다.
이상, 본 발명의 실시예에 대해 설명했지만, 본 발명은 상기 실시예로 한정되는 것이 아니고, 청구의 범위에 기재된 본 발명의 요지의 범위 내에서 여러 가지의 변경이 가능하다. 예를 들면, 본 발명은, 상기의 실시예에서의 p형 및 n형의 도전형을 바꿔 넣어도 되고, 외주 트렌치(14)가 채널 스토퍼층(6)보다도 깊어지도록 형성하여도 된다. 또한, 본 발명은, MOSFET 등의 트렌치를 가지는 절연 게이트형 반도체 장치에 적용할 수 있다.
본 발명은, 내압을 향상하면서, 높은 신뢰성을 얻을 수 있는 반도체 장치에 넓게 이용할 수 있다.
1 드리프트층
2 베이스층
3 이미터층
4 컬렉터층
5 버퍼층
6, 7 채널 스토퍼층
8A, 8B 공핍층
12 게이트 절연막
13, 16 층간 절연막
14 외주 트렌치
15, 16 절연막
21 게이트 전극
22 이미터 전극
23 컬렉터 전극
24 도전층
24F 제2 플랜지부
25 EQR 전극
25F 제1 플랜지부

Claims (7)

  1. 제1 도전형을 가지는 제1 반도체층;
    상기 제1 반도체층의 표면에 섬 형상으로 형성되는 한편, 상기 제1 도전형과는 다른 제2 도전형을 가지는 제2 반도체층;
    상기 제2 반도체층의 표면에 섬 형상으로 형성되는 한편, 상기 제1 도전형을 가지는 제3 반도체층;
    상기 제2 반도체층과 상기 제3 반도체층을 관통하여 상기 제1 반도체층의 내부에 도달하는 복수의 게이트 트렌치를 가지는 셀 영역;
    상기 셀 영역의 주위에서, 상기 제2 반도체층을 관통하여, 상기 제1 반도체층 내에 도달하는 복수의 외주 트렌치; 및
    상기 셀 영역의 주위에서 상기 셀 영역으로부터 멀어진 상기 제1 반도체층의 최외주 영역에서의 표면에 섬 형상으로 형성되는 한편, 상기 제1 도전형을 가지는 종단층을 가지는 외주 영역
    을 포함하고,
    상기 제1 반도체층, 상기 제2 반도체층, 상기 제3 반도체층 및 상기 종단층이, 상기 제1 반도체층의 표면 측에서 상기 제1 반도체층이 표면에 노출되지 않는 반도체 기체(基體)를 구성하고,
    상기 종단층의 불순물 농도가 상기 제2 반도체층의 불순물 농도보다 더 낮게 형성되어, 상기 종단층은, 인접하는 상기 외주 트렌치끼리를 결합하는 용량이 불균일하게 되는 것을 억제할 수 있도록 형성되는 것을 특징으로 하는,
    반도체 장치.
  2. 제1항에 있어서,
    상기 종단층이 상기 제2 반도체층에 인접하고, 상기 제2 반도체층의 확산층단이 상기 외주 트렌치에 인접하는 것을 특징으로 하는,
    반도체 장치.
  3. 제1항에 있어서,
    상기 종단층이 상기 제2 반도체층에 인접하고, 상기 제2 반도체층의 확산층단이 최외주에 배치된 상기 외주 트렌치보다도 상기 셀 영역 측으로 배치되는 것을 특징으로 하는,
    반도체 장치.
  4. 제1항에 있어서,
    상기 종단층에 접속되어 상기 최외주에 배치된 상기 외주 트렌치 상에서 이 외주 트렌치에 중복하여 배치되는 제1 플랜지부를 가지는 등전위 링전극
    을 더 포함하는 것을 특징으로 하는,
    반도체 장치.
  5. 제2항에 있어서,
    상기 종단층에 접속되어 상기 최외주에 배치된 상기 외주 트렌치 상에서 이 외주 트렌치에 중복하여 배치되는 제1 플랜지부를 가지는 등전위 링전극
    을 더 포함하는 것을 특징으로 하는,
    반도체 장치.
  6. 제3항에 있어서,
    상기 종단층에 접속되어 상기 최외주에 배치된 상기 외주 트렌치 상에서 이 외주 트렌치에 중복하여 배치되는 제1 플랜지부를 가지는 등전위 링전극
    을 더 포함하는 것을 특징으로 하는,
    반도체 장치.
  7. 제4항에 있어서,
    상기 최외주에 배치된 상기 외주 트렌치 내부에 충전된 도전층에 접속되어, 이 외주 트렌치의 주위에 상기 반도체 기체 상에서 돌출하며, 상기 등전위 링전극의 상기 제1 플랜지부에 중복하여 배치된 제2 플랜지부
    를 더 포함하는 것을 특징으로 하는,
    반도체 장치.
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Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014078689A (ja) * 2012-09-20 2014-05-01 Toshiba Corp 電力用半導体装置、および、電力用半導体装置の製造方法
CN103824883B (zh) * 2012-11-19 2017-05-03 比亚迪股份有限公司 一种具有终端耐压结构的沟槽mosfet的及其制造方法
KR20140073325A (ko) 2012-12-06 2014-06-16 삼성전기주식회사 전력 반도체 소자 및 그 제조방법
KR20150030799A (ko) * 2013-09-12 2015-03-23 매그나칩 반도체 유한회사 반도체 소자 및 그 제조 방법
JP6160477B2 (ja) * 2013-12-25 2017-07-12 トヨタ自動車株式会社 半導体装置
JP2015146368A (ja) * 2014-02-03 2015-08-13 株式会社東芝 半導体装置
JP2015185656A (ja) * 2014-03-24 2015-10-22 サンケン電気株式会社 半導体装置
JP6641983B2 (ja) * 2015-01-16 2020-02-05 株式会社デンソー 半導体装置
CN104716192B (zh) * 2015-03-31 2017-09-05 无锡新洁能股份有限公司 利用电荷耦合实现耐压的功率mos器件及其制备方法
JP6624370B2 (ja) * 2015-09-30 2019-12-25 サンケン電気株式会社 半導体装置
JP6791084B2 (ja) * 2017-09-28 2020-11-25 豊田合成株式会社 半導体装置
KR102531988B1 (ko) * 2018-12-14 2023-05-11 산켄덴키 가부시키가이샤 반도체 장치
CN112913030B (zh) * 2018-12-14 2024-05-10 三垦电气株式会社 半导体装置
JP7123860B2 (ja) * 2019-06-17 2022-08-23 株式会社東芝 演算装置
CN111129108A (zh) * 2019-11-20 2020-05-08 深圳深爱半导体股份有限公司 晶体管终端结构及其制造方法
CN114582959B (zh) * 2022-05-06 2022-08-02 绍兴中芯集成电路制造股份有限公司 沟槽型功率mos器件及其制造方法
CN117059669B (zh) * 2023-10-09 2024-02-06 华羿微电子股份有限公司 一种屏蔽栅型mosfet终端结构及制作方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1187698A (ja) * 1997-09-02 1999-03-30 Kansai Electric Power Co Inc:The 高耐圧半導体装置及びこの装置を用いた電力変換器
JP2006332127A (ja) * 2005-05-23 2006-12-07 Toshiba Corp 電力用半導体装置
JP2007059766A (ja) * 2005-08-26 2007-03-08 Sanken Electric Co Ltd トレンチ構造半導体装置及びその製造方法
JP2007123570A (ja) 2005-10-28 2007-05-17 Toyota Industries Corp 半導体装置

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3275536B2 (ja) * 1994-05-31 2002-04-15 三菱電機株式会社 半導体装置及びその製造方法
JP4357753B2 (ja) * 2001-01-26 2009-11-04 株式会社東芝 高耐圧半導体装置
JP3906181B2 (ja) * 2003-05-26 2007-04-18 株式会社東芝 電力用半導体装置
DE102005023891B4 (de) * 2004-05-24 2009-08-27 DENSO CORPORATION, Kariya-shi Verfahren zum Herstellen einer Siliziumkarbid-Halbleitervorrichtung und Siliziumkarbid-Halbleitervorrichtung
DE102005031908B3 (de) 2005-07-07 2006-10-19 Infineon Technologies Ag Halbleiterbauelement mit einer Kanalstoppzone
JP2007221024A (ja) * 2006-02-20 2007-08-30 Toshiba Corp 半導体装置
JP2008277352A (ja) 2007-04-25 2008-11-13 Matsushita Electric Ind Co Ltd 半導体装置
JP5315638B2 (ja) * 2007-07-24 2013-10-16 サンケン電気株式会社 半導体装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1187698A (ja) * 1997-09-02 1999-03-30 Kansai Electric Power Co Inc:The 高耐圧半導体装置及びこの装置を用いた電力変換器
JP2006332127A (ja) * 2005-05-23 2006-12-07 Toshiba Corp 電力用半導体装置
JP2007059766A (ja) * 2005-08-26 2007-03-08 Sanken Electric Co Ltd トレンチ構造半導体装置及びその製造方法
JP2007123570A (ja) 2005-10-28 2007-05-17 Toyota Industries Corp 半導体装置

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