WO2021112047A1 - 半導体装置 - Google Patents

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林　泰伸
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ローム株式会社
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    • H01L29/665—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using self aligned silicidation, i.e. salicide

Definitions

  • the present invention relates to a semiconductor device such as a MOS (Metal Oxide Semiconductor) type transistor.
  • MOS Metal Oxide Semiconductor
  • the p-type MOS transistor has an n-type well formed on the n-type semiconductor substrate.
  • a p-type source region and a p-type drain region are formed on the surface layer of the n-type well at intervals from each other, and a channel region is formed between them.
  • the gate electrode faces the channel region via the gate insulating film.
  • the p-type MOS transistor has a problem that a leak current flows from the p-type source region to the p-type drain region through the peripheral region of the gate electrode in the n-type well region when the transistor is off. Such a leak current causes deterioration over time.
  • the n-type MOS transistor also has the same problem. That is, the n-type MOS transistor has a problem that a leak current flows from the n-type drain region to the n-type source region through the peripheral region of the gate electrode in the p-type well region when the transistor is off.
  • An object of the present invention is to provide a semiconductor device capable of reducing leakage current.
  • One embodiment of the present invention covers a semiconductor layer, a source region and a drain region formed in the semiconductor layer at intervals in a first direction, and a channel region between the source region and the drain region.
  • a gate insulating film thus formed and a gate electrode formed on the gate insulating film and facing the channel region via the gate insulating film are included, and the gate insulating film is formed on the gate electrode. It has a main portion in which the main portion is formed and an extension portion of the main portion that protrudes outward from both sides of the second direction orthogonal to the first direction, and a leak current suppression electrode is formed on the extension portion.
  • a voltage equal to the voltage applied to the semiconductor layer is applied to the leak current suppression electrode.
  • a voltage equal to the voltage applied to the source region is applied to the leak current suppression electrode and the semiconductor layer.
  • a back gate region is formed in the semiconductor layer so as to surround the gate insulating film.
  • an element separation portion is formed in the semiconductor layer so as to surround the back gate region.
  • the element separating portion has an STI structure.
  • At least a part of the extension portion is generated in the same step as the step of generating the element separation portion.
  • the leak current suppression electrode is electrically connected to the back gate region.
  • the leak current suppression electrode is generated in the same step as the step of producing the gate electrode.
  • a source region and a drain region formed at intervals in the first direction, a gate insulating film formed so as to cover between the regions, and a gate insulating film formed on the gate insulating film.
  • the gate insulating film includes the gate electrode formed therein, and the gate insulating film protrudes outward from both the main portion on which the gate electrode is formed and both sides of the main portion in the second direction orthogonal to the first direction.
  • a source region and a drain region formed at intervals in the first direction, a gate insulating film formed so as to cover between the regions, and a gate insulating film formed on the gate insulating film.
  • the gate insulating film protrudes outward from both the main portion on which the gate electrode is formed and both sides of the main portion in the second direction orthogonal to the first direction.
  • a method for manufacturing a semiconductor device which comprises a step of forming the source region and the drain region by selectively doping the first conductive type well with a second conductive type impurity.
  • One embodiment of the present invention further includes a step of forming a first conductive type backgate region by selectively doping the first conductive type well with a first conductive type second impurity.
  • One embodiment of the present invention further includes a step of electrically connecting the leak current suppression electrode to the back gate region.
  • FIG. 1 is a schematic plan view for explaining a configuration of a semiconductor device according to an embodiment of the present invention.
  • FIG. 2 is a schematic cross-sectional view taken along the line II-II of FIG.
  • FIG. 3 is a schematic cross-sectional view taken along the line III-III of FIG. 4A is a cross-sectional view showing an example of a manufacturing process of the semiconductor device shown in FIGS. 1 to 3, and is a cross-sectional view corresponding to the cut surface of FIG.
  • FIG. 4B is a cross-sectional view showing the next step of FIG. 4A.
  • FIG. 4C is a cross-sectional view showing the next step of FIG. 4B.
  • FIG. 4D is a cross-sectional view showing the next step of FIG. 4C.
  • FIG. 4E is a cross-sectional view showing the next step of FIG. 4D.
  • FIG. 4F is a cross-sectional view showing the next step of FIG. 4E.
  • FIG. 4G is a cross-sectional view showing the next step of FIG. 4F.
  • 5A is a cross-sectional view showing an example of a manufacturing process of the semiconductor device shown in FIGS. 1 to 3, and is a cross-sectional view corresponding to the cut surface of FIG.
  • FIG. 5B is a cross-sectional view showing the next step of FIG. 5A.
  • FIG. 5C is a cross-sectional view showing the next step of FIG. 5B.
  • FIG. 5D is a cross-sectional view showing the next step of FIG. 5C.
  • FIG. 5E is a cross-sectional view showing the next step of FIG. 5D.
  • FIG. 5F is a cross-sectional view showing the next step of FIG. 5E.
  • FIG. 5G is a cross-sectional view showing the next step of FIG. 5F.
  • FIG. 6A is a schematic partially enlarged cross-sectional view showing an enlarged portion A of FIG.
  • FIG. 6B is a schematic partially enlarged cross-sectional view of a comparative example.
  • FIG. 7 is a graph showing the measurement result of the leak current.
  • FIG. 1 is a schematic plan view for explaining a configuration of a semiconductor device according to an embodiment of the present invention.
  • FIG. 2 is a schematic cross-sectional view taken along the line II-II of FIG.
  • FIG. 3 is a schematic cross-sectional view taken along the line III-III of FIG.
  • the + X direction is a predetermined direction along the surface of the semiconductor device 1 in a plan view
  • the + Y direction is a direction along the surface of the semiconductor device 1 and orthogonal to the + X direction.
  • the ⁇ X direction is the opposite direction to the + X direction
  • the ⁇ Y direction is the opposite direction to the + Y direction.
  • the semiconductor device 1 has, for example, a p-type semiconductor substrate 2 made of silicon and a p-type MOSFET 3 on the semiconductor substrate 2.
  • the element separation portion 4 is formed on the semiconductor substrate 2 so as to surround the region where the p-type MOSFET 3 is formed.
  • the element separating portion 4 has an STI (Shallow Trench Isolation) structure in which an insulating film is embedded in a trench formed in the semiconductor substrate 2.
  • the element separation portions 4 are formed in a rectangular annular shape in a plan view, and include a pair of linear portions 4A and 4C extending in the X direction at intervals in the Y direction and a pair of straight portions 4A and 4C extending in the Y direction at intervals in the X direction. It consists of straight portions 4B and 4D.
  • the p-type MOSFET 3 includes an n-type well 11 formed on the semiconductor substrate 2, a p-type source region 12 and a p-type drain region 13 formed in the surface layer region of the n-type well 11 at intervals in the X direction. There is.
  • the n-type well 11 is an example of the "semiconductor layer" of the present invention.
  • a silicide film 14 made of cobalt silicide (CoSi 2 ) is formed on the surfaces of the p-type source region 12 and the p-type drain region 13.
  • the region between the p-type source region 12 and the p-type drain region 13 is the channel region 15.
  • the gate electrode 17 is formed with the gate insulating film 16 interposed therebetween so as to face the channel region 15.
  • the gate electrode 17 is made of polysilicon, for example. On the surface of the gate electrode 17, for example, a silicide film 18 made of cobalt silicide is formed. Both side surfaces of the gate electrode 17 are covered with sidewalls 19 made of an insulating material such as SiN.
  • the gate insulating film 16 is made of an insulating film such as a SiO 2 film.
  • the gate insulating film 16 includes a main portion 16A having a rectangular shape in a plan view in which a gate electrode 16 is arranged on the main portion 16A, and an extension portion formed around the main portion 16A.
  • the extension portion is a first extension portion 16B (see FIGS. 1 and 2) protruding outward from both sides of the main portion 16A in the X direction, and an extension portion protruding outward from both sides of the main portion 16A in the Y direction. It is composed of the second extension portion 16C (see FIGS. 1 and 3).
  • the second extension portion 16C is an example of the "extension portion" of the present invention.
  • Leakage current suppression electrodes 20 are formed on the second extension portions 16C on both sides, respectively.
  • the leak current suppression electrode 20 has a rectangular shape that is long in the X direction in a plan view. In this embodiment, when viewed from the Y direction, the ⁇ X direction end of each leak current suppression electrode 20 is located between the ⁇ X direction end of the gate electrode 17 and the ⁇ X direction end of the p-type source region 12. The + X direction end of each leak current suppression electrode 20 is located between the + X direction end of the gate electrode 17 and the + X direction end of the p-type drain region 13.
  • the leak current suppression electrode 20 is made of the same material as the gate electrode 17.
  • a silicide film 21 made of cobalt silicide is formed on the surface of the leak current suppression electrode 20. Both side surfaces of the leak current suppression electrode 20 are covered with sidewalls 22 made of an insulating material such as SiN.
  • a region separation portion 5 is formed in an intermediate region between both sides of the gate insulating film 16 in the X direction and the corresponding straight lines portions 4B and 4D of the element separation portion 4. ing.
  • the region separation portion 5 has an STI structure in which an insulating film is embedded in a trench formed in the semiconductor substrate 2.
  • the p-type source region 12 described above is formed between the ⁇ X direction edge of the gate insulating film 16 and the region separating portion 5 on the ⁇ X direction side, and the + X direction edge and the + X direction side region separating portion of the gate insulating film 16 are formed.
  • the p-type drain region 13 described above is formed between the two and the above-mentioned p-type drain region 13.
  • n + type back gate region 23 is formed in the region between the region separating portion 5 and the straight portion 4D on the + X direction side of the element separating portion 4, respectively.
  • n + type back gate region 23 is formed in the region between the + Y direction side edge of the insulating film 16 and the + Y direction straight portion 4C in the element separation portion 4, respectively.
  • n + type backgate region 23 As shown in FIG. 1, an n + -type back gate region 23 shown in FIG. 2, and connected to the n + -type back gate region 23 shown in FIG. 3, n + type backgate region 23 overall plan view
  • the shape is a rectangular ring.
  • a silicide film 24 made of cobalt silicide is formed on the surface of the n + type back gate region 23.
  • An interlayer insulating film 30 that covers the entire surface of the semiconductor substrate 2 is formed on the surface of the semiconductor substrate 2.
  • the interlayer insulating film 30 contains SiO 2 or SiN.
  • the interlayer insulating film 30 may be formed of one insulating film or a laminated film of a plurality of insulating films.
  • a plurality of wirings 31 to 34 are formed on the interlayer insulating film 30.
  • Each of the wires 31 to 34 contains a conductive material such as aluminum.
  • the plurality of wirings 31 to 34 include a gate wiring 31 (see FIG. 3), a source wiring 32 (see FIG. 2), a drain wiring 33 (see FIG. 2), and a back gate wiring 34 (see FIGS. 2 and 3).
  • the gate wiring 31 is electrically connected to the gate electrode 17 via a contact plug 41 formed through the interlayer insulating film 30.
  • the source wiring 32 is electrically connected to the p-type source region 12 via a contact plug 42 formed through the interlayer insulating film 30.
  • the drain wiring 33 is electrically connected to the p-type drain region 13 via a contact plug 43 formed through the interlayer insulating film 30.
  • the back gate wiring 34 is electrically connected to the n + type back gate region 23 via a contact plug 44 formed through the interlayer insulating film 30.
  • the back gate wiring 34 is further electrically connected to the leak current suppression electrode 20 (see FIG. 3) via a contact plug 45 formed through the interlayer insulating film 30.
  • a predetermined voltage for example, 40V to 60V
  • source voltage the same voltage as the voltage applied to the source wiring 32
  • an off voltage (0V) or an on voltage (-40V to -60V) is applied to the gate electrode 31 with the drain wiring 33 as a reference potential (0V).
  • FIGS. 4A to 4G are cross-sectional views showing an example of the manufacturing process of the semiconductor device 1 shown in FIGS. 1 to 3, and are cross-sectional views corresponding to the cut surface of FIG. 5A to 5G are cross-sectional views showing an example of a manufacturing process of the semiconductor device 1 shown in FIGS. 1 to 3, and are cross-sectional views corresponding to the cut surface of FIG.
  • the element separation portion 4, the region separation portion 5, and the first insulation layer 51 which is a part of the second extension portion 16C of the gate insulating film 16 And are formed at the same time.
  • a first trench having a rectangular annular shape in a plan view is formed so as to surround the region where the p-type MOSFET 3 is formed, and at the same time, inside the first trench, at a distance from the first trench, in a plan view.
  • a rectangular annular second trench is formed.
  • an insulating film made of silicon oxide is embedded in each of the first trench and the second trench.
  • the element separation portion 4 is formed by the insulating film embedded in the first trench.
  • the region separation portion 5 is formed by the insulating films embedded in the two second trenches extending in parallel in the Y direction of the second trench.
  • the first insulating layer 51 that becomes a part of the second extension portion 16C is formed by the insulating films embedded in the two second trenches extending in parallel in the X direction of the second trench.
  • an n-type well 11 is formed in the semiconductor substrate 2.
  • an ion implantation mask (not shown) having an opening in the region where the n-type well 11 should be formed is formed.
  • the n-type impurities are doped into the semiconductor substrate 2 through the ion implantation mask to form the n-type well 11.
  • the ion implantation mask is removed.
  • the semiconductor substrate 2 (n-type well 11) is selectively thermally oxidized to form a main portion 16A of the gate insulating film 16 made of a thermal oxide film and a first extension.
  • a portion 16B and a second insulating layer 52 that is a part of the second extension portion 16C are formed on the surface layer portion of the semiconductor substrate 2.
  • at least a part of the first insulating layer 51 is integrated with the second insulating layer 52.
  • the second extension portion 16C is formed by the first insulating layer 51 and the second insulating layer 52.
  • the gate insulating film 16 is formed.
  • a gate electrode 17 made of polysilicon is formed on the main portion 16A of the gate insulating film 16, and at the same time, a leakage current suppression electrode 20 made of polysilicon is formed on the second extension portion 16C.
  • a polysilicon film is first formed on the surface of the semiconductor substrate 2 so as to cover the gate insulating film 16. After this, unnecessary parts of the polysilicon film are removed by photolithography and etching. As a result, the gate electrode 17 and the leak current suppression electrode 20 are formed.
  • sidewalls 19 are formed on both sides of the gate electrode 17 and sidewalls 22 are formed on both sides of the leak current suppression electrode 20 by photolithography and etching.
  • These sidewalls 19 and 20 are made of, for example, SiN.
  • the p-type source region 12 and the p-type drain region 13 are formed.
  • an ion implantation mask (not shown) having an opening in the region where the p-type source region 12 and the p-type drain region 13 should be formed is formed. ..
  • the p-type impurities are doped into the semiconductor substrate 2 (n-type well 11) through the ion implantation mask, so that the p-type source region 12 and the p-type drain region 13 are formed.
  • the ion implantation mask is removed.
  • an n + type back gate region 23 is formed.
  • an ion implantation mask (not shown) having an opening in the region where the n + type backgate region 23 should be formed is formed. Then, the n-type impurities are doped into the semiconductor substrate 2 (n-type well 11) through the ion implantation mask, so that the n + type back gate region 23 is formed. After the n + type backgate region 23 is formed, the ion implantation mask is removed.
  • the surfaces of the p-type source region 12 and the p-type drain region 13, the surface of the gate electrode 17, the surface of the leak current suppression electrode 20, and the surface of the n + type back gate region 23 Silicide films 14, 18, 21 and 24 are formed on each.
  • a cobalt film (not shown) is formed on the surface of the surface. Then, the cobalt film is heat-treated to form the silicide films 14, 18, 21 and 24. After that, the cobalt film is removed.
  • the interlayer insulating film 30, the contact plugs 41 to 45, the wirings 31 to 34, and the surface protective film 46 are formed in this order on the semiconductor substrate 2, and the semiconductor device 1 as shown in FIGS. 1 to 3 is manufactured. To.
  • the leak current suppression electrode 20 is formed on the second extension portion 16C of the gate insulating film 16.
  • the leak current suppression electrode 20 is electrically connected to the back gate wiring 34. Therefore, a voltage equal to the voltage applied to the source wiring 32 is applied to the leak current suppression electrode 20.
  • the leakage current flowing from the p-type source region 12 to the p-type drain region 13 via the peripheral region of the gate electrode 17 is reduced. Can be done. As a result, deterioration of the p-type MOSFET 3 over time can be suppressed. The reason for this will be described below with reference to FIGS. 6A and 6B.
  • FIG. 6A is a graphical partially enlarged cross-sectional view showing an enlarged portion A of FIG. However, in FIG. 6A, hatching is omitted.
  • FIG. 6B is an enlarged cross-sectional view of the semiconductor device 101 (hereinafter referred to as “comparative example”) in which the leakage current suppression electrode 20 is not provided with respect to the semiconductor device 1 of the present embodiment, and is a cross-sectional view of FIG. 6A. It is a partially enlarged sectional view which corresponds to.
  • a voltage equal to the source voltage for example, 40V
  • 0 V is applied to the drain wiring 33 as a drain voltage.
  • the electric field E1 attracts the positive charge in the second extension 16C of the gate insulating film 16 toward the gate electrode 17. Therefore, since the negative charge is accumulated at the bottom of the second extension portion 16C, an inversion layer is also generated in the region immediately below the second extension portion 16C in the n-type well 11.
  • the leak current suppression electrode 20 is provided on the second extension portion 16C of the gate insulating film 16. Then, a voltage applied to the n + type back gate region 23 (voltage applied to the semiconductor substrate 2) is applied to the leak current suppression electrode 20.
  • the gate voltage Vg When the p-type MOSFET was on, the gate voltage Vg was set to ⁇ 120 V and the temperature was set to 125 ° C. On the other hand, when the p-type MOSFET was off, the gate voltage Vg was set to 0V, the drain-source voltage was set to ⁇ 0.1V, and the temperature was set to 125 ° C.
  • FIG. 7 is a graph showing the measurement result of the leak current.
  • the horizontal axis of FIG. 7 represents the on-duration (time [sec]) of the p-type MOSFET, and the vertical axis represents the leak current (Off [A]). Further, the curve A shows the measurement result for the present embodiment.
  • the broken line B represents the range of measurement results of a plurality of conventional examples.
  • the present invention can also be implemented in other embodiments.
  • a part of the second extension portion 16C is generated when the element separation portion 4 is formed.
  • the entire second extension portion 16C may be formed when forming the main portion 16A of the gate insulating film 16. In this case, it is not necessary to form a part of the second extension portion 16C when forming the element separation portion 4.
  • the present invention can also apply a semiconductor device having an n-type MOSFET.
  • the n-type MOSFET the n-type well 11 of the present embodiment is replaced with a p-type well.
  • the p-type source region 12 and the p-type drain region 13 of the present embodiment are replaced with the n-type source region and the n-type drain region, respectively.
  • the n + type back gate area 23 is replaced with the p + type back gate area.
  • a predetermined voltage for example, 40V to 60V
  • the same voltage as the source voltage is applied to the back gate wiring 34 (semiconductor substrate 2).
  • an off voltage (0V) or an on voltage (40V to 60V) is applied to the gate electrode 31 with the source wiring 32 as a reference potential (0V).

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Abstract

半導体装置１は、半導体層１１と、半導体層１１に、第１方向に間隔を空けて形成されたソース領域およびドレイン領域と、ソース領域およびドレイン領域との間のチャネル領域を覆うように形成されたゲート絶縁膜１６と、ゲート絶縁膜１６上に形成され、ゲート絶縁膜１６を介してチャネル領域に対向するゲート電極１７とを含む。ゲート絶縁膜１６は、その上にゲート電極１７が形成された主要部１６Ａと、主要部１６Ａにおける第１方向と直交する第２方向両側それぞれから外方に突出した延長部１６Ｃを有しており、延長部１６Ｃ上にリーク電流抑制電極２０が形成されている。

Description

半導体装置
　この発明は、ＭＯＳ（Metal Oxide Semiconductor）型トランジスタ等の半導体装置に関する。
　ｐ型ＭＯＳトランジスタでは、ｎ型半導体基板上に形成されたｎ型ウェルを有している。このｎ型ウェルの表層部に、ｐ型ソース領域とｐ型ドレイン領域とが互いに間隔をあけて形成され、それらの間がチャネル領域とされる。チャネル領域にゲート絶縁膜を介してゲート電極が対向している。
特開２０１３－１１５０５６号公報
　ｐ型ＭＯＳトランジスタでは、トランジスタオフ時に、ｎ型ウェル領域のうち、ゲート電極の周囲領域を通って、ｐ型ソース領域からｐ型ドレイン領域にリーク電流が流れるという問題がある。このようなリーク電流は、経時劣化の要因となる。
　なお、ｎ型ＭＯＳトランジスタにおいても、同様な問題がある。つまり、ｎ型ＭＯＳトランジスタでは、トランジスタオフ時に、ｐ型ウェル領域のうち、ゲート電極の周囲領域を通って、ｎ型ドレイン領域からｎ型ソース領域にリーク電流が流れるという問題がある。
　本発明の目的は、リーク電流を低減できる半導体装置を提供することにある。
　本発明の一実施形態は、半導体層と、前記半導体層に、第１方向に間隔を空けて形成されたソース領域およびドレイン領域と、前記ソース領域および前記ドレイン領域との間のチャネル領域を覆うように形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成され、前記ゲート絶縁膜を介して前記チャネル領域に対向するゲート電極とを含み、前記ゲート絶縁膜は、その上に前記ゲート電極が形成された主要部と、前記主要部における前記第１方向と直交する第２方向両側それぞれから外方に突出した延長部を有しており、前記延長部上にリーク電流抑制電極が形成されている、半導体装置を提供する。
　この構成では、リーク電流を低減できるようになる。
　本発明の一実施形態では、前記リーク電流抑制電極には、前記半導体層に印加される電圧と等しい電圧が印加される。
　本発明の一実施形態では、前記リーク電流抑制電極および前記半導体層には、前記ソース領域に印加される電圧と等しい電圧が印加される。
　本発明の一実施形態では、前記半導体層に、前記ゲート絶縁膜を取り囲むようにバックゲート領域が形成されている。
　本発明の一実施形態では、前記半導体層に、前記バックゲート領域を取り囲むように素子分離部が形成されている。
　本発明の一実施形態では、前記素子分離部が、ＳＴＩ構造である。
　本発明の一実施形態では、前記延長部の少なくとも一部は、前記素子分離部を生成する工程と同じ工程で生成される。
　本発明の一実施形態では、前記リーク電流抑制電極が、前記バックゲート領域と電気的に接続されている。
　本発明の一実施形態では、前記リーク電流抑制電極は、前記ゲート電極を生成する工程と同じ工程で生成される。
　本発明の一実施形態は、第１方向に間隔を空けて形成されたソース領域およびドレイン領域と、それらの領域の間を覆うように形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極とを含み、前記ゲート絶縁膜は、その上に前記ゲート電極が形成された主要部と、前記主要部における前記第１方向と直交する第２方向両側それぞれから外方に突出した延長部を有している、半導体装置を製造する方法であって、半導体基板の表層部に、前記延長部の一部となる第１絶縁層を形成する工程と、前記半導体基板の第１導電型の第１不純物を選択的にドーピングすることによって、第１導電型ウェルを形成する工程と、前記半導体基板を選択的に熱酸化することにより、前記主要部を形成すると同時に前記延長部の一部となる第２絶縁層を形成して、前記第１絶縁層と前記第２絶縁層とからなる前記延長部と前記主要部とを有する前記ゲート絶縁膜を生成する工程と、前記主要部上に前記ゲート電極を形成すると同時に前記延長部上にリーク電流抑制電極を形成する工程と、前記第１導電型ウェルに第２導電型の不純物を選択的にドーピングすることにより、前記ソース領域および前記ドレイン領域を形成する工程とを含む、半導体装置の製造方法を提供する。
　この製造方法では、リーク電流を低減できる半導体装置が得られる。
　本発明の一実施形態は、第１方向に間隔を空けて形成されたソース領域およびドレイン領域と、それらの領域の間を覆うように形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極とを含み、前記ゲート絶縁膜は、その上に前記ゲート電極が形成された主要部と、前記主要部における前記第１方向と直交する第２方向両側それぞれから外方に突出した延長部を有している、半導体装置を製造する方法であって、前記半導体基板の第１導電型の第１不純物を選択的にドーピングすることによって、第１導電型ウェルを形成する工程と、前記半導体基板を選択的に熱酸化することにより、前記ゲート絶縁膜を生成する工程と、前記主要部上に前記ゲート電極が形成すると同時に前記延長部上にリーク電流抑制電極を形成する工程と、前記第１導電型ウェルに第２導電型の不純物を選択的にドーピングすることにより、前記ソース領域および前記ドレイン領域を形成する工程とを含む、半導体装置の製造方法を提供する。
　この製造方法では、リーク電流を低減できる半導体装置が得られる。
　本発明の一実施形態では、前記第１導電型ウェルに第１導電型の第２不純物を選択的にドーピングすることにより、第１導電型バックゲート領域を形成する工程をさらに含む。
　本発明の一実施形態では、前記リーク電流抑制電極を前記バックゲート領域に電気的に接続する工程をさらに含む。
　本発明における上述の、またはさらに他の目的、特徴および効果は、添付図面を参照して次に述べる実施形態の説明により明らかにされる。
図１は、この発明の一実施形態に係る半導体装置の構成を説明するための図解的な平面図である。 図２は、図１のII－II線に沿う図解的な断面図である。 図３は、図１のIII－III線に沿う図解的な断面図である。 図４Ａは、図１～図３に示す半導体装置の製造工程の一例を示す断面図であって、図２の切断面に対応する断面図である。 図４Ｂは、図４Ａの次の工程を示す断面図である。 図４Ｃは、図４Ｂの次の工程を示す断面図である。 図４Ｄは、図４Ｃの次の工程を示す断面図である。 図４Ｅは、図４Ｄの次の工程を示す断面図である。 図４Ｆは、図４Ｅの次の工程を示す断面図である。 図４Ｇは、図４Ｆの次の工程を示す断面図である。 図５Ａは、図１～図３に示す半導体装置の製造工程の一例を示す断面図であって、図３の切断面に対応する断面図である。 図５Ｂは、図５Ａの次の工程を示す断面図である。 図５Ｃは、図５Ｂの次の工程を示す断面図である。 図５Ｄは、図５Ｃの次の工程を示す断面図である。 図５Ｅは、図５Ｄの次の工程を示す断面図である。 図５Ｆは、図５Ｅの次の工程を示す断面図である。 図５Ｇは、図５Ｆの次の工程を示す断面図である。 図６Ａは、図３のＡ部を拡大して示す図解的な部分拡大断面図である。 図６Ｂは、比較例の図解的な部分拡大断面図である。 図７は、リーク電流の測定結果を示すグラフである。
　図１は、この発明の一実施形態に係る半導体装置の構成を説明するための図解的な平面図である。図２は、図１のII－II線に沿う図解的な断面図である。図３は、図１のIII－III線に沿う図解的な断面図である。
　説明の便宜上、以下において、図１、図２および図３に示した＋Ｘ方向、－Ｘ方向、＋Ｙ方向および－Ｙ方向を用いることがある。＋Ｘ方向は、平面視において、半導体装置１の表面に沿う所定の方向であり、＋Ｙ方向は、半導体装置１の表面の沿う方向であって、＋Ｘ方向に直交する方向である。－Ｘ方向は、＋Ｘ方向とは反対の方向であり、－Ｙ方向は、＋Ｙ方向とは反対の方向である。＋Ｘ方向および－Ｘ方向を総称するときには単に「Ｘ方向」という。＋Ｙ方向および－Ｙ方向を総称するときには単に「Ｙ方向」という。
　半導体装置１は、例えばシリコンからなるｐ型の半導体基板２と、半導体基板２上のｐ型ＭＯＳＦＥＴ３を有している。
　半導体基板２には、ｐ型ＭＯＳＦＥＴ３が形成される領域を取り囲むように素子分離部４が形成されている。この実施形態では、素子分離部４は、半導体基板２に形成されたトレンチに絶縁膜が埋め込まれたＳＴＩ（Shallow Trench Isolation）構造からなる。素子分離部４は、平面視で矩形環状に形成されており、Ｙ方向に間隔をおいてＸ方向に延びる一対の直線部４Ａ，４Ｃと、Ｘ向に間隔をおいてＹ方向に延びる一対の直線部４Ｂ，４Ｄとからなる。
　ｐ型ＭＯＳＦＥＴ３は、半導体基板２に形成されたｎ型ウェル１１と、ｎ型ウェル１１の表層領域にＸ方向に間隔を開けて形成されたｐ型ソース領域１２およびｐ型ドレイン領域１３を備えている。ｎ型ウェル１１は、本発明の「半導体層」の一例である。ｐ型ソース領域１２およびｐ型ドレイン領域１３の表面には、コバルトシリサイド（ＣｏＳｉ２）からなるシリサイド膜１４が形成されている。
　ｐ型ソース領域１２とｐ型ドレイン領域１３との間の領域が、チャネル領域１５である。チャネル領域１５に対向するように、ゲート絶縁膜１６を挟んでゲート電極１７が形成されている。
　ゲート電極１７は、例えば、ポリシリコンからなる。ゲート電極１７の表面には、例えば、コバルトシリサイドからなるシリサイド膜１８が形成されている。ゲート電極１７の両側面は、ＳｉＮ等の絶縁材料からなるサイドウォール１９で覆われている。
　ゲート絶縁膜１６は、ＳｉＯ２膜等の絶縁膜からなる。ゲート絶縁膜１６は、その上にゲート電極１６が配置された平面視矩形状の主要部１６Ａと、主要部１６Ａの周囲に形成された延長部とからなる。延長部は、平面視において、主要部１６ＡのＸ方向両側それぞれから外方に突出した第１延長部１６Ｂ（図１、図２参照）と、主要部１６ＡのＹ方向両側それぞれから外方に突出した第２延長部１６Ｃ（図１、図３参照）とからなる。第２延長部１６Ｃは、本発明の「延長部」の一例である。
　両側の第２延長部１６Ｃ上には、それぞれリーク電流抑制電極２０が形成されている。リーク電流抑制電極２０は、平面視でＸ方向に長い矩形状である。この実施形態では、Ｙ方向から見て、各リーク電流抑制電極２０の－Ｘ方向端は、ゲート電極１７の－Ｘ方向端とｐ型ソース領域１２の－Ｘ方向端との間に位置し、各リーク電流抑制電極２０の＋Ｘ方向端は、ゲート電極１７の＋Ｘ方向端とｐ型ドレイン領域１３の＋Ｘ方向端との間に位置している。
　リーク電流抑制電極２０は、ゲート電極１７と同じ材料から構成されている。リーク電流抑制電極２０の表面には、例えば、コバルトシリサイドからなるシリサイド膜２１形成されている。リーク電流抑制電極２０の両側面は、ＳｉＮ等の絶縁材料からなるサイドウォール２２で覆われている。
　図２に示すように、半導体基板２には、ゲート絶縁膜１６のＸ方向両側と素子分離部４の対応する直線部４Ｂ，４Ｄとの間の中間領域には、領域分離部５が形成されている。この実施形態では、領域分離部５は、半導体基板２に形成されたトレンチに絶縁膜が埋め込まれたＳＴＩ構造からなる。ゲート絶縁膜１６の－Ｘ方向縁と－Ｘ方向側の領域分離部５との間に前述したｐ型ソース領域１２が形成され、ゲート絶縁膜１６の＋Ｘ方向縁と＋Ｘ方向側の領域分離部５との間に前述したｐ型ドレイン領域１３が形成されている。
　図２に示すように、ｎ型ウェル１１の表層領域には、－Ｘ方向側の領域分離部５と素子分離部４における－Ｘ方向側の直線部４Ｂとの間領域と、＋方向側の領域分離部５と素子分離部４における＋Ｘ方向側の直線部４Ｄとの間領域とに、それぞれｎ＋型バックゲート領域２３が形成されている。
　また、図３に示すように、ｎ型ウェル１１の表層領域には、ゲート絶縁膜１６の－Ｙ方向側縁と素子分離部４における－Ｙ方向側の直線部４Ａとの間領域と、ゲート絶縁膜１６の＋Ｙ方向側縁と素子分離部４における＋Ｙ方向側の直線部４Ｃとの間領域とに、それぞれｎ＋型バックゲート領域２３が形成されている。
　図１に示すように、図２に示されるｎ＋型バックゲート領域２３と、図３に示されるｎ＋型バックゲート領域２３とは繋がっており、ｎ＋型バックゲート領域２３全体の平面視形状は矩形環状である。図２および図３に示すように、ｎ＋型バックゲート領域２３の表面には、例えば、コバルトシリサイドからなるシリサイド膜２４が形成されている。
　半導体基板２の表面上には、半導体基板２の表面全域を被覆する層間絶縁膜３０が形成されている。層間絶縁膜３０は、ＳｉＯ２またはＳｉＮを含む。層間絶縁膜３０は、１つの絶縁膜または複数の絶縁膜の積層膜により形成されていてもよい。
　層間絶縁膜３０上には、複数の配線３１～３４が形成されている。各配線３１～３４は、例えば、アルミニウム等の導電材料を含む。複数の配線３１～３４は、ゲート配線３１（図３参照）、ソース配線３２（図２参照）、ドレイン配線３３（図２参照）およびバックゲート配線３４（図２、図３参照）を含む。
　ゲート配線３１は、層間絶縁膜３０を貫通して形成されたコンタクトプラグ４１を介して、ゲート電極１７に電気的に接続されている。ソース配線３２は、層間絶縁膜３０を貫通して形成されたコンタクトプラグ４２を介して、ｐ型ソース領域１２に電気的に接続されている。
　ドレイン配線３３は、層間絶縁膜３０を貫通して形成されたコンタクトプラグ４３を介して、ｐ型ドレイン領域１３に電気的に接続されている。バックゲート配線３４は、層間絶縁膜３０を貫通して形成されたコンタクトプラグ４４を介して、ｎ＋型バックゲート領域２３に電気的に接続されている。バックゲート配線３４は、さらに、層間絶縁膜３０を貫通して形成されたコンタクトプラグ４５を介して、リーク電流抑制電極２０（図３参照）に電気的に接続されている。
　使用に際しては、ソース配線３２とドレイン配線３３との間に、ソース配線３２側が正となる所定の電圧（例えば４０Ｖ～６０Ｖ）が印加される。また、バックゲート配線３４に、ソース配線３２への印加電圧（以下、「ソース電圧」という。）と同じ電圧が印加される。その状態で、ゲート電極３１に対して、ドレイン配線３３を基準電位（０Ｖ）として、オフ電圧（０Ｖ）またはオン電圧（－４０Ｖ～－６０Ｖ）が印加される。
　ゲート電極３１にオフ電圧が印加されているときには、ｐ型ソース領域１２とｐ型ドレイン領域１３との間には電流は流れない。ゲート電極１７にオン電圧が印加されると、チャネル領域１５の表層部にホールが集まって、反転層が形成される。これにより、ｐ型ソース領域１２とｐ型ドレイン領域１３との間に電流が流れる。
　図４Ａ～図４Ｇは、図１～図３に示す半導体装置１の製造工程の一例を示す断面図であって、図２の切断面に対応する断面図である。図５Ａ～図５Ｇは、図１～図３に示す半導体装置１の製造工程の一例を示す断面図であって、図３の切断面に対応する断面図である。
　図４Ａおよび図５Ａを参照して、半導体基板２の表層部に、素子分離部４と、領域分離部５と、ゲート絶縁膜１６の第２延長部１６Ｃの一部となる第１絶縁層５１とが同時に形成される。具体的には、ｐ型ＭＯＳＦＥＴ３が形成される領域を取り囲むように平面視矩形環状の第１トレンチが形成されると同時に、第１トレンチの内側に、第１トレンチと間隔をおいて、平面視矩形環状の第２トレンチが形成される。そして、第１トレンチおよび第２トレンチそれぞれに、酸化シリコンからなる絶縁膜が埋め込まれる。
　第１トレンチに埋め込まれた絶縁膜によって素子分離部４が形成される。第２トレンチのうち、Ｙ方向に平行に延びる２本の第２トレンチにそれぞれ埋め込まれた絶縁膜によって、領域分離部５が形成される。第２トレンチのうち、Ｘ方向に平行に延びる２本の第２トレンチにそれぞれ埋め込まれた絶縁膜によって、第２延長部１６Ｃの一部となる第１絶縁層５１が形成される。
　次に、図４Ｂおよび図５Ｂに示すように、半導体基板２内にｎ型ウェル１１が形成される。ｎ型ウェル１１を形成するには、例えば、ｎ型ウェル１１を形成すべき領域に開口を有するイオン注入マスク（図示略）が形成される。そして、イオン注入マスクを介して、ｎ型不純物が半導体基板２内にドーピングされることにより、ｎ型ウェル１１が形成される。ｎ型ウェル１１が形成された後、イオン注入マスクは除去される。
　次に、図４Ｃおよび図５Ｃに示すように、半導体基板２（ｎ型ウェル１１）を選択的に熱酸化することにより、熱酸化膜からなるゲート絶縁膜１６の主要部１６Ａと、第１延長部１６Ｂと、第２延長部１６Ｃの一部となる第２絶縁層５２が半導体基板２の表層部に形成される。この際、第１絶縁層５１の少なくとも一部は、第２絶縁層５２と一体化される。そして、第１絶縁層５１と第２絶縁層５２とによって、第２延長部１６Ｃが形成される。これにより、ゲート絶縁膜１６が形成される。
　また、ゲート絶縁膜１６の主要部１６Ａ上にポリシリコンからなるゲート電極１７が形成されると同時に第２延長部１６Ｃ上にポリシリコンからなるリーク電流抑制電極２０が形成される。ゲート電極１７およびリーク電流抑制電極２０を形成するには、まず、ゲート絶縁膜１６を被覆するように、半導体基板２の表面上にポリシリコン膜が形成される。この後、フォトリソグラフィおよびエッチングにより、ポリシリコン膜の不要な部分が除去される。これにより、ゲート電極１７およびリーク電流抑制電極２０が形成される。
　次に、図４Ｄおよび図５Ｄに示すように、フォトリソグラフィおよびエッチングにより、ゲート電極１７の両側にサイドウォール１９が形成されると同時にリーク電流抑制電極２０の両側にサイドウォール２２が形成される。これらのサイドウォール１９，２０は、例えば、ＳｉＮからなる。
　次に、図４Ｅおよび図５Ｅに示すように、ｐ型ソース領域１２およびｐ型ドレイン領域１３が形成される。ｐ型ソース領域１２およびｐ型ドレイン領域１３を形成するには、例えば、ｐ型ソース領域１２およびｐ型ドレイン領域１３を形成すべき領域に開口を有するイオン注入マスク（図示略）が形成される。そして、イオン注入マスクを介して、ｐ型不純物が半導体基板２（ｎ型ウェル１１）内にドーピングされることにより、ｐ型ソース領域１２およびｐ型ドレイン領域１３が形成される。ｐ型ソース領域１２およびｐ型ドレイン領域１３が形成された後、イオン注入マスクは除去される。
　次に、図４Ｆおよび図５Ｆに示すように、ｎ＋型バックゲート領域２３が形成される。ｎ＋型バックゲート領域２３を形成するには、例えば、ｎ＋型バックゲート領域２３を形成すべき領域に開口を有するイオン注入マスク（図示略）が形成される。そして、イオン注入マスクを介して、ｎ型不純物が半導体基板２（ｎ型ウェル１１）内にドーピングされることにより、ｎ＋型バックゲート領域２３が形成される。ｎ＋型バックゲート領域２３が形成された後、イオン注入マスクは除去される。
　次に、図４Ｇおよび図５Ｇに示すように、ｐ型ソース領域１２およびｐ型ドレイン領域１３の表面、ゲート電極１７の表面、リーク電流抑制電極２０の表面ならびにｎ＋型バックゲート領域２３の表面それぞれに、シリサイド膜１４、１８、２１および２４を形成する。シリサイド膜１４、１８、２１および２４を形成するには、ｐ型ソース領域１２およびｐ型ドレイン領域１３の表面、ゲート電極１７の表面、リーク電流抑制電極２０の表面ならびにｎ＋型バックゲート領域２３の表面にコバルト膜（図示略）が形成される。そして、コバルト膜に熱処理が施されることにより、シリサイド膜１４、１８、２１および２４が形成される。その後、コバルト膜は除去される。
　次に、半導体基板２上に、層間絶縁膜３０、コンタクトプラグ４１～４５、配線３１～３４および表面保護膜４６が順に形成されて図１～図３に示されるような半導体装置１が製造される。
　本実施形態では、ゲート絶縁膜１６の第２延長部１６Ｃ上にリーク電流抑制電極２０が形成されている。リーク電流抑制電極２０は、バックゲート配線３４に電気的に接続されている。したがって、リーク電流抑制電極２０には、ソース配線３２に印加される電圧と等しい電圧が印加される。これにより、本実施形態では、ゲート電極１７にオフ電圧が印加されているときに、ｐ型ソース領域１２からゲート電極１７の周囲領域を介してｐ型ドレイン領域１３に流れるリーク電流を低減することができる。これにより、ｐ型ＭＯＳＦＥＴ３の経時劣化を抑制することができる。以下、図６Ａおよび図６Ｂを参照して、この理由について説明する。
　図６Ａは、図３のＡ部を拡大して示す図解的な部分拡大断面図である。ただし、図６Ａにおいては、ハッチングは省略されている。図６Ｂは、本実施形態の半導体装置１に対してリーク電流抑制電極２０が設けられていない半導体装置１０１（以下、「比較例」という。）の拡大断面図であって、図６Ａの断面図に対応する図解的な部分拡大断面図である。
　本実施形態および比較例において、半導体基板２には、ソース電圧と等しい電圧（例えば、４０Ｖ）が印加されているものとする。ドレイン配線３３には、ドレイン電圧として０Ｖが印加されているものとする。
　図６Ｂを参照して、比較例において、ゲート電極１７にオン電圧（例えば－４０Ｖ）が印加されると、破線Ｅ１で示すように、ゲート電極１７の周囲領域に電界が発生する。
　この電界Ｅ１によって、ゲート絶縁膜１６の第２延長部１６Ｃ内の正電荷がゲート電極１７側に引き寄せられる。このため、第２延長部１６Ｃの底部に負電荷が蓄積されるので、ｎ型ウェル１１における第２延長部１６Ｃの直下の領域にも反転層が発生する。
　この状態で、ゲート電極１７にオフ電圧（例えば０Ｖ）が印加された場合、第２延長部１６Ｃの底部は、ゲート絶縁膜１６におけるゲート電極１６の直下部分よりもゲート電極１６から離れているため、第２延長部１６Ｃの底部に負電荷が残る。このため、ｐ型ＭＯＳＦＥＴ３がオフのときに、ｐ型ソース領域１２からｎ型ウェル１１における第２延長部１６Ｃの直下の領域を通って、ｐ型ドレイン領域にリーク電流が流れる。
　図６Ａを参照して、本実施形態において、ゲート電極１７にオン電圧が印加されると、破線Ｅ２で示すように、ゲート電極１７の周囲領域に電界が発生する。しかしながら、本実施形態では、ゲート絶縁膜１６の第２延長部１６Ｃ上にはリーク電流抑制電極２０が設けられている。そして、リーク電流抑制電極２０には、ｎ＋型バックゲート領域２３に印加されている電圧（半導体基板２に印加されている電圧）が印加されている。
　このため、第２延長部１６Ｃの上面と下面には、等しい電圧が印加される。これにより、本実施形態では、比較例に比べて、第２延長部１６Ｃ内へのゲート電極１７からの電界が緩和される。これにより、ｐ型ＭＯＳＦＥＴ３がオンのときに、延長部１６ａの底部に蓄積される負電荷の量は、比較例に比べて大幅に低減される。この結果、ｐ型ＭＯＳＦＥＴ３がオフのときに、ｐ型ソース領域１２からｎ型ウェル１１における第２延長部１６Ｃの直下の領域を通って、ｐ型ドレイン領域に流れるリーク電流が低減される。
　本実施形態とリーク電流抑制電極２０が設けられていない複数の従来のｐ型ＭＯＳＦＥＴ（従来例）に対して、リーク電流を測定するための実験を行った。具体的には、本実施形態および従来例に対して、ｐ型ＭＯＳＦＥＴを所定時間オンさせた後に、ｐ型ＭＯＳＦＥＴをオフしてリーク電流（ソース－ドレイン間電流）を測定した。このような実験を、ｐ型ＭＯＳＦＥＴのオン継続時間を変えて行った。
　ｐ型ＭＯＳＦＥＴのオン時においては、ゲート電圧Ｖｇを－１２０Ｖに設定し、温度を１２５℃に設定した。一方、ｐ型ＭＯＳＦＥＴのオフ時においては、ゲート電圧Ｖｇを０Ｖに設定し、ドレインーソース間電圧を－０．１Ｖに設定し、温度を１２５℃に設定した。
　図７は、リーク電流の測定結果を示すグラフである。図７の横軸は、ｐ型ＭＯＳＦＥＴのオン継続時間（ｔｉｍｅ［ｓｅｃ］）を表し、縦軸はリーク電流（Ｉｏｆｆ［Ａ］）を表している。また、曲線Ａは、本実施形態に対する測定結果を示している。破線Ｂは、複数の従来例の測定結果の範囲を表している。
　図７から、本実施形態では、従来例に比べてリーク電流が低減していることがわかる。
　以上、本発明の実施形態について説明したが、この発明は、さらに他の実施形態で実施することもできる。例えば、前記実施形態では、第２延長部１６Ｃの一部は、素子分離部４を形成するときに生成されている。しかし、第２延長部１６Ｃの全体が、ゲート絶縁膜１６の主要部１６Ａを形成するときに形成されてもよい。この場合には、素子分離部４を形成するときに第２延長部１６Ｃの一部を形成する必要はない。
　また、本発明はｎ型ＭＯＳＦＥＴを有する半導体装置も適用することができる。ｎ型ＭＯＳＦＥＴでは、本実施形態のｎ型ウェル１１は、ｐ型ウェルに置き換えられる。また、本実施形態のｐ型ソース領域１２およびｐ型ドレイン領域１３は、それぞれｎ型ソース領域およびｎ型ドレイン領域に置き換えられる。また、ｎ＋型バックゲート領域２３は、ｐ＋型バックゲート領域に置き換えられる。
　使用に際しては、ソース配線３２とドレイン配線３３との間に、ドレイン配線３３が正となる所定の電圧（例えば４０Ｖ～６０Ｖ）が印加される。また、バックゲート配線３４（半導体基板２）に、ソース電圧と同じ電圧が印加される。その状態で、ゲート電極３１に対して、ソース配線３２を基準電位（０Ｖ）として、オフ電圧（０Ｖ）またはオン電圧（４０Ｖ～６０Ｖ）が印加される。
　ゲート電極３１にオフ電圧が印加されているときには、ｎ型ソース領域とｎ型ドレイン領域との間には電流は流れない。ゲート電極１７にオン電圧が印加されると、チャネル領域１５の表層部に電子が集まって、反転層が形成される。これにより、ｎ型ソース領域とｎ型ドレイン領域間に電流が流れる。
　本発明の実施形態について詳細に説明してきたが、これらは本発明の技術的内容を明らかにするために用いられた具体例に過ぎず、本発明はこれらの具体例に限定して解釈されるべきではなく、本発明の範囲は添付の請求の範囲によってのみ限定される。
　この出願は、２０１９年１２月６日に日本国特許庁に提出された特願２０１９－２２１３９４号に対応しており、その出願の全開示はここに引用により組み込まれるものとする。
　　１　半導体装置
　　２　半導体基板
　　３　ｐ型ＭＯＳＦＥＴ
　　４　素子分離部
　　４Ａ～４Ｄ　直線部
　　５　領域分離部
　１１　ｎ型ウェル
　１２　ｐ型ソース領域
　１３　ｐ型ドレイン領域
　１４　シリサイド膜
　１５　チャネル領域
　１６　ゲート絶縁膜
　１６Ａ　主要部
　１６Ｂ　第１延長部
　１６Ｃ　第２延長部
　１７　ゲート電極
　１８　シリサイド膜
　１９　サイドウォール
　２０　リーク電流抑制電極
　２１　シリサイド膜
　２２　サイドウォール
　２３　ｎ＋型バックゲート領域
　２４　シリサイド膜
　３０　層間絶縁膜
　３１　ゲート配線
　３２　ソース配線
　３３　ドレイン配線
　３４　バックゲート配線
　４１～４５　コンタクトプラグ
　４６　表面保護膜
　５１　第１絶縁層
　５２　第２絶縁層

Claims (13)

  1. 　半導体層と、
    　前記半導体層に、第１方向に間隔を空けて形成されたソース領域およびドレイン領域と、
    　前記ソース領域および前記ドレイン領域との間のチャネル領域を覆うように形成されたゲート絶縁膜と、
    　前記ゲート絶縁膜上に形成され、前記ゲート絶縁膜を介して前記チャネル領域に対向するゲート電極とを含み、
    　前記ゲート絶縁膜は、その上に前記ゲート電極が形成された主要部と、前記主要部における前記第１方向と直交する第２方向両側それぞれから外方に突出した延長部を有しており、
    　前記延長部上にリーク電流抑制電極が形成されている、半導体装置。
  2. 　前記リーク電流抑制電極には、前記半導体層に印加される電圧と等しい電圧が印加される、請求項１に記載の半導体装置。
  3. 　前記リーク電流抑制電極および前記半導体層には、前記ソース領域に印加される電圧と等しい電圧が印加される、請求項１に記載の半導体装置。
  4. 　前記半導体層に、前記ゲート絶縁膜を取り囲むようにバックゲート領域が形成されている、請求項１～３のいずれか一項に記載の半導体装置。
  5. 　前記半導体層に、前記バックゲート領域を取り囲むように素子分離部が形成されている、請求項４に記載の半導体装置。
  6. 　前記素子分離部が、ＳＴＩ構造である、請求項５に記載の半導体装置。
  7. 　前記延長部の少なくとも一部は、前記素子分離部を生成する工程と同じ工程で生成される、請求項５または６に記載の半導体装置。
  8. 　前記リーク電流抑制電極が、前記バックゲート領域と電気的に接続されている、請求項４～７のいずれか一項に記載の半導体装置。
  9. 　前記リーク電流抑制電極は、前記ゲート電極を生成する工程と同じ工程で生成される、請求項１～８のいずれか一項に記載の半導体装置。
  10. 　第１方向に間隔を空けて形成されたソース領域およびドレイン領域と、それらの領域の間を覆うように形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極とを含み、前記ゲート絶縁膜は、その上に前記ゲート電極が形成された主要部と、前記主要部における前記第１方向と直交する第２方向両側それぞれから外方に突出した延長部を有している、半導体装置を製造する方法であって、
    　半導体基板の表層部に、前記延長部の一部となる第１絶縁層を形成する工程と、
    　前記半導体基板の第１導電型の第１不純物を選択的にドーピングすることによって、第１導電型ウェルを形成する工程と、
    　前記半導体基板を選択的に熱酸化することにより、前記主要部を形成すると同時に前記延長部の一部となる第２絶縁層を形成して、前記第１絶縁層と前記第２絶縁層とからなる前記延長部と前記主要部とを有する前記ゲート絶縁膜を生成する工程と、
    　前記主要部上に前記ゲート電極を形成すると同時に前記延長部上にリーク電流抑制電極を形成する工程と、
    　前記第１導電型ウェルに第２導電型の不純物を選択的にドーピングすることにより、前記ソース領域および前記ドレイン領域を形成する工程とを含む、半導体装置の製造方法。
  11. 　第１方向に間隔を空けて形成されたソース領域およびドレイン領域と、それらの領域の間を覆うように形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極とを含み、前記ゲート絶縁膜は、その上に前記ゲート電極が形成された主要部と、前記主要部における前記第１方向と直交する第２方向両側それぞれから外方に突出した延長部を有している、半導体装置を製造する方法であって、
    　前記半導体基板の第１導電型の第１不純物を選択的にドーピングすることによって、第１導電型ウェルを形成する工程と、
    　前記半導体基板を選択的に熱酸化することにより、前記ゲート絶縁膜を生成する工程と、
    　前記主要部上に前記ゲート電極が形成すると同時に前記延長部上にリーク電流抑制電極を形成する工程と、
    　前記第１導電型ウェルに第２導電型の不純物を選択的にドーピングすることにより、前記ソース領域および前記ドレイン領域を形成する工程とを含む、半導体装置の製造方法。
  12. 　前記第１導電型ウェルに第１導電型の第２不純物を選択的にドーピングすることにより、第１導電型バックゲート領域を形成する工程をさらに含む、請求項１０または１１に記載の半導体装置の製造方法。
  13. 　前記リーク電流抑制電極を前記バックゲート領域に電気的に接続する工程をさらに含む、請求項１０～１２のいずれか一項に記載の半導体装置の製造方法。
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Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005191202A (ja) * 2003-12-25 2005-07-14 Seiko Epson Corp 半導体装置
JP2012178410A (ja) * 2011-02-25 2012-09-13 Panasonic Corp 半導体装置
JP2012178411A (ja) * 2011-02-25 2012-09-13 Panasonic Corp 半導体装置

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005191202A (ja) * 2003-12-25 2005-07-14 Seiko Epson Corp 半導体装置
JP2012178410A (ja) * 2011-02-25 2012-09-13 Panasonic Corp 半導体装置
JP2012178411A (ja) * 2011-02-25 2012-09-13 Panasonic Corp 半導体装置

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