KR100211185B1 - 반도체 장치와 그의 제조방법 - Google Patents

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다니구찌 이찌로오, 기타오카 다카시
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Abstract

표면 보호 막이 채널을 포함하는 장치 구역에 형성되지 않고 단지 장치 주변 구역에 만 형성되어 시간에 따른 임계 전압(Vth)의 변동을 줄이기 위한 MOS 게이트를 갖는 반도체 장치가 발표되어 있고, 그에 의하여 셀 구역에서 실리콘 - 산화 실리콘 계면으로 침투하는 수소 원자량을 줄어들게 하여, 따라서, 상기 계면에서 Si-H 화학 결합의 수를 줄어들게 한다.

Description

반도체 장치와 그의 제조방법
제1도는 본 발명의 제 1 실시예에 따른 전력 IGBT의 단편적인 평면도.
제2도는 제1도의 선 Ⅱ-Ⅱ을 따라서 취해진 단편적인 단면도.
제3도는 반도체 바디의 표면에서 제2도의 선 Ⅲ-Ⅲ을 따라 취해진 단편적인 평면도.
제4도는 제1도의 게이트 전극의 평면 구성을 예시하는 단편적인 평면도.
제5도는 본 발명에 따른 그 반도체 장치의 제조공정의 흐름도.
제6~12도는 본 발명에 따른 반도체 장치의 제조공정을 나타내는 단면도.
제13도는 C-V 테스트에서 사용할 테스트 소자의 단면도.
제14도는 상기 C-V 테스트에 대한 △VFB(정규화 값)를 나타내는 그래프.
제15도는 본 발명에 따른 반도체 장치의 브레이크다운 전압 특성의 수율을 나타내는 그래프.
제16도는 본 발명의 제 2 실시예에 따른 반도체 장치의 단편적인 평면도.
제17도는 제16도의 선 XVⅡ-XVⅡ를 따라 취해진 단편적인 단면도.
제18도는 본 발명의 문턱전압 변동의 백분율과 종래 기술의 문턱전압 변동의 백분율을 비교하기 위한 그래프.
제19도는 종래의 반도체 장치의 단편적인 평면도.
제20도는 제19도의 선 XX-XX를 따라 취해진 단면도.
제21도는 종래의 반도체 장치의 제조공정의 흐름도.
제22도는 종래의 반도체 장치를 위한 HTGB 테스트 결과의 그래프.
본 발명은 반도체 장치와 그 제조방법에 관한 것으로서 특히, 전기특성을 안정화하기 위한 MOS 게이트를 구비한 전력 반도체 장치의 문턱전압 Vth의 시간경과에 따른 변동을 감소시키기 위한 반도체 장치의 구조 및 그의 제조방법에 관한 것이다.
제 19 도는 종래의 반도체 장치의 일예로서 전력 절연 게이트 바이폴러 트랜지스터(이하, IGBT라고 약칭함)의 단편적인 평면도이다.
제 20 도는 제 19 도의 선 XX-XX에 따른 단면도이다.
제 19, 20 도에서, 참조번호 1은 P+기판을 나타내고, 2는 N+층을 나타내고, 3은 N-층을 나타내고, 4는 P+기판, N+층(2) 및 N-층(3)으로 구성된 반도체 바디(body)를 나타낸다.
참조번호 5는 P+베이스층을 나타내고, 6은 N+에미터층을 나타내고, 7은 산화실리콘으로된 게이트 절연막을 나타내고, 8은 다결정실리콘의 게이트 전극을 나타내고, 9는 Al의 게이트 배선을 나타내고, 10은 에미터 전극을 나타내고, 11은 가드링(guard ring)을 나타내고, 12는 상기 게이트 전극(8)과 상기 에미터 전극(10)사이를 분리하기 위한 패시베이션(passivation)막을 나타낸다.
13은 에미터 와이어 본딩 영역을 나타내고, 14는 게이트 배선(8)의 일부인 게이트 본딩 패드(표시되지 않음)와 에미터 와이어 본딩 영역(13)을 제외한 IGBT 표면을 피복하기 위한 질화실리콘의 표면 보호막을 나타낸다.
15는 채널 스토퍼(stopper)를 나타내고, 16은 산화실리콘막을 나타내고, 17은 다결정실리콘막을 나타내고, 18은 패시베이션막을 나타내고, 19는 컬렉터 전극을 나타낸다.
제 21 도는 종래의 IGBT의 제조 공정의 흐름도이다.
제 21 도를 참조하면, 상기 반도체 바디(4)는 초기에 형성되고, 가드 링으로서 사용되는 P+베이스층(5)과, P웰, P+층은 상기 반도체 바디(4)의 N-층(3)의 표면에 형성된다. 산화실리콘의 게이트 절연막(7)은 P+베이스층(5)의 표면 위에 형성되고, 다결정실리콘막은 게이트 절연막(7)의 표면 위에 형성된다.
그 후에 N+에미터층(6)과 채널 스토퍼(15)가 확산에 의해 형성되고, 상기 패시베이션막(12, 17)이 형성된다. 게이트 배선(9)과 에미터 전극(10)이 Al 전극으로서 형성된다. 이에 의해, 표면 보호막(14)이 형성되어 에미터 와이어 본딩 영역(13)과 게이트 배선(9)의 일부인 상기 게이트 본딩 패드를 제외한 상기 IGBT 표면이 피복된다.
상기 표면 보호막(14)으로서 사용되는 질화실리콘막(14)이 혼합 실란(silane)-암모니아 가스 분위기내에서 약 300~400℃ 온도로 플라즈마(plasma) CVD 처리(이하, P-CVD 처리라고 약칭함)에 의해서 형성된다.
이 때, IGBT는 그의 수명 제어를 위하여 방사선 처리에 노출되고 그 방사선 처리로부터 생기는 왜곡을 제거하기 위하여 약 300~400℃의 온도에서 열처리된다.
상기 표면 보호막(14)은, 예를 들면, (1) 기계적인 흠집(scratch)으로 인한 에미터 전극(10)과 게이트 배선의 단락을 방지하고, (2) 외부오염으로 인한 칩의 주변 영역에서 가드 링(11) 위에 형성된 알루미늄 전극(도시하지 않음)의 단락을 방지하기 위하여, 그리고 습기가 상기 장치의 얇은 알루미늄 와이어를 부식시키는 것을 방지하기 위한 목적으로 형성된다.
종래에는, 인-규산염 유리(phosphosilicate glass; PSG)등, 예컨대 저전압 CVD 처리(이하, LP-CVD 처리라고 약칭함)에 의해서 형성된 산화막은 상기 IGBT의 표면 보호막으로서 사용되어 왔다. 그러나, 상기 질화실리콘막의 재질은 상기 PSG 재질보다 표면 보호막으로서 기계적으로 더 강하고 더 많이 밀폐(air-tight)되기 때문에 상기 P-CVD 처리에 의해서 형성된 질화실리콘막이 최근에 표면 보호막으로서 이용되고 있다.
이러한 방식으로, 표면 보호막으로서 상기 P-CVD 처리에 의해서 형성된 질화실리콘막을 사용하는 종래의 IGBT가 상술한 바와 같이 구성되고 상술한 제조공정을 통하여 제조된다.
상기 IGBT의 전기적 특성의 장시간(long-term)의 안정도를 평가하기 위하여, HTGB 테스트(고온 게이트 바이어스 테스트)가 실행된다. 상기 HTGB 테스트는, 에미터와 컬렉터가 접지되게 하여, VGES전압 인가 시간과 시간에 따른 문턱전압 Vth의 변화 사이의 관계를 결정하기 위하여 분위기 온도 Ta = 125℃에서 상기 게이트와 에미터 사이에 게이트 신호 VGES= +20V 또는 -20V를 연속적으로 공급한다.
제 22 도는 종래의 반도체 장치에서 시행된 상기 HTGB 테스트의 결과에 대한 그래프이다.
제 22 도에서의 테스트 조건은 IGBT에 대하여 분위기 온도 Ta = 125℃이고, VGES= ±20V이며, MOSFET에 대하여는 분위기 온도 Ta = 150℃이고, VGES= -30V 이다. 문턱전압 Vth에 있어서 변동은 Vth변동의 백분율로 나타낸다.
여기에서, 사용된 MOSFET는, P+기판이 제 20 도로부터 제거되고 N+층(2)이 N+기판으로 대체되게 구성된다.
MOSFET의 제조공정은 제 21 도의 왜곡 제거를 위한 방사선 처리와 열처리를 포함하지 않는다.
제 22 도를 참조하면, IGBT에 대하여 VGES= +20V를 공급하는 경우, Vth변동의 백분율은 수 %로서 장시간 안정도의 전기적 특성으로서는 별다른 문제가 되지 않는 정도이다. IGBT에 대하여 VGES= +20V를 공급하는 경우, Vth는 VGES의 인가 시간의 경과에 따라 감소하고, Vth변동의 백분율은 1000시간의 경과 후에 10%를 넘어선다.
이와 함께, Vth변동은 1000시간의 경과 후에도 포화되는 성향이 있다. 이와 같이, 종래의 IGBT는 장-시간 안정도의 전기적 특성에 있어서 불리하였다.
종래의 MOSFET에 있어서, VGES= -30V를 공급받는 경우, IGBT와 비교했을 때, Vth는 VGES의 인가 시간의 경과에 따라 감소하고, 500시간의 경과 후에도 포화되는 성향이 있다. 그러나, MOSFET는 10%에 달하는 Vth변동의 백분율을 나타낸다.
이와 같이, 종래의 MOSFET는 장시간 안정도의 전기적 특성에 있어서 불리하였다. 마이너스 전압인 VGES의 인가는 문턱전압 Vth를 변동하게 하고 다음에 설명될 이유로 인해 차례로 포화되는 것이 느리다.
P-CVD 처리에 의해서 형성된 질화실리콘막은 다량의 수소 원자를 포함한다. 예를 들면, P-CVD 처리에 의해 형성된 질화실리콘막에 있어서 Si-H 화학 결합의 수는 FT-IR(FOURIER 변환 적외선 분광학) 기술을 사용한 측정에 의하여 1.0×1022cm-3~ 1.6×1022cm-3사이이다.
PSG막에서 Si-H 화학 결합의 수는 0.4×1022cm-3의 정도로 된다. 그 질화실리콘막에서 수소원자는 질화실리콘의 표면 보호막(14), 게이트 배선(9) 및 에미터 전극과 같은 알루미늄 전극, 그 분위기 온도와 인가된 전압의 극과 크기에 의존하는 산화 실리콘의 게이트 절연막(7)과 그 패시베이션막을 통하여 즉시 이동하여 어려움 없이 반도체 바디(4)의 표면의 실리콘-산화실리콘 계면(interface)에 도달한다.
실리콘-산화실리콘 계면에서의 댕글링(dangling)결합은 실리콘-산화실리콘 계면에 Si-H 화학 결합을 형성하기 위하여 질화실리콘막으로부터의 수소 원자에 결합되어서, 결과적으로 불안정한 계면 상태로 된다.
상기 계면 상태를 안정시키는 데는 시간이 걸리는데, 이는 변동하는 문턱전압 Vth를 포화시킬 때 어려움을 야기하는 것으로 생각된다.
그러한 문제가 종래의 PSG막에 대해서는 발생하지 않은 이유 중의 하나는 상기 PSG 막은 더 적은 양의 Si-H 화학 결합, 따라서, 상기 P-CVD 처리에 의해 형성된 상기 질화실리콘막보다 더 적은 양의 수소원자를 포함한다는 사실에 있다는 것으로 생각된다.
또한, 그 IGBT의 수명 조절을 위한 방사선 처리는 상기 실리콘-산화실리콘 계면의 결함을 증가시켜, 실리콘-산화실리콘 계면에서의 Si-H 결합의 형성을 가속시키고, 시간에 따른 Vth변동을 증가시키는 문제점이 있었다.
따라서, 본 발명의 목적은 시간에 따른 문턱전압 Vth의 변화를 줄이기 위한 MOS 게이트를 가지며 그의 전기적 특성을 안정화시키는 반도체 장치와, 그의 제조 방법을 제공하는 것이다.
본 발명에 따른 반도체 장치는 제 1, 2 주 표면을 가지는 제 1 도전형의 제 1 반도체층과, 상기 제 1 반도체층의 제 1 주 표면에 선택적으로 형성되어, 상기 제 1 반도체층이 상기 제 1 주 표면의 주변부에서는 노출되어 있고 상기 제 1 주표면의 중앙부에서는 고립(insular)영역의 형태로 노출되도록 하는 제 2 도전형의 제 1 반도체 영역과, 상기 제 1 반도체 영역의 표면에 형성되어, 상기 제 1 반도체층의 상기 고립영역과 그 사이에 설치된 채널영역을 가지는 제 1 도전형의 제 2 반도체 영역과, 상기 채널영역의 표면상에 형성된 게이트 절연막과, 상기 게이트 절연막 상에 형성된 게이트와, 층간 절연막을 개재하여 상기 게이트의 표면상에 형성 되어, 상기 제 2 반도체 영역의 표면을 피복하여 상기 제 2 반도체 영역에 전기적으로 접속되고, 상기 제 1 주 표면의 주변부와 그 중앙부 사이의 경계에까지 연장된 단부를 가지는 제 1 주전극과, 상기 제 1 반도체층의 상기 제 2 주표면 위에 형성된 제 2 주전극과, 상기 제 1 주표면의 중앙부 이외의 적어도 상기 제 1 주표면의 주변부를 피복하는 일체의 표면 보호막을 구비하고 있다.
본 발명의 반도체 장치에 있어서, 표면 보호막은 상기 장치의 주변영역에만 형성되고, 그 채널을 포함하는 상기 장치 영역에는 포함되지 않으며, 셀 영역 내의 실리콘-산화실리콘 계면으로 이동하는 원자의 양을 줄어들게 하여, 반도체 장치의 전기적인 안정도를 증진시키게 된다.
바람직하게는, 상기 반도체 장치는 상기 게이트의 표면상에 선택적으로 형성된 게이트 배선을 더욱 구비하고 있으며, 상기 제 1 주전극은 상기 게이트 배선이 형성되어 있는 상기 게이트의 표면상에 형성되지 않고, 트렌치는 상기 제 1 주전극과 상기 게이트 배선 사이에 형성되어 서로 전기적으로 격리된다.
상기 게이트 배선의 설치는 상기 반도체 장치의 셀 스위칭 동작과 게이트 전위를 안정화시킨다.
바람직하게는, 상기 표면 보호막은 상기 게이트 배선의 표면으로부터 상기 트렌치를 통하여 상기 제 1 주전극의 표면까지 연장된다.
상기 게이트 전극과 상기 게이트 배선을 전기적으로 서로 분리시키는 상기 트렌치를 피복하는 상기 표면 보호막의 설치는 상기 게이트 배선과 상기 제 1 주전극의 단락을 방지하여, 생산 수율을 향상시킨다.
본 발명의 다른 국면에 있어서, 반도체 장치는 제 1, 2 주표면을 가지는 제 1 도전형의 제 1 반도체층과, 상기 제 1 반도체층의 제 1 주표면에서 선택적으로 형성되어, 상기 제 1 반도체층이 상기 제 1 주표면의 주변부에서는 노출되어 있고 상기 제 1 주표면의 중앙부에서는 복수의 고립영역의 형태로 노출되도록 하는 제 2 도전형의 제 1 반도체 영역과, 상기 제 1 반도체 영역의 표면에 형성되어, 상기 제 1 반도체층의 상기 고립영역과 그 사이에 설치된 채널영역을 가지는 복수개의 제 1 도전형의 제 2 반도체 영역과, 상기 채널영역의 표면상에 형성된 게이트 절연막과, 상기 게이트 절연막 위에 형성된 게이트와, 층간 절연막을 개재하여 상기 게이트의 표면상에 형성되어, 상기 제 2 반도체 영역의 표면을 피복하여 상기 제 2 반도체 영역에 전기적으로 접속되고, 상기 제 1 주표면의 주변부와 그 중앙부 사이의 경계에까지 연장된 단부를 가지는 제 1 주전극과, 상기 제 1 반도체층의 상기 제 2 주표면상에 형성된 제 2 주전극과, 상기 제 1 주표면의 중앙부 이외의 적어도 상기 제 1 주표면의 주변부를 피복하는 일체의 표면 보호막을 구비하고 있다.
본 발명의 제 2 국면의 상기 반도체 장치에서, 복수개의 셀은 상기 장치 커패시턴스를 증가시킨다. 그 표면 보호막은 채널을 포함하는 장치영역에는 형성되지 않고, 장치의 주변영역에만 형성하여, 셀 영역에 있는 실리콘-산화실리콘 계면으로 이동 하는 수소원자의 양을 줄어들게 하고, 큰 커패시턴스의 반도체 장치의 전기적 안정도를 향상시켜준다.
바람직하게는, 상기 표면 보호막은 상기 단부에서 제 1 주표면의 주변부로부터 상기 제 1 주전극의 표면까지 연장된다.
게이트 배선은 상기 복수개의 채널에 대응하여 상기 게이트 전극부를 접속하기 위하여 설치되므로, 본 발명의 상기 반도체 장치는 상기 게이트 배선의 전체 길이가 길어질지는 모르지만 안정한 게이트 전위를 제공한다.
이것은 커패시턴스가 큰 반도체 장치에 대해서는 균일한 셀 스위칭 동작을 제공해주고 상기 전체 반도체 장치에 대해서는 안정한 동작을 제공한다.
바람직하게는, 상기 반도체 장치는 상기 게이트의 표면상에 선택적으로 형성된 게이트 배선을 더욱 구비하고 있으며, 상기 제 1 주전극은 상기 게이트 배선이 형성되어 있는 상기 게이트의 표면상에 형성되지 않고, 트렌치는 상기 제 1 주전극과 상기 게이트 배선 사이에 형성되어 서로 전기적으로 격리시킨다.
복수개의 채널에 대응하여 게이트 전극부를 접속하는 게이트 배선과 제 1 주전극을 전기적으로 서로 분리시키는 상기 트렌치를 피복하는 상기 표면 보호막의 제공은 게이트 배선과 제 1 주전극을 전기적으로 분리시키기 위한 트렌치가 길게 될 수 있게 된다면 게이트 배선과 제 1 주전극의 단락을 방지하여, 상기 커패시턴스가 큰 반도체 장치의 생산 수율을 증가시킨다.
바람직하게는, 반도체 장치는 상기 제 1 반도체층의 상기 제 2 주표면과 상기 제 2 주전극 사이에 형성되는 제 2 도전형의 제 2 반도체층을 더욱 구비하고 있다.
본 발명의 반도체 장치에서, 상기 표면 보호막은 상기 반도체의 주변영역에만 형성되고, 채널을 포함하는 상기 장치 영역에는 형성되어 있지 않고, IGBT 구조의 셀 영역에서 실리콘-산화실리콘막으로 이동하는 수소원자의 양을 줄어들게 하여 IGBT의 구조의 반도체 장치의 전기적 안정도를 향상시킨다.
바람직하게는, 반도체 장치는 상기 게이트의 표면상에 선택적으로 형성된 게이트 배선을 더욱 구비하고 있으며, 상기 제 1 주전극은 상기 게이트 배선이 형성되어 있는 상기 게이트의 표면상에 형성되지 않고, 트렌치는 상기 제 1 주전극과 상기 게이트 배선 사이에 형성되어 서로를 전기적으로 격리시킨다.
IGBT 구조에서 게이트 배선의 설치는 게이트 전위와 그 IGBT 구조의 반도체 장치의 셀 스위칭 동작을 안정화한다.
바람직하게는, 상기 표면 보호막은 상기 게이트 배선의 표면으로부터 상기 트렌치를 통하여 상기 제 1 주전극의 표면까지 연장된다.
그 IGBT 구조에서 게이트 배선과 제 1 주전극을 전기적으로 서로 분리시키는 트렌치를 피복하는 표면 보호막의 설치는 게이트 배선과 제 1 주전극이 단락을 방지하여, 그 IGBT 구조 반도체 장치의 생산 수율을 증가시킨다.
바람직하게는, 반도체 장치는 상기 제 1 반도체층의 상기 제 2 주표면과 상기 제 2 주전극 사이에 형성되는 제 2 도전형의 제 2 반도체층을 더욱 구비하고 있다. IGBT 구조에서 복수개의 셀은 그 장치의 커패시턴스를 증가시킨다.
표면 보호막은 그 장치의 주변영역에만 형성되고, 채널을 포함하는 장치영역에는 형성되지 않으므로, 그 셀 영역에서 실리콘-산화실리콘 계면으로 이동하는 수소원자의 양을 줄어들게 하여, IGBT 구조의 커패시턴스가 큰 반도체 장치의 전기적 안정도를 향상시켜준다.
바람직하게는, 상기 반도체 장치는 상기 게이트의 표면상에 선택적으로 형성된 게이트 배선을 더욱 구비하고 있으며, 상기 제 1 주전극은 상기 게이트 배선이 형성되어 있는 상기 게이트의 표면상에 형성되지 않고, 트렌치는 상기 제 1 주전극과 상기 게이트 배선 사이에 형성되어 서로를 전기적으로 격리시킨다.
게이트 배선은 IGBT 구조에서 복수개의 채널에 대응하여 게이트 전극부를 접속 하도록 형성되고, 본 발명의 상기 반도체 장치는 배선의 길이가 길어질 수 있게 된다면 안정한 게이트 전위를 제공한다.
이것은 그 IGBT 구조의 커패시턴스가 큰 반도체 장치의 균일한 셀 스위칭 동작과 전체 반도체 장치의 안정한 동작을 제공한다.
바람직하게는, 상기 표면 보호막은 상기 게이트 배선의 표면으로부터 상기 트렌치를 통하여 상기 제 1 주전극의 표면까지 연장된다.
IGBT 구조에서 서로 복수개의 채널에 대응하여 상기 게이트 전극부를 접속하는 게이트 배선과 제 1 주전극을 전기적으로 서로 분리시키는 트렌치를 피복하는 상기 표면 보호막의 설치는 상기 게이트 배선과 상기 제 1 주전극을 전기적으로 분리시키는 상기 트렌치가 길어질 수 있게 된다면 게이트 배선과 제 1 주전극의 단락을 방지하여, 상기 IGBT 구조의 상기 커패시턴스가 큰 반도체 장치의 생산 수율을 증가시킨다.
바람직하게는, 상기 표면 보호막은 1×10-14(1/Ωcm)~1×10-10(1/Ωcm) 범위의 도전율을 가지는 반절연막이다.
바람직하게는, 상기 표면 보호막은 1×10-13(1/Ωcm)~1×10-11(1/Ωcm) 범위의 도전율을 가지는 반절연막이다.
상기 표면 보호막은 반절연막이므로, 그 표면 보호막에서 생성되는 전계 차폐 효과는 외부에 퇴적된 불순물 이온과 같은 전하에 대한 차폐를 제공하여 외부 오염으로 인한 그 반도체 장치의 브레이크다운 전압의 감소를 방지하여, 높은 브레이크 다운 전압을 얻을 수 있도록 한다.
또한, 그 반도체 장치의 설계의 자유도 및 그 반도체 장치의 생산 수율은 감소된다. 바람직하게는, 상기 표면 보호막은 질화막이다.
반절연 질화막인 표면 보호막은 브레이크다운 전압 특성을 향상시키고 반도체 장치 제조에서 표면 보호막의 저항을 용이하게 제어하여, 반도체 장치의 생산 수율을 향상시킨다.
또한, 본 발명은 반도체 장치를 제조하는 방법에 대해서도 적용된다.
본 발명에 있어서, 상기 방법은 제 1, 2 주표면을 가지는 제 2 도전형의 제 2 반도체층상에 제 1, 2 주표면을 가지는 제 1 도전형의 제 1 반도체층을 형성하되, 상기 제 1 반도체층의 상기 제 2 주표면이 상기 제 2 반도체층의 상기 제 1 주표면에 접촉하도록 하고, 반도체 바디(body)를 형성하는 공정과, 상기 제 1 반도체층의 상기 제 1 주표면에 제 2 도전형의 제 1 반도체 영역을 선택적으로 형성하되, 상기 제 1 반도체층이 상기 제 1 반도체층의 상기 제 1 주표면의 주변부에서는 노출 되어 있고, 상기 제 1 반도체층의 중앙부에서는 고립영역의 형태로 노출되어 있도록 하는 공정과, 상기 제 1 반도체 영역의 표면내에 제 1 도전형의 제 2 반도체 영역을 형성하되, 상기 제 1 반도체 영역의 표면에서 제 2 반도체 영역과 상기 제 1 반도체층의 상기 고립영역 사이에 채널영역을 설치하는 공정과, 상기 채널영역의 표면 상에 게이트 절연막을 형성하는 공정과, 상기 게이트 절연막상에 게이트를 형성 하는 공정과, 상기 게이트의 표면상에 층간 절연막을 형성하는 공정과, 상기 제 2 반도체 영역의 표면을 피복하고 상기 제 2 반도체 영역에 전기적으로 접속되는 제 1 주전극을 상기 층간 절연막을 개재하여 형성하되, 상기 제 1 주전극의 단부가 상기 제 1 반도체층의 상기 제 1 주표면의 주변부와 그 중앙부 사이의 경계에까지 연장되도록 하는 공정과, 수명 제어를 위하여 방사선 처리(radiation)를 수행하는 공정과, 왜곡(distortion)을 제거하기 위하여 열처리를 수행하는 공정과, 상기 방사선 처리공정과 열처리 공정 후에, 상기 제 1 반도체층의 상기 제 1 주표면의 중앙부 이외의 적어도 주변부상에 표면 보호막을 일체로 형성하는 공정과, 상기 제 2 반도체층의 상기 제 2 주표면상에 제 2 주전극을 형성하는 공정으로 이루어진다.
본 발명에 따른 방법에서는, 표면 보호막은 수명 제어를 위한 고 에너지 방사선 처리와 왜곡 제거를 위한 열처리 후에, 제 1 주전극의 중앙부 이외의 제 1 반도체층의 제 1 주표면의 적어도 해당 주변부상에 일체로 형성된다.
상기 방사선 처리에 의해서 발생되는 상기 실리콘-산화실리콘 계면의 결함을 제거한 후에 표면 보호막이 형성되므로, 셀 영역으로 이동하는 수소원자의 양과 댕글링 결합에 대한 수소원자의 결합이 감소되므로, 그에 의해 전기적인 신뢰성이 높은 반도체 장치가 쉽게 제조된다.
본 발명의 다른 국면에 있어서, 반도체 장치의 제조방법은 제 1, 2 주표면을 가지는 제 2 도전형의 제 2 반도체층상에 제 1, 2 주표면을 가지는 제 1 도전형의 제 1 반도체층을 형성하되, 상기 제 1 반도체층의 상기 제 2 주표면이 상기 제 2 반도체층의 상기 제 1 주표면에 접촉하도록 하고, 반도체 바디를 형성하는 공정과, 상기 제 1 반도체층의 상기 제 1 주표면 내에 제 2 도전형의 제 1 반도체 영역을 선택적으로 형성하되, 상기 제 1 반도체층이 상기 제 1 반도체층의 상기 제 1 주표면의 주변부에서는 노출되어 있고 상기 제 1 반도체층의 중앙부에서는 고립영역의 형태로 노출되어 있도록 하는 공정과, 상기 제 1 반도체 영역의 표면 내에 제 1 도전형의 제 2 반도체 영역을 형성하되, 상기 제 1 반도체 영역의 표면에서 제 2 반도체 영역과 상기 제 1 반도체층의 상기 고립영역 사이에 채널영역을 설치하는 공정과, 상기 채널영역의 표면상에 게이트 절연막을 형성하는 공정과, 상기 게이트 절연막상에 게이트를 형성하는 공정과, 상기 게이트의 표면상에 층간 절연막을 형성하는 공정과, 상기 게이트의 표면상에 게이트 배선을 선택적으로 형성하는 공정과, 상기 층간 절연막을 개재하여 트렌치를 가지는 제 1 주전극을 형성하되 상기 트렌치가 상기 제 1 주전극과 상기 게이트 배선층을 전기적으로 절연시키고, 상기제 2 반도체 영역의 표면을 피복하여 상기 제 2 반도체 영역에 전기적으로 접속되게 하고, 상기 제 1 주전극의 단부가 상기 제 1 반도체층의 상기 제 1 주표면의 주변부와 그 중앙부 사이의 경계에까지 연장되도록 하는 공정과, 수명 제어를 위하여 방사선 처리를 수행하는 공정과, 왜곡을 제거하기 위하여 열처리를 수행하는 공정과, 상기 방사선 처리공정과 열처리 공정 후에, 상기 제 1 반도체층의 상기 제 1 주표면의 적어도 주변부상에 표면 보호막을 일체로 형성하여, 상기 게이트 배선의 표면으로부터 상기 트렌치를 통하여 제 1 주전극의 표면까지 연장시키는 공정과, 상기 제 2 반도체층의 상기 제 2 주표면상에 제 2 주전극을 형성하는 공정으로 이루어진다.
본 발명에 따른 이 방법에서, 상기 표면 보호막은 수명 제어를 위한 고에너지 방사선 처리와 왜곡 제거를 위한 열처리 후에 주전극의 표면 일부와 게이트 배선의 표면 일부를 제외한 상기 제 1 주전극의 표면 위에 일체로 형성된다.
표면 보호막은 방사선 처리에 의해 발생하는 실리콘-산화실리콘 계면의 결함을 제거한 후에 형성되므로, 종래의 구조로 댕글링 결합의 수소원자의 결합은 감소되어, 그것에 의하여 전기적으로 신뢰성이 높은 반도체 장치가 쉽게 제조된다.
본 발명의 또 다른 국면에 있어서, 반도체 장치를 제조하는 방법은 제 1, 2 주표면을 가지는 제 2 도전형의 제 2 반도체층 상에 제 1, 2 주표면을 갖는 제 1 도전형의 제 1 반도체층을 형성하되, 상기 제 1 반도체층의 상기 제 2 주표면이 상기 제 2 반도체층의 상기 제 1 주표면에 접촉하도록 하고, 반도체 바디를 형성하는 공정과, 상기 제 1 반도체층의 상기 제 1 주표면 내에 제 2 도전형의 제 1 반도체 영역을 선택적으로 형성하되, 상기 제 1 반도체층이 상기 제 1 반도체층의 상기 제 1 주표면의 주변부에서는 노출되어 있고 상기 제 1 반도체층의 중앙부에서는 고립영역의 형태로 노출되어 있도록 하는 공정과, 상기 제 1 반도체 영역의 표면 내에 제 1 도전형의 제 2 반도체 영역을 형성하되 상기 제 1 반도체 영역의 표면에서 제 2 반도체 영역과 상기 제 1 반도체층의 상기 고립영역 사이에 채널영역을 설치하는 공정과, 상기 채널영역의 표면상에 게이트 절연막을 형성하는 공정과, 상기 게이트 절연막 상에 게이트를 형성하는 공정과, 상기 게이트의 표면 상에 층간 절연막을 형성하는 공정과, 상기 게이트의 표면 상에 게이트 배선을 선택적으로 형성하는 공정과, 상기 층간 절연막을 개재하여 트렌치를 가지는 제 1 주전극을 형성하되 상기 트렌치가 상기 제 1 주전극과 상기 게이트 배선층을 전기적으로 절연시키고, 상기 제 2 반도체 영역의 표면을 피복하여 상기 제 2 반도체 영역에 전기적으로 접속되게 하고, 상기 제 1 주전극의 단부가 상기 제 1 반도체층의 상기 제 1 주표면의 주변부와 그 중앙부 사이의 경계에까지 연장되도록 하는 공정과, 수명 제어를 위하여 방사선 처리를 수행하는 공정과, 왜곡을 제거하기 위하여 열처리를 수행하는 공정과, 제 1 주전극의 표면의 일부와 상기 게이트 배선의 표면의 일부를 제외한 전체 상면 상에 표면 보호막을 일체로 형성하는 공정과, 상기 제 2 반도체층의 상기 제 2 주표면 상에 제 2 주전극을 형성하는 공정으로 이루어진다.
본 발명에 따른 이 방법에서, 수명 제어를 위한 고에너지 방사선 처리와 왜곡 제거를 위한 열처리 후에 표면 보호막은 제 1 주전극의 그 주변부 위에 총괄적으로 형성되어 게이트 배선으로부터 트렌치를 통하여 제 1 주전극의 표면까지 연장되어 있다.
표면 보호막이 방사선 처리에 의하여 발생된 상기 실리콘-산화실리콘 계면에서의 결함이 제거된 후에 형성되므로, 셀 영역으로 이동하는 수소원자의 양과 댕글링 결합에 대한 수소원자의 결합은 감소되어, 그것에 의해 전기적으로 신뢰성이 높은 반도체 장치가 쉽게 제조된다.
본 발명의 목적과 다른 목적, 특징, 국면 및 장점은 첨부한 도면을 참조한 본원의 상세한 설명으로부터 더욱 명백하게 될 것이다.
[본 발명의 바람직한 실시예]
[제 1 실시예]
제 1 도는 본 발명의 제 1 실시예에 따른 전력 IGBT의 단편적인 평면도이다.
제 2 도는 제 1 도의 선 Ⅱ-Ⅱ을 따라 자른 단편적인 단면도이다.
제 3 도는 반도체 장치의 표면에서 선 Ⅲ-Ⅲ을 따라 취해진 단편적인 단면도이다. 제 4 도는 제 1 도에 나타낸 게이트 전극의 평면 구성을 나타내는 단편적인 평면도이다.
제 4 도에서 게이트 전극의 단편적인 평면도에서는, 게이트 전극 및 그 게이트 전극과 동시에 형성된 부분들만이 도시되어 있고 다른 부분들은 도시되어 있지 않다.
제 1, 2 도에서, 참조번호 1은 제 2 반도체층으로서의 P+기판을 표시하고, 2는 N+층을 표시하고, 3은 N-층을 표시한다.
상기 N+층(2)과 상기 N+층(3)은 제 1 반도체층을 형성한다.
4는 P+기판(1), N+층 및 N-층(3)으로 구성된 반도체 바디를 표시하고, 5는 제 1 반도체 영역으로서의 P+베이스층을 표시하고, 6은 제 2 반도체 영역으로서의 N+에미터층을 표시하고, 7은 산화실리콘의 게이트 절연막을 표시하고, 8은 게이트로서의 다결정실리콘의 게이트 전극을 표시하고, 9는 Al의 게이트 배선을 표시하고, 10은 제 1 주전극으로서의 Al의 에미터 전극을 표시하고, 11은 P+확산 영역이 되는 가드 링을 표시하고, 12는 게이트 전극(8)과 에미터 전극(10) 사이의 분리를 위한 층간 절연막으로 사용되는 PSG의 패시베이션막을 표시하고, 14는 상기 IGBT의 주변영역 표면을 피복하기 위한 질화실리콘의 반절연막인 표면 보호막을 표시하고, 15는 채널 스토퍼를 표시하고, 16은 산화실리콘막을 표시하고, 17은 다결정 실리콘막을 표시하고, 18은 패시베이션막을 표시하고, 19는 제 2 주전극으로 작용하는 컬렉터 전극을 표시한다.
제 3 도를 참조하면, N+층(3)은 반도체 장치의 중앙부의 표면에 고립영역의 형태로 노출되어 있고, P+베이스층(5)은 N-층(3)의 상기 고립영역을 제외한 표면을 피복한다.
N+에미터층(6)은 N+에미터층(6)과 N-층(3)의 고립영역 사이의 P+베이스층(5)의 좁은 부분을 가지는 P+베이스층(5)내에 형성된다.
N-층(3)의 고립영역과 N+에미터층(6)사이의 P+베이스층(5)의 좁은 부분은 채널 영역으로 작용한다.
채널영역의 표면의 게이트 절연막(7)은 복수개의 채널영역 상에 일체로 형성된다. 게이트 절연막(7)과 거의 같은 구조의 게이트 전극(8)은, 제 4 도에 도시된 것과 같이 일체로 절연막(7)의 표면에 형성된다.
게이트 전극(8)에 대향하는 채널의 수가 증가함에 따라서, 각 채널에 대한 게이트 전위가 게이트 전극(8)내에서 필연적으로 균일하지는 않게 된다.
균일한 게이트 전위를 공급하기 위하여, 알루미늄의 게이트 배선(9)이 각 채널에 대향하는 게이트 전극부(8)를 연결하기 위하여 설치된다(제 1, 2 도).
게이트 배선(9)은 상기 장치의 중앙까지 연장되고, 상기 장치의 중앙에 있는 게이트 본딩 패드(도시되지 않음)에 연결된다. 외부에 대한 배선은 게이트 본딩 패드에 접합된다. 게이트 배선(9)과 상기 본딩 패드가 설치된 영역은 게이트 배선 영역(32)이 된다.
에미터 전극(10)은 게이트 배선(9)이 형성된 곳을 제외한 부분에 게이트 전극부(8)의 표면에 패시베이션막(12)을 개재하여 형성된다. 에미터 전극(10)은 반도체 바디(4)위에서 P+베이스층(5)과 N+에미터층(6)을 단락시키고, 전기적으로는 트렌치에 의해 배선(9)으로부터 분리된다.
에미터 전극(10)이 형성된 영역이 셀 영역(31)이 된다(제 1, 2 도).
N-층(3)은 반도체 바디(4)의 표면을 에워싼 주변부에서 노출된다. 주변부는 일반적으로 반도체 바디(4)의 표면 상에서 게이트 배선영역(32)과 셀 영역(31)이외의 장치의 주변 면적(30)에 대응한다.
복수개의 환상 가드 링(11)은 셀 영역(31)의 외곽 주변을 에워싸도록 주변부의 N-층(3) 내에 형성된다. 채널 스토퍼(15)는 N-확산영역으로서 가드 링(11)을 에워싸도록 주변부에 있는 N-층(3)의 제일 바깥 가장 자리에 형성된다.
채널 스토퍼(15)의 내부 주변부는, 채널 스토퍼(15)가 일반적으로 전체 주변에 걸쳐서 제일 바깥의 가드 링(11)으로부터 균등하게 떨어져 있게 된다.
질화실리콘의 반절연막인 표면 보호막(14)은 채널 스토퍼(15)의 표면을 직접 피복하고 있으며, 주변부에 있는 N-층(3)의 표면과 P+베이스층(5)의 외곽 주변부를 피복하며, 그 사이에는 산화실리콘막(16)과 패시베이션막(14)이 형성되어 있다.
표면 보호막(14)은 에미터 전극(10)의 외곽 주변부와 외곽 주변 단부를 중첩하여 피복하는 내부 주변 단부가 패시베이션막(15)의 노출을 방지하기 위하여 채널 스토퍼(15)의 외곽 단부까지 연장되도록 일체로 형성된다. 표면 보호막(14)이 형성된 영역이 장치의 주변영역(30)이다.
MOSFET가 IGBT의 P+기판(1)을 포함하지 않는 점을 제외하고서는 MOSFET의 구조는 IGBT와 같다. 즉, MOSFET는 IGBT의 P+기판(1)이 제거되고, IGBT의 N+층(2)이 드레인 전극이 형성될 N+기판으로 대치되도록 구성된다.
이하, 반도체 장치를 제조하는 방법을 설명한다.
제 5 도는 본 발명의 반도체 장치의 예로서 IGBT의 제조 공정에 관한 흐름도이다.
제 6~12 도는 IGBT의 제조공정을 예시하는 단면도이다.
제 5~12 도를 참조하면, N+층(2)과 N-층(3)은 반도체 바디(4)를 형성하도록 에피택셜 성장법에 따라 P+기판(1)상에 형성된다(제 6 도).
N+층(2)과 N-층(3)이 P+기판(1)보다 더 두꺼운 경우, P+층이 에피택셜 성장 기법에 따라 N 기판 상에 형성될 수도 있다. 그렇지 않으면, 함께 결합된 P+층과 N층이 확산에 의해서 P 또는 N 기판 위에 형성될 수도 있다.
실리콘 산화막(16)은 반도체 바디(4)의 표면 상에 형성되어서 포토리소그래피에 의해 에칭되고, P웰과 P+베이스층(5)이 확산에 의해 형성된다(제 7 도).
그 후, 만일 필요하면, 포토리소그래피 후에 산화막(16)은 에칭되고, 산화실리콘의 게이트 절연막(7)이 열산화에 의해 형성된다.
다결정실리콘의 게이트 전극(8)은 포토리소그래피 공정 후에 게이트 절연막(7)의 표면에 형성된다(제 8 도).
P+베이스 영역(5)의 N+에미터층(6)과 N-층(3)의 주변부의 표면에 채널 스토퍼(15)를 형성하기 위하여 포토리소그래피 공정과 열확산 공정이 실행된다(제 9 도). PSG의 패시베이션막(12, 18)은 정점 표면에 형성되고, 전극 접촉부가 에칭된다(제 10 도).
게이트 배선(9)과 에미터 전극(10)은 Al-Si 스퍼터링에 의해서 형성된다(제 11 도). IGBT에 대하여, 수명 제어를 위한 방사선 처리와 방사선 처리된 부분에 발생된 왜곡의 제거를 위한 열처리가 수행되고, 표면 보호막(14)은 장치의 정점 표면에 형성된다. 이러한 처리 공정의 순서는 본 발명에 따른 IGBT를 제조하는 방법의 특징이다.
특히, 본 발명에 따르면, 수명 제어를 위한 방사선 처리가 먼저 수행된다. 그 후, 열처리가 방사선 처리된 부분에 발생된 왜곡의 제거를 위하여 수행된다.
마지막으로, 표면 보호막(14)이 장치의 정점 표면에 형성된다.
왜곡 제거를 위한 열처리가, 예를 들어, 약 300~400℃의 온도로 수행된다. 혼합된 실란-암모니아 가스의 분위기에서 마지막 P-CVD 공정이 왜곡 제거를 위한 열처리 온도보다 약간 낮은 온도로 수행된다. 그 막은 현재의 기술로서 약 300℃의 온도로 형성될 수도 있다.
표면 보호막(14)을 형성하기 위하여, 반절연 질화실리콘막이 P-CVD 공정에 의해서 장치 표면의 전체에서 형성되고, 마스크가 포토리소그래피 법에 의해서 형성되고, 그 후 CF4와 O2의 분위기에서 장치의 중심부의 셀 영역(31)과 게이트 배선영역(32)에 있는 질화실리콘막을 제거하기 위하여 플라즈마 에칭이 수행되며, 장치 주변영역(30)에만 질화실리콘막이 남게 된다. 이에 의해 제조 공정이 완료된다(제 12 도). 상술한 방법에서, 수명 조절을 위한 방사선 처리, 왜곡 제거를 위한 열처리 및 P-CVD 공정에 의해 장치 주변영역(30)에만 질화실리콘막을 남게하는 공정은 이러한 순서로 실행된다.
질화실리콘막이 장치 주변영역(30)에만 남게되는 배열만이 문턱전압 Vth에서의 변동을 상당히 감소시킬 수 있다. 이와 같이, 상술한 공정은 Al-Si 스퍼터링에 의해 전극을 형성(제 11 도)하고, P-CVD 공정에 의해 장치 주변영역(30)에만 질화 실리콘막을 형성하고, 수명 조절을 위해 방사선 처리를 수행한 다음, 왜곡 제거를 위해 열처리를 수행하는 공정으로 대체될 수 있다.
그러한 방법은 새로운 제조라인 없이 종래의 제조 라인을 사용하여 만족스러운 브레이크다운 전압 특성을 가지면서도 전기적으로 고도로 안정한 IGBT를 제공할 수 있다.
MOSFET를 제조하는 방법도 수명 조절을 위한 방사선 처리와 왜곡 제거를 위한 열처리가 수행되지 않는다는 점을 제외하고서는 IGBT를 제조하는 것과 같다.
이하, 동작을 설명한다.
본 발명에 따라 상술된 IGBT는 게이트 배선 영역(32)과 셀 영역(31)이외의 장치 주변영역(30)에만 P-CVD 공정에 의해 형성된 반절연 질화실리콘막을 포함한다.
실리콘-산화실리콘 계면에서 댕글링 결합으로 결합되는 수소 원자는 장치의 주변 영역(30)에 있는 질화실리콘막에만 포함된다.
수소 원자들은, 이동했다면, 표면 보호막(14)의 아래에 있는 실리콘-산화실리콘 계면으로 이동하고, 더 적은 양의 수소원자들이 셀 영역(31)으로 이동하게 된다.
이것은 셀 영역(31)내의 게이트 전극(8)아래에 있는 채널영역의 실리콘-산화실리콘 계면에서 댕글링 결합으로 결합된 수소원자의 수를 감소시키고, 따라서, 실리콘-산화실리콘 계면에 발생된 Si-H 화학 결합의 수를 감소시켜서, 불안정한 계면상태를 방지한다. 그러므로, 문턱전압 (Vth)이 긴 시간에 걸쳐 변동하고 포화하는데, 긴 시간이 필요한 현상이 발생하기 어렵다.
MOSFET의 동작은 질화실리콘막이 장치 주변영역(30)에만 형성된 경우 IGBT의 동작과 같다.
IGBT에 대하여, 수명 조절을 위한 방사선 처리와 왜곡의 제거를 위한 열처리가 필연적이다.
만일, 상기 두 공정 이후에 P-CVD 공정에 의한 질화실리콘막의 형성이 댕글링 결합을 증가시키기 위한 방사선 처리에 의해 실리콘-산화실리콘 계면에서의 결함의 수를 증가시킨다면, 그 다음의 열처리가 댕글링 결합을 감소시키는 실리콘-산화실리콘 계면에서의 결함의 수를 감소시키고, 따라서, 실리콘-산화실리콘 계면에 발생된 Si-H 화학 결합의 수를 감소시켜서, 불안정한 계면 상태를 방지한다.
방사선 처리의 영향이 제거됨과 동시에, 방사선 처리에 의해 Vth변동이 급격하게 발생하기 어렵다.
표면 보호막(14)으로서의 반절연 질화실리콘막의 사용은 약간의 전류를 에미터와 채널 스토퍼 사이에 흐르게 하여, 장치의 주변영역(30)에 전계 차폐 효과를 발생시킨다. 이것은 외부 불순물 이온에 대항하는 차폐를 제공하여, 상기 장치의 브레이크다운 전압 특성을 개선하게 된다.
예를 들어, 1700V 정도의 높은 브레이크다운 전압을 가지는 IGBT는 반절연 질화실리콘막을 사용하는 전계 차폐 효과를 필요로 한다.
본 발명의 전제로서 MIS(Metal Insulator Semiconductor structure)구조의 Vth변동의 평가를 간단히 조사하기 위하여, C-V(Capacitance-Voltage) 테스트가 여러가지의 조건에 대하여 수행되었다.
제 13 도는 C-V 테스트를 위해 사용된 테스트 소자의 단면적이다.
제 13 도에서, 참조번호 40은 표면 보호막을 표시하고, 41은 알루미늄 전극을 표시하고, 42는 열 산화막을 표시하고, 43은 N-형 실리콘층을 표시하며, 44는 커패시턴스 측정장치를 표시한다.
C-V 테스트는 상술한 테스트 소자를 채택하여서 알루미늄 전극(41)과 N-형 실리콘층(43)사이에서 전압을 변화시키면서 전압과 커패시턴스를 측정하고, 열산화막(42)과 N-형 실리콘층(43)사이의 평탄 대역(flat-band) 전압 VFB를 결정한다.
평탄 대역 전압 VFB와 문턱전압 Vth사이에는 상관 관계가 있다. 평탄 대역 전압 VFB의 변화량 △VFB가 테스트 소자의 표면 보호막(40)의 유/무와 공정의 조건 등과 같은 여러 가지의 조건에 대해 결정된다.
△VFB의 값을 근거로 하여 MOS 게이트를 가지는 장치의 표면 보호막(14)의 문턱전압 Vth의 변화량 △Vth가 평가되고 조사된다.
C-V 테스트를 위한 테스트 소자로서 (100) 결정면을 가지는 N-형 실리콘이 사용 되었는데, 그 위에는 두께가 약 1000Å인 실리콘 열 산화막이 형성되어 있고, 전극으로 사용하기 위하여 그의 표면에 알루미늄이 스퍼터링되어 있다.
알루미늄 전극(41)이 형성된 후, 표면 보호막(40)이 형성된다. 다량의 수소 원자를 포함한 P-CVD 질화막과 소량의 수소원자를 포함하는 LP-CVD 산화막이 표면 보호막(40)으로 선택되었다.
수소 신터링(sintering)을 위하여, 열처리가 30분 동안 400℃의 온도의 수소 분위기에서 고온 용광로내에서 수행된다. 방사선 처리는 종래의 IGBT 캐리어 수명 조절 공정인 전자 빔 조사법이고 왜곡 제거를 위한 열처리가 이어진다.
표 1은 C-V 테스트의 조건과 결과이다.
표 1에 대한 부가적인 설명은 다음과 같다.
표 1은 C-V 테스트의 (1) 변화량의 값 △Vth를 결정하기 위하여, 평탄 대역 전압 VFB가 먼저 결정되고, 그 후 테스트 소자가 150℃로 유지되고, 30V d.c.가 5분동안 인가되며, 알루미늄 전극(41)은 마이너스 전압으로 유지된다.
첫째 측정의 VFB와 둘째 측정의 VFB사이의 차이 △VFB를 계산하기 위하여 평탄 대역 전압 VFB가 측정된다.
(2) 조건 B에서 LP-CVD 산화막은 LP-CVD 공정에 의해 형성된 PSG막이었다.
(3) 조건 C에서 P-CVD 질화막은 다량의 실리콘을 포함한 반절연막이었다.
(4) 방사선 처리와 열처리는 보호막이 조건 E와 F에서 형성된 후에 수행되었다.
(5) 조건 G에서 수소 신터링이 수행된 후에 방사선 처리와 열처리가 수행되었다.
(6) 조건 H에서 보호막은 형성되지 않았다.
(7) 각 조건에 있는 △VFB(정규화 값)는 조건 F에서 얻은 △VFB에 대한 비율이다. 제 14 도는 표 1의 C-V 테스트에 대한 △VFB(정규화 값)를 예시하는 그래프이다. 제 14 도를 참조하면, △VFB(정규화 값)는 소량의 수소원자를 가지는 조건 A, B 및 E에서는 작은 값이고, 다량의 수소원자를 가지는 조건 C와 D에서는 높은 값 이다. 보호막의 형성 후의 방사선 처리는 △VFB(정규화 값)를 더욱 개선한다.
제 14 도로부터 더욱 분명한 것은 다음과 같다.
(1) VFB는 MIS 구조에 수소 원자를 도입(조건 C와 D)함으로써 변화된다.
(2) VFB는 수소원자의 도입과 함께 방사선 처리(조건 F와 G)를 수행함으로써 더욱 넓게 변화된다.
(3) VFB는 방사선 처리(조건 E)만으로는 변화되지 않는다.
(4) VFB는 방사선 처리와 열처리 후에 수소원자의 도입(조건 H)에 의해서는 변화되지 않는다.
그러므로, 다음의 것이 이해될 것이다.
(i) 수소 원자가 MIS 구조의 채널을 가지는 셀 영역(31) 또는 MOS 구조를 가지는 장치내로 들어가는 것을 방지할 필요가 있다.
(Ⅱ) 특히, 수명 조절을 수행하는 IGBT에서는 수소원자가 셀 영역(31)안으로 들어가는 것을 방지할 필요가 있다.
(Ⅲ) 방사선 처리와 열처리 후에 수소원자의 도입은 수명 조절을 수행하는 IGBT에서 VFB의 변동에 아무런 영향을 나타내지 않는다.
만족스러운 브레이크다운 전압 특성을 가지는 전기적으로 고도로 안정한 IGBT가 표면 보호막(14)의 설치에 의해서 이루어지게되는데, 그것은 제 1 실시예와 같이 장치 주변영역(30)에만 P-CVD 공정과 수명 조절을 위한 방사선 처리를 수행하고 왜곡 제거를 위한 열처리를 수행한 다음 장치의 정점 표면에 표면 보호막을 형성하는 처리 공정에 의해서 형성된 반절연 질화실리콘막이다.
만족스러운 브레이크다운 전압 특성을 가지는 전기적으로 고도로 안정한 MOSFET가 표면 보호막(14)의 설치에 의해서 이루어지는데, 그것은 게이트 배선영역(32)과 셀 영역(31) 이외의 장치 주변영역에만 P-CVD 공정에 의해 형성된 반절연 질화실리콘막이다.
제 15 도는 바람직한 실시예 1의 구조에 대한 브레이크다운 전압특성 수율을 도시하는 그래프이다.
제 15 도를 참조하면, 가드 링 구조(A)는 셀 영역(31)의 외곽 주변을 에워싼 8개의 가드 링(11)을 포함하고, 가드 링 구조(B)는 제일 바깥의 가드 링(11)과 채널스토퍼(15) 사이의 거리가 가드 링 구조(A)의 경우의 거리보다 1.3배가 되는 10개의 가드 링(11)을 포함한다.
표면 보호막(14)의 도전율이 1×10-13(1/Ωcm) 이하일 경우에는 가드 링 구조 (A)와 가드 링 구조 (B)사이의 브레이크다운 전압 특성 수율에는 차이가 있으나, 도전율이 1×10-13(1/Ωcm)보다 작지 않을 경우에는 브레이크다운 전압 특성 수율이 증가되어지만 차이가 없음이 제 15 도로부터 이해될 것이다.
이것은 전계 차폐 효과에 의해서 브레이크다운 전압 특성이 개선될 뿐만 아니라 장치의 브레이크다운 전압 특성이 1×10-13(1/Ωcm)보다 작지 않은 도전율을 가지는 반절연 표면 보호막(14)의 사용에 의해서 안정화된다는 것을 알려준다.
이것은 가드 링 구조의 치수를 결정하는 자유도와 설계, 예를 들면, 가드 링 구조의 제조공정에서 변화와는 독립적인 안정한 브레이크다운 전압 특성의 설계의 자유도를 증가시킨다. 그러나, 과도하게 높은 도전율은 절연막의 기능을 상실하게 한다. 이와 같이, 표면 보호막(14)의 도전율은 1×10-14(1/Ωcm)~1×10-10(1/Ωcm) 정도 이고, 더욱 바람직하게는 1×10-13(1/Ωcm)~1×10-11(1/Ωcm)정도로서 상기 막의 굴절율을 측정함으로써 반절연 질화실리콘막의 도전율의 조절을 쉽게하는 정도인 것이 요구된다.
[제 2 실시예]
제 16 도는 제 2 실시예에 따른 IGBT의 일부 평면도이다.
제 17 도는 제 16 도에서 선 XVⅡ-XVⅡ에 따라서 자른 일부 단면도이다.
제 16, 17 도를 참조하여, IGBT는 게이트 배선영역(32)과 장치의 주변영역(30)에 형성된 표면 보호막(14)을 구비한다.
게이트 전극(10)은 협소한 트렌치에 의해서 게이트 배선으로부터 전기적으로 분리된다. Al-Si 스퍼터링막인 에미터 전극(10)과 게이트 배선은, 예를 들면, 상기 반도체 장치는 제조공정 동안에 장치의 조정에 의하여 조정될 때, 쉽게 흠집이 나서, 에미터 전극(10)과 게이트 배선(9)이 단락되는 결과가 된다.
그러나, 그러한 실패는 상기 협소한 트렌치의 표면까지 연장되는 표면 보호막(14)에 의하여 예방된다. 더욱이, 게이트 배선 영역(32)아래에서 셀로 작용하는 채널 영역이 없으므로, P-CVD 공정에 의하여 형성되고 다량의 수소원자를 포함하는 질화실리콘의 반절연 표면 보호막(14)의 피복은 Vth의 변동을 일으키지 않는다.
그러므로, 상기 에미터 전극(10)과 게이트 배선(9)의 단락이 예방됨으로써, 제 1 실시예와 마찬가지로 전기적으로 대단히 안정한 IGBT가 얻어진다.
또한, 에미터 전극(10)과 게이트 배선(9)의 단락이 방지됨으로써, MOSFET 장치의 주변영역(30)과 게이트 배선 영역(32)에 표면 보호막(14)을 설치함으로써 제 1 실시예와 같이, 전기적으로 대단히 안정한 MOSFET가 얻어진다.
[제 3 실시예]
본 발명에 따른 제 3 실시예는 제 5~12 도에 대응하는 공정에 의해서 제조되는 것 이외에는 종래의 제 19 도의 구조와 동일한 IGBT 장치의 구조를 포함한다.
특히, 제 3 실시예는 상기 반도체 바디(4)(제 6 도)의 형성과 Ai-Si 스퍼터링(제 11 도)에 의한 상기 전극형성 간의 처리공정에 있어서 제 1 실시예와 유사하다.
그 후에 수명 조절을 위한 방사선 처리가 수행되고, 왜곡을 제거하기 위한 열처리가 수행되고, 표면 보호막(14)이 최종적으로 장치의 정점 표면상에 형성된다.
상기 장치의 정점 표면상의 표면 보호막(14)은, 에미터 와이어 결합영역(13), 게이트 배선 및 상기 게이트 배선의 일부인 게이트 결합 패드를 제외한 IGBT 표면을 피복하기 위하여 P-CVD 처리에 의해서 형성되는 반절연 질화실리콘막이다.
수명 조절을 수행하는 IGBT에서 수명 조절을 위한 방사선 처리와 왜곡을 제거 하기 위한 열처리 후에 수소원자의 투입이 허용되는 C-V 테스트 결과로부터 결론지어진 바와 같이, 제 3 실시예의 제조방법을 이용함으로써 상기 열처리에 의해 환원되어야 할 방사선 처리로 인하여 발생되는 손상으로 인하여 상기 실리콘-산화실리콘 계면에서의 댕글링 결합의 수를 줄인다.
그 Si-H 화학 결합의 수는 상기 실리콘-산화실리콘 계면에서 생성하기 어렵게 된다.
이런 이유 때문에, 다량의 수소원자를 포함하는 P-CVD 질화막이 셀 영역(31)에 설치된다면, 그 셀 영역(31)에 있는 그 실리콘-산화실리콘 계면에서 Si-H 화학 결합의 수가 줄어들므로, 안정된 계면 상태를 제공한다.
그리하여, 에미터 전극(10)의 단락과 게이트 배선(9)의 단락이 방지되어, 상기 제 1 실시예와 같이, 소량의 장시간의 Vth의 변동을 갖는 종래 구조로된 전기적으로 대단히 안정한 IGBT가 제공된다.
제 18 도는 본 발명과 종래 기술 사이의 문턱전압 Vth의 변화의 백분율을 비교한 그래프이다.
제 18 도를 참조하면, 역 바이어스 테스트 후에 문턱전압 Vth의 변동에 대한 백분율은, 상기 셀 영역의 90%와 70%를 피복하는 표면 보호막을 가지는 종래 구조의 상기 IGBT에 대해서는 각각 15%와 10%를 약간 초과한다.
상기 역 바이어스 후에 문턱전압의 변화의 백분율은, 상기 셀 영역의 0%을 피복하는 표면 보호막을 갖는 본 발명의 제 1 실시예의 IGBT에 대하여는 약 2%이고, 상기 셀 영역의 10%를 피복하는 표면 보호막을 갖는 본 발명의 제 2 실시예의 IGBT에 대해서는 약 2%이다.
셀 영역의 75%를 피복하는 표면 보호막을 가지고 있으며, 방사선 처리를 실행하고, 왜곡을 제거하기 위한 열처리를 실행하며, 그 후에 P-CVD 처리에 의한 질화실리콘 표면 보호막을 형성하는 공정에 의해 제조되는 제 3 실시예의 IGBT의 경우, 문턱전압의 변화의 백분율은 약간 더 높지만 일반적으로는 상기 제 1, 2 실시예의 백분율과 같다.
이 방식으로, 제 1, 2, 3 실시예는 만족할 만한 브레이크다운 전압 특성을 가지는 MOS 게이트를 구비한 전기적으로 대단히 안정한 반도체 장치를 얻는다.
상술한 실시예는 상기 MOS 게이트를 가지는 전력 반도체 장치를 설명한다.
그러나, 본 발명은, 메모리와 같이 MOS 게이트를 가지는 반도체 집적회로 장치에도 적용 가능하다.
본 발명이 상세히 예시되고 설명되었다고 하더라도, 이하의 상세한 설명이 모든 국면에서 예시되고 제한되지 않는다.

Claims (19)

  1. 제 1, 2 주 표면을 가지는 제 1 도전형의 제 1 반도체층과, 상기 제 1 반도체층이 상기 제 1 주 표면의 주변부에서 노출되고, 상기 제 1 주 표면의 중앙부에서 고립영역의 형태로 노출되도록 상기 제 1 반도체층의 상기 제 1 주 표면에 선택적으로 형성된 제 2 도전형의 제 1 반도체 영역과, 상기 제 1 반도체 영역의 표면에 형성되어 상기 제 1 반도체층의 상기 고립영역과 그 사이에 설치된 채널영역을 가지는 제 1 도전형의 제 2 반도체 영역과, 상기 채널영역의 표면 상에 형성된 게이트 절연막과, 상기 게이트 절연막 상에 형성된 게이트와, 상기 제 2 반도체 영역의 표면을 피복하고 상기 제 2 반도체 영역에 전기적으로 접속하도록 층간 절연막을 개재하여 상기 게이트의 표면 상에 형성 되며, 상기 제 1 주 표면의 주변부와 그 중앙부 사이의 경계에까지 연장하는 단부를 가지는 제 1 주 전극과, 상기 제 1 반도체층의 상기 제 2 주 표면 상에 형성된 제 2 주 전극과, 상기 제 1 주 표면의 중앙부 이외의 상기 제 1 주 표면의 주변부를 피복하는 일체의 표면 보호막을 포함하며, 상기 표면 보호막의 상기 단부가 상기 제 1 주 표면의 주변부로부터 상기 제 1 주 전극의 표면까지 연장되는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서, 상기 게이트의 표면 상에 선택적으로 형성된 게이트 배선을 더욱 구비하고, 상기 제 1 주 전극은 상기 게이트 배선이 형성되어 있는 상기 게이트의 표면 상에 형성되지 않으며, 상기 제 1 주 전극과 상기 게이트 배선 사이에 서로를 전기적으로 분리하는 트렌치가 형성된 것을 특징으로 하는 반도체 장치.
  3. 제2항에 있어서, 상기 표면 보호막이 상기 게이트 배선의 표면으로부터 상기 트렌치를 통하여 상기 제 1 주 전극의 표면까지 연장되는 것을 특징으로 하는 반도체 장치.
  4. 제3항에 있어서, 상기 표면 보호막이 질화막인 것을 특징으로 하는 반도체 장치.
  5. 제1항에 있어서, 상기 제 1 반도체층의 상기 제 2 주 표면과 상기 제 2 주 전극 사이에 형성되는 제 2 도전형의 제 2 반도체층을 더 구비하는 것을 특징으로 하는 반도체 장치.
  6. 제5항에 있어서, 상기 게이트의 표면 상에 선택적으로 형성된 게이트 배선을 더욱 구비하고, 상기 제 1 주 전극은 상기 게이트 배선이 형성되어 있는 상기 게이트의 표면상에 형성되지 않으며, 상기 제 1 주 전극과 상기 게이트 배선 사이에 서로를 전기적으로 분리하는 트랜치가 형성된 것을 특징으로 하는 반도체 장치.
  7. 제6항에 있어서, 상기 표면 보호막이 상기 게이트 배선의 표면으로부터 상기 트렌치를 통하여 상기 제 1 주 전극의 표면까지 연장되는 것을 특징으로 하는 반도체 장치.
  8. 제7항에 있어서, 상기 표면 보호막이 질화막인 것을 특징으로 하는 반도체 장치.
  9. 제 1, 2 주 표면을 가지는 제 1 도전형의 제 1 반도체층과, 상기 제 1 반도체층이 상기 제 1 주 표면의 주변부에서 노출되고 상기 제 1 주 표면의 중앙부에서 복수의 고립영역의 형태로 노출되도록 제 1 반도체층의 제 1 주 표면에 선택적으로 형성된 제 2 도전형의 제 1 반도체 영역과, 상기 제 1 반도체 영역의 표면에 형성되어, 상기 제 1 반도체층의 상기 고립영역과 그 사이에 설치된 채널영역을 가지는 복수의 제 1 도전형의 제 2 반도체 영역과, 상기 채널영역의 표면 상에 형성된 게이트 절연막과, 상기 게이트 절연막 상에 형성된 게이트와, 상기 제 2 반도체 영역의 표면을 피복하고 상기 제 2 반도체 영역에 전기적으로 접속하도록 층간 절연막을 개재하여 상기 게이트의 표면 상에 형성 되며, 상기 제 1 주 표면의 주변부와 그 중앙부 사이의 경계까지 연장하는 단부를 가지는 제 1 주 전극과, 상기 제 1 반도체층의 상기 제 2 주 표면 상에 형성된 제 2 주 전극과, 상기 제 1 주 표면의 중앙부 이외의 상기 제 1 주 표면의 주변부를 피복하는 일체의 표면 보호막을 포함하며, 상기 표면 보호막의 상기 단부가 제 1 주 표면의 주변부로부터 상기 제 1 주 전극의 표면까지 연장되는 것을 특징으로 하는 반도체 장치.
  10. 제9항에 있어서, 상기 게이트의 표면 상에 선택적으로 형성된 게이트 배선을 더욱 구비하고, 상기 제 1 주 전극은 상기 게이트 배선이 형성되어 있는 상기 게이트의 표면 상에 형성되지 않으며, 상기 제 1 주 전극과 상기 게이트 배선 사이에 서로를 전기적으로 분리하는 트렌치가 형성된 것을 특징으로 하는 반도체 장치.
  11. 제10항에 있어서, 상기 표면 보호막이 상기 게이트 배선의 표면으로부터 상기 트렌치를 통하여 상기 제 1 주전극의 표면까지 연장되는 것을 특징으로 하는 반도체 장치.
  12. 제11항에 있어서, 상기 표면 보호막이 질화막인 것을 특징으로 하는 반도체 장치.
  13. 제9항에 있어서, 상기 제 1 반도체층의 상기 제 2 주표면과 상기 제 2 주전극 사이에 형성되는 제 2 도전형의 제 2 반도체층을 더 구비하는 것을 특징으로 하는 반도체 장치.
  14. 제13항에 있어서, 상기 게이트의 표면 상에 선택적으로 형성된 게이트 배선을 더욱 구비하고, 상기 제 1 주 전극은 상기 게이트 배선이 형성되어 있는 상기 게이트의 표면 위에 형성되지 않으며, 상기 제 1 주 전극과 상기 게이트 배선 사이에 서로를 전기적으로 분리하는 트렌치가 형성된 것을 특징으로 하는 반도체 장치.
  15. 제14항에 있어서, 상기 표면 보호막이 상기 게이트 배선의 표면으로부터 상기 트렌치를 통하여 상기 제 1 주 전극의 표면까지 연장되는 것을 특징으로 하는 반도체 장치.
  16. 제15항에 있어서, 상기 표면 보호막이 질화막인 것을 특징으로 하는 반도체 장치.
  17. 제 1, 2 주 표면을 가지는 제 2 도전형의 제 2 반도체층 상에 제 1, 2 주 표면을 가지는 제 1 도전형의 제 1 반도체층을 형성하되, 상기 제 1 반도체층의 상기 제 2 주 표면이 상기 제 2 반도체층의 상기 제 1 주 표면에 접촉하도록 형성하여 반도체 바디(body)를 형성하는 공정과, 상기 제 1 반도체층이 상기 제 1 반도체층의 상기 제 1 주 표면의 주변부에서 노출되고, 상기 제 1 반도체층의 중앙부에서 고립영역의 형태로 노출되도록 상기 제 1 반도체층의 상기 제 1 주 표면에 제 2 도전형의 제 1 반도체 영역을 선택적으로 형성하는 공정과, 상기 제 1 반도체 영역의 표면에 제 1 도전형의 제 2 반도체 영역을 형성하되, 상기 제 1 반도체 영역의 표면에 제 2 반도체 영역과 상기 제 1 반도체 층의 상기 고립영역 사이에 설치된 채널영역을 형성하는 공정과, 상기 채널영역의 표면 상에 게이트 절연막을 형성하는 공정과, 상기 게이트 절연막 상에 게이트를 형성하는 공정과, 상기 게이트의 표면 상에 층간 절연막을 형성하는 공정과, 상기 층간 절연막을 개재하여 상기 제 2 반도체 영역의 표면을 피복하고 상기 제 2 반도체 영역에 전기적으로 접속되며, 그의 단부가 상기 제 1 반도체층의 상기 제 1 주 표면의 주변부와 그 중앙부 사이의 경계까지 연장하도록 상기 제 1 주 전극을 형성하는 공정과, 수명 제어를 위하여 방사선 처리를 수행하는 공정과, 왜곡을 제거하기 위하여 열처리를 수행하는 공정과, 상기 방사선 처리공정과 열처리 공정 후에, 상기 제 1 반도체층의 상기 제 1 주 표면의 중앙부 이외의 주변부 상에 표면 보호막을 일체로 형성하는 공정과, 상기 제 2 반도체층의 상기 제 2 주 표면 상에 제 2 주 전극을 형성하는 공정으로 이루어지는 것을 특징으로 하는 반도체 장치의 제조방법.
  18. 제 1, 2 주 표면을 가지는 제 2 도전형의 제 2 반도체층 상에 제 1, 2 주 표면을 갖는 제 1 도전형의 제 1 반도체층을 형성하되, 상기 제 1 반도체층의 상기 제 2 주 표면이 상기 제 2 반도체층의 상기 제 1 주 표면에 접촉하도록 형성하여 반도체 바디를 형성하는 공정과, 상기 제 1 반도체층이 상기 제 1 반도체층의 상기 제 1 주 표면의 주변부에서 노출되고 상기 제 1 반도체층의 중앙부에서 고립영역의 형태로 노출되도록 상기 제 1 반도체층의 상기 제 1 주 표면에 제 2 도전형의 제 1 반도체 영역을 선택적으로 형성하는 공정과, 상기 제 1 반도체 영역의 표면에 제 1 도전형의 제 2 반도체 영역을 형성하되 상기 제 1 반도체 영역의 표면에 제 2 반도체 영역과 상기 제 1 반도체층의 상기 고립영역 사이에 설치된 채널영역을 형성하는 공정과, 상기 채널영역의 표면 상에 게이트 절연막을 형성하는 공정과, 상기 게이트 절연막 상에 게이트를 형성하는 공정과, 상기 게이트의 표면 상에 층간 절연막을 형성하는 공정과, 상기 게이트의 표면 상에 게이트 배선을 선택적으로 형성하는 공정과, 상기 층간 절연막을 개재하여 상기 제 2 반도체 영역과 전기적으로 접속하도록 제 1 주 전극을 형성하되, 상기 제 1 주 전극과 상기 제 2 반도체 영역의 표면을 피복하는 상기 게이트 배선을 전기적으로 절연하는 트렌치를 가지며, 상기 제 1 주 전극의 단부가 상기 제 1 반도체층의 상기 제 1 주 표면의 주변부와 그의 중앙부의 경계까지 연장하도록 상기 제 1 주전극을 형성하는 공정과, 수명 제어를 위하여 방사선 처리를 수행하는 공정과, 왜곡을 제거하기 위하여 열처리를 수행하는 공정과, 상기 방사선 처리공정과 열처리 공정 후에, 상기 제 1 반도체층의 상기 제 1 주 표면의 주변부 상에 표면 보호막을 상기 게이트 배선의 표면으로 부터 상기 트렌치를 통하여 제 1 주 전극의 표면까지 연장하도록 일체로 형성하는 공정과, 상기 제 2 반도체층의 상기 제 2 주 표면 상에 제 2 주 전극을 형성하는 공정으로 이루어지는 것을 특징으로 하는 반도체 장치의 제조방법.
  19. 제 1, 2 주 표면을 가지는 제 2 도전형의 제 2 반도체층 상에 제 1, 2 주 표면을 갖는 제 1 도전형의 제 1 반도체층을 형성하되, 상기 제 1 반도체층의 상기 제 2 주 표면이 상기 제 2 반도체층의 상기 제 1 주 표면에 접촉하도록 형성하여 반도체 바디를 형성하는 공정과, 상기 제 1 반도체층이 상기 제 1 반도체층의 상기 제 1 주 표면의 주변부에서 노출되고, 상기 제 1 반도체층의 중앙부에서 고립영역의 형태로 노출되도록 상기 제 1 반도체층의 상기 제 1 주 표면에 제 2 도전형의 제 1 반도체 영역을 선택적으로 형성하는 공정과, 상기 제 1 반도체 영역의 표면에 제 1 도전형의 제 2 반도체 영역을 형성하되, 상기 제 1 반도체 영역의 표면에서 상기 제 2 반도체 영역과 상기 제 1 반도체층의 상기 고립영역 사이에 설치된 채널영역을 형성하는 공정과, 상기 채널영역의 표면 상에 게이트 절연막을 형성하는 공정과, 상기 게이트 절연막 상에 게이트를 형성하는 공정과, 상기 게이트의 표면 상에 층간 절연막을 형성하는 공정과, 상기 게이트의 표면 상에 게이트 배선을 선택적으로 형성하는 공정과, 상기 층간 절연막을 개재하여 상기 제 2 반도체 영역에 전기적으로 접속하도록 제 1 주 전극을 형성하되, 상기 제 1 주 전극과 상기 게이트 배선층을 전기적으로 절연하는 트렌치를 가지며, 상기 제 1 주 전극의 단부가 상기 제 1 반도체층의 상기 제 1 주 표면의 주변부와 그의 중앙부사이의 계면까지 연장하도록 상기 제 1 주전극을 형성하는 공정과, 수명 제어를 위하여 방사선 처리를 수행하는 공정과, 왜곡을 제거하기 위하여 열처리를 수행하는 공정과, 제 1 주 전극의 표면의 일부와 상기 게이트 배선의 표면의 일부를 제외한 전체 상면에 표면 보호막을 일체로 형성하는 공정과, 상기 제 2 반도체층의 상기 제 2 주 표면 상에 제 2 주 전극을 형성하는 공정으로 이루어지는 것을 특징으로 하는 반도체 장치의 제조방법.
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