JPS60102770A - 半導体装置 - Google Patents
半導体装置Info
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- JPS60102770A JPS60102770A JP21008583A JP21008583A JPS60102770A JP S60102770 A JPS60102770 A JP S60102770A JP 21008583 A JP21008583 A JP 21008583A JP 21008583 A JP21008583 A JP 21008583A JP S60102770 A JPS60102770 A JP S60102770A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
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Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は高耐圧化を図った半導体装置に関する。
第１図、第２図及び第３図は、それぞれガードリング構
造を取り入れて高耐圧化を図ったパイポーラゾレーナ型
及びＭＯ８型トランジスタの断面図である。図中１はＮ
＋型基板、２はＮ−高抵抗領域、３はペース領域、４は
エミッタ領域、５．６はガードリング領域、７はＥＰＲ
（イクイ・ポテンシャル・リング）領域、８は５１０２
膜、９〜１ノはＡＩ電極、１２はＰＳＧ膜、１３はチャ
ネルカット領域、１４は低融点ガラス膜、１５はソース
領域、１６．１７はガードリング領域、１８はケゝ−ト
ＳｉＯ２膜、１９はポリシリコンデート電極、２０はＳ
ｉＯ２膜、２１はＢＰＳＧ膜、２２はＡ／電極である。
造を取り入れて高耐圧化を図ったパイポーラゾレーナ型
及びＭＯ８型トランジスタの断面図である。図中１はＮ
＋型基板、２はＮ−高抵抗領域、３はペース領域、４は
エミッタ領域、５．６はガードリング領域、７はＥＰＲ
（イクイ・ポテンシャル・リング）領域、８は５１０２
膜、９〜１ノはＡＩ電極、１２はＰＳＧ膜、１３はチャ
ネルカット領域、１４は低融点ガラス膜、１５はソース
領域、１６．１７はガードリング領域、１８はケゝ−ト
ＳｉＯ２膜、１９はポリシリコンデート電極、２０はＳ
ｉＯ２膜、２１はＢＰＳＧ膜、２２はＡ／電極である。
即ち従来では、ガードリング構造を有する５ＩＯ２プレ
ーナ技術、ガラスゾレーナ技術により行なわれていた。
ーナ技術、ガラスゾレーナ技術により行なわれていた。
しかしながら５ｉ０２ゾレーナ技術の問題点は、ガード
リング構造を有するプレーナ技術により接合の曲率部分
の電界集中を緩和することができるが、基板表面が５１
０２膜で被覆されているため、基板表面からのもれ電界
を効果的に遮へいできない。また界面電荷密度を充分小
さな値にすることができないため、効率よく高耐圧化す
ることは困難であった。またガードリング構造の場合、
ガードリング本数の増大により高耐圧化を図ると、チッ
プ面積の増加や歩留低下をもたらすものであった。
リング構造を有するプレーナ技術により接合の曲率部分
の電界集中を緩和することができるが、基板表面が５１
０２膜で被覆されているため、基板表面からのもれ電界
を効果的に遮へいできない。また界面電荷密度を充分小
さな値にすることができないため、効率よく高耐圧化す
ることは困難であった。またガードリング構造の場合、
ガードリング本数の増大により高耐圧化を図ると、チッ
プ面積の増加や歩留低下をもたらすものであった。
また上記がラスプレーナ技術の問題点は、該技術の場合
高耐圧接合部を低融点ガラスで被覆し、その負に荷電し
た界面電荷密度を利用して、表面における電界集中を緩
和することができるが、ガラス厚の正確な制御が難しく
、均一な品質及び特性が保証されにくい。また８１基板
との熱膨張係数の差が大きいため、ガラス被着工程後、
ベレットダイシング工程等でガラスにクラックが生じや
すく、その結果歩留りが低くなるという欠点がある。
高耐圧接合部を低融点ガラスで被覆し、その負に荷電し
た界面電荷密度を利用して、表面における電界集中を緩
和することができるが、ガラス厚の正確な制御が難しく
、均一な品質及び特性が保証されにくい。また８１基板
との熱膨張係数の差が大きいため、ガラス被着工程後、
ベレットダイシング工程等でガラスにクラックが生じや
すく、その結果歩留りが低くなるという欠点がある。
本発明は上記実情に鑑みてなされたもので、素子の高耐
圧特性以外の特性を損なうことなく、効率的に高耐圧化
、高信頼化が達成できる半導体装置を提供しようとする
ものである。
圧特性以外の特性を損なうことなく、効率的に高耐圧化
、高信頼化が達成できる半導体装置を提供しようとする
ものである。
本発明は上記目的を達成するため、高耐圧接合部から、
横方向に空乏層ののびる半導体基板表面の領域にのみ直
接半絶縁性被膜を残し、その後直接酸いは間接的に第２
の被膜として、比誘電率７以上の絶縁膜を全面的に被覆
したものである。
横方向に空乏層ののびる半導体基板表面の領域にのみ直
接半絶縁性被膜を残し、その後直接酸いは間接的に第２
の被膜として、比誘電率７以上の絶縁膜を全面的に被覆
したものである。
以下図面を参照して本発明の一実施例を説明する。第４
図は同実施例の断面図であるが、これは第１図のものと
対応させた場合の例であるから・対応する個所には同一
符号を付して説明を省略し、特徴とする点を説明する。
図は同実施例の断面図であるが、これは第１図のものと
対応させた場合の例であるから・対応する個所には同一
符号を付して説明を省略し、特徴とする点を説明する。
第４図において３１は熱ＳＩＯ□膜であり、これはトラ
ンジスタのペース領域３、エミッタ領域４を覆っている
。被覆３２は、高耐圧接合部であるペース・コレクタ接
合部から半導体基板表面の空乏層ののびる横方向にＮ＋
領域７まで表面を覆っている。
ンジスタのペース領域３、エミッタ領域４を覆っている
。被覆３２は、高耐圧接合部であるペース・コレクタ接
合部から半導体基板表面の空乏層ののびる横方向にＮ＋
領域７まで表面を覆っている。
この被覆３２は半絶縁性膜であり、この実施例では例え
ば酸素を２０アトミツクチ含んだポリシリコンカーバイ
トで構成される。被覆３２上でかつ全面に被覆された被
膜３３は、比誘電率が７以上でかつ汚染イオン種の拡散
係数の大きな絶縁膜で構成されており、この実施例では
被膜３３はＳｉ３Ｎ４で構成されている。
ば酸素を２０アトミツクチ含んだポリシリコンカーバイ
トで構成される。被覆３２上でかつ全面に被覆された被
膜３３は、比誘電率が７以上でかつ汚染イオン種の拡散
係数の大きな絶縁膜で構成されており、この実施例では
被膜３３はＳｉ３Ｎ４で構成されている。
このような構造の半導体装置においては、半導体基板内
に生じた電界を半絶縁性被膜３２に分担させることがで
きるので、接合の表面の電界集中を、従来のＳｔＯ□膜
を使用した場合に比べ効果的に緩和させることができる
。また高耐圧接合表面が、比誘電率７以上の絶縁膜３３
で被覆されているので、漏れ電界を効果的に遮へいする
ことができる。
に生じた電界を半絶縁性被膜３２に分担させることがで
きるので、接合の表面の電界集中を、従来のＳｔＯ□膜
を使用した場合に比べ効果的に緩和させることができる
。また高耐圧接合表面が、比誘電率７以上の絶縁膜３３
で被覆されているので、漏れ電界を効果的に遮へいする
ことができる。
第６図は、第４図の半導体装置の接合部に生＝５−
じた最大電界強度Ｅの大きさと、半導体基板の表面を被
覆している二層膜３２．３３の比誘電率ε８との関係を
示している。最大電界強度Ｅは、接合に１８００Ｖ印加
した時の値であり、ペース深さ５０μｍ、ＩＮ幅（ペー
ス層３からＮ＋層１までの距離）１１０μｍ１基板濃度
８ Ｘ １０”ｔｙｎ−’、ガードリング２本、間隔３
２μｍであり、この基板濃度における臨界降伏電界強度
は２．５Ｘ１０５Ｖ／ｃｍである。この図から比誘電率
が７以上であれば電界が緩和されることがわかる。
覆している二層膜３２．３３の比誘電率ε８との関係を
示している。最大電界強度Ｅは、接合に１８００Ｖ印加
した時の値であり、ペース深さ５０μｍ、ＩＮ幅（ペー
ス層３からＮ＋層１までの距離）１１０μｍ１基板濃度
８ Ｘ １０”ｔｙｎ−’、ガードリング２本、間隔３
２μｍであり、この基板濃度における臨界降伏電界強度
は２．５Ｘ１０５Ｖ／ｃｍである。この図から比誘電率
が７以上であれば電界が緩和されることがわかる。
第７図には、被膜３２を半導体基板全面に被覆した場合
Ａと、第４図の如く高耐圧接合部の空乏層ののびる基板
表面にのみ被覆した場合ＢのＩＣ”’ ｈＦｌ特性の差
を示した。全面に被覆したＡの場合、Ｉｏの低い領域で
ｈＦＫが低下していることがわかる。これは、ペース領
域３表面に接している半絶縁性被膜３２のトラップ密度
の大きさに起因しているためと推定される。従って上記
半絶縁性被膜３２は、高耐圧接合部及び空乏層ののびる
表面領域にのみ被覆すれば、その効果を最大限に発揮で
きることが分かる。
Ａと、第４図の如く高耐圧接合部の空乏層ののびる基板
表面にのみ被覆した場合ＢのＩＣ”’ ｈＦｌ特性の差
を示した。全面に被覆したＡの場合、Ｉｏの低い領域で
ｈＦＫが低下していることがわかる。これは、ペース領
域３表面に接している半絶縁性被膜３２のトラップ密度
の大きさに起因しているためと推定される。従って上記
半絶縁性被膜３２は、高耐圧接合部及び空乏層ののびる
表面領域にのみ被覆すれば、その効果を最大限に発揮で
きることが分かる。
第５図にＤＳＡ （ディツー−ジョン・セルフ・アライ
ン）型ＭＯ８）ランジスタの断面図を示しており、これ
は第３図と対応している。この場合も半絶縁性被膜３２
を、高耐圧接合部の空乏層ののびる基板表面にのみ被覆
し、比誘電率が７以上の被膜３３は全面的に配置されて
おり、前実施例と同様の効果が得られるものである。
ン）型ＭＯ８）ランジスタの断面図を示しており、これ
は第３図と対応している。この場合も半絶縁性被膜３２
を、高耐圧接合部の空乏層ののびる基板表面にのみ被覆
し、比誘電率が７以上の被膜３３は全面的に配置されて
おり、前実施例と同様の効果が得られるものである。
なお半絶縁性被膜３２としては、水素、窒素、酸素、ハ
ロダンのうち少くとも１つ以上の組み合わせからなる不
純物を有する半絶縁性シリコン膜とする場合と、水素、
窒素、酸素、ハロダンのうち少くとも１つ以上の組み合
わせからなる不純物を有する半絶縁性シリコンカーバイ
ト膜とする場合に良好な結果が得られている。
ロダンのうち少くとも１つ以上の組み合わせからなる不
純物を有する半絶縁性シリコン膜とする場合と、水素、
窒素、酸素、ハロダンのうち少くとも１つ以上の組み合
わせからなる不純物を有する半絶縁性シリコンカーバイ
ト膜とする場合に良好な結果が得られている。
以上説明した如く本発明によれば、効率的に高耐圧化、
高信頼化が達成できると共に、高耐圧接合部及び空乏層
ののびる表面領域にのみ半絶縁性被膜を設け、他の領域
についてはいじらずに従来の構成とするから、ＭＯＳト
ランジスタ、／？イポーラトランゾスタのスレッショル
ド電圧、ノイズ、ｈＦｌ、等を良好に維持できるもので
ある。
高信頼化が達成できると共に、高耐圧接合部及び空乏層
ののびる表面領域にのみ半絶縁性被膜を設け、他の領域
についてはいじらずに従来の構成とするから、ＭＯＳト
ランジスタ、／？イポーラトランゾスタのスレッショル
ド電圧、ノイズ、ｈＦｌ、等を良好に維持できるもので
ある。
第１図ないし第３図は従来のガードリング構造の半導体
装置の断面図、第４図、第５図は本発明の実施例の断面
図、第６図、第７図は第４図の場合の特性説明図である
。 １・・・Ｎ型基板、２・・・Ｎ−高抵抗領域、３・・・
ペース領域、４・・・エミッタ領域、５ 、６ 、１６
．１７・・・ガードリング、１５・・・ソース領域、３
１・・・熱ＳｔＯ□膜、３２・・・半絶縁性膜、３３・
・・比誘電率が７以上の絶縁膜。 出願人代理人 弁理士 鈴 江 武 彦） ロ 第４図 第５図 第６図 第７図 １０、。、、、、’）−一一一一一−−−−−−〜゛ｌ
￥Ｅ ５０
装置の断面図、第４図、第５図は本発明の実施例の断面
図、第６図、第７図は第４図の場合の特性説明図である
。 １・・・Ｎ型基板、２・・・Ｎ−高抵抗領域、３・・・
ペース領域、４・・・エミッタ領域、５ 、６ 、１６
．１７・・・ガードリング、１５・・・ソース領域、３
１・・・熱ＳｔＯ□膜、３２・・・半絶縁性膜、３３・
・・比誘電率が７以上の絶縁膜。 出願人代理人 弁理士 鈴 江 武 彦） ロ 第４図 第５図 第６図 第７図 １０、。、、、、’）−一一一一一−−−−−−〜゛ｌ
￥Ｅ ５０
Claims (3)
- （１）高耐圧接合部から空乏層ののびる半導体基板表面
に、選択的に第１の被膜として、半絶縁性膜を設け、該
膜上に第２の被膜として、比誘電率が７以上の絶縁膜を
設けたことを特徴とする半導体装置。 - （２）前記半絶縁被膜は、水素、窒素、酸素、ハロダン
のうち少くとも１つ以上の組み合わせからなる不純物を
有する半絶縁性シリコン膜であることを特徴とする特許
請求の範囲第１項記載の半導体装置。 - （３）前記半絶縁性被膜は、水素、窒素、酸素、ハロダ
ンのうち少くとも１つ以上の組み合わせからなる不純物
を有する半絶縁性シリコンカーバイト膜であることを特
徴とする特許請求の範囲第１項に記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21008583A JPS60102770A (ja) | 1983-11-09 | 1983-11-09 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21008583A JPS60102770A (ja) | 1983-11-09 | 1983-11-09 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60102770A true JPS60102770A (ja) | 1985-06-06 |
Family
ID=16583566
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21008583A Pending JPS60102770A (ja) | 1983-11-09 | 1983-11-09 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60102770A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62195133A (ja) * | 1985-12-05 | 1987-08-27 | フィリップス エレクトロニクス ネムローゼ フェンノートシャップ | 半導体デバイス |
| JP2010034306A (ja) * | 2008-07-29 | 2010-02-12 | Mitsubishi Electric Corp | 半導体装置 |
| JP2012182302A (ja) * | 2011-03-01 | 2012-09-20 | Toyota Motor Corp | 半導体装置 |
| JP2017098440A (ja) * | 2015-11-26 | 2017-06-01 | 三菱電機株式会社 | 半導体装置 |
| JP2020198375A (ja) * | 2019-06-04 | 2020-12-10 | 三菱電機株式会社 | 半導体装置 |
-
1983
- 1983-11-09 JP JP21008583A patent/JPS60102770A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62195133A (ja) * | 1985-12-05 | 1987-08-27 | フィリップス エレクトロニクス ネムローゼ フェンノートシャップ | 半導体デバイス |
| JP2010034306A (ja) * | 2008-07-29 | 2010-02-12 | Mitsubishi Electric Corp | 半導体装置 |
| US8450828B2 (en) | 2008-07-29 | 2013-05-28 | Mitsubishi Electric Corporation | Semiconductor device |
| JP2012182302A (ja) * | 2011-03-01 | 2012-09-20 | Toyota Motor Corp | 半導体装置 |
| JP2017098440A (ja) * | 2015-11-26 | 2017-06-01 | 三菱電機株式会社 | 半導体装置 |
| JP2020198375A (ja) * | 2019-06-04 | 2020-12-10 | 三菱電機株式会社 | 半導体装置 |
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